JP2011060875A - Electronic component built-in substrate and method of manufacturing the same, and semiconductor device using the substrate - Google Patents
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Abstract
Description
本発明は、受動部品を内蔵する電子部品内蔵基板及びその製造方法と、電子部品内蔵基板を用いた半導体装置に関するものである。 The present invention relates to an electronic component built-in substrate incorporating a passive component, a manufacturing method thereof, and a semiconductor device using the electronic component built-in substrate.
近年、電子機器の高機能化に伴い、半導体素子駆動周波数の高機能化が進んでいる。この高周波化が進むと、電源から離れた回路でスイッチングを行うと電源配線のコイル成分や抵抗成分で一時的に電圧が下がるという現象が発生しやすくなり、半導体素子の誤動作を引き起こす原因となる。そこで、半導体素子が実装される基板上の電源ラインとグランドライン間にデカップリングコンデンサを配置することにより、安定した電源電圧を確保し、半導体素子の正常な動作を実現している。ところが、このデカップリングコンデンサの効果を最大限に発揮させるためには配線のコイル・抵抗成分の影響を受けないように、半導体素子にできるだけ近い位置に配置させなければならず、従来は半導体素子が実装された基板やそれが更に実装されるマザー基板にコンデンサを配置することで対応してきたが、機器の高性能化の進展により、例え半導体素子の周辺に配置したとしても、半導体素子とデカップリングコンデンサ間の配線の引き回しでさえ影響を及ぼす状態になってきた。 In recent years, with the increase in functionality of electronic devices, the performance of semiconductor element drive frequencies has been increased. As the frequency increases, switching in a circuit away from the power supply tends to cause a phenomenon that the voltage temporarily decreases due to the coil component or resistance component of the power supply wiring, which causes malfunction of the semiconductor element. Therefore, a decoupling capacitor is disposed between the power supply line and the ground line on the substrate on which the semiconductor element is mounted, thereby ensuring a stable power supply voltage and realizing a normal operation of the semiconductor element. However, in order to maximize the effect of this decoupling capacitor, it must be placed as close as possible to the semiconductor element so as not to be affected by the coil / resistance component of the wiring. Although we have dealt with by placing capacitors on the mounted substrate and the mother substrate on which it is further mounted, even if it is placed around the semiconductor device due to the progress of higher performance of the device, it is decoupled from the semiconductor device. Even the routing of wiring between capacitors has been influential.
そこで、基板内にコンデンサ部品を埋設し、短配線を試みた電子部品内蔵基板が提案されている。 In view of this, an electronic component built-in substrate has been proposed in which capacitor components are embedded in the substrate and short wiring has been attempted.
更には、より効果的な小型化を図るために抵抗部品も内蔵した基板、あるいは低背化が求められるモジュール用基板としても電子部品内蔵基板が提案されている。 Furthermore, in order to achieve more effective miniaturization, a substrate with a built-in resistor component, or a substrate with a built-in electronic component has been proposed as a substrate for a module that requires a low profile.
以下、従来の電子部品内蔵基板について、図１８を用いて説明する。図１８（Ａ）（Ｂ）は、共に従来の電子部品内蔵基板の断面図である。 Hereinafter, a conventional electronic component built-in substrate will be described with reference to FIG. 18A and 18B are cross-sectional views of a conventional electronic component built-in substrate.
図１８（Ｂ）は、図１８（Ａ）の一部を拡大した断面図である。 FIG. 18B is an enlarged cross-sectional view of a part of FIG.
図１８において、従来の電子部品内蔵基板１は、既存多層配線基板の任意の絶縁層（例えば第２の絶縁層１０７）に電子部品である受動部品１０３が内蔵され、内蔵された受動部品１０３ははんだ等の実装用材料１０５により第１配線パターン１０１に接続したり、場合によっては導電性樹脂材料により第１配線パターン１０１に接続されている。 In FIG. 18, a conventional electronic component built-in substrate 1 includes a passive component 103 as an electronic component in an arbitrary insulating layer (for example, the second insulating layer 107) of an existing multilayer wiring board. It is connected to the first wiring pattern 101 by a mounting material 105 such as solder, or in some cases, connected to the first wiring pattern 101 by a conductive resin material.
図１８において、境界面９９を示す点線は、従来の電子部品内蔵基板における第２の絶縁層１０７と、第１の絶縁層１０６との界面を示す。点線で示す境界面９９より、第１の絶縁層１０６側に、電極１０４が形成された受動部品１０３や、第１配線パターン１０１や、実装用材料１０５や、ソルダーレジスト１１１が設けられている。また第２配線パターン１０２や、裏面配線層１０９や、バンプ１２２を用いて、半導体１２１が実装されて、封止樹脂１２３で保護される。また表層配線層１０８を用いて、他の基板（図示していない）に実装することができる。また必要に応じて、スルーホール１１０を設けている。 In FIG. 18, a dotted line indicating the boundary surface 99 indicates an interface between the second insulating layer 107 and the first insulating layer 106 in the conventional electronic component built-in substrate. From the boundary surface 99 indicated by the dotted line, the passive component 103 on which the electrode 104 is formed, the first wiring pattern 101, the mounting material 105, and the solder resist 111 are provided on the first insulating layer 106 side. Further, the semiconductor 121 is mounted using the second wiring pattern 102, the back surface wiring layer 109, and the bumps 122, and is protected by the sealing resin 123. In addition, the surface wiring layer 108 can be used to mount on another substrate (not shown). Further, a through hole 110 is provided as necessary.
図１８（Ａ）は、部品内蔵基板の断面であり、図１８（Ｂ）は、境界面９９で示した部分の拡大図に相当する。 18A is a cross-sectional view of the component-embedded substrate, and FIG. 18B corresponds to an enlarged view of the portion indicated by the boundary surface 99. FIG.
なお、この技術の先行技術文献情報としては、例えば、特許文献１、特許文献２、特許文献３が知られている。 For example, Patent Document 1, Patent Document 2, and Patent Document 3 are known as prior art document information of this technology.
このような従来の電子部品内蔵基板の製造工程においては、内蔵する電子部品であるチップコンデンサやチップ抵抗のようなチップ型の受動部品が実装された２層板あるいは４層板を挟み込む事で内蔵基板を実現していた。また、樹脂層に内蔵する電子部品をはんだで実装する場合は、２次実装時のリフロー時にはんだが再溶融及び膨張することで、はんだ間でショートする現象が知られているので、ソルダーレジストを意図的にリング状に形成してチップ型の受動部品直下の空間を確保し、封止する樹脂を流入させることで、はんだ間のショートを防ぐ試みが成されている。 In the manufacturing process of such a conventional substrate with built-in electronic components, the built-in electronic components are inserted by sandwiching a two-layer plate or a four-layer plate on which chip-type passive components such as chip capacitors and chip resistors are mounted. The board was realized. In addition, when mounting electronic components built into the resin layer with solder, it is known that the solder re-melts and expands during reflow during secondary mounting, which causes a short circuit between the solder. Attempts have been made to prevent a short circuit between solders by intentionally forming a ring shape to secure a space directly under the chip-type passive component and allowing a resin to be sealed to flow.
なお、前記ソルダーレジストをオーバーレジスト構造仕様で採用した場合、特にランド電極が厚い場合、レジスト構造が段差構造となり、レジストとランド電極間界面の密着性を十分に確保できず、樹脂に内蔵された状況の場合、実装に用いた はんだが２次実装時のはんだ再溶融時に前記界面を伝ってフロー、ショートする懸念があった。 In addition, when the solder resist is adopted in the over resist structure specification, especially when the land electrode is thick, the resist structure becomes a stepped structure, and sufficient adhesion at the interface between the resist and the land electrode cannot be ensured and is incorporated in the resin. In the case of the situation, there was a concern that the solder used for the mounting flowed and short-circuited along the interface when the solder was remelted during the secondary mounting.
更に、はんだを実装するランド電極は、通常、はんだ濡れ性に配慮して光沢銅箔が用いられるが、光沢銅箔と封止する樹脂との密着性が十分に確保できないので、特にランド電極面に、ベタ面が存在する場合はリフロー時の剥離箇所となる懸念があった。 Furthermore, the land electrode on which the solder is mounted is usually a glossy copper foil in consideration of the solder wettability. However, since the adhesion between the glossy copper foil and the resin to be sealed cannot be sufficiently secured, In addition, when a solid surface is present, there is a concern that it may become a peeling portion during reflow.
一方、はんだ実装に伴いリフロー等の熱履歴を経て基板寸法が変形している基板とそれ以外の２層配線板を重ね合わせることで電子部品を内蔵した多層配線板を形成することは、各２層配線板を精度良く重ね合わせることが非常に難易度の高い技術を要し、量産化、特に大判化のワークサイズの基板による量産化が困難であるという課題も有している。更にはソルダーレジストを形成する２層板は、その工程上、必要最小限の厚み、例えば、６０μｍ厚程度が必要であり、その結果として、電子部品内蔵基板の基板厚を厚くし、近年求められている薄型化に応えられなくなるという問題点も有している。 On the other hand, forming a multilayer wiring board with built-in electronic components by superimposing a board whose dimensions have been deformed through a thermal history such as reflow accompanying solder mounting and the other two-layer wiring board is different from each other. Accurately stacking layer wiring boards requires a very difficult technique, and there is a problem that it is difficult to achieve mass production, particularly mass production with a substrate having a large work size. Furthermore, the two-layer board for forming the solder resist needs a minimum necessary thickness in the process, for example, about 60 μm, and as a result, the board thickness of the electronic component built-in board is increased, which has recently been required. There is also a problem that it becomes impossible to respond to the thinning.
更に付け加えるならば、従来構造の部品内蔵基板は、一般的に上下対称構造であるため、反りにくいと考えられるが、ソルダーレジスト構成を含め、僅かな上下非対称な要因により、容易に反りの課題が発生しやすい問題点も有している。 In addition, the component built-in substrate of the conventional structure is generally considered to be difficult to warp because it has a vertically symmetrical structure, but the problem of warping easily occurs due to slight asymmetrical factors including the solder resist configuration. There are also problems that are likely to occur.
そこで、本発明は上記従来の問題を解決し、電気的特性に優れ、且つ薄型化・コスト・量産性に優れた電子部品内蔵基板とこれを用いた半導体装置を提供することを目的としている。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to solve the above-mentioned conventional problems, and to provide an electronic component built-in substrate excellent in electrical characteristics, thinned, cost and mass-productive, and a semiconductor device using the same.
上記目的を達成するために本発明の電子部品内蔵基板は、少なくとも、受動部品と、第１の配線と、前記受動部品と前記第１の配線とを接続する実装用材料と、第１の配線の表面に形成したソルダーレジストと、この実装用材料と、前記受動部品と、前記第１の配線と、前記ソルダーレジストと、を内蔵する絶縁層と、第１、第２の絶縁層と、を有する電子部品内蔵基板であって、前記第１、第２の絶縁層の界面を境界面とし、前記ソルダーレジストは、前記実装用材料をリング状に囲うように形成されたものであり、前記ソルダーレジストは、前記受動部品と接続される前記境界面より前記第１の絶縁層側に形成され、かつ前記受動部品が前記第１の絶縁層内に形成され、前記第１の配線は前記境界面より第２の絶縁層内に埋め込まれ、前記第１の配線の前記第１の絶縁層側を粗面化した電子部品内蔵基板とするものである。 In order to achieve the above object, an electronic component built-in substrate according to the present invention includes at least a passive component, a first wiring, a mounting material for connecting the passive component and the first wiring, and a first wiring. An insulating layer containing the solder resist formed on the surface, the mounting material, the passive component, the first wiring, and the solder resist; and first and second insulating layers. An electronic component built-in substrate having an interface between the first and second insulating layers as a boundary surface, and the solder resist being formed so as to surround the mounting material in a ring shape, The resist is formed on the first insulating layer side from the boundary surface connected to the passive component, the passive component is formed in the first insulating layer, and the first wiring is formed on the boundary surface. More embedded in the second insulating layer, before It is an electronic component-embedded substrate of the first insulating layer side roughened of the first wiring.
また前記受動部品と接続されるランド実装面が銅箔と銅箔表面に形成した微細な粗面化部を有し、前記接続部位がはんだである場合は、銅箔粗面化部とはんだ接続部との界面に均一な厚みを有するＣｕＳｎ金属間化合物層を有している事を特徴とするものである。 In addition, when the land mounting surface connected to the passive component has a copper foil and a fine roughened portion formed on the copper foil surface, and the connection part is solder, the copper foil roughened portion and the solder connection It has a CuSn intermetallic compound layer having a uniform thickness at the interface with the part.
上記構成により、受動部品を電子部品内蔵基板の中央の絶縁層内に配置することで、基板の積層方向の対称性を良くし、基板の反りを防止することが可能となるとともに、受動部品を内蔵する層を１つの層に限定し、多層化する層を薄型化できることで、電子部品内蔵基板の厚さが厚くなることを防止できるため量産性に優れ、更には汎用の実装用材料であるはんだを伴う材料による受動部品の接続により、安定した接続信頼性を実現することができる。更に、内蔵部品を実装する電極と前記電極を取り囲むレジストである絶縁層との界面密着性を幅広い設計仕様の範囲において、十分に確保する事ができる。 By arranging the passive component in the central insulating layer of the electronic component built-in substrate with the above configuration, it becomes possible to improve the symmetry of the stacking direction of the substrate, prevent the substrate from warping, and The built-in layer is limited to one layer, and the multi-layered layer can be made thin, so that it is possible to prevent the thickness of the electronic component built-in substrate from being increased, so that it is excellent in mass productivity and is a general-purpose mounting material. Stable connection reliability can be realized by connecting passive components with a material accompanied by solder. Furthermore, it is possible to sufficiently ensure the interfacial adhesion between the electrode for mounting the built-in component and the insulating layer, which is a resist surrounding the electrode, within a wide range of design specifications.
更に、接続部位がはんだである場合は、微細な銅箔粗面化部とはんだ接続部との界面に均一な厚みを有するＣｕＳｎ金属間化合物層を有する事で安定した接着強度を確保すると同時に、微細な銅箔粗面化部によって封止する樹脂との十分な密着強度を確保することができる。 Furthermore, when the connection site is a solder, while having a CuSn intermetallic compound layer having a uniform thickness at the interface between the fine copper foil roughened portion and the solder connection portion, it ensures stable adhesive strength, Sufficient adhesion strength with the resin sealed by the fine copper foil roughened portion can be ensured.
（実施の形態１）
以下に、本発明の電子部品内蔵基板及びその製造方法とこれを用いた半導体装置の実施の形態１について、図面を参照して説明する。
(Embodiment 1)
A first embodiment of an electronic component built-in substrate, a manufacturing method thereof, and a semiconductor device using the same according to the present invention will be described below with reference to the drawings.
図１（Ａ）（Ｂ）は、それぞれ本発明の実施の形態１による電子部品内蔵基板の断面図である。 1A and 1B are cross-sectional views of the electronic component built-in substrate according to Embodiment 1 of the present invention.
図１において、９９は境界面、１００は電子部品内蔵基板、１０１は第１配線パターン、１０２は第２配線パターン、１０３は受動部品、１０４は電極、１０５は実装用材料、１０６は第１の絶縁層、１０７は第２の絶縁層、１０８は表層配線層、１０９は裏面配線層、１１０はスルーホール、１１１はソルダーレジストである。 In FIG. 1, 99 is a boundary surface, 100 is an electronic component built-in substrate, 101 is a first wiring pattern, 102 is a second wiring pattern, 103 is a passive component, 104 is an electrode, 105 is a mounting material, and 106 is a first wiring pattern. An insulating layer, 107 is a second insulating layer, 108 is a surface wiring layer, 109 is a back wiring layer, 110 is a through hole, and 111 is a solder resist.
図１（Ａ）は、部品内蔵基板の断面であり、図１（Ｂ）は、境界面９９で示した部分の拡大図に相当する。 1A is a cross-sectional view of the component-embedded substrate, and FIG. 1B corresponds to an enlarged view of a portion indicated by a boundary surface 99. FIG.
実施の形態１の電子部品内蔵基板１００は、図１に示すように、第１配線パターン１０１に、チップコンデンサやチップ抵抗などの受動部品１０３が実装用材料１０５、例えばＳｎ−Ａｇ−Ｃｕ系はんだ材料により電気的及び機械的に接続されており、第１配線パターン１０１と第２配線パターン１０２に挟まれるように中央の第１の絶縁層１０６内に配置されている。また、前記実装用材料１０５が印刷塗布されるランド電極である第１配線パターン１０１は、リング状形状をしたソルダーレジスト１１１に囲まれている。更に、前記第１の絶縁層１０６側に形成したソルダーレジスト１１１はランド電極となる第１配線パターン１０１より下側（すなわち下側の第２の絶縁層１０７側）よりも下側には形成されない構造を取っている。言い換えれば、部品を内蔵する第１の絶縁層と更に多層化を行う第２の絶縁層１０７で図示したような本構造を取ることによって、ソルダーレジスト周りの密着力を確保できる、つまり、ソルダーレジストとランド電極との部位が重なっていても、レジストが前述した図１８のように段差構成になることがない。 As shown in FIG. 1, the electronic component built-in substrate 100 according to the first embodiment includes a first wiring pattern 101, a passive component 103 such as a chip capacitor or a chip resistor, and a mounting material 105, for example, Sn—Ag—Cu solder. The first and second wiring patterns 101 and 102 are electrically and mechanically connected with each other and are disposed in the first first insulating layer 106 so as to be sandwiched between the first and second wiring patterns 101 and 102. The first wiring pattern 101, which is a land electrode on which the mounting material 105 is printed and applied, is surrounded by a solder resist 111 having a ring shape. Further, the solder resist 111 formed on the first insulating layer 106 side is not formed below the first wiring pattern 101 serving as a land electrode (that is, below the second insulating layer 107 side). Taking the structure. In other words, by adopting this structure as shown in the figure by the first insulating layer containing the component and the second insulating layer 107 that further multi-layers, it is possible to secure the adhesion around the solder resist, that is, the solder resist Even if the portions of the electrode and the land electrode overlap, the resist does not have a stepped structure as shown in FIG.
一方、前記実装用材料１０５、例えばＳｎ−Ａｇ−Ｃｕ系はんだ材料が印刷塗布されるランド電極層の配線表面処理としては、実装用材料１０５の濡れ性を確保しつつ、封止される樹脂である第１の絶縁層１０６との密着力が確保できる粗化状態が好ましい。 On the other hand, as the wiring surface treatment of the land electrode layer on which the mounting material 105, for example, Sn-Ag-Cu solder material is printed and applied, a resin that is sealed while ensuring the wettability of the mounting material 105 is used. A roughened state capable of ensuring adhesion with a certain first insulating layer 106 is preferable.
我々は前記条件を満たす銅箔表面粗化状態を鋭意検討した結果、粗面化部の凹凸構造の瘤形状サイズが２μｍ以下の、より好ましくは１．５μｍ以下の、大部分が１μｍ以下のマイクロエッチング構造を取ることによって、絶縁層と前記はんだとの界面に均一な厚み、例えば、約２．５μｍ厚みを有するＣｕ6Ｓｎ5金属間化合物層を形成することによって良好なはんだ濡れ性及び安定した接着強度、たとえば０．５ＫＮ（ＫＮは、キロニュートン）以上の値（剥離ではなく、実装部品破壊モード）が得られることを確認している。 As a result of intensive investigations on the roughened state of the copper foil surface that satisfies the above conditions, the size of the rugged structure of the rough structure of the roughened portion is 2 μm or less, more preferably 1.5 μm or less, most of which is 1 μm or less By taking an etching structure, good solder wettability and stable by forming a Cu 6 Sn 5 intermetallic compound layer having a uniform thickness, for example, about 2.5 μm thickness, at the interface between the insulating layer and the solder It has been confirmed that an adhesive strength, for example, a value of 0.5 KN (KN is kilonewton) or more (not a peeling but a mounted component destruction mode) can be obtained.
更に、前記粗化処理によって、封止される樹脂との密着強度を１ＫＮレベルの十分な値を確保出来ることを確認している。 Furthermore, it has been confirmed that the roughening treatment can secure a sufficient value of 1 KN level for the adhesion strength with the resin to be sealed.
また、受動部品１０３は第１配線パターン１０１のみに接続しているものであって、第２配線パターン１０２に対しては接点を持たず、受動部品１０３と第２配線パターン１０２の間には第１の絶縁層１０６が必ず存在している。 Further, the passive component 103 is connected only to the first wiring pattern 101, has no contact with the second wiring pattern 102, and the passive component 103 and the second wiring pattern 102 are not connected to each other. One insulating layer 106 is always present.
第１配線パターン１０１、第２配線パターン１０２は電気導電性を有する物質から成り、例えば、銅（Ｃｕ）箔や導電性樹脂組成物から成る。本発明においては銅箔を所望の形状にパターニングして形成している。第１の絶縁層１０６に用いる第１の絶縁材料１１２としては、ガラス織布に熱硬化性のエポキシ樹脂を含浸させたガラスエポキシプリプレグ、ガラス織布に熱硬化性のビスマレイミド・トリアジン樹脂を含浸させたＢＴレジンプリプレグ、アラミド不織布に熱硬化性のエポキシ樹脂を含浸させたアラミドプリプレグ等を使用することが可能であるが、織布または不織布に熱硬化性樹脂を含浸させた構造であれば、様々な材料を使用することが可能である。また、織布または不織布に熱硬化性樹脂を含浸させたプリプレグ材料以外にも、二酸化珪素やアルミナ等の無機フィラーと熱硬化性樹脂との混合物を用いる事も可能である。 The first wiring pattern 101 and the second wiring pattern 102 are made of a material having electrical conductivity, for example, a copper (Cu) foil or a conductive resin composition. In the present invention, the copper foil is formed by patterning into a desired shape. The first insulating material 112 used for the first insulating layer 106 is a glass epoxy prepreg in which a glass woven fabric is impregnated with a thermosetting epoxy resin, and a glass woven fabric is impregnated with a thermosetting bismaleimide / triazine resin. It is possible to use a BT resin prepreg, an aramid non-woven fabric impregnated with an aramid prepreg, or an aramid prepreg, but if the structure is a woven fabric or non-woven fabric impregnated with a thermosetting resin, Various materials can be used. In addition to a prepreg material obtained by impregnating a woven or non-woven fabric with a thermosetting resin, it is also possible to use a mixture of an inorganic filler such as silicon dioxide or alumina and a thermosetting resin.
受動部品１０３はチップコンデンサやチップ抵抗のような所望の特性を予め形成され、外面に接続電極１０４を有するチップ型の電子部品である。実装用材料１０５としては、少なくとも２種類以上の金属元素が配合され、各金属同士による合金接続を伴って電気的及び機械的に接続できる材料であり、例えば錫（Ｓｎ）−銀（Ａｇ）系、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）系、錫（Ｓｎ）−亜鉛（Ｚｎ）系、金（Ａｕ）−亜鉛（Ｚｎ）系、錫（Ｓｎ）−アンチモン（Ｓｂ）系などの材料が使用可能であるが、これらの材料に限らず受動部品１０３を実装できる材料であるなら何れの材料も使用可能である。また、材料中の合金の融点が、接合後に高温側へシフトする融点変化型の材料組成であっても良い。 The passive component 103 is a chip-type electronic component that is formed in advance with desired characteristics such as a chip capacitor and a chip resistor and has a connection electrode 104 on the outer surface. The mounting material 105 is a material in which at least two kinds of metal elements are blended, and can be electrically and mechanically connected with an alloy connection between the metals, for example, tin (Sn) -silver (Ag) system. , Tin (Sn) -silver (Ag) -copper (Cu), tin (Sn) -zinc (Zn), gold (Au) -zinc (Zn), tin (Sn) -antimony (Sb), etc. However, the present invention is not limited to these materials, and any material can be used as long as it is a material capable of mounting the passive component 103. Further, the melting point of the alloy in the material may be a melting point change type material composition that shifts to a high temperature side after joining.
実装用材料１０５に合金接続可能な材料を用いている理由は、受動部品１０３を第１配線パターン１０１に安定して接続させるためである。つまり、近年、チップコンデンサやチップ抵抗のようなチップ型の電子部品の電極１０４は、環境問題への配慮から、最表面部にＳｎめっきが施されているものが主流となっているため、Ａｇ粉を主成分とする導電性接着剤を実装用材料１０５に用いた場合、導電性接着剤による受動部品１０３の接続方式は、導電性接着剤中の熱硬化性樹脂の硬化収縮による圧接接続のみであるので、導電性接着剤中のＡｇと受動部品１０３の電極１０４のＳｎとが単に接触し合って電気的に接続されるものであるが、Ｓｎの融点である２３２℃を超えると簡単にＡｇはＳｎ中に拡散され、導電性接着剤中のＡｇが消失し、接続信頼性を劣化させてしまう。また、比較的低融点金属であるＳｎが施された電極１０４を超音波を用いて直接、第１配線パターン１０１に接続することも非常に難易度の高い技術である。 The reason why an alloy-connectable material is used for the mounting material 105 is to stably connect the passive component 103 to the first wiring pattern 101. That is, in recent years, the electrode 104 of a chip-type electronic component such as a chip capacitor or a chip resistor is mainly made of Sn plating on the outermost surface in consideration of environmental problems. When a conductive adhesive mainly composed of powder is used for the mounting material 105, the connection method of the passive component 103 by the conductive adhesive is only a pressure contact connection by curing shrinkage of the thermosetting resin in the conductive adhesive. Therefore, Ag in the conductive adhesive and Sn of the electrode 104 of the passive component 103 are simply in contact with each other and are electrically connected to each other. However, when the melting point of Sn exceeds 232 ° C., it is easy. Ag is diffused into Sn, Ag in the conductive adhesive disappears, and connection reliability is deteriorated. It is also a very difficult technique to directly connect the electrode 104 on which Sn, which is a relatively low melting point metal, to the first wiring pattern 101 using ultrasonic waves.
しかしながら、これらの接続技術に対して、実装用材料１０５に電極１０４表面のＳｎと金属結合をともなって接続できる材料、例えばＳｎ−Ａｇ−Ｃｕ系はんだ材料に代表されるようなはんだ材料を採用することで、強度の強い安定した接続が得られる。更に言えば、はんだ材料がＳｎとＳｎよりも高融点の金属とからなる化合物により表面が覆われた前記金属の粒を含有する構成を有する材料を選択することで、２３２℃を超える温度環境下にさらされても、導電性接着剤のような電極１０４側のＳｎへの拡散が起こることなく、接続信頼性を安定化することが可能となるものである。そして、この実装用材料１０５に少なくとも２種類以上の金属元素を配合することで、受動部品１０３を実装するために単一金属では実現不可能な実装用材料１０５の所望の融点を実現することができるものである。 However, for these connection techniques, a material that can be connected to the mounting material 105 with Sn on the surface of the electrode 104 and a metal bond, for example, a solder material typified by a Sn—Ag—Cu solder material is employed. As a result, a strong and stable connection can be obtained. More specifically, the solder material is selected from a material having a structure containing grains of the metal whose surface is covered with a compound composed of Sn and a metal having a melting point higher than Sn. Even if it is exposed to the above, it is possible to stabilize the connection reliability without causing diffusion to Sn on the electrode 104 side like a conductive adhesive. Then, by blending at least two kinds of metal elements into the mounting material 105, it is possible to realize a desired melting point of the mounting material 105 that cannot be achieved with a single metal in order to mount the passive component 103. It can be done.
ただし、何れの材料であっても、第１配線パターン１０１に対して濡れ広がり性がある程度確保され、密着強度が得られる材料が必要である。第１配線パターン１０１上に受動部品１０３を実装するためには、実装用材料１０５が二次実装時のリフロー熱履歴も含め、確実に第１配線パターン１０１上に止まっていなければ接続できないため、リング状のレジスト１１１形状で囲まれている事が好ましい。なお、実装用材料１０５は、環境汚染物質である鉛（Ｐｂ）を含有しない材料であることが重要である。 However, any material is required to have a certain degree of wetting and spreading property with respect to the first wiring pattern 101 and to obtain adhesion strength. In order to mount the passive component 103 on the first wiring pattern 101, since the mounting material 105 including the reflow heat history at the time of secondary mounting cannot be surely stopped on the first wiring pattern 101, it cannot be connected. It is preferably surrounded by a ring-shaped resist 111 shape. It is important that the mounting material 105 is a material that does not contain lead (Pb), which is an environmental pollutant.
更にいえば、２次実装時に実施されるリフローにおいて、はんだに代表される実装用材料１０５の形状が維持される構造体であることが重要である。 Furthermore, it is important that the structure maintain the shape of the mounting material 105 typified by solder in reflow performed at the time of secondary mounting.
この第１配線パターン１０１、第１の絶縁層１０６及び第２配線パターン１０２で構成される２層配線板を中心材料として、さらに外側両面に第２の絶縁層１０７及び表層配線層１０８、裏面配線層１０９を形成して多層化する。多層化する際には、スルーホール１１０を通じて引き出された第１の配線パターン１０１からインナービアにより表層配線層１０８、第１配線パターン１０１、第２配線パターン１０２及び裏面配線層１０９を電気的に接続する。 Using the two-layer wiring board composed of the first wiring pattern 101, the first insulating layer 106, and the second wiring pattern 102 as a central material, the second insulating layer 107, the surface wiring layer 108, and the back surface wiring on both outer sides. A layer 109 is formed to be multilayered. When multilayering is performed, the surface wiring layer 108, the first wiring pattern 101, the second wiring pattern 102, and the back wiring layer 109 are electrically connected from the first wiring pattern 101 drawn through the through hole 110 by an inner via. To do.
なお、インナービアとなるスルーホール１１０は、導電性ビアペーストを充填した接続方式、あるいは、レーザーで穴加工した後、めっき接続を行うコンフォーマルビア接続形式何れでも構わない。 The through-hole 110 serving as an inner via may be either a connection method filled with a conductive via paste, or a conformal via connection method in which plating connection is performed after drilling with a laser.
更に、前記スルーホール１１０を用いて接続された層間接続に導電性樹脂ペーストを用いても構わない。 Furthermore, a conductive resin paste may be used for the interlayer connection connected using the through hole 110.
なお、本実施の形態１では４層基板の例を示しているが、４層基板に固定されるものではなく、必要に応じて更なる偶数層の多層化が可能である。ただし、その際においても受動部品１０３を内蔵する２層配線板を中心材料として両面同時に配線層を形成している。外側両面に形成する第２の絶縁層１０７に用いる第２の絶縁材料１１３は第１の絶縁層１０６を構成する第１の絶縁材料１１２と同様に、ガラス織布に熱硬化性のエポキシ樹脂を含浸させたガラスエポキシプリプレグ、ガラス織布に熱硬化性のビスマレイミド・トリアジン樹脂を含浸させたＢＴレジンプリプレグ、アラミド不織布に熱硬化性のエポキシ樹脂を含浸させたアラミドプリプレグ等を使用することが可能であるが、織布または不織布に熱硬化性樹脂を含浸させた構造であれば、様々な材料を使用することが可能である。また、織布または不織布に熱硬化性樹脂を含浸させたプリプレグ材料以外にも、二酸化珪素やアルミナ等の無機フィラーと熱硬化性樹脂との混合物を用いる事も可能である。 Although the first embodiment shows an example of a four-layer substrate, it is not fixed to the four-layer substrate, and an even number of layers can be formed as required. However, even at that time, the wiring layers are formed simultaneously on both sides with a two-layer wiring board containing the passive component 103 as a central material. The second insulating material 113 used for the second insulating layer 107 formed on both outer surfaces is similar to the first insulating material 112 constituting the first insulating layer 106, and a thermosetting epoxy resin is applied to the glass woven fabric. It is possible to use impregnated glass epoxy prepreg, BT resin prepreg impregnated with thermosetting bismaleimide / triazine resin on glass woven fabric, aramid prepreg impregnated with thermosetting epoxy resin on aramid nonwoven fabric, etc. However, various materials can be used as long as the structure is obtained by impregnating a woven or non-woven fabric with a thermosetting resin. In addition to a prepreg material obtained by impregnating a woven or non-woven fabric with a thermosetting resin, it is also possible to use a mixture of an inorganic filler such as silicon dioxide or alumina and a thermosetting resin.
なお、積層後の基板の反りを防止するためには、各材料の線膨張係数に配慮することが非常に重要である。また、表層配線層１０８及び裏面配線層１０９においても第１配線パターン１０１、第２配線パターン１０２と同様に、電気導電性を有する物質から成り、例えば、銅箔や導電性樹脂組成物から成る。本発明においては銅箔を下地として、スルーホール１１０を形成する際に付着したＣｕめっき膜を下地銅箔と同時にパターニングして所望の配線パターンを形成している。 In order to prevent warping of the substrate after lamination, it is very important to consider the linear expansion coefficient of each material. Similarly to the first wiring pattern 101 and the second wiring pattern 102, the surface wiring layer 108 and the back wiring layer 109 are also made of a material having electrical conductivity, such as a copper foil or a conductive resin composition. In the present invention, a copper wiring is used as a base, and a Cu plating film adhered when forming the through hole 110 is patterned simultaneously with the base copper foil to form a desired wiring pattern.
表層配線層１０８、裏面配線層１０９上には、必要に応じてソルダーレジスト１１１を形成しても構わない。なお、ソルダーレジスト１１１を形成する場合には、スルーホール１１０の内部に空間が残らないように導電性材料や絶縁性材料で埋めることが重要である。本実施の形態１では、スルーホール１１０内をソルダーレジスト１１１で直接埋める構造としているが、ソルダーレジスト１１１に限定されるものではなく、低吸湿率、低線膨張係数材料であれば様々な材料を用いることが可能である。 A solder resist 111 may be formed on the surface wiring layer 108 and the back wiring layer 109 as necessary. When forming the solder resist 111, it is important that the solder resist 111 is filled with a conductive material or an insulating material so that no space remains in the through hole 110. In the first embodiment, the through hole 110 is directly filled with the solder resist 111. However, the structure is not limited to the solder resist 111, and various materials can be used as long as the material has a low moisture absorption rate and a low linear expansion coefficient. It is possible to use.
（実施の形態２）
次に本発明の電子部品内蔵基板の製造方法について、実施の形態２として、図面を参照して説明する。
(Embodiment 2)
Next, a method for manufacturing an electronic component built-in substrate according to the present invention will be described as Embodiment 2 with reference to the drawings.
図２（ａ）〜（ｇ）は、本発明の実施の形態２による電子部品内蔵基板の製造工程断面図である。 2 (a) to 2 (g) are cross-sectional views illustrating a manufacturing process of an electronic component built-in substrate according to Embodiment 2 of the present invention.
通常、内蔵基板で用いられるチップ部品実装面は、はんだ濡れ性等を考慮して、光沢銅電極、あるいはＮｉ−Ａｕめっき仕上げしたものが用いられる。しかし、前記表面処理のままでは内蔵する樹脂成分との十分なアンカー効果が得られないため、部品を実装する電極部分のみ、粗化銅箔の上にＮｉ−Ａｕめっきを施す等の処理を加えているが、工数がかかり、費用がかかる問題点を有していた。 Usually, the chip component mounting surface used for the built-in substrate is a polished copper electrode or a Ni—Au plated finish in consideration of solder wettability and the like. However, since the sufficient anchor effect with the resin component built in cannot be obtained with the surface treatment as it is, only the electrode part for mounting the component is subjected to treatment such as Ni-Au plating on the roughened copper foil. However, it has a problem that it takes man-hours and is expensive.
そこで図２（ａ）に示すように、銅箔２０１を準備する。銅箔２０１は少なくとも片面側が適度に粗化されていることが望ましい。 Therefore, a copper foil 201 is prepared as shown in FIG. It is desirable that at least one side of the copper foil 201 is appropriately roughened.
更に言えば、基板電極表面が粗面化部の凹凸構造の瘤形状サイズが２μｍ以下となるように粗化された構造を有する事が好ましい。つまり、瘤形状の間隔が２μｍ以内であることが好ましい。 Furthermore, it is preferable that the substrate electrode surface has a roughened structure so that the ridge shape size of the uneven structure of the roughened portion is 2 μm or less. That is, it is preferable that the space | interval of an aneurysm shape is less than 2 micrometers.
まず図２（ａ）に示すように、はんだ等の実装用材料１０５が印刷または塗布される領域を囲む様にソルダーレジスト１１１をリング状に形成する。 First, as shown in FIG. 2A, a solder resist 111 is formed in a ring shape so as to surround a region where a mounting material 105 such as solder is printed or applied.
次に、図２（ｂ）に示すように、銅箔２０１の粗化面上に、孔版印刷やディスペンサ等を用いて、Ｓｎ−Ａｇ−Ｃｕ等に代表されるはんだ材料もしくは、少なくとも２種類以上の金属元素が配合されてなる実装用材料１０５を所望の間隔で塗布する。なお、銅箔２０１上に実装用材料１０５を塗布する工程において、銅箔２０１単体では取り扱いが困難な場合には、銅箔２０１の実装用材料１０５を塗布しない面側にフィルムや基板等の補強材料（図示せず）を接着剤等を用いて貼り付けて、銅箔２０１の平面性を安定化させる。もしくは、塗布しない面側にキャリア用の厚い銅箔を貼り付けておき、熱プレスによる積層後、剥離させることによって、実装時の平面性を確保してもよい。本構成によれば、例えば、実装に用いる銅箔及びそれに貼り付けるキャリア用銅箔の貼り付け方法としては、めっき等の方法があり、フラックス洗浄時の超音波の振動にも剥がれる事なく耐えられて好ましい。ただし、補強材料を貼り付ける場合においては、銅箔２０１の補強材料を貼り付ける面は光沢性を有する表面状態であることが望ましい。なぜなら、補強材料は後の工程で取り外す必要があるが、この面が粗化されていると、補強材料の取り外しが困難になるからである。 Next, as shown in FIG. 2B, on the roughened surface of the copper foil 201, a solder material typified by Sn-Ag-Cu or the like using stencil printing or a dispenser or at least two kinds or more is used. A mounting material 105 containing the above metal element is applied at a desired interval. In addition, in the process of applying the mounting material 105 on the copper foil 201, if it is difficult to handle with the copper foil 201 alone, the surface of the copper foil 201 on which the mounting material 105 is not applied is reinforced such as a film or a substrate. A material (not shown) is attached using an adhesive or the like to stabilize the planarity of the copper foil 201. Alternatively, the flatness at the time of mounting may be ensured by attaching a thick copper foil for carrier to the non-coated surface side, and then peeling after laminating by hot pressing. According to this configuration, for example, as a method of attaching the copper foil used for mounting and the copper foil for carrier attached thereto, there is a method such as plating, and it can withstand the vibration of ultrasonic waves during flux cleaning without being peeled off. It is preferable. However, when a reinforcing material is pasted, the surface of the copper foil 201 to which the reinforcing material is pasted is preferably a glossy surface state. This is because it is necessary to remove the reinforcing material in a later step, but if this surface is roughened, it is difficult to remove the reinforcing material.
次に、図２（ｃ）に示すように、銅箔２０１上の実装用材料１０５の所望の位置にチップコンデンサやチップ抵抗などの受動部品１０３を実装し、リフロー等の熱処理により銅箔２０１、実装用材料１０５及び受動部品１０３の電極１０４を接続させる。実装用材料１０５に、はんだ材料がＳｎとＳｎよりも高融点の金属とからなる化合物により表面が覆われた前記金属の粒を含有する合金材料を用いる場合は、合金接続を伴って電気的及び機械的に接続する。この時、実装用材料１０５は図２（ｂ）に示す塗布位置から濡れ広がらないようにしなければならない。 Next, as shown in FIG. 2C, a passive component 103 such as a chip capacitor or a chip resistor is mounted at a desired position of the mounting material 105 on the copper foil 201, and the copper foil 201, The mounting material 105 and the electrode 104 of the passive component 103 are connected. When the mounting material 105 is an alloy material containing a particle of the metal whose surface is covered with a compound composed of Sn and a metal having a melting point higher than Sn, the electrical Connect mechanically. At this time, the mounting material 105 must be prevented from wetting and spreading from the application position shown in FIG.
次に、図２（ｄ）に示すように、受動部品１０３を実装した銅箔２０１上に、空間２０６を形成した第１の絶縁材料１１２と銅箔２０２を所定の位置に重ね合わせる。この時、第１の絶縁材料１１２と受動部品１０３が必ず接触しないように、空間２０６は受動部品１０３より大きく形成することが重要である。なお、複数の受動部品１０３が隣接している場合には、空間２０６は隣接する全ての受動部品１０３を囲むように１つの大きな空間２０６としても良い。また、第１の絶縁材料１１２は、受動部品１０３と銅箔２０２が接触しないように、その厚さを設定する必要がある。従って、第１の絶縁材料１１２は厚さの厚い材料を１枚重ね合わせる形態も可能であるが、図２（ｄ）のような複数枚の材料を重ね合わせて所望の厚みを確保する形態を採用することも可能である。なお、銅箔２０２は銅箔２０１と同様に、少なくとも片面側が適度に粗化されており、粗化面側が第１の絶縁材料１１２側に配置することが望ましい。これは、以後の工程で第１の絶縁材料１１２と接着する際に、第１の絶縁材料１１２へのアンカー効果を発現させるためであり、全く粗化されていない光沢面と第１の絶縁材料１１２との接着では、接着力がほとんど期待できないからである。 Next, as shown in FIG. 2D, on the copper foil 201 on which the passive component 103 is mounted, the first insulating material 112 in which the space 206 is formed and the copper foil 202 are overlapped at a predetermined position. At this time, it is important that the space 206 is formed larger than the passive component 103 so that the first insulating material 112 and the passive component 103 do not come into contact with each other. When a plurality of passive components 103 are adjacent to each other, the space 206 may be one large space 206 so as to surround all the adjacent passive components 103. Further, the thickness of the first insulating material 112 needs to be set so that the passive component 103 and the copper foil 202 do not contact each other. Accordingly, the first insulating material 112 can be formed by stacking a single thick material, but a form in which a plurality of materials are stacked as shown in FIG. 2D to ensure a desired thickness. It is also possible to adopt. Note that, as with the copper foil 201, at least one side of the copper foil 202 is appropriately roughened, and the roughened surface side is preferably disposed on the first insulating material 112 side. This is to cause an anchor effect to the first insulating material 112 when bonding to the first insulating material 112 in the subsequent steps, and the glossy surface that is not roughened and the first insulating material. This is because almost no adhesive force can be expected in bonding with 112.
次に、図２（ｅ）に示すように、図２（ｄ）で重ね合わせたものを熱盤プレス装置（図示せず）を用いて加熱しながら加圧して一体化させ、第１の絶縁材料１１２を加熱加圧して形成した第１の絶縁層１０６内に受動部品１０３を埋め込む。この時、一体化後に銅箔２０２と受動部品１０３とが接することが無いように第１の絶縁層１０６の厚さを設定すると共に、熱盤プレス装置（図示せず）の圧力条件を設定しなければならない。また、受動部品１０３の周囲に気泡を発生することなく受動部品１０３を完全に第１の絶縁層１０６で覆うことが重要である。更に言えば、リング状に形成されたソルダーレジスト１１１により、より受動部品１０３下の空間は確実に確保され、第１の絶縁層１０６を構成する樹脂による封止を完全に行うことができる。結果として、再溶融した半田間による電気的短絡現象を回避する事ができる。なお、銅箔２０１に補助材料（図示せず）を貼り付けている場合には、図２（ｃ）に示す受動部品１０３実装後または図２（ｅ）の銅箔２０１と第１の絶縁層１０６の接着後に、補助材料（図示せず）を銅箔２０１から剥離する。 Next, as shown in FIG. 2 (e), the superposed ones in FIG. 2 (d) are heated and integrated using a hot platen press device (not shown) to be integrated to form a first insulation. The passive component 103 is embedded in the first insulating layer 106 formed by heating and pressing the material 112. At this time, the thickness of the first insulating layer 106 is set so that the copper foil 202 and the passive component 103 do not come into contact with each other after integration, and the pressure condition of the hot platen press device (not shown) is set. There must be. In addition, it is important to completely cover the passive component 103 with the first insulating layer 106 without generating bubbles around the passive component 103. More specifically, the space below the passive component 103 is reliably secured by the solder resist 111 formed in a ring shape, and sealing with the resin constituting the first insulating layer 106 can be performed completely. As a result, it is possible to avoid an electrical short circuit phenomenon due to remelted solder. When an auxiliary material (not shown) is attached to the copper foil 201, the copper foil 201 and the first insulating layer after the passive component 103 shown in FIG. 2 (c) is mounted or in FIG. 2 (e). After bonding 106, the auxiliary material (not shown) is peeled from the copper foil 201.
全層スルーホールめっき構造で内蔵基板を構成する場合は、そのまま図２（ｆ）へ移行するが、内蔵層に独自にインナービアとなるスルーホールを形成し、設計自由度を向上させた全層インナービア構造にするためには、図２（ｆ）に示すように、ドリルで貫通孔２１０を形成し、電解Ｃｕめっき工程を行うことができる。しかる後に、図２（ｆ）に示すように、銅箔２０１及び銅箔２０２を所望の形状に加工して、第１配線パターン１０１及び第２配線パターン１０２を形成し２層配線板を作製する。なお、銅箔２０１及び銅箔２０２に片面粗化箔を使用している場合には、第１配線パターン１０１及び第２配線パターン１０２の外側に面している面を粗化する等、後に形成する第２の絶縁層１０７との接続を良好に行える状態に調整しておくことが重要である。 When the built-in substrate is configured with an all-layer through-hole plating structure, the process proceeds to FIG. 2 (f) as it is. However, the entire layer is formed with a through-hole that serves as an inner via in the built-in layer, thereby improving design flexibility. In order to obtain an inner via structure, as shown in FIG. 2F, a through hole 210 can be formed with a drill and an electrolytic Cu plating process can be performed. Thereafter, as shown in FIG. 2 (f), the copper foil 201 and the copper foil 202 are processed into desired shapes to form the first wiring pattern 101 and the second wiring pattern 102, thereby producing a two-layer wiring board. . In addition, when the single-sided roughened foil is used for the copper foil 201 and the copper foil 202, the surface facing the outside of the first wiring pattern 101 and the second wiring pattern 102 is roughened, etc. It is important to adjust the connection with the second insulating layer 107 so that the connection with the second insulating layer 107 can be satisfactorily performed.
なお、内蔵層の層間接続方法としては、導電性ビアペーストを充填した接続方法を用いても構わない。前記スルーホールめっき構造を採用した場合は、スルーホール１１０用に穴埋め樹脂を充填する必要があるが、導電性ビアペーストを採用すれば、層間接続と同時に穴埋め効果も実現する事が出来る。 In addition, as an interlayer connection method of the built-in layer, a connection method filled with conductive via paste may be used. When the through-hole plating structure is adopted, it is necessary to fill a filling resin for the through-hole 110. However, if a conductive via paste is used, a hole filling effect can be realized simultaneously with interlayer connection.
図２（ｇ）は、図２（ａ）のサンプルの断面と上面との関係を、境界面９９で関係付けて説明する合成図である。図２（ｇ）の断面図（すなわち図２（ｇ）上側の図）に示すように、銅箔２０１の上に、ソルダーレジスト１１１をリング状に形成する。 FIG. 2G is a composite diagram illustrating the relationship between the cross section and the top surface of the sample in FIG. As shown in the sectional view of FIG. 2G (that is, the upper drawing of FIG. 2G), a solder resist 111 is formed on the copper foil 201 in a ring shape.
図２（ｇ）の上面図（すなわち図２（ｇ）下側の図）は、銅箔２０１の上に、ソルダーレジスト１１１がリング状に形成された様子を示す。 The top view of FIG. 2G (that is, the bottom diagram of FIG. 2G) shows a state where the solder resist 111 is formed in a ring shape on the copper foil 201.
（実施の形態３）
実施の形態３を用いて、銅箔２０１の粗化について説明する。
(Embodiment 3)
The roughening of the copper foil 201 will be described using the third embodiment.
基板電極表面が粗面化部の凹凸構造の瘤形状サイズが２μｍ以下となるように粗化された構造を有する事が好ましい。つまり、瘤形状の間隔が２μｍ以内であることが好ましい。 It is preferable that the surface of the substrate electrode has a roughened structure so that the rugged shape size of the rough structure of the roughened portion is 2 μm or less. That is, it is preferable that the space | interval of an aneurysm shape is less than 2 micrometers.
図３は、通常の粗化処理の一例を示す電子顕微鏡写真である。 FIG. 3 is an electron micrograph showing an example of a normal roughening treatment.
図４は、図３に示した通常の粗化処理について説明する模式図である。 FIG. 4 is a schematic diagram for explaining the normal roughening process shown in FIG.
図３、図４を用いて、通常実施される銅箔粗化処理状態について及び今回の微細マイクロエッチング銅箔粗化表面状態の事例をそれぞれ示す。 3 and 4, examples of the copper foil roughening treatment state that is normally performed and examples of the micro-etching copper foil roughening surface state this time are shown.
図３、図４に示すように、通常の粗化処理は、ピッチが３μｍ以上（例えば、５μｍ程度）であり、粗化の深さも３ミクロン以上（例えば、５μｍ程度）と大きい。そのため、通常の粗化処理では、ピッチが３μｍ以上（更には深さも３μｍ以上）と大きく、この形状が、半田濡れに対して阻害要因となりやすい。 As shown in FIGS. 3 and 4, in the normal roughening process, the pitch is 3 μm or more (for example, about 5 μm), and the depth of roughening is as large as 3 μm or more (for example, about 5 μm). For this reason, in a normal roughening treatment, the pitch is as large as 3 μm or more (and the depth is also 3 μm or more), and this shape tends to be an obstacle to solder wetting.
図５は、本発明の微細マイクロエッチング銅箔粗化表面状態の一例を示す電子顕微鏡写真である。 FIG. 5 is an electron micrograph showing an example of the rough surface state of the fine microetched copper foil of the present invention.
図６は、図５で示したマイクロエッチングによる粗化処理について説明する模式図である。 FIG. 6 is a schematic diagram for explaining the roughening process by microetching shown in FIG.
図５、図６に示すように、マイクロエッチングによる粗化処理の場合、ピッチが２ミクロン以下（例えば、１μｍ〜２μｍ）であり、その深さも１μｍ〜２μｍである。このように、マイクロエッチングの場合、ピッチが２ミクロン以下（更に深さも２ミクロン以下）であり、この形状のため、優れた半田濡れ性を発現することができる。 As shown in FIGS. 5 and 6, in the case of the roughening process by microetching, the pitch is 2 microns or less (for example, 1 μm to 2 μm), and the depth is also 1 μm to 2 μm. Thus, in the case of microetching, the pitch is 2 microns or less (and the depth is also 2 microns or less), and this shape can exhibit excellent solder wettability.
次に、図７〜図１２を用いて、マイクロエッチング粗化面が有する優れた半田濡れ性について説明する。 Next, the excellent solder wettability of the rough surface of microetching will be described with reference to FIGS.
図７は、通常実施される銅箔粗化処理状態の断面を示す電子顕微鏡写真である。 FIG. 7 is an electron micrograph showing a cross-section in a copper foil roughening treatment state that is normally performed.
図８は図７を説明する模式図である。 FIG. 8 is a schematic diagram for explaining FIG.
図７、図８は、共に銅箔と半田（Ｓｎ−Ａｇ−Ｃｕ半田）との界面を示す断面図である。図７、図８により、ピッチが２ミクロン以下のマイクロエッチングを行なうことで、Ｃｕ3Ｓｎ1やＣｕ6Ｓｎ5のような金属間化合物がその界面に略均一に形成されることが判る。 7 and 8 are cross-sectional views showing the interface between the copper foil and solder (Sn-Ag-Cu solder). 7 and 8, it can be seen that by performing micro-etching with a pitch of 2 microns or less, an intermetallic compound such as Cu 3 Sn 1 or Cu 6 Sn 5 is formed substantially uniformly at the interface.
図７、図８に示すように、発明者らの微細マイクロエッチング銅箔粗化は、通常の粗化処理で得られる凹凸構造よりもきめ細かい構造であり、はんだ濡れ性を阻害せず、むしろ図７、図８に示す様にはんだとの界面にほぼ均一な厚みを有する金属間化合物層を形成することで、良好な接着強度が得られることを見出した。 As shown in FIG. 7 and FIG. 8, the inventors' fine micro-etching copper foil roughening is a finer structure than the concavo-convex structure obtained by normal roughening treatment, and does not hinder the solder wettability, rather it is a figure. 7. As shown in FIG. 8, it was found that good adhesive strength can be obtained by forming an intermetallic compound layer having a substantially uniform thickness at the interface with the solder.
次に、通常のめっき粗化面（発明者らの測定によるとＲｚ＞３μｍ）と、マイクロエッチングによる粗化面（発明者らの測定によるとＲｚ＝１．０μｍ）について、図９〜図１２を用いて説明する。 Next, with respect to a normal roughened plating surface (Rz> 3 μm according to the measurement by the inventors) and a roughened surface by microetching (Rz = 1.0 μm according to the measurement by the inventors), FIGS. Will be described.
図９は、従来のめっき粗化面と、マイクロエッチングによる粗化面とを比較する顕微鏡写真であり、発明者らが試作したサンプルにおける微細マイクロエッチング銅箔粗化の内蔵時の断面状態の事例である。 FIG. 9 is a photomicrograph comparing a conventional roughened plating surface with a roughened surface by microetching, and an example of a cross-sectional state when a fine microetched copper foil roughening is built in a sample produced by the inventors. It is.
図１０は、図９を説明する模式図である。 FIG. 10 is a schematic diagram for explaining FIG.
また図１１は図９相当部分の断面の顕微鏡写真、図１２は図１１の模式図である。 11 is a micrograph of a cross section corresponding to FIG. 9, and FIG. 12 is a schematic diagram of FIG.
図９〜図１２より、通常のめっき粗化面は、Ｒｚが大きい（Ｒｚ＞３μｍ）ことがわかる。一方のマイクロエッチングによる粗化面は、Ｒｚが小さい（例えば、Ｒｚ＝１．０μｍ）ことが判る。 From FIG. 9 to FIG. 12, it can be seen that the normal roughened plating surface has a large Rz (Rz> 3 μm). It can be seen that the roughened surface by one microetching has a small Rz (for example, Rz = 1.0 μm).
なお、粗化する方法としては、粗化とはんだ濡れ性との両立を実現するため、工程の管理が比較的容易なマイクロエッチング法によって、銅または銅合金の表面を粗化する事が好ましい。より具体的には、表面処理が無機酸および銅の酸化剤からなる主剤と、少なくとも一種のアゾール類および少なくとも一種のエッチング抑制剤からなる助剤とを含む水溶液からなる銅または銅合金のマイクロエッチング剤、ならびに前記マイクロエッチング剤により銅または銅合金の表面をエッチングし粗化する事が好ましい。あるいは、硫酸、過酸化水素からなる主剤と、テトラゾール化合物とホスホン酸系キレート剤からなる助剤とを含む銅または銅合金のマイクロエッチング剤、ならびに前記マイクロエッチング剤により銅または銅合金の表面をエッチングし粗化する事が好ましい。 As a roughening method, it is preferable to roughen the surface of copper or a copper alloy by a microetching method in which process management is relatively easy in order to achieve both roughening and solder wettability. More specifically, the micro-etching of copper or copper alloy whose surface treatment consists of an aqueous solution containing a main agent composed of an inorganic acid and a copper oxidizing agent and an auxiliary composed of at least one azole and at least one etching inhibitor. It is preferable to etch and roughen the surface of copper or a copper alloy with an agent and the microetching agent. Alternatively, a copper or copper alloy microetching agent containing a main component composed of sulfuric acid and hydrogen peroxide and an auxiliary composed of a tetrazole compound and a phosphonic acid chelating agent, and the surface of copper or copper alloy is etched with the microetching agent. It is preferable to roughen.
通常のエッチング法による粗化によるマット面と呼ばれる粗化箔であれば、Ｒｚを１μｍレベルまで低減したとしてもはんだ濡れ性が不適であり、マイクロエッチングする必要性が明確となる。これは、通常の電解粗化銅箔の粗化形状が、凸状に（例えば、図９〜図１２）瘤を付けた形状を有することでアンカー効果が得られているが、本形状は非常に濡れ性の観点からは不適であることが本発明の過程で明確となった。一方、平滑な銅箔形状から、マイクロエッチングで凹状にくり抜く様な粗化形状を形成すると、樹脂成分とのアンカー効果は得られつつ、はんだ濡れ性はむしろ向上することを発見した。これは、以後の工程で第１の絶縁層１０６を形成する第１の絶縁材料１１２と接着する際に、第１の絶縁材料１１２へのアンカー効果を発現させるためであり、全く粗化されていない光沢面と第１の絶縁材料１１２との接着では、２次実装時の界面の接着力がほとんど期待できないからである。 In the case of a roughened foil called a mat surface by roughening by a normal etching method, solder wettability is inappropriate even if Rz is reduced to the 1 μm level, and the necessity for microetching becomes clear. This is because the roughened shape of the ordinary electrolytically roughened copper foil has a convex shape (for example, FIG. 9 to FIG. 12) with an ankle effect, but this shape is very It was clarified in the process of the present invention that it is unsuitable from the viewpoint of wettability. On the other hand, it was discovered that when a roughened shape that is hollowed out by microetching from a smooth copper foil shape is formed, an anchor effect with a resin component is obtained, but solder wettability is rather improved. This is to cause an anchor effect on the first insulating material 112 when it is bonded to the first insulating material 112 forming the first insulating layer 106 in the subsequent process, and is completely roughened. This is because the adhesion between the non-glossy surface and the first insulating material 112 can hardly be expected to have an adhesive force at the interface during secondary mounting.
更に、マイクロエッチングで凹状にくり抜く様な粗化形状ではんだ濡れ性を向上させることで、且つ、はんだと粗化銅箔間に略均一なＳｎ−Ｃｕ金属間化合物を形成することで、リフローではんだを溶融させてチップ部品を実装させる工程において、その実装高さばらつきを抑えることができる。樹脂基板に前記チップ部品を少しでも薄い厚みで内蔵する事が求められている背景において、内蔵するチップ部品高さばらつきが抑えられている事は好ましい。 Furthermore, by improving the solder wettability with a rough shape that is hollowed out by microetching, and by forming a substantially uniform Sn-Cu intermetallic compound between the solder and the roughened copper foil, In the process of melting the solder and mounting the chip component, variations in the mounting height can be suppressed. In the background where it is required to incorporate the chip component in the resin substrate as thin as possible, it is preferable that variations in the height of the embedded chip component are suppressed.
更に付け加えれば、はんだ材料がＳｎとＳｎよりも高融点の金属とからなる化合物を含む場合、すなわち、再リフロー時の融点が高温になる高温はんだを用いる場合は、一次実装時のはんだ溶融時のレベリング効果が不十分な傾向があり、内蔵するチップ部品高さばらつきが大きくなってしまう課題を有していた。しかし、はんだ濡れ性に優れたマイクロエッチングできめ細かい凹凸粗化形状の銅電極を用いて実装することで、レベリング性を向上させ、内蔵するチップ部品高さばらつきを抑制でき、幅広いはんだ材料において好ましい。結果として、より厳しい２次はんだリフロー工程（高温のリフロー）が想定させる用途において、はんだ変形が殆ど無く強固な接続信頼性を有するデバイスを提供できる。 In addition, when the solder material contains a compound composed of Sn and a metal having a melting point higher than Sn, that is, when using a high-temperature solder having a high melting point at the time of reflow, the soldering material at the time of primary mounting There is a tendency that the leveling effect is insufficient, and there is a problem that the height variation of the built-in chip parts becomes large. However, it is preferable in a wide range of solder materials that the leveling property can be improved and the variation in the height of the chip components incorporated therein can be suppressed by mounting using a finely roughened roughened copper electrode with microetching excellent in solder wettability. As a result, it is possible to provide a device having a strong connection reliability with almost no solder deformation in an application assumed by a stricter secondary solder reflow process (high temperature reflow).
（実施の形態４）
次に、図１３、図１４を用いて、製造方法の一例について説明する。
(Embodiment 4)
Next, an example of the manufacturing method will be described with reference to FIGS.
図１３（ａ）〜（ｄ）は、本発明の部品内蔵基板の製造方法を説明する断面図である。 13A to 13D are cross-sectional views illustrating a method for manufacturing a component-embedded substrate according to the present invention.
まず図１３（ａ）に示すように、前述の図２（ｆ）で作製した２層配線板を中心として、表裏面にそれぞれの第２の絶縁材料１１３及び銅箔２０８を重ね合わせ、図１３（ｂ）に示すように、熱盤プレス装置（図示せず）を用いて加熱しながら加圧して一体化させる。なお、銅箔２０８においても、銅箔２０１、２０２と同様に、少なくとも片面側が適度に粗化されており、粗化面側が第２の絶縁材料１１３側に配置することが望ましい。 First, as shown in FIG. 13A, the second insulating material 113 and the copper foil 208 are superimposed on the front and back surfaces around the two-layer wiring board produced in FIG. As shown in (b), they are pressurized and integrated using a hot platen press device (not shown). In the copper foil 208 as well, like the copper foils 201 and 202, it is desirable that at least one side is appropriately roughened, and the roughened surface side is disposed on the second insulating material 113 side.
一方、前述の図２（ｆ）で図示したように既に部品内蔵層となる部分にインナービアとなる貫通孔２１０を設けた場合は、予め導電性ペースト２２１を充填した後、銅箔２０８を重ね合わせて積層体を構成しても良い。あるいは、図１３（ａ）の様に第２の絶縁材料１１３及び銅箔２０８を重ね合わせて積層した後、レーザー加工にてコンフォーマルなビア加工を行い、スルーホールめっきを行っても構わない（図示せず）。 On the other hand, as shown in FIG. 2 (f), when the through-hole 210 serving as the inner via is already provided in the part serving as the component built-in layer, the conductive paste 221 is filled in advance, and then the copper foil 208 is overlaid. You may comprise a laminated body collectively. Alternatively, as shown in FIG. 13A, after the second insulating material 113 and the copper foil 208 are stacked and stacked, conformal via processing may be performed by laser processing, and through-hole plating may be performed ( Not shown).
次に、図１３（ｃ）に示すように、所望の位置に貫通孔２１０を形成し、図１３（ｄ）に示すように、めっき２２０を施し、スルーホール１１０により表裏面の銅箔２０８及び第２の絶縁材料１１３を加熱加圧して形成した、第２の絶縁層１０７内に閉じ込められた第１配線パターン１０１及び第２配線パターン１０２を電気的に接続する。 Next, as shown in FIG. 13 (c), a through hole 210 is formed at a desired position, and as shown in FIG. 13 (d), plating 220 is applied. The first wiring pattern 101 and the second wiring pattern 102 confined in the second insulating layer 107 formed by heating and pressing the second insulating material 113 are electrically connected.
図１４は、製造方法の一例について説明する断面図である。 FIG. 14 is a cross-sectional view illustrating an example of the manufacturing method.
その後、図１４（ａ）に示すように、表面にめっき２２０が形成された銅箔２０８をめっき２２０と同時に所望の形状に加工して、表層配線層１０８と裏面配線層１０９を形成し、電子部品内蔵基板１００を形成する。また、必要に応じて、図１４（ｂ）に示すように電子部品内蔵基板１００の表裏面にソルダーレジスト１１１を形成しても良い。ただし、ソルダーレジスト１１１を形成する場合には、スルーホール１１０の内部に空間が残らないように導電性材料や絶縁性材料で埋めることが重要である。なお、スルーホール１１０内部に充填する材料は、表裏面に形成するソルダーレジスト１１１と同一材料でも構わない。 Thereafter, as shown in FIG. 14A, the copper foil 208 having the plating 220 formed on the surface is processed into a desired shape simultaneously with the plating 220 to form the surface wiring layer 108 and the back wiring layer 109, and the electron The component built-in substrate 100 is formed. If necessary, solder resists 111 may be formed on the front and back surfaces of the electronic component built-in substrate 100 as shown in FIG. However, when the solder resist 111 is formed, it is important that the solder resist 111 is filled with a conductive material or an insulating material so that no space remains in the through hole 110. Note that the material filled in the through hole 110 may be the same material as the solder resist 111 formed on the front and back surfaces.
以下、実施の形態４に示す電子部品内蔵基板およびその製造方法の特徴について説明する。 Hereinafter, the characteristics of the electronic component built-in substrate and the manufacturing method thereof shown in Embodiment 4 will be described.
本発明の電子部品内蔵基板およびその製造方法においては、銅箔２０１を出発材料とすることにより、一般的なプリント配線板と略同等の製造工程で電子部品内蔵基板１００を製造することができ、内蔵する受動部品１０３を電子部品内蔵基板１００の積層方向に対して中央の絶縁層内に配置しているため、受動部品１０３を内蔵した電子部品内蔵基板１００であっても基板の対称性が保たれ、反りの無い電子部品内蔵基板１００を実現することができ、また、受動部品１０３を内蔵する層を１つの層に限定することで、電子部品内蔵基板１００の厚さが厚くなることを防止できるものである。更にははんだ材料等の汎用実装用材料を用いる事で、Ｓｎめっき等汎用の電極処理をした受動部品の実装、内蔵が可能になる。一方、合金形成を伴う材料による受動部品１０３の接続により、安定した接続信頼性を実現することができるものである。 In the electronic component built-in substrate and the manufacturing method thereof according to the present invention, by using the copper foil 201 as a starting material, the electronic component built-in substrate 100 can be manufactured in substantially the same manufacturing process as a general printed wiring board. Since the built-in passive component 103 is arranged in the central insulating layer with respect to the stacking direction of the electronic component built-in substrate 100, the substrate symmetry is maintained even in the electronic component built-in substrate 100 incorporating the passive component 103. It is possible to realize the electronic component built-in substrate 100 without sagging and warping, and by limiting the layer containing the passive component 103 to one layer, it is possible to prevent the electronic component built-in substrate 100 from becoming thick. It can be done. Furthermore, by using a general-purpose mounting material such as a solder material, it becomes possible to mount and incorporate passive components subjected to general-purpose electrode processing such as Sn plating. On the other hand, stable connection reliability can be realized by connecting the passive component 103 with a material accompanied by alloy formation.
（実施の形態５）
以下、本発明に係る実施の形態５として、本発明で作成した半導体装置について、図１５を用いて説明する。
(Embodiment 5)
Hereinafter, as a fifth embodiment of the present invention, a semiconductor device created according to the present invention will be described with reference to FIG.
図１５（ａ）（ｂ）は、共に本発明の実施の形態５による半導体装置の断面図である。なお、特に説明しない限りは実施の形態１と同一の構造については、同一番号を付与して説明を省略する。 FIGS. 15A and 15B are cross-sectional views of the semiconductor device according to the fifth embodiment of the present invention. Unless otherwise described, the same structure as that of the first embodiment is given the same number and the description thereof is omitted.
実施の形態５における半導体装置２００は、図１５では示していないが後述する図１７で示すように、実施の形態１の電子部品内蔵基板１００の表層配線層１０８上の所望の位置に半導体１２１を実装した後、封止樹脂１２３で半導体表面を覆っている。なお、本実施の形態では、半導体１２１はバンプ１２２を介したフリップチップ実装構造を示しているが、半導体１２１の実装方法はフリップチップ実装に限定されるものではなく、ワイヤボンド方式やその他様々な接続方式を用いても良い。本実施の形態５に示す半導体装置２００において重要なことは、電子部品内蔵基板１００の受動部品１０３が接続されている層が、半導体１２１を実装している表層配線層１０８を第１層として裏面配線層１０９までの全層数をｎ層とした時、第１層からｎ／２番目の層であるということである。図１５に示す例では、４層基板であるため２番目の層が該当し、多くの場合、ＧＮＤ層を構成する。即ち、半導体１２１の電源及びＧＮＤ端子から最短配線でベタＧＮＤ電極に実装されたチップコンデンサと接続する事が可能である。 The semiconductor device 200 according to the fifth embodiment is not shown in FIG. 15, but as shown in FIG. 17 to be described later, the semiconductor 121 is placed at a desired position on the surface wiring layer 108 of the electronic component built-in substrate 100 according to the first embodiment. After mounting, the semiconductor surface is covered with a sealing resin 123. Note that in this embodiment mode, the semiconductor 121 shows a flip chip mounting structure with bumps 122 interposed therebetween, but the mounting method of the semiconductor 121 is not limited to flip chip mounting. A connection method may be used. What is important in the semiconductor device 200 shown in the fifth embodiment is that the layer to which the passive component 103 of the electronic component-embedded substrate 100 is connected is the back surface with the surface layer wiring layer 108 on which the semiconductor 121 is mounted as the first layer. When the total number of layers up to the wiring layer 109 is n, it is the n / 2th layer from the first layer. In the example shown in FIG. 15, since it is a four-layer substrate, the second layer is applicable, and in many cases, a GND layer is configured. That is, it is possible to connect to the chip capacitor mounted on the solid GND electrode by the shortest wiring from the power source and the GND terminal of the semiconductor 121.
更に、本発明のような４層の回路基板であれば、多層化工程で形成されるＬ１２層（すなわち第１層目の電極と第２層目の電極との間を絶縁する絶縁層）と、Ｌ３４層（すなわち第３層目の電極と第４層目の電極との間を絶縁する絶縁層）である第２の絶縁層１０７は、部品内蔵コア層となる部分をベースに形成できるので、薄いプリプレグ、例えば３０μｍ、４０μｍ厚みの絶縁シートを用いた多層化が可能である。 Further, in the case of a four-layer circuit board as in the present invention, an L12 layer (that is, an insulating layer that insulates between the first layer electrode and the second layer electrode) formed in the multilayering process; The second insulating layer 107, which is the L34 layer (that is, the insulating layer that insulates between the third layer electrode and the fourth layer electrode), can be formed on the basis of the portion that becomes the component built-in core layer. It is possible to make a multilayer using a thin prepreg, for example, an insulating sheet having a thickness of 30 μm or 40 μm.
こうすることで、電子部品内蔵基板１００の反りを防止しながら、半導体１２１に対して最も短配線で受動部品１０３を配置することが可能となり、受動部品１０３がチップコンデンサの場合には、半導体の高速スイッチング動作に対して配線長からくるコイル・抵抗成分を低減させ、効果的なデカップリングコンデンサとして機能させることができ、半導体装置２００としての機能を向上させることができる。 This makes it possible to arrange the passive component 103 with the shortest wiring with respect to the semiconductor 121 while preventing the warpage of the electronic component built-in substrate 100. When the passive component 103 is a chip capacitor, the semiconductor It is possible to reduce the coil / resistance component coming from the wiring length for high-speed switching operation, to function as an effective decoupling capacitor, and to improve the function as the semiconductor device 200.
実施の形態１等で説明したように、一般的なプリント配線板と略同等の製造工程で電子部品内蔵基板１００を製造することができるが、銅箔２０１を出発材料とすることにより、はんだ等の実装用材料１０５を囲むソルダーレジスト１１１を形成する層と実装用材料１０５が塗布あるいは印刷される接続ランド電極部となる第１配線パターン１０１を異なる層に形成する事ができる。 As described in the first embodiment and the like, the electronic component built-in substrate 100 can be manufactured by a manufacturing process substantially equivalent to a general printed wiring board. However, by using the copper foil 201 as a starting material, solder or the like can be used. The layer for forming the solder resist 111 surrounding the mounting material 105 and the first wiring pattern 101 serving as the connection land electrode portion to which the mounting material 105 is applied or printed can be formed in different layers.
受動部品１０３のサイズが０６０３サイズあるいは０４０２サイズの場合は、前記リング状のソルダーレジスト１１１には、かなりファインな設計ルールが求められる。図１６を用いて更に詳しく説明する。 When the size of the passive component 103 is 0603 size or 0402 size, a considerably fine design rule is required for the ring-shaped solder resist 111. This will be described in more detail with reference to FIG.
図１６（Ａ）〜（Ｃ）は、図１５における電極１０４と第１配線パターン１０１との関係を説明する拡大した部分断面図である。 16A to 16C are enlarged partial cross-sectional views illustrating the relationship between the electrode 104 and the first wiring pattern 101 in FIG.
図１６（Ａ）における矢印は、電極１０４に実装用材料１０５を介して接続された第１配線パターン１０１の受動部品１０３方向の長さを示す。図１６（Ａ）の矢印に示すように、リング状のソルダーレジスト１１１の下面（すなわち、境界面９９を介して、第２の絶縁層１０７側）に、第１配線パターン１０１を設けることで、ソルダーレジスト１１１の段差発生を防止する。なおここで段差とは、前述の図１８（Ａ）（Ｂ）で示したように、ソルダーレジスト１１１の一部が、第１配線パターン１０１の上に乗り上げることで発生する段差である。 An arrow in FIG. 16A indicates the length of the first wiring pattern 101 connected to the electrode 104 via the mounting material 105 in the direction of the passive component 103. As shown by the arrow in FIG. 16A, by providing the first wiring pattern 101 on the lower surface of the ring-shaped solder resist 111 (that is, the second insulating layer 107 side via the boundary surface 99), The occurrence of a step in the solder resist 111 is prevented. Here, the step is a step generated when a part of the solder resist 111 rides on the first wiring pattern 101 as shown in FIGS. 18A and 18B.
図１６（Ｂ）における矢印は、電極１０４に実装用材料１０５を介して接続された第１配線パターン１０１の受動部品１０３方向の長さを示す。図１６（Ｂ）の矢印に示すように、リング状のソルダーレジスト１１１の下面（すなわち、境界面９９を介して、第２の絶縁層１０７側）に、第１配線パターン１０１の一部を重ねることで、ソルダーレジスト１１１の段差発生を防止する。 An arrow in FIG. 16B indicates the length of the first wiring pattern 101 connected to the electrode 104 via the mounting material 105 in the direction of the passive component 103. As shown by the arrow in FIG. 16B, a part of the first wiring pattern 101 is overlapped with the lower surface of the ring-shaped solder resist 111 (that is, the second insulating layer 107 side through the boundary surface 99). As a result, the occurrence of a step in the solder resist 111 is prevented.
図１６（Ｃ）における矢印は、電極１０４に実装用材料１０５を介して接続された第１配線パターン１０１の受動部品１０３方向の長さを示す。図１６（Ｃ）の矢印に示すように、リング状のソルダーレジスト１１１の下面（すなわち、境界面９９を介して、第２の絶縁層１０７側）を超えて、第１配線パターン１０１を設けることで、ソルダーレジスト１１１の段差発生を防止する。 An arrow in FIG. 16C indicates the length of the first wiring pattern 101 connected to the electrode 104 via the mounting material 105 in the passive component 103 direction. As shown by the arrow in FIG. 16C, the first wiring pattern 101 is provided beyond the lower surface of the ring-shaped solder resist 111 (that is, the second insulating layer 107 side via the boundary surface 99). Thus, the occurrence of a step in the solder resist 111 is prevented.
図１６（Ａ）に示される様なクリアランスレジスト構造であれば、ソルダーレジスト１１１とランド電極となる第１配線パターン１０１が同一層に形成されても、段差構造は発生しないが、実際にはソルダーレジスト１１１形成時のアライメントずれ等が発生し、従来事例の図１８に示すように部分的にオーバーレジストになって、段差のある印刷構造になることが多い。設計ルールがラフな時は接着面積が十分に確保出来て問題ないが、ファインな設計ルールでは、段差構造に起因して密着が不十分な界面が発生し、はんだ再溶融時のショート要因を招く事が実施事例より判明している。従って、図１６（Ｂ）に示す様なレジスト構造によって、レジストの段差構造を回避し、各界面の密着強度を確保でき、その結果として、はんだが再溶融してもショートが発生しない高信頼性構造を構築できる。ランド強度用に用いるオーバーレジストの設計ルール自由度が大きく、ファインパターン対応に有利となる。 With the clearance resist structure as shown in FIG. 16A, even if the solder resist 111 and the first wiring pattern 101 to be the land electrode are formed in the same layer, a step structure does not occur. In many cases, misalignment or the like occurs when the resist 111 is formed, resulting in a partially over-resisted printing structure as shown in FIG. When the design rule is rough, there is no problem because a sufficient bonding area can be secured, but with the fine design rule, an interface with insufficient adhesion occurs due to the step structure, causing a short-circuit factor at the time of solder remelting This is clear from the case study. Therefore, the resist structure as shown in FIG. 16B can avoid the resist step structure and ensure the adhesion strength of each interface, and as a result, high reliability that does not cause a short circuit even when the solder is remelted. You can build a structure. The degree of freedom in design rules for the over resist used for land strength is large, which is advantageous for dealing with fine patterns.
更に言えば、ファインパターンのランド設計においては、はんだペーストを滲み無くスキージ印刷する事が重要となる。前記記載したように既存の銅箔配線パターンにソルダーレジスト１１１を形成した場合は、段差が発生する場合が多く、はんだペースト印刷時のスキージの印圧が不安定になるため印圧を上げて行い、はんだペーストが必要以上に濡れ広がり滲んだり、はみ出したりする懸念が発生していた。結果として、リングレジスト構造で、はんだ実装を行う場合は、狭ピッチ印刷時に限界が発生する要因となり、段差無くレジスト形成ができる本発明の構造及び製造方法が有利となる。 Furthermore, in fine pattern land design, it is important to perform squeegee printing without bleeding the solder paste. As described above, when the solder resist 111 is formed on the existing copper foil wiring pattern, a step is often generated, and the printing pressure of the squeegee at the time of solder paste printing becomes unstable. There has been a concern that the solder paste will spread and spread more than necessary, and the solder paste may protrude. As a result, when solder mounting is performed with a ring resist structure, it becomes a factor that causes a limit at the time of narrow pitch printing, and the structure and the manufacturing method of the present invention that can form a resist without a step are advantageous.
更に言えば、図１６（Ｃ）に示すようにランド電極１０１がレジスト領域を完全に覆うオーバーレジスト構造を実現する事によって、プロセス途中工程で、ソルダーレジスト１１１が見えてしまう事を回避する事が可能となり、部品内蔵コア層単独で活用する場合、ランド電極等のピール強化を図るうえでも有利となる。 Furthermore, as shown in FIG. 16C, by realizing an over resist structure in which the land electrode 101 completely covers the resist region, it is possible to avoid the solder resist 111 from being seen in the middle of the process. This makes it possible to use the component built-in core layer alone, which is also advantageous for enhancing the peel of the land electrode and the like.
次に、図１７を用いて、前述の図１５で省略した部分について更に詳しく説明する。 Next, the parts omitted in FIG. 15 will be described in more detail with reference to FIG.
図１７は、チップコンデンサを内蔵したインターポーザ基板を用いた半導体パッケージの断面図である。 FIG. 17 is a cross-sectional view of a semiconductor package using an interposer substrate with a built-in chip capacitor.
図１７に示す半導体パッケージは、４層で構成されるインターポーザ基板において、第２層目（Ｌ２）のＧＮＤ層にチップコンデンサを配置、内蔵したものである。本構成によれば、表層の第１層目と第２層目の総厚（Ｌ１２層間厚み）をビルドアップ方式で多層化できるため、非常に薄い厚み、例えば、３０μｍ厚みで形成する事が出来、表層に実装する半導体の電極端子と最短の配線長で内蔵したコンデンサ電極と接続する事ができる。その結果として、配線長に起因する等価インダクタンス（ＥＳＬ）を低減する事が出来、効果的にノイズ除去及び電源電圧の安定化に寄与する事が出来る。 The semiconductor package shown in FIG. 17 is a four-layer interposer substrate in which a chip capacitor is arranged and incorporated in the second (L2) GND layer. According to this configuration, since the total thickness (L12 interlayer thickness) of the first and second layers of the surface layer can be multilayered by a build-up method, it can be formed with a very thin thickness, for example, 30 μm. The semiconductor electrode terminal mounted on the surface layer can be connected to the built-in capacitor electrode with the shortest wiring length. As a result, the equivalent inductance (ESL) due to the wiring length can be reduced, and noise can be effectively eliminated and power supply voltage can be stabilized.
本発明における電子部品内蔵基板とこれを用いた半導体装置、およびその製造方法は、低コストで量産性に優れるため、実用化しやすく、半導体の駆動周波数の高周波化に対応できる半導体装置として有用である。 The electronic component built-in substrate, the semiconductor device using the same, and the manufacturing method thereof according to the present invention are easy to put into practical use because of low cost and excellent mass productivity. .
９９ 境界面
１００ 電子部品内蔵基板
１０１ 第１配線パターン
１０２ 第２配線パターン
１０３ 受動部品
１０４ 電極
１０５ 実装用材料
１０６ 第１の絶縁層
１０７ 第２の絶縁層
１０８ 表層配線層
１０９ 裏面配線層
１１０ スルーホール
１１１ ソルダーレジスト
１１２ 第１の絶縁材料
１１３ 第２の絶縁材料
１２１ 半導体
１２２ バンプ
１２３ 封止樹脂
２００ 半導体装置
２０１ 銅箔
２０２ 銅箔
２０６ 空間
２０８ 銅箔
２１０ 貫通孔
２２０ めっき
99 Interface surface 100 Electronic component built-in substrate 101 First wiring pattern 102 Second wiring pattern 103 Passive component 104 Electrode 105 Mounting material 106 First insulating layer 107 Second insulating layer 108 Surface wiring layer 109 Back surface wiring layer 110 Through hole DESCRIPTION OF SYMBOLS 111 Solder resist 112 1st insulating material 113 2nd insulating material 121 Semiconductor 122 Bump 123 Sealing resin 200 Semiconductor device 201 Copper foil 202 Copper foil 206 Space 208 Copper foil 210 Through-hole 220 Plating
Claims (14)
受動部品と、第１の配線と、前記受動部品と前記第１の配線とを接続する実装用材料と、第１の配線の表面に形成したソルダーレジストと、この実装用材料と、前記受動部品と、前記第１の配線と、前記ソルダーレジストと、を内蔵する第１、第２の絶縁層と、
を有する電子部品内蔵基板であって、
前記第１、第２の絶縁層の界面を境界面とし、
前記ソルダーレジストは、前記実装用材料をリング状に囲うように形成されたものであり、
前記ソルダーレジストは、前記受動部品と接続される前記境界面より前記第１の絶縁層側に形成され、
かつ前記受動部品が前記第１の絶縁層内に形成され、
前記第１の配線は前記境界面より第２の絶縁層内に埋め込まれ、
前記第１の配線の前記第１の絶縁層側を粗面化した電子部品内蔵基板。 at least,
A passive component, a first wiring, a mounting material for connecting the passive component and the first wiring, a solder resist formed on the surface of the first wiring, the mounting material, and the passive component And first and second insulating layers containing the first wiring and the solder resist,
An electronic component built-in substrate having
The interface between the first and second insulating layers is a boundary surface,
The solder resist is formed so as to surround the mounting material in a ring shape,
The solder resist is formed on the first insulating layer side from the boundary surface connected to the passive component,
And the passive component is formed in the first insulating layer,
The first wiring is embedded in the second insulating layer from the boundary surface;
The electronic component built-in substrate in which the first insulating layer side of the first wiring is roughened.
銅箔上に受動部品実装用材料を塗布する工程と、
前記受動部品実装用材料上に受動部品を実装する工程と、
前記受動部品を実装済みの前記銅箔上に前記受動部品より大きな空間を有する第１の絶縁材料を重ねる工程と、
前記第１の絶縁材料上に第２の銅箔を重ねる工程と、
前記銅箔及び前記第１の絶縁材料及び前記第２の銅箔を加熱しながら加圧して一体化させた後、前記銅箔を所望の第１配線パターンに加工するとともに前記第２の銅箔を所望の第２配線パターンに加工して２層配線板を形成する工程と、前記２層配線板を中心部に配置して上下に第２の絶縁材料を積層することにより前記基板電極が第２の絶縁材料に埋め込まれ、多層配線層を形成する工程とを備えた電子部品内蔵基板の製造方法。 Applying a passive component mounting material on a copper foil that is a structure surrounded by a solder resist formed in a ring-shaped portion for electrically connecting the passive component and the substrate electrode for passive component mounting;
Mounting a passive component on the passive component mounting material;
Stacking a first insulating material having a larger space than the passive component on the copper foil having the passive component mounted thereon;
Overlaying a second copper foil on the first insulating material;
After the copper foil, the first insulating material, and the second copper foil are pressed and integrated while being heated, the copper foil is processed into a desired first wiring pattern and the second copper foil Forming a two-layer wiring board by processing the substrate into a desired second wiring pattern, and placing the two-layer wiring board in the center and laminating a second insulating material on the top and bottom to And a step of forming a multilayer wiring layer embedded in the insulating material.
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