JP2011059426A

JP2011059426A - 画像形成装置

Info

Publication number: JP2011059426A
Application number: JP2009209571A
Authority: JP
Inventors: Tetsumi Nakada; 哲美中田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-09-10
Filing date: 2009-09-10
Publication date: 2011-03-24

Abstract

【課題】省エネルギー状態からの復帰後の動作により柔軟性を持たせることができる画像形成装置を提供する。
【解決手段】メイン制御部１０１の起動時に、動作モードを設定するピンストラップ回路５０１と、メイン制御部１０１を省エネルギー状態に移行させる省エネ制御部１０３と、メイン制御部１０１を省エネルギー状態２から復帰させる復帰条件の発生を監視する省エネ復帰条件監視部１１３と、復帰条件が発生した場合に、発生した復帰条件に応じて決定される待機状態または動作状態のいずれかに応じてピンストラップ回路５０１により設定した動作モードを再設定する省エネ制御部１０３と、を備える。
【選択図】図１

Description

本発明は、画像形成装置に関する。

プリンタ、複写機等に代表される画像形成装置には、消費電力の低減が求められている。特に、画像形成装置が省エネルギー状態に移行した際の更なる消費電力の低減が求められており、省エネルギー状態に移行した際に、不要な回路の電源を落とすことで消費電力の更なる低減を図る技術が既に知られている。

さらに、１つ以上のＣＰＵ（Central Processing Unit）などの制御回路を１つのＬＳＩ（Large Scale Integration）に組み込んだＳＯＣ（System On a Chip）等では、各制御回路に電源を供給する回路を分離し、省エネルギー状態からの復帰条件に応じて、省エネルギー状態にある動作不要な制御回路の電源を落としたままにすることにより、省エネルギー状態における消費電力の更なる低減を図る技術も既に知られている（例えば、特許文献１参照）。

しかしながら上記特許文献１に記載の技術では、起動時に動作モードを固定しておく必要がある制御回路については、ピンストラップの設定等で制御回路の動作モードを予め設定しておく必要があり、制御回路により制御される動作に関して、省エネルギー状態から復帰後の動作に柔軟性を持たせることができない、という課題がある。

例えば、ＣＰＵがフェッチするリセットベクタのアドレスが起動時の動作モードにより固定され、リセットベクタが外部のＲＯＭ（Read Only Memory）にアサインされていると、ＣＰＵの省エネルギー状態からの復帰時間が起動時と同様に長くなる。

また、ＣＰＵによっては動作周波数を動的に切り替えられないものがあり、その場合、起動時のピンストラップによる動作モードの設定により機種ごとの動作周波数を固定しておく必要がある。その場合、ＣＰＵが省エネルギー状態から復帰した後、印刷等の処理が不要であっても、高速な動作周波数でＣＰＵを動作させる必要があり、その分消費電力が大きくなる。

本発明は、上記に鑑みてなされたものであって、省エネルギー状態からの復帰後の動作により柔軟性を持たせることができる画像形成装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、画像形成に係る各部を制御する制御部の起動時に、画像形成に係る動作モードを設定する設定手段と、前記制御部を省エネルギー状態に移行させる省エネ制御手段と、前記制御部を前記省エネルギー状態から画像形成に待機する待機状態または画像形成を実行する動作状態に復帰させる復帰条件の発生を監視する監視手段と、前記監視手段により前記復帰条件が発生したと判断した場合に、発生した前記復帰条件に応じて決定される待機状態または動作状態のいずれかの状態に応じて前記動作モードを再設定する再設定手段と、を備えたことを特徴とする。

本発明によれば、省エネルギー状態中に動作不要な制御回路の電源を落とす装置において、省エネルギー状態から制御回路を復帰させる際に、起動時の動作モードとは異なる動作モードで制御回路を動作させることができるので、省エネルギー状態からの復帰後の動作により柔軟性を持たせることができる、という効果を奏する。

図１は、本発明の一実施の形態にかかる画像形成装置を含む画像形成システムの構成を示すブロック図である。図２は、ＬＳＩが備える各制御部の電源制御を説明するための図である。図３は、各制御部の状態の移行を説明するための図である。図４は、復帰条件の一例を示す図である。図５は、メイン制御部の動作モードを設定するピンストラップ回路の説明図である。図６は、メイン制御部の動作を制御するＰＬＬブロックを示す図である。図７は、省エネ制御部がピンストラップ回路により設定した動作モードを再設定する処理を説明するための図である。図８は、ピンストラップ回路により設定された動作モード（動作周波数）を再設定する処理の流れを示すフローチャートである。図９は、ＣＰＵ２のブート動作のためのプログラムが記憶されたメモリ領域を示すメモリマップである。

以下に添付図面を参照して、この発明にかかる画像形成装置の一実施の形態を詳細に説明する。

図１は、本発明の一実施の形態にかかる画像形成装置を含む画像形成システムの構成を示すブロック図である。画像形成システム１は、画像形成装置１００、画像形成装置１００に対して印刷ジョブや各種情報等を送信するホストＰＣ（Personal Computer）２００、画像形成装置１００への各種情報や印刷ジョブ等に係るパケットを送信するＬＡＮ（Local Area Network）３００などを備えている。

画像形成装置１００は、データの受信、エンジン制御、画像処理、ネットワーク処理等を行うＬＳＩ（Large Scale Integration）１２０、原稿を読み取るスキャナユニット１３０、ＯＳ（Operating System）などを記憶した読出し専用メモリである外部ＲＯＭ（Read Only Memory）１４０、各種操作指示を行うキーボードなどの操作部や各種情報を表示するＬＣＤ（Liquid Crystal Display）などの表示部を有している操作／表示部１５０、各種データを書換え可能に記憶するＤＤＲ（Double Data Rate）−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などの外部ＲＡＭ（Random Access Memory）１６０などを備えている。

ＬＳＩ１２０は、それぞれ独立した電源を持つ３つの制御部（メイン制御部１０１、Ｉ／Ｏ制御部１０２、省エネ制御部１０３）を備えている。これらの制御部は、アイソレーションセルにより電源分離されており、制御部別に電源のオン／オフが可能である。

ここで、図２を用いて、ＬＳＩ１２０が備える各制御部の電源制御について説明する。図２は、ＬＳＩが備える各制御部の電源制御を説明するための図である。

ＬＳＩ１２０が備える各制御部（メイン制御部１０１、Ｉ／Ｏ制御部１０２、省エネ制御部１０３）には、当該各制御部の電源制御を行うための機構として電源制御回路１〜３（２０１，２０３，２０５）および電源監視回路１〜３（２０２，２０４，２０６）が設けられている。

電源制御回路１〜３（２０１，２０３，２０５）は、省エネ制御部１０３から出力された電源制御信号（power1en，power2en，power3en）および画像形成装置１のオン／オフするための電源スイッチ（図示しない）からくる電源制御信号（pwr＿sw）を元に、各制御部に供給する電源（power1，power2，power3）を生成する。

具体的には、電源制御回路１〜３（２０１，２０３，２０５）は、電源スイッチ（図示しない）がオフされている画像形成装置１の初期状態において、省エネ制御部１０３から出力される電源制御信号（power1en，power2en，power3en）がオフを示しており、電源スイッチ（図示しない）からくる電源制御信号（pwr＿sw）もネゲートされているため、各制御部の電源（power1，power2，power3）を生成せず、各制御部をオフする。そして、電源制御回路１〜３（２０１，２０３，２０５）は、電源スイッチ（図示しない）からくる電源制御信号（pwr＿sw）がアサートされると、各制御部の電源（power1，power2，power3）を生成して、各制御部をオンする。

なお、各制御部がオンされた後は、ＬＳＩ１２０内部のＣＰＵ（Central Processing Unit）１，２（１１０，１０５）が省エネ制御部１０３を制御することで、各制御部のオン／オフが制御されるものとする。また、各制御部がオンされた後は、省エネ制御部１０３は常時オンされるように制御され、その他のメイン制御部１０１およびＩ／Ｏ制御部１０２は、予め設定された時間経過後、省エネ制御部１０３により省エネルギー状態１または省エネルギー状態２（図３参照）に移行されて電源がオフされるものとする。

図３は、各制御部の状態の移行を説明するための図である。各制御部は、図３に示すように、電源オフ状態、画像形成を待機する待機状態または画像形成を実行する動作状態（以下、待機・動作状態とする）、省エネルギー状態１、および省エネルギー状態２の４つの状態を有している。なお、図３の右側に示す図は、各状態における各制御部の電源のオフまたはオンを示すものであり、待機・動作状態、省エネルギー状態１、省エネルギー状態２、電源オフ状態の順に消費電力が少ないことを示している。

電源オフ状態において、電源スイッチ（図示しない）が押下されると、電源制御信号（pwr＿sw）がアサートされ、全ての電源制御回路１〜３（２０１，２０３，２０５）により全ての制御部の電源（power1，power2，power3）が生成され、全ての制御部がオンされる。つまり、各制御部は、電源オフ状態から待機・動作状態へと移行する。

待機・動作状態において、一定時間印刷等が行われなかった場合、オフを示す電源制御信号（power3en）が省エネ制御部１０３から電源制御回路３（２０５）に出力され、電源制御回路３（２０５）による電源（power3）の生成が停止され、メイン制御部１０１がオフされる。つまり、各制御部は、待機・動作状態から省エネルギー状態２へと移行する。

省エネルギー状態２において、ネットワーク受信等が行われていない場合、オフを示す電源制御信号（power2en）が省エネ制御部１０３から電源制御回路２（２０３）に出力され、電源制御回路２（２０３）による電源（power2）の生成が停止され、Ｉ／Ｏ制御部１０２がオフされる。つまり、画像形成装置１は、省エネルギー状態２から省エネルギー状態１へと移行する。なお、省エネルギー状態２において、復帰条件が発生すると、各制御部は、再び、待機・動作状態へと移行する。

また、省エネルギー状態２において、ネットワーク受信等が行われている場合、ネットワーク送受信等の完了後、一定時間経過後に、オフを示す電源制御信号（power2en）を、省エネ制御部１０３から電源制御回路２（２０３）に出力して、電源制御回路２（２０３）による電源（power2）の生成を停止して、Ｉ／Ｏ制御部１０２をオフしても良い。

省エネルギー状態１において、メイン制御部１０１およびＩ／Ｏ制御部１０２のＣＰＵ１，２（１０５，１１０）に電源（power2，power3）が供給されていないため、画像形成装置１はハードウェアのみの動作となる。なお、省エネルギー状態１において復帰条件が発生すると、各制御部は、再び、待機・動作状態へと移行する。

電源監視回路１〜３（２０２，２０４，２０６）は、電源制御回路１〜３（２０１，２０３，２０５）において電源（power1，power2，power3）が生成されていない間、各制御部に出力するリセット信号（reset1，reset2，reset3）をアサートにする。

図１に戻り、メイン制御部１０１は、画像処理、スキャナユニット１３０の制御、エンジン制御など、画像形成に係る各部を制御するものである。具体的には、メイン制御部１０１は、画像処理を行う画像処理部１０４、プログラムを実行することにより演算処理を行う内部回路としてのＣＰＵ（Central Processing Unit）２（１０５）、インクジェットプリンタ、スキャナユニット１３０またはファックスユニットなどを制御するエンジン制御部１０６、エンジン制御部１０６とスキャナユニット１３０の間でのデータのやり取りを仲介するスキャナユニットＩ／Ｆ１０７、ＣＰＵ２（１０５）と外部ＲＯＭ１４０の間でのデータのやり取りを仲介する外部バスＩ／Ｆ１０８、ＣＰＵ２（１０５）と操作／表示部１５０の間でのデータのやり取りを仲介する操作部Ｉ／Ｆ１０９などを備えている。

Ｉ／Ｏ制御部１０２は、ＬＡＮ３００を介した各種情報や印刷ジョブの受信等を行うネットワーク制御やＵＳＢ（Universal Serial Bus）制御、外部ＲＡＭ１６０へのアクセスなど、画像形成に係る各部を制御するものである。具体的には、Ｉ／Ｏ制御部１０２は、プログラムを実行することにより演算処理を行う内部回路としてのＣＰＵ１（１１０）、ＬＡＮ３００との通信を司るものであって、各種情報や印刷ジョブに係るパケットを受信するネットワーク制御部１１１、ＣＰＵ１（１１０）およびＣＰＵ２（１０５）による外部ＲＡＭ１６０へのアクセスを制御するメモリコントローラ１１２を備えている。つまり、外部ＲＡＭ１６０は、ＣＰＵ１（１１０）およびＣＰＵ２（１０５）により共有されている。

省エネ制御部１０３は、各制御部の電源がオンされた後、電源制御信号（power1en，power2en，power3en）を電源制御回路１，２，３（２０１，２０３，２０５）に出力して、メイン制御部１０１、Ｉ／Ｏ制御部１０２、および省エネ制御部１０３を、省エネルギー状態１、省エネルギー状態２、待機・動作状態、または電源オフ状態に移行させるものである。なお、具体的には、省エネ制御部１０３は、省エネ復帰条件監視部１１３、ＲＡＭ１１４、ＵＳＢＩ／Ｆ１１５、ＴＭＲ１１６などを備えている。

ＲＡＭ１１４は、各種情報を書換え可能に記憶するものである。本実施の形態では、ＲＡＭ１１４は、ネットワーク制御部１１１によりＬＡＮ３００などのネットワーク環境から受信したパケットから、応答不要なパケットや画像形成装置１に非対応のパケットを除外するためのパターンマッチングテーブルを記憶している。

ＵＳＢＩ／Ｆ１１５は、ホストＰＣ２００から印刷ジョブや各種情報等を受信するものである。

ＴＭＲ（タイマー）１１６は、画像形成装置１のクリーニング（例えば、インクジェット記録装置におけるメンテナンス動作など）が必要となる時間を計測するものである。なお、本実施の形態では、画像形成装置１のクリーニングを実行する時間を計測するものとしてタイマーを用いているが、これに限定するものではない。例えば、ＲＴＣ（Real Time Clock）を省エネ制御部１０３内に設けても良いし、長時間の計測が必要な場合にはＬＳＩ１２０外部にＲＴＣを搭載し、アラーム機能を使用してＬＳＩ１２０外部からクリーニングを時間の計測結果を受信しても良い。

省エネ復帰条件監視部１１３は、メイン制御部１０１およびＩ／Ｏ制御部１０２を省エネルギー状態１または省エネルギー状態２から待機・動作状態に復帰させる復帰条件の発生を監視するものである。

図４は、復帰条件の一例を示す図である。省エネ復帰条件監視部１１３は、ＵＳＢＩ／Ｆ１１５によるホストＰＣ２００からの各種情報または印刷ジョブの受信を検知すると、復帰条件が発生したと判断する。

また、省エネ復帰条件監視部１１３は、ネットワーク制御部１１１によってＬＡＮ３００から各種情報または印刷ジョブに係るパケットを受信し、かつ受信したパケットがＲＡＭ１１４に記憶したパターンマッチングテーブルとマッチングした場合に、復帰条件が発生したと判断する。なお、受信したパケットをパターンマッチングテーブルとマッチングさせているのは、ネットワーク環境下においては、受信したパケットの中に応答不要なパケットや非対応のパケットが含まれているからである。

さらに、省エネ復帰条件監視部１１３は、定期的なクリーニングが必要となった場合（ＴＭＲ１１６により計測された時間が予め設定した時間を経過した場合）に、復帰条件が発生したと判断する。

さらに、省エネ復帰条件監視部１１３は、操作部Ｉ／Ｆを介して、操作／表示部１５０からの入力信号（省エネルギー状態１または省エネルギー状態２からの復帰を要求する復帰リクエスト信号）がアサートされた場合に、復帰条件が発生したと判断する。

次に、図５を用いて、メイン制御部１０１の起動時に動作モードを設定するピンストラップ回路について説明する。図５は、メイン制御部の動作モードを設定するピンストラップ回路の説明図である。なお、本実施の形態では、メイン制御部１０１のピンストラップ回路について説明するが、Ｉ／Ｏ制御部１０２も同様のピンストラップ回路を有しているものとする。

ピンストラップ回路５０１（設定手段）は、電源監視回路３（２０６）からメイン制御部１０１に入力されるリセット信号（reset3）がアサートされている間のpin＿strap信号の状態に応じて、メイン制御部１０１の起動時に、画像形成に係る動作モード（例えば、メイン制御部１０１が備えるＣＰＵ１０５（内部回路）を動作させる際の動作周波数、ＣＰＵ１０５が起動に用いるプログラムを記憶したメモリ領域（リセットベクタ）のアドレスなど）を設定するものである。より具体的には、ピンストラップ回路５０１は、リセット信号（reset3）がネゲートされるタイミングで、pin＿strap信号をラッチし、設定した動作モード（動作周波数）を表すclk＿mode信号、および設定した動作モード（リセットベクタのアドレス）を表すboot＿mode信号を出力する。

次に、図６を用いて、メイン制御部１０１の動作を制御するＰＬＬブロックについて説明する。図６は、メイン制御部の動作を制御するＰＬＬブロックを示す図である。なお、本実施の形態では、メイン制御部１０１のＰＬＬブロックについて説明するが、Ｉ／Ｏ制御部１０２も同様のＰＬＬブロックを有しているものとする。

ＰＬＬブロック６０１は、電源制御回路３（２０５）により電源（power3）が生成された場合（メイン制御部１０１が省エネルギー状態２から復帰した場合に）、ピンストラップ回路５０１から入力されたclk＿mode信号が表す動作モードに従ってメイン制御部１０１の動作を制御するものである。具体的には、ＰＬＬブロック６０１は、clk＿base信号（ベースとなるクロック信号）を逓倍／分周して、各動作クロック（clk＿cpu、clk＿main、clk＿per）を生成する。例えば、ＰＬＬブロック６０１は、ピンストラップ回路５０１から入力されたclk＿mode信号が表す動作周波数に従って、clk＿base信号を逓倍／分周して、ＣＰＵ２（１０５）の動作クロック（clk＿cpu）を生成する。

次に、図７を用いて、省エネ制御部１０３がピンストラップ回路５０１により設定した動作モードを再設定する処理について説明する。図７は、ピンストラップ回路により設定した動作モードを再設定する処理を説明するための図である。なお、本実施の形態では、メイン制御部１０１のピンストラップ回路５０１により設定した動作モードを再設定する例について説明するが、Ｉ／Ｏ制御部１０２も同様にして動作モードが再設定されるものとする。

省エネ制御部１０３（再設定手段）は、省エネ復帰条件監視部１１３により復帰条件が発生したと判断された場合に、発生した復帰条件に応じて動作モードに応じて決定される待機状態または動作状態にいずれかの状態に応じて動作モードの変更を要求するpin＿strap＿chg信号を出力して、ピンストラップ回路５０１により設定した動作モードを再設定する。本実施の形態では、省エネ制御部１０３から出力されたpin＿strap＿chg信号は、ＬＳＩ１２０外部に設けられたＯＲ回路７０１に入力される。また、ＯＲ回路７０１には、通常ボード上にてプルアップ回路またはプルダウン回路を用いて論理が設定されるpin＿strap＿org信号が入力される。そして、ＯＲ回路７０１は、pin＿strap＿chg信号およびpin＿strap＿org信号により生成されるpin＿strap信号をピンストラップ回路５０１に出力する。

次に、図８を用いて、ピンストラップ回路５０１により設定された動作モード（動作周波数）を再設定する処理の流れについて説明する。図８は、ピンストラップ回路により設定された動作モード（動作周波数）を再設定する処理の流れを示すフローチャートである。なお、図８に示す処理は、省エネ制御部１０３において実行され、ＣＰＵ１，２（１１０，１０５）は関与しないものとするが、これに限定するものではなく、Ｉ／Ｏ制御部１０２および省エネ制御部１０３のみ電源がオンの状態の場合には、ＣＰＵ１（１１０）にて図８に示す処理を実行することも可能である。

省エネ制御部１０３は、省エネ復帰条件監視部１１３により復帰条件が発生したと判断された場合（ステップＳ８０１：Ｙｅｓ）、発生した復帰条件に応じて決定される待機状態または動作状態に応じて、ＣＰＵ２（１０５）を低速動作させる動作モードが有効であるか否かを判断する（ステップＳ８０２）。例えば、省エネ制御部１０３は、省エネ復帰条件監視部１１３がＴＭＲ１１６により計測された時間が予め設定された時間を経過したと判断した場合（つまり、タイマトリガが発生したと判断した場合）、クリーニングが行われ印刷等を行う必要がないため、待機状態に移行させることを決定するとともに、ＣＰＵ２（１０５）を低速動作させる動作モードが有効であると判断する。ただし、この例では、ＴＭＲ１１６による計測結果でＣＰＵ２（１０５）の低速動作が有効であるか否かを判断しているが、復帰条件ごとに低速動作が有効であるか否かを設定しておいても良い。

ＣＰＵ２（１０５）を低速動作させる動作モードが有効であると判断した場合（ステップＳ８０２：Ｙｅｓ）、省エネ制御部１０３は、ＣＰＵ２（１０５）を低速動作させる動作モードに再設定することを要求するpin＿strap＿chg信号（ピンストラップ回路５０１に低速の動作モード（clk＿mode信号）を変更するための信号）を出力する（ステップＳ８０４）。これにより、印刷等の処理が不要であるにも関わらず、ＣＰＵ２（１０５）が高速な動作周波数で動作することを防止できるので、省エネルギー状態２からの復帰後の余分な消費電力を低減することができる。

ピンストラップ回路５０１から低速の動作モードを示すclk＿mode信号が出力された場合（ステップＳ８０４）またはＣＰＵ２（１０５）を低速動作させる動作モードが有効でないと判断した場合（ステップＳ８０２：Ｎｏ）、省エネ制御部１０３は、メイン制御部１０１の電源のオンを示す電源制御信号（power3en）を電源制御回路３（２０５）に出力して、メイン制御部１０１の電源をイネーブルにする（ステップＳ８０３）。

次に、図９を用いて、ピンストラップ回路５０１により設定された動作モード（リセットベクタのアドレス）変更する処理について説明する。図９は、ＣＰＵ２のブート動作のためのプログラムが記憶されたメモリ領域を示すメモリマップである。この例は、ピンストラップ回路５０１から出力されるboot＿mode信号によりＣＰＵ２（１０５）がフェッチするメモリ領域（ブート領域）の割り当てを変えるものである。

ＣＰＵ２（１０５）は、リセット信号（reset3）がネゲートされると、リセットベクタからプログラムをフェッチして動作を開始する。この際、リセットベクタは、ＣＰＵ２（１０５）からみたメモリ空間において、固定のアドレスとなっていなければならない。そのため、リセットベクタを含むメモリ領域は、ブートコードが格納されたメモリ領域にする必要がある。従って、通常、リセットベクタは、画像形成装置１の電源がオフされた場合でも消えないように不揮発性のＲＯＭ等に格納されている。本実施の形態では、外部ＲＯＭ１４０に格納されている。

よって、画像形成装置１の電源がオフされている状態からのメイン制御部１０１の起動時においては、この外部ＲＯＭ１４０からブートが行われるように、外部ＲＯＭ１４０のリセットベクタからのプログラムのフェッチを要求するboot＿mode信号：「０」は、通常ボード上でプルダウン処理されている。その際、省エネ制御部１０３から出力されるpin＿strap＿chg信号も、boot＿mode信号が「０」になるように、初期値が設定されているものとする。

一方、省エネルギー状態２から待機・動作状態に復帰時においては、予めブートコードを外部ＲＡＭ１６０に格納しておくとともに、省エネ制御部１０３から出力されるpin＿strap＿chg信号も、boot＿mode信号が「１」になるように、設定しておくものとする。ここで、例えば、ネットワーク制御部１１１においてＬＡＮ３００から印刷ジョブを要求するネットワーク受信（復帰条件）が発生したと判断し、省エネルギー状態２から待機・動作状態に復帰させる場合、省エネ制御部１０３は、直ちに印刷を行う必要があるため、動作状態に移行させることを決定するとともに、ＣＰＵ２（１０５）を高速に起動させる動作モードが有効であると判断し、当該ＣＰＵ２（１０５）を高速に起動させる動作モードをピンストラップ回路５０１に再設定する。そして、メイン制御部１０１に電源（power3）が供給され、リセット信号（reset3）がネゲートされると、ＣＰＵ２（１０５）は、外部ＲＡＭ１６０に格納されたリセットベクタのプログラムを用いてブート動作を行う。このとき、外部ＲＡＭ１６０へのアクセスは、既に図示しないメモリコントローラの初期化が完了し、外部ＲＡＭ１６０へのアクセスが可能となっているため、外部ＲＡＭ１６０からのブート動作を行うことができる。一般的に、外部ＲＡＭ１６０からのブート動作は、外部ＲＯＭ１４０からのブート動作よりも高速であるため、画像形成装置１の電源がオフされている状態からのメイン制御部１０１の起動よりも高速にメイン制御部１０１を起動することができる。つまり、メイン制御部１０１の省エネルギー状態２から復帰に要する復帰時間を短縮することができる。

なお、本実施の形態では、設定手段（ピンストラップ回路５０１）省エネ制御手段（省エネ制御部１０３）、監視手段（省エネ復帰条件監視部１１３）、および再設定手段（省エネ制御部１０３）は、ハードウェアにより実現されているが、これに限定するものではなく、例えば、電源がオンされているＩ／Ｏ制御部１０２のＣＰＵ１（１１０）がＲＯＭ（例えば、外部ＲＯＭ１４０）に格納されている制御プログラムを実行することにより実現することも可能である。

また、本実施の形態の画像形成装置１００で実行される制御プログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Digital Versatile Disk）等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。

さらに、本実施の形態の画像形成装置１００で実行される制御プログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施の形態の画像形成装置１００で実行される制御プログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。

本実施の形態の画像形成装置１００で実行される制御プログラムは、上述した各手段（設定手段、省エネ制御手段、監視手段、再設定手段など）を含むモジュール構成となっており、実際のハードウェアとしてはＣＰＵ１（１１０）が上記ＲＯＭから制御プログラムを読み出して実行することにより上記各部が主記憶装置上にロードされ、設定手段、省エネ制御手段、監視手段、再設定手段などが主記憶装置上に生成されるようになっている。

なお、上記実施の形態では、本発明の画像形成装置１００を、コピー機能、プリンタ機能、スキャナ機能およびファクシミリ機能のうち少なくとも２つの機能を有する複合機に適用した例を挙げて説明するが、複写機、プリンタ、スキャナ装置、ファクシミリ装置等の画像形成装置であればいずれにも適用することができる。

このように本実施の形態にかかる画像形成システム１によれば、メイン制御部１０１の起動時に、動作モードを設定するピンストラップ回路５０１と、メイン制御部１０１を省エネルギー状態に移行させる省エネ制御部１０３と、メイン制御部１０１を省エネルギー状態２から復帰させる復帰条件の発生を監視する省エネ復帰条件監視部１１３と、復帰条件が発生した場合に、発生した復帰条件に応じて決定される待機状態または動作状態のいずれかに応じてピンストラップ回路５０１により設定した動作モードを再設定する省エネ制御部１０３と、を備えることにより、省エネルギー状態２中に動作不要なメイン制御部１０１の電源を落とす画像形成装置１００において、省エネルギー状態２からメイン制御部１０１を復帰させる際に、起動時の動作モードとは異なる動作モードでメイン制御部１０１を動作させることができるので、省エネルギー状態から復帰後のメイン制御部１０１の動作により柔軟性を持たせることができる。

１００画像形成装置
１０１メイン制御部
１０２Ｉ／Ｏ制御部
１０３省エネ制御部
１０５ＣＰＵ２
１１０ＣＰＵ１
１１３省エネ復帰条件監視部
１４０外部ＲＯＭ
１６０外部ＲＡＭ
５０１ピンストラップ回路

特開平１０−２６２１３０号公報

Claims

画像形成に係る各部を制御する制御部の起動時に、画像形成に係る動作モードを設定する設定手段と、
前記制御部を省エネルギー状態に移行させる省エネ制御手段と、
前記制御部を前記省エネルギー状態から画像形成に待機する待機状態または画像形成を実行する動作状態に復帰させる復帰条件の発生を監視する監視手段と、
前記監視手段により前記復帰条件が発生したと判断した場合に、発生した前記復帰条件に応じて決定される待機状態または動作状態のいずれかの状態に応じて前記動作モードを再設定する再設定手段と、
を備えたことを特徴とする画像形成装置。
前記設定手段は、前記制御部が備える内部回路を動作させる際の動作周波数を、前記動作モードとして設定することを特徴とする請求項１に記載の画像形成装置。
前記復帰条件が、定期的なクリーニングが必要となるタイミングであることを特徴とする請求項１または２に記載の画像形成装置。
前記設定手段は、前記制御部が備える内部回路が起動に用いるプログラムを記憶したメモリ領域を前記動作モードとして設定することを特徴とする請求項１から３のいずれか一に記載の画像形成装置。