JP2011035140A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To overcome the problem in a conventional semiconductor device, wherein a semiconductor substrate is not covered with a resin layer, so that edges of the semiconductor substrate are easily chipped. <P>SOLUTION: In a semiconductor device 1, a wiring layer 13 is formed on an upper surface of a silicon substrate 2, and the resin layer 14 is so formed as to cover the wiring layer 13. A bump electrode 18 is formed via an opening region 15 of the resin layer 14 on the wiring layer 13. Also, a protective sheet 19 covers the backside of the silicon substrate 2 and part of a side 20 of the silicon substrate 2. By this structure, the protective sheet 19 functions as a cushion at the backside of the silicon substrate 2, thus preventing chipping of the silicon substrate 2. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、基板のチッピングを防止する半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device for preventing chipping of a substrate and a method for manufacturing the same.

従来の半導体装置の製造方法の一実施例として下記の製法が知られている。図１２（Ａ）〜（Ｄ）は、従来のＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）の製造方法を説明する断面図である。   The following manufacturing method is known as an example of a conventional method for manufacturing a semiconductor device. 12A to 12D are cross-sectional views illustrating a conventional method for manufacturing a WLP (Wafer Level Package).

先ず、図１２（Ａ）に示す如く、シリコン基板５１（半導体ウエハ）を準備し、シリコン基板５１に所定のトランジスタ構造を形成する。シリコン基板５１上に層間絶縁膜５２を形成し、層間絶縁膜５２上にＡｌパッド５３を形成する。そして、層間絶縁膜５２上にカバー膜５４を形成し、カバー膜５４上にポリイミド膜５５を形成する。   First, as shown in FIG. 12A, a silicon substrate 51 (semiconductor wafer) is prepared, and a predetermined transistor structure is formed on the silicon substrate 51. An interlayer insulating film 52 is formed on the silicon substrate 51, and an Al pad 53 is formed on the interlayer insulating film 52. Then, a cover film 54 is formed on the interlayer insulating film 52, and a polyimide film 55 is formed on the cover film 54.

次に、シリコン基板５１上全面にシードメタル層５６を形成し、シードメタル層５６上にＣｕメッキ配線層５７をパターン配置する。そして、シリコン基板５１上にレジスト層５８を形成した後、レジスト層５８に開口領域５９を形成する。例えば、電解メッキ法により開口領域５９内をＣｕメッキ層にて埋設し、ポスト６０を形成する。   Next, a seed metal layer 56 is formed on the entire surface of the silicon substrate 51, and a Cu plating wiring layer 57 is arranged in a pattern on the seed metal layer 56. Then, after forming a resist layer 58 on the silicon substrate 51, an opening region 59 is formed in the resist layer 58. For example, the post 60 is formed by embedding the opening region 59 with a Cu plating layer by electrolytic plating.

次に、図１２（Ｂ）に示す如く、レジスト層５８（図１２（Ａ）参照）を除去した後、シリコン基板５１上を被覆する封止樹脂層６１を形成する。そして、封止樹脂層６１を表面側から研削し、ポスト６０を露出させる。露出したポスト６０上に半田バンプ６２を形成する。   Next, as shown in FIG. 12B, after removing the resist layer 58 (see FIG. 12A), a sealing resin layer 61 that covers the silicon substrate 51 is formed. Then, the sealing resin layer 61 is ground from the surface side to expose the post 60. A solder bump 62 is formed on the exposed post 60.

次に、図１２（Ｃ）に示す如く、ダイヤモンドソー６３を用いてスクライブ領域６４を切断し、図１２（Ｄ）に示すように、一枚のシリコン基板５１（半導体ウエハ）から半導体装置６５が個片化される（例えば、特許文献１参照。）。   Next, as shown in FIG. 12C, the scribe region 64 is cut using a diamond saw 63, and as shown in FIG. 12D, the semiconductor device 65 is formed from one silicon substrate 51 (semiconductor wafer). They are separated into individual pieces (for example, see Patent Document 1).

特開２００７−１６５４３７号公報（第６−８頁、第７−２０図）JP 2007-165437 A (page 6-8, FIG. 7-20)

前述したように、シリコン基板５１（半導体ウエハ）を切断する工程では、シリコン基板５１の裏面側にダイシングシート（図示せず）を貼り合わせた状態にて、スクライブ領域６４の封止樹脂層６１とシリコン基板５１とを切断する。その後、ダイシングシート上にて個片化された半導体装置６５は、ダイシングシート上から剥離される。このとき、半導体装置６５は、シリコン基板５１が露出した状態にて取り扱われるため、例えば、ダイシングシート上から剥離する際に、丸印６６で示すシリコン基板５１の端部が欠け、不良品となってしまう問題がある。また、半導体装置６５は、例えば、吸着コレットにて封止樹脂層６１側を吸引した状態にて搬送される。そのため、搬送や収納の際にシリコン基板５１が、他の部材と接触し易く、同様にシリコン基板５１の端部が欠け、不良品となってしまう問題がある。   As described above, in the step of cutting the silicon substrate 51 (semiconductor wafer), the sealing resin layer 61 in the scribe region 64 and the dicing sheet (not shown) are bonded to the back side of the silicon substrate 51. The silicon substrate 51 is cut. Thereafter, the semiconductor device 65 singulated on the dicing sheet is peeled off from the dicing sheet. At this time, since the semiconductor device 65 is handled with the silicon substrate 51 exposed, for example, when peeling off from the dicing sheet, the end portion of the silicon substrate 51 indicated by a circle 66 is chipped and becomes a defective product. There is a problem. Moreover, the semiconductor device 65 is conveyed in the state which attracted | sucked the sealing resin layer 61 side, for example with the adsorption collet. Therefore, there is a problem that the silicon substrate 51 easily comes into contact with other members during transportation and storage, and similarly, the end of the silicon substrate 51 is chipped and becomes a defective product.

また、図示していないが、半導体装置６５は、実装基板の導電パターン上に半田バンプ６２を介して固着され、電子回路を構成する。半導体装置６５の封止樹脂層６１は、実装基板の導電パターン側に配置され、半導体装置６５のシリコン基板５１は、その反対面側に配置される。その結果、シリコン基板５１が、実装基板の表面側に露出した状態となるため、ダイボンディング工程時に他の半導体装置と接触することやワイヤーボンディング工程時にキャピラリ等と接触することでシリコン基板５１の端部が欠けてしまう問題がある。また、半導体装置６５をダイボンディングする際には、シリコン基板５１側を、例えば、吸着コレットにて吸引するため、吸着コレットとの接触によりシリコン基板５１の端部が欠けてしまう問題がある。   Although not shown, the semiconductor device 65 is fixed on the conductive pattern of the mounting substrate via the solder bumps 62 to constitute an electronic circuit. The sealing resin layer 61 of the semiconductor device 65 is disposed on the conductive pattern side of the mounting substrate, and the silicon substrate 51 of the semiconductor device 65 is disposed on the opposite surface side. As a result, since the silicon substrate 51 is exposed on the surface side of the mounting substrate, the end of the silicon substrate 51 is contacted with another semiconductor device during the die bonding process or with a capillary or the like during the wire bonding process. There is a problem that parts are missing. In addition, when the semiconductor device 65 is die-bonded, the silicon substrate 51 side is sucked by, for example, an adsorption collet, so that there is a problem that the end of the silicon substrate 51 is lost due to contact with the adsorption collet.

また、半導体装置６５が、半田バンプ６２を介して実装基板上に実装されることで、半田バンプ６２を含む実装領域は、線膨張係数の異なるシリコン基板５１と実装基板間に配置される。そして、構成部材の線膨張係数の違いにより発生する熱応力や外気温等の外的要因により、半田バンプ６２を含む実装領域での実装信頼性が低下する問題がある。   In addition, since the semiconductor device 65 is mounted on the mounting substrate via the solder bumps 62, the mounting region including the solder bumps 62 is disposed between the silicon substrate 51 and the mounting substrate having different linear expansion coefficients. Then, there is a problem that the mounting reliability in the mounting region including the solder bumps 62 is lowered due to external factors such as thermal stress and external temperature generated due to the difference in linear expansion coefficient of the constituent members.

本発明の半導体装置では、少なくとも半導体基板の一主面側が樹脂層により被覆され、前記半導体基板の一主面と他の主面の間に位置する側面がスクライブ面となり、前記樹脂層表面にはバンプ電極が形成される半導体装置において、前記半導体基板の他の主面側及び少なくとも前記他の主面側と連続する前記半導体基板の側面の一部は、保護シートにより被覆されることを特徴とする。従って、本発明では、保護シートが緩衝材として機能し、半導体基板が他部材と接触し、欠けることを防止できる。   In the semiconductor device of the present invention, at least one main surface side of the semiconductor substrate is covered with a resin layer, and a side surface located between one main surface and the other main surface of the semiconductor substrate becomes a scribe surface, In the semiconductor device in which the bump electrode is formed, the other main surface side of the semiconductor substrate and at least a part of the side surface of the semiconductor substrate continuous with the other main surface side are covered with a protective sheet, To do. Therefore, in the present invention, the protective sheet functions as a cushioning material, and the semiconductor substrate can be prevented from coming into contact with other members and being chipped.

また、本発明の半導体装置の製造方法では、複数の素子形成領域を有し、前記素子形成領域毎にその周囲がスクライブ領域にて囲まれる半導体基板に半導体素子を形成し、前記半導体基板の一主面上に前記半導体素子と電気的に接続する配線層を形成する工程と、前記半導体基板の一主面上に前記配線層を被覆する樹脂層を形成し、前記配線層上の前記樹脂層に開口領域を形成した後、前記開口領域から露出する前記配線層上にバンプ電極を形成する工程と、第１のスクライブ幅を有するスクライブブレードにより前記素子形成領域毎に前記半導体基板を個片化し、前記半導体基板の他の主面側に保護テープを貼り合わせ、前記第１のスクライブ幅よりも狭い第２のスクライブ幅を有するスクライブブレードにより前記保護テープを前記素子形成領域毎に切断し、前記素子形成領域毎に前記保護シートが貼り合わせられた半導体装置を形成する工程とを有することを特徴とする。従って、本発明では、保護シートを半導体基板よりも大きく切断し、半導体基板の裏面側及びその近傍領域を保護シートで被覆することで、半導体基板の欠けを防止できる。   In the method for manufacturing a semiconductor device of the present invention, a semiconductor element is formed on a semiconductor substrate having a plurality of element formation regions, and the periphery of each element formation region is surrounded by a scribe region. Forming a wiring layer electrically connected to the semiconductor element on the main surface; forming a resin layer covering the wiring layer on one main surface of the semiconductor substrate; and the resin layer on the wiring layer Forming a bump electrode on the wiring layer exposed from the opening region, and singulating the semiconductor substrate for each element formation region by a scribe blade having a first scribe width. A protective tape is bonded to the other main surface side of the semiconductor substrate, and the protective tape is attached to the element by a scribe blade having a second scribe width smaller than the first scribe width. Cut for forming each region, characterized by a step of forming a semiconductor device in which the protective sheet is stuck to each of the element formation region. Therefore, in this invention, the chip | tip of a semiconductor substrate can be prevented by cut | disconnecting a protective sheet larger than a semiconductor substrate and coat | covering the back surface side and its vicinity area | region of a semiconductor substrate with a protective sheet.

本発明では、半導体基板の裏面側に保護シートを貼り合わせることで、保護シートが緩衝材として機能し、半導体基板が他部材と接触し、欠けることを防止できる。   In the present invention, by attaching a protective sheet to the back side of the semiconductor substrate, the protective sheet functions as a buffer material, and the semiconductor substrate can be prevented from coming into contact with other members and being chipped.

また、本発明では、半導体装置の側面に位置精度確認マークを露出させ、その露出形状を確認することで、スクライブ後の品質検査ができる。   In the present invention, the position accuracy confirmation mark is exposed on the side surface of the semiconductor device, and the exposed shape is confirmed, so that quality inspection after scribing can be performed.

また、本発明では、異なる幅のスクライブブレードを用いることで、半導体基板の側面まで保護シートにて保護することができる。   In the present invention, the side surface of the semiconductor substrate can be protected by the protective sheet by using scribe blades having different widths.

また、本発明では、保護テープにて被覆された半導体基板を吸引することで、機材との接触による半導体基板の欠けを防止できる。   In the present invention, the semiconductor substrate covered with the protective tape is sucked to prevent the semiconductor substrate from being chipped due to contact with the equipment.

また、本発明では、スクライブ後に切断面に露出した位置精度確認マークを用いてスクライブ面の判定を行うことで、半導体装置の製品品質が向上される。   In the present invention, the product quality of the semiconductor device is improved by determining the scribe surface using the position accuracy confirmation mark exposed on the cut surface after scribing.

本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。1A is a cross-sectional view and FIG. 1B is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention. 本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。1A is a cross-sectional view and FIG. 1B is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention. 本発明の実施の形態における半導体装置を説明する（Ａ）平面図、（Ｂ）斜視図である。1A is a plan view and FIG. 1B is a perspective view illustrating a semiconductor device according to an embodiment of the present invention. 本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。1A is a cross-sectional view, FIG. 1B is a cross-sectional view, FIG. 1C is a cross-sectional view, and FIG. 4D is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention; 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in embodiment of this invention. 従来の実施の形態における半導体装置の製造方法を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。It is (A) sectional drawing, (B) sectional drawing, (C) sectional drawing, (D) sectional drawing explaining the manufacturing method of the semiconductor device in conventional embodiment.

以下に、本発明の実施の形態である半導体装置について説明する。図１（Ａ）及び（Ｂ）は、半導体装置を説明する断面図である。図２（Ａ）及び（Ｂ）は、半導体装置を説明する断面図である。図３（Ａ）は、半導体装置を説明する平面図である。図３（Ｂ）は、位置精度確認マークを説明する斜視図である。図４（Ａ）〜（Ｄ）は、半導体装置の切断面（側面）を説明する断面図である。   The semiconductor device which is an embodiment of the present invention will be described below. 1A and 1B are cross-sectional views illustrating a semiconductor device. 2A and 2B are cross-sectional views illustrating a semiconductor device. FIG. 3A is a plan view illustrating a semiconductor device. FIG. 3B is a perspective view illustrating the position accuracy confirmation mark. 4A to 4D are cross-sectional views illustrating a cut surface (side surface) of the semiconductor device.

図１（Ａ）及び（Ｂ）に示す如く、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）構造の半導体装置１では、素子形成領域Ｗ１の周囲にスクライブ領域Ｗ２の一部が一環状に配置される。これは、スクライブ領域Ｗ２の幅（図３（Ａ）参照）は、スクライブブレード３８（図８参照）よりも幅広に形成されるため、前述したように、スクライブ後の素子形成領域Ｗ１の周囲にはスクライブ領域Ｗ２の一部が配置される。そして、図示していないが、素子形成領域Ｗ１には、拡散領域によりトランジスタ等の半導体素子が形成される。   As shown in FIGS. 1A and 1B, in the semiconductor device 1 having a WLP (Wafer Level Package) structure, a part of the scribe region W2 is arranged in a ring around the element formation region W1. This is because the width of the scribe region W2 (see FIG. 3A) is formed wider than the scribe blade 38 (see FIG. 8), and as described above, around the element formation region W1 after scribe. A part of the scribe area W2 is arranged. Although not shown, a semiconductor element such as a transistor is formed in the element formation region W1 by a diffusion region.

先ず、図１（Ａ）は、半導体装置１のバンプ電極１８が配置される断面を示す。シリコン基板２上には、絶縁処理用の絶縁層３が形成される。絶縁層３としては、例えば、シリコン酸化膜、ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等の少なくとも１層が選択される。尚、シリコン基板２としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板２の代わりに、化合物半導体基板であってもよい。   First, FIG. 1A shows a cross section in which the bump electrode 18 of the semiconductor device 1 is disposed. On the silicon substrate 2, an insulating layer 3 for insulation processing is formed. As the insulating layer 3, for example, at least one layer such as a silicon oxide film, an NSG (Nondoped Silicate Glass) film, a BPSG (Boron Phospho Silicate Glass) film, or the like is selected. The silicon substrate 2 may be a single crystal substrate or an epitaxial layer formed on the single crystal substrate. Further, a compound semiconductor substrate may be used instead of the silicon substrate 2.

配線層４が、絶縁層３上に形成される。配線層４は、３層構造から成り、バリアメタル膜上に金属膜が形成され、その金属膜上に反射防止膜が形成される。そして、バリアメタル膜は、例えば、チタン（Ｔｉ）やチタンナイトライド（ＴｉＮ）等の高融点金属から成る。また、金属膜は、例えば、アルミニウム（Ａｌ）膜やアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜等のＡｌを主体とする合金膜から成る。また、反射防止膜は、例えば、ＴｉＮ、チタンタングステン（ＴｉＷ）等の高融点金属から成る。そして、配線層４の膜厚は、例えば、０．４〜３．０μｍである。尚、配線層４は、前述した半導体素子と電気的に接続する。また、配線層４は、銅を主材料として形成される場合でも良い。   A wiring layer 4 is formed on the insulating layer 3. The wiring layer 4 has a three-layer structure, and a metal film is formed on the barrier metal film, and an antireflection film is formed on the metal film. The barrier metal film is made of a refractory metal such as titanium (Ti) or titanium nitride (TiN). The metal film is made of an alloy film mainly composed of Al, such as an aluminum (Al) film or an aluminum-silicon-copper (Al-Si-Cu) film. The antireflection film is made of a refractory metal such as TiN or titanium tungsten (TiW). And the film thickness of the wiring layer 4 is 0.4-3.0 micrometers, for example. The wiring layer 4 is electrically connected to the semiconductor element described above. The wiring layer 4 may be formed using copper as a main material.

そして、素子形成領域Ｗ１には、シールリング層５が、スクライブ領域Ｗ２と同様に、素子形成領域Ｗ１の最外周に一環状に配置される。シールリング層５は、絶縁層３を貫通するスルーホール６内及びその上面に配線層４を構成する金属層７が配置され形成される。そして、シールリング層５は、半導体ウエハ（図示せず）から個々の半導体装置１へと個片化する際に、スクライブ領域Ｗ２から素子形成領域Ｗ１へとクラックが入ることを防止する。また、絶縁層３が切断時に捲くれ上がった場合に、シールリング層５が、素子形成領域Ｗ１までその捲き上がりが進行することを防止する。   In the element formation region W1, the seal ring layer 5 is arranged in a ring shape on the outermost periphery of the element formation region W1, similarly to the scribe region W2. The seal ring layer 5 is formed by disposing a metal layer 7 constituting the wiring layer 4 in the through hole 6 penetrating the insulating layer 3 and on the upper surface thereof. The seal ring layer 5 prevents cracks from entering from the scribe region W2 to the element formation region W1 when the semiconductor wafer (not shown) is separated into individual semiconductor devices 1. Further, when the insulating layer 3 is rolled up at the time of cutting, the seal ring layer 5 prevents the rolling-up from proceeding to the element formation region W1.

シールド層８が、配線層４上を含め、絶縁層３上に形成される。シールド層８はシリコン窒化膜により形成され、絶縁層３内への水分の浸入を防止し、配線層４等の腐食を防止する。そして、開口領域９が、配線層４上のシールド層８に形成される。   The shield layer 8 is formed on the insulating layer 3 including the wiring layer 4. The shield layer 8 is formed of a silicon nitride film, prevents moisture from entering the insulating layer 3, and prevents corrosion of the wiring layer 4 and the like. An opening region 9 is formed in the shield layer 8 on the wiring layer 4.

樹脂膜１０が、例えば、スピンコート法によりシールド層８上面に形成される。樹脂膜１０は、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、ＰＢＯ膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。更に、ＰＢＯ膜は、湿気等の外部環境から半導体素子の劣化を防止し、半導体素子の表面を安定化させる。   The resin film 10 is formed on the upper surface of the shield layer 8 by, eg, spin coating. The resin film 10 is made of, for example, a polybenzoxazole (PBO) film or a polyimide resin film. The PBO film is a photosensitive resin and has characteristics such as high heat resistance, high mechanical characteristics, and low dielectric properties. Further, the PBO film prevents the semiconductor element from deteriorating from an external environment such as moisture and stabilizes the surface of the semiconductor element.

開口領域１１が、配線層４上の樹脂膜１０に形成され、開口領域９の内側に形成される。そして、メッキ用金属層１２が、開口領域１１内を含め、樹脂膜１０上にパターン配置される。メッキ用金属層１２は、開口領域１１内では配線層４と直接接続する。   An opening region 11 is formed in the resin film 10 on the wiring layer 4 and is formed inside the opening region 9. The plating metal layer 12 is arranged in a pattern on the resin film 10 including the inside of the opening region 11. The plating metal layer 12 is directly connected to the wiring layer 4 in the opening region 11.

このメッキ用金属層１２は、二つのタイプの膜が積層して形成される。一つ目の膜は、高融点金属膜であり、例えば、クロム（Ｃｒ）層、Ｔｉ層またはＴｉＷ層であり、スパッタリング法により形成される。一つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際のシード層として用いられる。更に、この一つ目の膜の上には二つ目の膜として、Ｃｕ層が、例えば、スパッタリング法により形成される。二つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際の種として用いられる。   The plating metal layer 12 is formed by laminating two types of films. The first film is a refractory metal film, for example, a chromium (Cr) layer, a Ti layer, or a TiW layer, and is formed by a sputtering method. The first film is used as a seed layer when a plating layer is formed on the plating metal layer 12. Further, a Cu layer is formed on the first film as a second film by, for example, a sputtering method. The second film is used as a seed when a plating layer is formed on the plating metal layer 12.

Ｃｕ配線層１３が、メッキ用金属層１２上面に、例えば、電解メッキ法により形成される。そして、Ｃｕ配線層１３のシート抵抗値は、２．０μΩ・ｃｍ程度であり、Ａｌ配線層のシート抵抗値は、３．０μΩ・ｃｍ程度である。Ｃｕ配線層１３を用いることで配線抵抗値が低減される。更に、Ｃｕ配線層１３の膜厚は、例えば、８．０〜１０．０μｍであり、その膜厚によっても配線抵抗値が低減される。   The Cu wiring layer 13 is formed on the upper surface of the plating metal layer 12 by, for example, electrolytic plating. The sheet resistance value of the Cu wiring layer 13 is about 2.0 μΩ · cm, and the sheet resistance value of the Al wiring layer is about 3.0 μΩ · cm. The wiring resistance value is reduced by using the Cu wiring layer 13. Furthermore, the film thickness of the Cu wiring layer 13 is, for example, 8.0 to 10.0 μm, and the wiring resistance value is also reduced by the film thickness.

樹脂膜１４が、樹脂膜１０上面に、例えば、スピンコート法により形成される。樹脂膜１４は、樹脂膜１０と同様に、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、Ｃｕ配線層１３上の樹脂膜１４には、開口領域１５が形成される。   The resin film 14 is formed on the upper surface of the resin film 10 by, for example, a spin coating method. Similar to the resin film 10, the resin film 14 is made of, for example, a polybenzoxazole (PBO) film or a polyimide resin film. An opening region 15 is formed in the resin film 14 on the Cu wiring layer 13.

Ｃｕメッキ層１６が、開口領域１５から露出するＣｕ配線層１３上面に形成される。詳細は図３（Ａ）を用いて後述するが、Ｃｕメッキ層１６は、Ｃｕ配線層１３を形成する際の給電線３０、３１を利用して形成され、電解メッキ法により形成される。そして、Ｃｕメッキ層１６上面には、例えば、Ｎｉ、Ｐｄ、Ａｕ等の無電解メッキ層１７が形成され、無電解メッキ層１７上には半田から成るバンプ電極１８が形成される。   A Cu plating layer 16 is formed on the upper surface of the Cu wiring layer 13 exposed from the opening region 15. Although details will be described later with reference to FIG. 3A, the Cu plating layer 16 is formed using the power supply lines 30 and 31 when forming the Cu wiring layer 13, and is formed by an electrolytic plating method. An electroless plating layer 17 made of, for example, Ni, Pd, or Au is formed on the upper surface of the Cu plating layer 16, and a bump electrode 18 made of solder is formed on the electroless plating layer 17.

保護シート１９が、シリコン基板２の裏面を被覆し、更に、シリコン基板２の側面２０の一部を被覆する。保護シート１９は、例えば、エポキシ系樹脂から形成されるシートやエポキシ系樹脂とアクリル系樹脂とを混合して形成されるシートから成る。そして、保護シート１９を加熱した状態にてシリコン基板２を押圧することで、保護シート１９はシリコン基板２へと貼り合わせられる。丸印２１にて示すように、シリコン基板２裏面側の端部は、外部部材と接触し易く、欠け易い領域となるが、その端部が、保護シート１９にて被覆されることで、シリコン基板２のチッピングを防止し、製品不良となることを防止する。   The protective sheet 19 covers the back surface of the silicon substrate 2 and further covers a part of the side surface 20 of the silicon substrate 2. The protective sheet 19 is made of, for example, a sheet formed from an epoxy resin or a sheet formed by mixing an epoxy resin and an acrylic resin. Then, the protective sheet 19 is bonded to the silicon substrate 2 by pressing the silicon substrate 2 while the protective sheet 19 is heated. As indicated by a circle 21, the end portion on the back surface side of the silicon substrate 2 is a region that is easily contacted with an external member and is easily chipped, but the end portion is covered with the protective sheet 19, so that silicon Chipping of the substrate 2 is prevented and product defects are prevented.

次に、図１（Ｂ）は、半導体装置１の位置精度確認マーク２２が形成される断面を示す。尚、図１（Ｂ）では、図１（Ａ）に示す構成部材と同一の部材には同一の符番を付し、重複した説明を省略する。   Next, FIG. 1B shows a cross section in which the position accuracy confirmation mark 22 of the semiconductor device 1 is formed. In FIG. 1 (B), the same members as those shown in FIG. 1 (A) are given the same reference numerals, and redundant description is omitted.

位置精度確認マーク２２が、樹脂膜１０上面の素子形成領域Ｗ１とスクライブ領域Ｗ２の境界領域近傍に形成される。位置精度確認マーク２２は、例えば、Ｃｕ配線層１３を形成する工程にて形成されるため、メッキ用金属層１２上面にＣｕメッキ層を積層して形成される。詳細は図４を用いて後述するが、半導体装置１の側面２３から露出する位置精度確認マーク２２の形状により、スクライブ領域を判定することが可能となる。尚、位置精度確認マーク２２は半導体装置１の側面２３から露出するが、位置精度確認マーク２２は、Ｃｕ配線層１３と連続して形成されることはなく、位置精度確認マーク２２が酸化した場合でもＣｕ配線層１３が酸化することはない。更に、位置精度確認マーク２２は、耐湿性に優れた樹脂膜１０、１４により周囲を覆われることで、位置精度確認マーク２２の界面から湿気が入り込んだ場合でも、位置精度確認マーク２２の周囲のみで留まり、配線層４等が腐食することはない。また、位置精度確認マーク２２は、Ｃｕ配線層１３と同一工程にて形成され、位置精度確認マーク２２の厚みＴ１を確認することで、Ｃｕ配線層１３の膜厚を検査することもできる。   The position accuracy confirmation mark 22 is formed in the vicinity of the boundary region between the element formation region W1 and the scribe region W2 on the upper surface of the resin film 10. The position accuracy confirmation mark 22 is formed, for example, in the process of forming the Cu wiring layer 13, and is formed by laminating a Cu plating layer on the upper surface of the plating metal layer 12. Although details will be described later with reference to FIG. 4, the scribe region can be determined based on the shape of the position accuracy confirmation mark 22 exposed from the side surface 23 of the semiconductor device 1. Although the position accuracy confirmation mark 22 is exposed from the side surface 23 of the semiconductor device 1, the position accuracy confirmation mark 22 is not formed continuously with the Cu wiring layer 13, and the position accuracy confirmation mark 22 is oxidized. However, the Cu wiring layer 13 is not oxidized. Further, since the position accuracy confirmation mark 22 is covered with the resin films 10 and 14 having excellent moisture resistance, even when moisture enters from the interface of the position accuracy confirmation mark 22, only the periphery of the position accuracy confirmation mark 22 is obtained. The wiring layer 4 and the like are not corroded. Further, the position accuracy confirmation mark 22 is formed in the same process as the Cu wiring layer 13, and the thickness of the Cu wiring layer 13 can be inspected by confirming the thickness T1 of the position accuracy confirmation mark 22.

次に、図２（Ａ）に示す如く、半導体装置１は、実装基板２４の導電パターン２５上へ固着され、電子回路を構成する。半導体装置１は、樹脂層１４側に配置されたバンプ電極１８を介して固着されるため、シリコン基板２側が、実装基板２４の上面側へと配置される。そして、半導体装置１はＷＬＰ構造であり、シリコン基板２は、樹脂層１０、１４により被覆されないため、シリコン基板２は実装基板２４上に露出した状態にて配置される。そこで、保護シート１９によりシリコン基板２の裏面と側面２０の一部を被覆することで、前述した露出状態を改善することができる。そして、実装基板２４上へのダイボンド時やワイヤーボンディング時等にシリコン基板２が他の部材と接触した場合でも、保護シート１９が緩衝材として機能することで、シリコン基板２のチッピングを防止できる。   Next, as shown in FIG. 2A, the semiconductor device 1 is fixed onto the conductive pattern 25 of the mounting substrate 24 to constitute an electronic circuit. Since the semiconductor device 1 is fixed via the bump electrodes 18 disposed on the resin layer 14 side, the silicon substrate 2 side is disposed on the upper surface side of the mounting substrate 24. Since the semiconductor device 1 has a WLP structure and the silicon substrate 2 is not covered with the resin layers 10 and 14, the silicon substrate 2 is disposed on the mounting substrate 24. Therefore, the above-described exposed state can be improved by covering the back surface of the silicon substrate 2 and a part of the side surface 20 with the protective sheet 19. Even when the silicon substrate 2 comes into contact with another member at the time of die bonding or wire bonding on the mounting substrate 24, the protective sheet 19 functions as a cushioning material, so that chipping of the silicon substrate 2 can be prevented.

次に、図２（Ｂ）に示す如く、Ｃｕ配線層１３上面にＣｕメッキ層１６を形成し、実装領域の構造を応力緩和構造とすることで、実装信頼性が向上される。図示したように、バンプ電極１８を含む実装領域は、シリコン基板２と実装基板２４との間に配置され、それぞれの線膨張係数は異なる。具体的には、シリコン基板２の線膨張係数は３．０×１０−６／Ｋであり、その厚みは、例えば、６５０μｍ程度である。また、実装基板２４としてプリント基板を用いた場合、実装基板２４の線膨張係数は７０×１０−６／Ｋであり、その厚みは、例えば、１０００μｍ程度である。また、バンプ電極１８を構成する半田の線膨張係数は２１．８×１０−６／Ｋであり、その厚みは、例えば、６０〜１００μｍ程度である。そして、前述した電子回路が駆動することでの温度サイクルや外部環境による温度サイクルに応じて、シリコン基板２、実装基板２４及びバンプ電極１８は、それぞれ熱膨張、熱収縮を繰り返す。その結果、バンプ電極１８を含む実装領域は、線膨張係数が大きく異なるシリコン基板２と実装基板２４との間に配置されることで、前述した熱応力が集中し、半導体装置１の実装信頼性が低下し易くなる。 Next, as shown in FIG. 2B, the mounting reliability is improved by forming a Cu plating layer 16 on the upper surface of the Cu wiring layer 13 and making the structure of the mounting region a stress relaxation structure. As shown in the drawing, the mounting region including the bump electrode 18 is disposed between the silicon substrate 2 and the mounting substrate 24, and the respective linear expansion coefficients are different. Specifically, the linear expansion coefficient of the silicon substrate 2 is 3.0 × 10 −6 / K, and the thickness thereof is, for example, about 650 μm. Moreover, when a printed circuit board is used as the mounting substrate 24, the linear expansion coefficient of the mounting substrate 24 is 70 × 10 −6 / K, and the thickness thereof is, for example, about 1000 μm. Moreover, the linear expansion coefficient of the solder which comprises the bump electrode 18 is 21.8 * 10 < -6 > / K, The thickness is about 60-100 micrometers, for example. The silicon substrate 2, the mounting substrate 24, and the bump electrode 18 repeat thermal expansion and thermal contraction according to the temperature cycle caused by driving the electronic circuit described above and the temperature cycle due to the external environment, respectively. As a result, the mounting region including the bump electrode 18 is disposed between the silicon substrate 2 and the mounting substrate 24 having greatly different linear expansion coefficients, so that the above-described thermal stress is concentrated and the mounting reliability of the semiconductor device 1 is increased. Tends to decrease.

そこで、開口領域１５から露出するＣｕ配線層１３上面に、同じ電解メッキ法から形成されるＣｕメッキ層１６を形成する。そして、Ｃｕ配線層１３とＣｕメッキ層１６とは、同じ電解メッキ法により形成されることで両者間の密着性は向上し、バンプ電極１８下面のＣｕメッキ領域２６の膜厚を厚くできる。この構造により、バンプ電極１８を含む実装領域では、Ｃｕメッキ領域２６の膜厚により前述したシリコン基板２や実装基板２４の熱応力に対抗し、バンプ電極１８へのクラックの発生を防止できる。その結果、バンプ電極１８が断線し、半導体装置１が実装基板２４から離脱し難くなり、また、接続抵抗値が増大することもなく、半導体装置１の実装信頼性が向上される。   Therefore, a Cu plating layer 16 formed by the same electrolytic plating method is formed on the upper surface of the Cu wiring layer 13 exposed from the opening region 15. The Cu wiring layer 13 and the Cu plating layer 16 are formed by the same electrolytic plating method, whereby the adhesion between them is improved, and the film thickness of the Cu plating region 26 on the lower surface of the bump electrode 18 can be increased. With this structure, in the mounting region including the bump electrode 18, the film thickness of the Cu plating region 26 counters the above-described thermal stress of the silicon substrate 2 and the mounting substrate 24, and the occurrence of cracks in the bump electrode 18 can be prevented. As a result, the bump electrode 18 is disconnected, and the semiconductor device 1 is unlikely to be detached from the mounting substrate 24, and the connection resistance value is not increased, and the mounting reliability of the semiconductor device 1 is improved.

次に、図３（Ａ）では、実線２７が半導体装置１の外形として規格されたラインを示す。点線２８、２９により囲まれた領域が、シールリング層５の形成領域となる。隣接する半導体装置１間の点線２８に挟まれた領域が、スクライブ領域Ｗ２（図１（Ａ）参照）となり、例えば、７０μｍの幅を有する。スクライブ領域Ｗ２は、マトリックス状に配置された複数の素子形成領域Ｗ１の周囲に碁盤目状に配置され、スクライブ領域Ｗ２には、給電線３０、３１が配置される。そして、給電線３０、３１は、前述したメッキ用金属層１２を形成する際にパターニングされ、Ｃｕ配線層１３、位置精度確認マーク２２やＣｕメッキ層１６を電解メッキ法により形成する際に利用される。尚、Ｃｕメッキ層１６上に示す一点鎖線の丸印が、バンプ電極１８の形成領域を示す。   Next, in FIG. 3A, the solid line 27 indicates a line that is standardized as the outer shape of the semiconductor device 1. A region surrounded by the dotted lines 28 and 29 is a region where the seal ring layer 5 is formed. A region sandwiched between dotted lines 28 between adjacent semiconductor devices 1 becomes a scribe region W2 (see FIG. 1A), and has a width of, for example, 70 μm. The scribe region W2 is arranged in a grid pattern around the plurality of element formation regions W1 arranged in a matrix, and the feeder lines 30 and 31 are arranged in the scribe region W2. The feeder lines 30 and 31 are patterned when the above-described plating metal layer 12 is formed, and are used when the Cu wiring layer 13, the position accuracy confirmation mark 22 and the Cu plating layer 16 are formed by electrolytic plating. The A dot-and-dash line circle on the Cu plating layer 16 indicates the formation area of the bump electrode 18.

また、スクライブ領域Ｗ２には、そのセンターを挟んで対向するように、２つの位置精度確認マーク２２が配置される。この構造により、スクライブ後の半導体装置１の側面には、それぞれ位置精度確認マーク２２が露出する。尚、位置精度確認マーク２２は、必ずしもスクライブ領域Ｗ２内に対向して配置される必要はなく、片方のみに配置される場合でも良い。例えば、ウエハ内の各素子形成領域Ｗ１の位置を座標管理し、隣接する一方の素子形成領域Ｗ１の位置精度確認マーク２２の位置判定が良品と判定された場合には、もう一方の素子形成領域Ｗ１のスクライブ位置判定も良品と判定される。前述したように、スクライブ領域Ｗ２は、スクライブブレード３８（図８参照）よりも幅広に形成されるからである。   In addition, two position accuracy confirmation marks 22 are arranged in the scribe area W2 so as to face each other with the center therebetween. With this structure, the position accuracy confirmation marks 22 are exposed on the side surfaces of the semiconductor device 1 after scribing. It should be noted that the position accuracy confirmation mark 22 is not necessarily arranged so as to face the scribe region W2, and may be arranged only on one side. For example, when the position of each element formation region W1 in the wafer is coordinate-managed and the position determination of the position accuracy confirmation mark 22 in one adjacent element formation region W1 is determined to be non-defective, the other element formation region The determination of the scribe position of W1 is also determined as a non-defective product. This is because, as described above, the scribe region W2 is formed wider than the scribe blade 38 (see FIG. 8).

次に、図３（Ｂ）に示す如く、位置精度確認マーク２２は、例えば、４つのエリア３３〜３６から構成される。そして、位置精度確認マーク２２は、例えば、その厚みＴ１が５μｍであり、それぞれのエリア３３〜３６の幅Ｗ３が１０μｍであり、切断箇所に応じてその切断面が異なる。また、エリア３３は、Ｘ１×Ｗ３×Ｔ１の直方体から成り、エリア３４は、Ｘ２×Ｗ３×Ｔ１の直方体から成り、エリア３５は、Ｘ３×Ｗ３×Ｔ１の直方体から成り、エリア３６は、Ｘ４×Ｗ３×Ｔ１の直方体から成る。そして、位置精度確認マーク２２は、それぞれのエリア３３〜３６の一側辺側を一致して並べた形状となる。   Next, as shown in FIG. 3B, the position accuracy confirmation mark 22 is composed of, for example, four areas 33 to 36. The position accuracy confirmation mark 22 has, for example, a thickness T1 of 5 [mu] m, a width W3 of each of the areas 33 to 36 is 10 [mu] m, and a cut surface thereof is different depending on a cutting location. The area 33 is composed of a rectangular parallelepiped of X1 × W3 × T1, the area 34 is composed of a rectangular parallelepiped of X2 × W3 × T1, the area 35 is composed of a rectangular parallelepiped of X3 × W3 × T1, and the area 36 is X4 × It consists of a rectangular parallelepiped of W3 × T1. The position accuracy confirmation mark 22 has a shape in which one side of each of the areas 33 to 36 is aligned.

尚、位置精度確認マーク２２の厚みＴ１や幅Ｗ３は、使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク２２の幅Ｗ３を広げることで、更にその視認性が向上される。また、位置精度確認マーク２２のエリアの数も使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク２２は、５つ以上のエリアから構成されることで、更なる位置精度が向上される。また、位置精度確認マーク２２の４つのエリア３３〜３６が、連続して形成される場合について説明したが、この場合に限定するものではない。例えば、４つのエリア３３〜３６が、それぞれ離れて配置される場合でも良い。   Note that the thickness T1 and the width W3 of the position accuracy confirmation mark 22 can be arbitrarily changed according to the intended use. For example, by increasing the width W3 of the position accuracy confirmation mark 22, the visibility is further improved. In addition, the number of areas of the position accuracy confirmation mark 22 can be arbitrarily changed depending on the application to be used. For example, the positional accuracy confirmation mark 22 is composed of five or more areas, so that further positional accuracy is improved. Further, although the case where the four areas 33 to 36 of the position accuracy confirmation mark 22 are continuously formed has been described, the present invention is not limited to this case. For example, the four areas 33 to 36 may be arranged apart from each other.

次に、図４（Ａ）は、半導体装置１の側面（切断面）２３を示し、その側面２３からは、若干、切断時にだれるが、幅Ｗ３、厚みＴ１の位置精度確認マーク２２のエリア３６が露出する。この場合には、スクライブ領域Ｗ２（図３（Ａ）参照）のセンター及びその周囲にてスクライブが行われ、良品と判定される。   Next, FIG. 4A shows a side surface (cut surface) 23 of the semiconductor device 1, and from the side surface 23, the area of the position accuracy confirmation mark 22 having a width W 3 and a thickness T 1 is slightly deviated at the time of cutting. 36 is exposed. In this case, scribing is performed at and around the center of the scribe area W2 (see FIG. 3A), and it is determined as a non-defective product.

次に、図４（Ｂ）では、図４（Ａ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図３（Ａ）参照）側にずれた領域をスクライブした場合を示す。具体的には、側面２３からは、若干、切断時にだれるが、幅Ｗ３×２、厚みＴ１のエリア３５、３６が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。   Next, FIG. 4B shows a case where a region that is slightly shifted from the center of the scribe region W2 to the element formation region W1 (see FIG. 3A) side than the case of FIG. 4A is scribed. Specifically, from the side surface 23, the area 35, 36 having a width W3 × 2 and a thickness T1 is exposed, although it is slightly slackened during cutting. In this case, scribing is performed within a suitable range in the scribe area W2, and it is determined that the product is non-defective.

次に、図４（Ｃ）では、図４（Ｂ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図３（Ａ）参照）側にずれた領域をスクライブした場合を示す。具体的には、側面２３からは、若干、切断時にだれるが、幅Ｗ３×３、厚みＴ１のエリア３４〜３６が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。   Next, FIG. 4C shows a case where a region that is slightly shifted from the center of the scribe region W2 to the element formation region W1 (see FIG. 3A) side than the case of FIG. 4B is scribed. Specifically, from the side surface 23, the area 34 to 36 having a width W3 × 3 and a thickness T1 is exposed, although it is slightly slackened during cutting. In this case, scribing is performed within a suitable range in the scribe area W2, and it is determined that the product is non-defective.

次に、図４（Ｄ）では、シールリング層５が配置された素子形成領域Ｗ１上をスクライブした場合を示す。具体的には、側面２３からは、若干、切断時にだれるが、幅Ｗ３×４、厚みＴ１のエリア３３〜３６が露出する。更に、エリア３３〜３６の下方には、側面２３からシールリング層５も露出する。この場合には、先ず、側面２３から露出するシールリング層５は湿気により腐食し易くなる。更に、シールリング層５とシールド層８の界面から半導体装置１内へ湿気が入り込み、配線層４（図１（Ａ）参照）やＣｕ配線層１３（図１（Ａ）参照）等を腐食させる。つまり、側面２３からシールリング層５が露出することで、製品品質が劣化するため、不良品と判定される。尚、位置精度確認マーク２２とシールリング層５とは必ずしも関連付ける必要はなく、例えば、切断面からエリア３３が露出した場合には不良品として判定する場合でも良い。   Next, FIG. 4D shows a case where the element forming region W1 where the seal ring layer 5 is disposed is scribed. Specifically, from the side surface 23, the area 33 to 36 having a width W3 × 4 and a thickness T1 is exposed although it is slightly slackened during cutting. Further, the seal ring layer 5 is also exposed from the side surface 23 below the areas 33 to 36. In this case, first, the seal ring layer 5 exposed from the side surface 23 is easily corroded by moisture. Further, moisture enters the semiconductor device 1 from the interface between the seal ring layer 5 and the shield layer 8 to corrode the wiring layer 4 (see FIG. 1A), the Cu wiring layer 13 (see FIG. 1A), and the like. . That is, since the product quality deteriorates when the seal ring layer 5 is exposed from the side surface 23, it is determined as a defective product. The position accuracy confirmation mark 22 and the seal ring layer 5 do not necessarily have to be associated with each other. For example, when the area 33 is exposed from the cut surface, it may be determined as a defective product.

尚、本実施の形態では、ＷＬＰ構造の半導体装置について説明したがこの場合に限定するものではない。例えば、ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）構造においても、スクライブ領域に位置精度確認マーク２２を配置することで同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。   In this embodiment, the semiconductor device having the WLP structure has been described. However, the present invention is not limited to this case. For example, even in a MAP (Mold Array Package) structure, the same effect can be obtained by arranging the position accuracy confirmation mark 22 in the scribe region. In addition, various modifications can be made without departing from the scope of the present invention.

次に、本発明の実施の形態である半導体装置の製造方法について、図５〜図１１を参照し説明する。図５〜図１１は、本実施の形態における半導体装置の製造方法を説明する断面図である。尚、本実施の形態では、図１（Ａ）に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。また、図１（Ｂ）に示す位置精度確認マークも形成されるが、図５〜図１１では、図１（Ａ）に示す断面にて説明を行う。   Next, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 5 to 11 are cross-sectional views illustrating a method for manufacturing a semiconductor device in the present embodiment. In the present embodiment, the same constituent members are given the same reference numerals in order to describe the manufacturing method of the structure shown in FIG. Moreover, although the position accuracy confirmation mark shown to FIG. 1 (B) is also formed, it demonstrates in the cross section shown to FIG. 1 (A) in FIGS.

先ず、図５に示す如く、シリコン基板（ウエハ）２を準備し、シリコン基板２上に絶縁層３を形成する。尚、シリコン基板２（エピタキシャル層が形成されている場合には、エピタキシャル層も含む）には、拡散領域により半導体素子が形成される。また、絶縁層３としては、シリコン酸化膜、ＮＳＧ膜、ＢＰＳＧ膜等の少なくとも１層が選択される。   First, as shown in FIG. 5, a silicon substrate (wafer) 2 is prepared, and an insulating layer 3 is formed on the silicon substrate 2. In the silicon substrate 2 (including an epitaxial layer when an epitaxial layer is formed), a semiconductor element is formed by a diffusion region. As the insulating layer 3, at least one layer such as a silicon oxide film, an NSG film, and a BPSG film is selected.

次に、絶縁層３上に配線層４を形成し、絶縁層３にシールリング層５を形成する。具体的には、シリコン基板２上に、例えば、スパッタリング法により、バリアメタル膜、金属膜及び反射防止膜を積層する。その後、前述したバリアメタル膜、金属膜及び反射防止膜をパターニングし、配線層４を形成する。また、スクライブ領域Ｗ２近傍の素子形成領域Ｗ１では、絶縁層３を貫通するスルーホール６の形成し、前述したバリアメタル膜、金属膜及び反射防止膜により埋設し、シールリング層５を形成する。   Next, the wiring layer 4 is formed on the insulating layer 3, and the seal ring layer 5 is formed on the insulating layer 3. Specifically, a barrier metal film, a metal film, and an antireflection film are stacked on the silicon substrate 2 by, for example, a sputtering method. Thereafter, the above-described barrier metal film, metal film, and antireflection film are patterned to form the wiring layer 4. Further, in the element formation region W1 in the vicinity of the scribe region W2, the through hole 6 penetrating the insulating layer 3 is formed and buried with the above-described barrier metal film, metal film, and antireflection film, and the seal ring layer 5 is formed.

次に、絶縁層３上面にシールド層８を形成する。シールド層８としては、例えば、シリコン窒化膜を３０００〜１００００Å程度堆積する。その後、シリコン窒化膜をパターニングし、開口領域９を形成する。   Next, the shield layer 8 is formed on the upper surface of the insulating layer 3. As the shield layer 8, for example, a silicon nitride film is deposited to about 3000 to 10,000 kg. Thereafter, the silicon nitride film is patterned to form an opening region 9.

次に、図６に示す如く、シールド層８上面に、例えば、スピンコート法により樹脂膜１０を形成する。材料としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、樹脂膜１０をパターニングし、開口領域１１を形成する。   Next, as shown in FIG. 6, a resin film 10 is formed on the upper surface of the shield layer 8 by, for example, a spin coat method. As a material, a PBO film, a polyimide resin film, or the like is used. And the resin film 10 is patterned and the opening area | region 11 is formed.

次に、樹脂膜１０上面に、例えば、スパッタリング法により、メッキ用金属層１２を形成する。前述したように、メッキ用金属層１２としてはＴｉ層とＣｕ層とを堆積する。その後、Ｃｕ配線層１３及び位置精度確認マーク２２（図示せず）の形成領域を除いた部分にフォトレジスト層（図示せず）を形成する。そして、フォトレジスト層をマスクとして用い、電解メッキ法によりＣｕ配線層１３及び位置精度確認マーク２２（図示せず）を形成する。その後、フォトレジスト層を取り除き、Ｃｕ配線層１３及び位置精度確認マーク２２（図示せず）をマスクとして用い、ウエットエッチングによりメッキ用金属層１２を選択的に除去する。この電解メッキ法を行う際には、図３（Ａ）に示すように、スクライブ領域Ｗ２に配置された給電線３０、３１を利用して、半導体ウエハに配置された複数のＣｕ配線層１３や位置精度確認マーク２２（図示せず）が同じ工程にて形成される。   Next, a plating metal layer 12 is formed on the upper surface of the resin film 10 by, for example, a sputtering method. As described above, a Ti layer and a Cu layer are deposited as the plating metal layer 12. Thereafter, a photoresist layer (not shown) is formed in a portion excluding the formation region of the Cu wiring layer 13 and the position accuracy confirmation mark 22 (not shown). Then, using the photoresist layer as a mask, the Cu wiring layer 13 and the position accuracy confirmation mark 22 (not shown) are formed by electrolytic plating. Thereafter, the photoresist layer is removed, and the plating metal layer 12 is selectively removed by wet etching using the Cu wiring layer 13 and the position accuracy confirmation mark 22 (not shown) as a mask. When performing this electroplating method, as shown in FIG. 3 (A), a plurality of Cu wiring layers 13 disposed on the semiconductor wafer or the like using the feeder lines 30 and 31 disposed in the scribe region W2. A position accuracy confirmation mark 22 (not shown) is formed in the same process.

次に、図７に示す如く、樹脂膜１０上面に、例えば、スピンコート法により、樹脂膜１４を形成する。材料としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、樹脂膜１４をパターニングし、開口領域１５を形成する。そして、給電線３０、３１（図３（Ａ）参照）を利用することで、樹脂膜１４をマスクとして用い、開口領域１５から露出するＣｕ配線層１３上にＣｕメッキ層１６を形成する。つまり、Ｃｕメッキ層１６を形成する際、既存の給電線３０、３１を利用することで、新たにＣｕメッキ層１６を形成するための給電線を形成する必要がなく、マスク枚数等の材料コストも抑え、製造コストを低減できる。そして、Ｃｕ配線層１３とＣｕメッキ層１６とは、電解メッキ法により形成され、両者間の密着性が向上し、膜厚が厚くなることで、前述したように実装信頼性に優れた構造を実現できる。   Next, as shown in FIG. 7, a resin film 14 is formed on the upper surface of the resin film 10 by, for example, a spin coating method. As a material, a PBO film, a polyimide resin film, or the like is used. And the resin film 14 is patterned and the opening area | region 15 is formed. Then, by using the feeder lines 30 and 31 (see FIG. 3A), the Cu plating layer 16 is formed on the Cu wiring layer 13 exposed from the opening region 15 using the resin film 14 as a mask. That is, when the Cu plating layer 16 is formed, it is not necessary to newly form a power supply line for forming the Cu plating layer 16 by using the existing power supply lines 30 and 31, and the material cost such as the number of masks is increased. Manufacturing costs can be reduced. The Cu wiring layer 13 and the Cu plating layer 16 are formed by an electrolytic plating method, and the adhesion between them is improved and the film thickness is increased. realizable.

更に、既存の給電線３０、３１を利用し、Ｃｕメッキ層１６を形成することで、バンプ電極１８形成用の開口領域１５に対してマスクずれなく、位置精度良くＣｕメッキ層１６が形成される。前述したように、確実にバンプ電極１８下面のＣｕメッキ領域２６（図２（Ｂ）参照）の膜厚を厚くでき、その膜厚により熱応力に対抗し、バンプ電極１８が断線等することを防止し、バンプ電極１８が実装基板から離脱することを防止できる。   Further, by forming the Cu plating layer 16 using the existing power supply lines 30 and 31, the Cu plating layer 16 can be formed with high positional accuracy without any mask displacement with respect to the opening region 15 for forming the bump electrode 18. . As described above, the thickness of the Cu plating region 26 (see FIG. 2B) on the lower surface of the bump electrode 18 can be surely increased, and the thickness prevents the bump electrode 18 from being broken by resisting thermal stress. It is possible to prevent the bump electrode 18 from being detached from the mounting substrate.

その後、無電解メッキ法により、Ｃｕメッキ層１６上面に、Ｎｉ、Ｐｄ、Ａｕ等のバンプ電極１８形成用の無電解メッキ層１７を形成する。   Thereafter, an electroless plating layer 17 for forming a bump electrode 18 of Ni, Pd, Au or the like is formed on the upper surface of the Cu plating layer 16 by an electroless plating method.

次に、図８に示す如く、無電解メッキ層１７上面に半田をスクリーン印刷した後、リフローすることでバンプ電極１８を形成する。そして、例えば、粘着シート３７の周囲をステンレス製のリング状の金属枠（図示せず）で固定し、シリコン基板２（半導体ウエハ）側を粘着シート３７上面に貼り付け、その金属枠をスクライブ装置へ設置する。そして、シリコン基板２のスクライブ領域Ｗ２を位置認識した後、スクライブブレード３８を用いスクライブ領域Ｗ２を切削し、シリコン基板２を貫通しない溝３９を形成する。このとき、溝３９の深さは、次工程のバックグラインド工程にてシリコン基板２が個片化される程度である。その後、スクライブ装置から金属枠を取り外し、粘着シート３７からシリコン基板２を剥離する。尚、このスクライブ工程にて、スクライブ領域Ｗ２に配置された給電線３０、３１（図３（Ａ）参照）が除去され、半導体装置１の側面（切断面）からは位置精度確認マーク２２（図１（Ｂ）参照）が露出する。   Next, as shown in FIG. 8, after solder is screen-printed on the upper surface of the electroless plating layer 17, the bump electrode 18 is formed by reflowing. Then, for example, the periphery of the adhesive sheet 37 is fixed with a stainless steel ring-shaped metal frame (not shown), the silicon substrate 2 (semiconductor wafer) side is attached to the upper surface of the adhesive sheet 37, and the metal frame is attached to the scribing device. To install. Then, after recognizing the position of the scribe region W2 of the silicon substrate 2, the scribe region W2 is cut using the scribe blade 38 to form a groove 39 that does not penetrate the silicon substrate 2. At this time, the depth of the groove 39 is such that the silicon substrate 2 is separated into pieces in the next back grinding process. Thereafter, the metal frame is removed from the scribe device, and the silicon substrate 2 is peeled from the adhesive sheet 37. In this scribing process, the feeder lines 30 and 31 (see FIG. 3A) arranged in the scribe region W2 are removed, and the position accuracy confirmation mark 22 (see FIG. 3) is seen from the side surface (cut surface) of the semiconductor device 1. 1 (B)) is exposed.

次に、図９に示す如く、粘着シート４０の周囲を金属枠（図示せず）で固定し、バンプ電極１８が配置された樹脂膜１４側を粘着シート４０上面に貼り付け、その金属枠をバックグラインド装置のテーブル４１上へ設置する。そして、シリコン基板２（半導体ウエハ）裏面側に処理水を供給しながら、バックグラインド用砥石４２を回転させ、シリコン基板２裏面側を研磨する。そして、シリコン基板２が所望の膜厚になるまで研磨し、溝３９の形成領域までシリコン基板２を研磨することで、個々の半導体装置１へと個片化される。その後、バックグラインド装置から金属枠を取り外し、シリコン基板２等に付着した水を除去する。   Next, as shown in FIG. 9, the periphery of the adhesive sheet 40 is fixed with a metal frame (not shown), the resin film 14 side on which the bump electrodes 18 are arranged is attached to the upper surface of the adhesive sheet 40, and the metal frame is attached. It is installed on the table 41 of the back grinding apparatus. Then, while supplying treated water to the back side of the silicon substrate 2 (semiconductor wafer), the back grinding wheel 42 is rotated to polish the back side of the silicon substrate 2. Then, the silicon substrate 2 is polished until a desired film thickness is obtained, and the silicon substrate 2 is polished up to the formation region of the groove 39, whereby the individual semiconductor devices 1 are separated. Thereafter, the metal frame is removed from the back grinding apparatus to remove water adhering to the silicon substrate 2 and the like.

次に、図１０に示す如く、ＰＥＴ等の基材４３上に、例えば、紫外線（ＵＶ）硬化型接着材により保護シート１９が貼り合わされたシート４４を準備する。そして、例えば、シート４４の周囲をステンレス製のリング状の金属枠（図示せず）で固定し、シリコン基板２（半導体ウエハ）側を保護シート１９上面に熱圧着により貼り付ける。そして、樹脂層１４側に貼り付けられた粘着シート４０（図９参照）を剥がし、その金属枠をスクライブ装置へ設置する。その後、シリコン基板２のスクライブ領域Ｗ２を位置認識し、溝３９から露出する保護シート１９と基材４３の一部をスクライブブレード４５にて切断する。このとき、スクライブブレード４５の刃幅は、溝３７形成時のスクライブブレード３８（図８参照）よりも狭いため、丸印４６にて示すように、保護シート１９は、個片化されたシリコン基板２の面積よりも大きく切断される。尚、基材４３は、その一部分のみが切断されることで、シート４４としては金属枠内に支持され、個片化された半導体装置１はシート４４上に維持される。   Next, as shown in FIG. 10, a sheet 44 is prepared in which a protective sheet 19 is bonded to a base material 43 such as PET using, for example, an ultraviolet (UV) curable adhesive. Then, for example, the periphery of the sheet 44 is fixed with a stainless steel ring-shaped metal frame (not shown), and the silicon substrate 2 (semiconductor wafer) side is attached to the upper surface of the protective sheet 19 by thermocompression bonding. And the adhesive sheet 40 (refer FIG. 9) affixed on the resin layer 14 side is peeled off, and the metal frame is installed in a scribe device. Thereafter, the position of the scribe region W2 of the silicon substrate 2 is recognized, and the protective sheet 19 and a part of the base material 43 exposed from the groove 39 are cut by the scribe blade 45. At this time, the blade width of the scribe blade 45 is narrower than that of the scribe blade 38 (see FIG. 8) at the time of forming the groove 37, so that the protective sheet 19 is separated into individual silicon substrates as indicated by a circle 46. It is cut larger than the area of 2. In addition, the base material 43 is supported by the metal frame as the sheet | seat 44 by cut | disconnecting only a part, and the semiconductor device 1 separated into pieces is maintained on the sheet | seat 44. FIG.

次に、図１１に示す如く、シート４４上維持された半導体装置１の樹脂層１４側を吸着コレット４７にて吸引した状態にて、シート４４の基材４３側からＵＶを照射し、基材４３と保護シート１９との剥離を促進させる。その結果、半導体装置１のシリコン基板２の裏面側には保護シート１９が貼り合わせられた状態にて、シート４４上から半導体装置１を剥離する。このとき、保護シート１９は張力を受けた状態にて金属枠に支持されていたため、基材４３から剥離することで保護シート１９の外周端部側は、シリコン基板２の側面２０へと貼り付く。前述したように、丸印２１にて示すシリコン基板２の端部は、保護シート１９にて被覆され、後工程にてチッピングすることが防止される。尚、シート４２上から半導体装置１を剥離した後、保護シート１９に熱処理を加えることで、シリコン基板２の側面と保護シート１９との密着性を向上させる場合でも良い。   Next, as shown in FIG. 11, in a state where the resin layer 14 side of the semiconductor device 1 maintained on the sheet 44 is sucked by the suction collet 47, UV is irradiated from the base material 43 side of the sheet 44, 43 and the protective sheet 19 are exfoliated. As a result, the semiconductor device 1 is peeled from the sheet 44 in a state where the protective sheet 19 is bonded to the back side of the silicon substrate 2 of the semiconductor device 1. At this time, since the protective sheet 19 was supported by the metal frame in a state of receiving tension, the outer peripheral end side of the protective sheet 19 is stuck to the side surface 20 of the silicon substrate 2 by peeling from the base material 43. . As described above, the end portion of the silicon substrate 2 indicated by the circle 21 is covered with the protective sheet 19 to prevent chipping in a subsequent process. In addition, after peeling the semiconductor device 1 from the sheet | seat 42, the adhesiveness of the side surface of the silicon substrate 2 and the protective sheet 19 may be improved by applying heat processing to the protective sheet 19.

最後に、図４（Ａ）〜（Ｄ）を用いて前述したように、個片化された半導体装置１の側面（切断面）に露出する位置精度確認マーク２２によりスクライブ領域の検査を行い、良品と判定された半導体装置１をパッケージングし、納品する。そして、図２（Ａ）に示すように、半導体装置１は、実装基板２４の導電パターン２５上へ固着されるが、ダイボンド時やワイヤーボンディング時等に保護シート１９が緩衝材として機能することで、シリコン基板２のチッピングを防止できる。   Finally, as described above with reference to FIGS. 4A to 4D, the scribe region is inspected by the position accuracy confirmation mark 22 exposed on the side surface (cut surface) of the separated semiconductor device 1, The semiconductor device 1 determined to be non-defective is packaged and delivered. As shown in FIG. 2A, the semiconductor device 1 is fixed onto the conductive pattern 25 of the mounting substrate 24, but the protective sheet 19 functions as a buffer material during die bonding or wire bonding. Chipping of the silicon substrate 2 can be prevented.

尚、本実施の形態では、保護シート１９が、シリコン基板２の側面２０の一部まで被覆する場合について説明したが、この場合に限定するものではない。例えば、保護シート１９は、少なくともシリコン基板２の外周端部を覆っていればよく、保護シート１９とシリコン基板２の側面２０とは必ずしも接着されている必要はない。   In the present embodiment, the case where the protective sheet 19 covers a part of the side surface 20 of the silicon substrate 2 has been described. However, the present invention is not limited to this case. For example, the protective sheet 19 only needs to cover at least the outer peripheral edge of the silicon substrate 2, and the protective sheet 19 and the side surface 20 of the silicon substrate 2 do not necessarily have to be bonded.

また、Ｃｕメッキ層１６上面に無電解メッキ法によりＮｉ、Ｐｄ、Ａｕ等の無電解メッキ層１７を形成する場合について説明したが、この場合に限定するものではない。例えば、給電線３０、３１を利用し、樹脂膜１４をマスクとして用い電解メッキ法により、バンプ電極形成用のメッキ層をＣｕメッキ層１６上面に形成する場合でも良い。   Moreover, although the case where the electroless plating layer 17 such as Ni, Pd, Au or the like is formed on the upper surface of the Cu plating layer 16 by the electroless plating method has been described, the present invention is not limited to this case. For example, the power supply lines 30 and 31 may be used to form a bump electrode forming plating layer on the upper surface of the Cu plating layer 16 by electrolytic plating using the resin film 14 as a mask.

また、位置精度確認マーク２２は、Ｃｕ配線層１３と同一工程にて形成される場合について説明したが、この場合に限定するものではない。例えば、位置精度確認マーク２２は、Ｃｕメッキ層１６と同一工程にて形成されることで、位置精度確認マーク２２の厚みＴ１を確認することで、Ｃｕメッキ層１６の膜厚を検査することもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。   Moreover, although the position accuracy confirmation mark 22 demonstrated the case where it formed in the same process as the Cu wiring layer 13, it does not limit to this case. For example, the position accuracy confirmation mark 22 is formed in the same process as the Cu plating layer 16, and the thickness T 1 of the position accuracy confirmation mark 22 can be confirmed to inspect the film thickness of the Cu plating layer 16. it can. In addition, various modifications can be made without departing from the scope of the present invention.

１ 半導体装置
１３ Ｃｕ配線層
１５ 開口領域
１６ Ｃｕメッキ層
１８ バンプ電極
１９ 保護シート
２２ 位置精度確認マーク DESCRIPTION OF SYMBOLS 1 Semiconductor device 13 Cu wiring layer 15 Opening area 16 Cu plating layer 18 Bump electrode 19 Protection sheet 22 Position accuracy confirmation mark

Claims (6)

少なくとも半導体基板の一主面側が樹脂層により被覆され、前記半導体基板の一主面と他の主面の間に位置する側面がスクライブ面となり、前記樹脂層表面にはバンプ電極が形成される半導体装置において、
前記半導体基板の他の主面側及び少なくとも前記他の主面側と連続する前記半導体基板の側面の一部は、保護シートにより被覆されることを特徴とする半導体装置。 A semiconductor in which at least one main surface side of a semiconductor substrate is coated with a resin layer, a side surface located between one main surface of the semiconductor substrate and another main surface becomes a scribe surface, and a bump electrode is formed on the surface of the resin layer In the device
2. The semiconductor device according to claim 1, wherein a part of a side surface of the semiconductor substrate that is continuous with the other main surface side of the semiconductor substrate and at least the other main surface side is covered with a protective sheet. 前記保護シートから露出する前記スクライブ面には、前記半導体基板の一部及び前記樹脂層の他に前記スクライブ面の位置精度を確認する位置精度確認マークが露出することを特徴とする請求項１に記載の半導体装置。 The position accuracy confirmation mark for confirming the position accuracy of the scribe surface is exposed on the scribe surface exposed from the protective sheet, in addition to a part of the semiconductor substrate and the resin layer. The semiconductor device described. 複数の素子形成領域を有し、前記素子形成領域毎にその周囲がスクライブ領域にて囲まれる半導体基板に半導体素子を形成し、前記半導体基板の一主面上に前記半導体素子と電気的に接続する配線層を形成する工程と、
前記半導体基板の一主面上に前記配線層を被覆する樹脂層を形成し、前記配線層上の前記樹脂層に開口領域を形成した後、前記開口領域から露出する前記配線層上にバンプ電極を形成する工程と、
第１のスクライブ幅を有するスクライブブレードにより前記素子形成領域毎に前記半導体基板を個片化し、前記半導体基板の他の主面側に保護テープを貼り合わせ、前記第１のスクライブ幅よりも狭い第２のスクライブ幅を有するスクライブブレードにより前記保護テープを前記素子形成領域毎に切断し、前記素子形成領域毎に前記保護シートが貼り合わせられた半導体装置を形成する工程とを有することを特徴とする半導体装置の製造方法。 A semiconductor element is formed on a semiconductor substrate having a plurality of element formation regions, the periphery of each of the element formation regions being surrounded by a scribe region, and electrically connected to the semiconductor element on one main surface of the semiconductor substrate Forming a wiring layer to be
Forming a resin layer covering the wiring layer on one main surface of the semiconductor substrate, forming an opening region in the resin layer on the wiring layer, and then bump electrodes on the wiring layer exposed from the opening region; Forming a step;
The semiconductor substrate is separated into pieces for each element formation region by a scribe blade having a first scribe width, a protective tape is bonded to the other main surface side of the semiconductor substrate, and a narrower width than the first scribe width. And a step of cutting the protective tape into each element forming region with a scribe blade having a scribe width of 2 to form a semiconductor device in which the protective sheet is bonded to each element forming region. A method for manufacturing a semiconductor device. 前記半導体基板の他の主面側に貼り合わせられた保護テープを吸引し、前記半導体装置の前記バンプ電極を実装基板の導電パターン上に固着させる工程とを有することを特徴とする請求項３に記載の半導体装置の製造方法。 The method further comprises: sucking a protective tape bonded to the other main surface side of the semiconductor substrate and fixing the bump electrodes of the semiconductor device on a conductive pattern of a mounting substrate. The manufacturing method of the semiconductor device of description. 前記保護テープは前記半導体基板よりも広いシート材上に貼り合わせられ、前記第２のスクライブ幅を有するスクライブブレードでは、前記保護シートを切断する際に前記シート材の一部を切断し、
前記保護シートと前記シート材とを剥離し、前記半導体装置に前記保護シートを貼り合わせることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。 The protective tape is bonded on a sheet material wider than the semiconductor substrate, and the scribe blade having the second scribe width cuts a part of the sheet material when cutting the protective sheet,
The method for manufacturing a semiconductor device according to claim 3, wherein the protective sheet and the sheet material are peeled off, and the protective sheet is bonded to the semiconductor device. 前記半導体基板上に前記素子形成領域から前記スクライブ領域へと位置精度確認マークを形成する工程と、
前記半導体基板のスクライブ領域を前記第１のスクライブ幅を有するスクライブブレードにより切断し、前記個片化された半導体装置のスクライブ面に露出した前記位置精度確認マークを確認し、前記半導体装置のスクライブ面の適否を判定する工程とを有することを特徴とする請求項３から請求項５のいずれか１項に記載の半導体装置の製造方法。 Forming a position accuracy confirmation mark from the element formation region to the scribe region on the semiconductor substrate;
The scribe region of the semiconductor substrate is cut by a scribe blade having the first scribe width, the position accuracy confirmation mark exposed on the scribe surface of the separated semiconductor device is confirmed, and the scribe surface of the semiconductor device The method for manufacturing a semiconductor device according to claim 3, further comprising a step of determining whether or not the device is appropriate.
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