JP2011018264A - データ制御回路、データ制御回路を有する装置、及びデータ制御方法 - Google Patents

Abstract

【課題】ホストマシンのデータ処理能力が周辺装置からのデータの入力能力を下回る場合、データを保持するバッファーメモリーの空き容量がなくなり、データの保持ができない状況が発生する。このため、バッファーメモリーの空き容量が無くなることを事前に検知しデータ生成の停止のための制御を行うと共に、データの生成再開を容易に行えるようにすることを目的とする。
【解決手段】バッファーメモリー部３の空き容量が減少し所定の容量になったときにワーニングステータスフラグ４０９を有効とし、ワーニングステータスフラグ４０９が有効であることを検知すると、入力データの取込み停止の制御を行うと共に、前記入力データの出力を再開させるための再開情報を保持するデータ制御回路１を提供する。
【選択図】図１

Description

本発明は、データ制御回路、データ制御回路を有する装置、及びデータ制御方法に関する。

複数の装置を組み合わせてシステムを構築する場合、複数の装置それぞれの間においてデータ転送の必要性が発生するが、データ転送の仕様が合わないなどの理由から何らかの調節機能が必要な場合がある。データ転送の仕様には、送信手順、表現法、誤り検出、及び転送速度などがある。この中でも、特に転送速度が一致しないとデータの送受信が正確に行えず、送信手順の解析、表現法の解析、及び誤り検出などを正しく行うことができない。このため、複数の装置の中の少なくともひとつの装置にデータ転送速度の調節を行うためのバッファーメモリーを持たせる場合がある。また、複数の装置を組み合わせた場合だけでなく１つの装置においても同様のことがいえ、１つの装置の内部にある複数のモジュール間のデータ転送速度の調節のため、複数のモジュールのいずれかにバッファーメモリーが設けられる場合がある。

例えば、スキャナー装置とコンピューター装置とを含むシステムの場合、スキャナー装置またはコンピューター装置の少なくともいずれか一方にデータの転送速度を調整する機能が必要となる場合がある。特許文献１はスキャナー装置とホスト装置（パーソナルコンピューター）を含むシステムであるが、スキャナー装置にバッファーメモリーを有する例が記載されている。特許文献１には、スキャナー装置にバッファーメモリーを有し、バッファーメモリーにホスト装置への転送速度よりも速い転送速度で画像データを書込み、バッファーメモリーの空き容量が所定の容量以下になったときに所定の速度で定速駆動していたヘッドを減速させて停止させ、バッファーメモリーの容量の空きが所定の容量以上になったときにヘッドを加速させて、所定の速度に達した時点で定速駆動を行い、加減速駆動を行っている間のスキャンデータを間引きする方法が提案されている。

また、特許文献２は一台のスキャナー装置が複数のモジュールを有する例であり、バッファーメモリーとしてページメモリーを有する。原稿の先端部分を検知したときにスキャンしたデータを保持するページメモリーの残容量を検知し、ページメモリーにページ一枚分のデータを格納できる残容量がないことが分かったときは原稿の搬出を停止してスキャンを行わない方法が記載されている。特許文献２では、データ処理部の処理が進むことでページメモリーに格納されていたデータが読み出され、ページメモリーの残容量がページ一枚分のデータを格納できる容量になったときに原稿の搬送及びスキャンが再開される。

特開平６−３０２０４号公報 特開２００８−２９４６６４号公報

しかし、特許文献１は減速駆動及び加速駆動のときの速度変化を考慮してデータの間引きを行うにしても、間引きを行っている間のデータの繋ぎ目が定速駆動時に比べて雑になる可能性があるという課題がある。

また、特許文献２はページメモリーの残容量を原稿１ページ分のデータ量を基準にして判断することから、ページメモリーの稼働率が低くなりスキャン処理の高速化を妨げる要因となる可能性があるという課題がある。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］
本発明の適用例に係るデータ制御回路のひとつは、入力データの制御を行う入力データ制御部と、前記入力データを保持するバッファーメモリー部と、前記バッファーメモリー部を制御するバッファーメモリー制御部と、を含み、前記バッファーメモリー制御部は、ワーニングステータスを有し、前記ワーニングステータスは前記バッファーメモリー部の空き容量が減少し所定の容量になったときに有効となり、前記入力データ制御部は、前記ワーニングステータスが有効であることを検知すると、前記入力データの出力元に対して前記入力データの取込み停止の指示を行うと共に、前記入力データの出力を再開させるための前記出力元に対する再開情報を保持することを特徴とする。

この構成によれば、上記の適用例に係るデータ制御回路は、バッファーメモリー部の空き容量が所定の容量になったときに入力データ制御部が入力データの出力元に入力データの取込み停止の指示を行うと共に出力元が入力データの出力再開に必要な情報を保持することで、不要な入力データをなくすことでき、かつ、入力データの取得の再開を容易に行うことができる。

また、入力データの出力を再開させるための再開情報を保持することで、停止させた取込み部の動作を再開させるにあたって、出力元に対して必要な指示を行うことが可能となる。

［適用例２］
上記適用例に係るデータ制御回路において、前記バッファーメモリー制御部は、前記バッファーメモリー部の空き容量が前記所定の容量を超えると前記ワーニングステータスを無効とし、前記入力データ制御部は、前記ワーニングステータスが有効から無効にされたのを検知すると、前記再開情報に基づき前記出力元に前記入力データの出力開始の指示を行うことが好ましい。

この構成によれば、バッファーメモリー制御部のワーニングステータスが無効となったことをトリガーとして、入力データ制御部は保持している再開情報をもとに出力元に対して入力データの出力再開を指示することができる。これにより、上記適用例に係るデータ制御回路は、入力データをバッファーメモリー部に書込むことを再開することができる。

［適用例３］
上記適用例に係るデータ制御回路において、前記バッファーメモリー制御部は、前記所定の容量の設定値を保持する容量設定部を有し、前記設定値は変更可能であることが好ましい。

この構成によれば、所定の容量の設定値をバッファーメモリー部の使用状態に適した設定値とすることができる。該設定値は、例えば、バッファーメモリー部からの入力データの書込み頻度と、バッファーメモリー部に書かれている入力データの読出し頻度とから算出して定めてもよい。

［適用例４］
上記適用例に係るデータ制御回路において、前記出力元は、撮像素子を有するキャリッジを有し、前記キャリッジは第１の方向に定速移動しているときに、前記撮像素子は前記第１の方向に対して直交する第２の方向におけるラインの撮像を行い、前記入力データ制御部は、前記キャリッジを駆動するキャリッジモーターの相切替えタイミング及び前記撮像素子からのデータ読出しタイミングの指示を、前記出力元に対して行うことが好ましい。

この構成によれば、第１の方向に移動するキャリッジを駆動するキャリッジモーターの相切換えタイミング及び第２の方向におけるラインの撮像データの撮像素子からのデータ読出しタイミング指示を入力データ制御部が行うことで、入力データ制御部が出力元のキャリッジの位置を把握することができ、データ読出しタイミングに合わせたキャリッジの位置の制御を行うことができる。

［適用例５］
上記適用例に係るデータ制御回路において、前記取込み停止の指示は前記キャリッジの移動停止指示を含み、前記移動停止指示は、前記定速移動の速度が所定の速度以上である場合は、前記相切替えタイミングと前記データ読出しタイミングとが一致した地点から前記キャリッジを徐々に減速させて停止させる指示であり、前記定速移動の速度が前記所定の速度未満である場合には、前記相切替えタイミングと前記データ読出しタイミングとが一致した地点で前記キャリッジを停止させる指示であることが好ましい。

この構成によれば、キャリッジの移動速度に対して、所定の速度を基準にした制御が可能であり、取込み停止の指示を行った後に送られてくる有効な入力データのサイズを求めることが可能となる。

［適用例６］
上記適用例に係るデータ制御回路において、前記移動停止指示において、前記定速移動の速度が前記所定の速度未満である場合、前記キャリッジモーターの相切換えタイミングと前記撮像素子からのデータ読出しタイミングとが一致した地点において、前記入力制御部は、前記キャリッジモーターの相切替えタイミングの指示を行わないことが好ましい。

この構成によれば、キャリッジモーターの相切換えタイミングと撮像素子からのデータ読出しタイミングとが一致した地点にキャリッジを停止させることができる。

［適用例７］
上記適用例に係るデータ制御回路において、前記再開情報は、前記キャリッジの前記定速移動の速度、前記キャリッジの前記第１の方向における停止位置及び前記第１の方向における撮像開始位置を含み、前記キャリッジの移動の再開において、前記入力データ制御部は、前記定速移動の速度が前記所定の速度以上の速度である場合は、前記キャリッジを前記第１の方向とは逆の方向に移動させて前記撮像開始位置より前の位置に戻し、その後前記キャリッジを前記第１の方向に徐々に加速させ、前記撮像開始位置における前記キャリッジの移動速度が前記定速移動の速度となるように前記出力元を制御することが好ましい。

この構成によれば、繋ぎ目が目立たない撮像データである入力データを得ることができる。

［適用例８］
上記適用例に係るデータ制御回路において、前記設定値は、前記定速移動の速度に対応して自動的に決定されることが好ましい。

この構成によれば、例えば、キャリッジの移動速度が変更された場合、該変更に合わせて自動的に設定値を変更することができ、常にキャリッジの移動速度に適した形でワーニングステータスを有効にすることができる。

［適用例９］
上記適用例に係るデータ制御回路において、前記入力データは、前記撮像素子が撮像したアナログデータを、前記出力元においてデジタルデータに変換したものであることが好ましい。

この構成によれば、アナログ−デジタル変換を出力元で行うため、入力データ制御部がアナログ−デジタル変換部を有する必要がない。入力データ制御部でアナログ−デジタル変換部を有する場合、出力元のアナログ信号に変換仕様が適さない場合が発生する可能性があるが、撮像素子を有する出力元がアナログ−デジタル変換部を有することで、データ制御回路は適切に変換されたデジタルデータを入力データとして得ることができる。

［適用例１０］
上記適用例に係るデータ制御回路において、前記ワーニングステータスが有効となった後、前記相切替えタイミングと前記データ読出しタイミングとが一致した地点までの撮像データは、前記入力データとして前記バッファーメモリー部に書込まれることが好ましい。

この構成によれば、キャリッジが定速移動を行っている間の撮像データは使用可能な入力データとなるため、入力データの取込み停止の指示の後であってもバッファーメモリーに書込むことで、入力データの取込み再開後に一度撮像した使用可能な入力データを再び撮像する必要がなくなる。

［適用例１１］
本適用例に係るデータ制御回路を有する装置は、上記適用例のいずれかに記載のデータ制御回路を有するのが好ましい。

この構成によれば、バッファーメモリー部の空き容量がない状態で入力データの書込みが発生しない制御を有するデータ制御回路を有する装置を得ることができる。

［適用例１２］
上記適用例に係るデータ制御回路を有する装置は、上記適用例のいずれかに記載の前記出力元を有することが好ましい。

この構成によれば、バッファーメモリー部の空き容量に合わせて入力データを出力することができる出力元を有するデータ制御回路を有する装置を得ることができる。

［適用例１３］
本発明の適用例に係るデータ制御方法のひとつは、入力データの制御を行う入力データ制御手段と、前記入力データを保持する記憶手段と、前記記憶手段を制御する記憶制御手段と、を備え、前記記憶制御手段は、ワーニングステータスを有し、前記ワーニングステータスは前記記憶手段の空き容量が減少し所定の容量になったときに有効となり、前記入力データ制御手段は、前記ワーニングステータスが有効であることを検知すると、前記入力データの出力元に対して前記入力データの取込み停止の指示を行うと共に、前記入力データの出力を再開させるための前記出力元に対する再開情報を保持することを特徴とする。

この構成によれば、上記の適用例に係るデータ制御方法は、記憶手段の空き容量が所定の容量になったときに入力データ制御手段が入力データの出力元に入力データの取込み停止の指示を行うと共に出力元が入力データの出力再開に必要な情報を保持することで、不要な入力データをなくすことができ、また入力データの取得の再開を容易に行うことができる。

［適用例１４］
上記適用例に係るデータ制御方法は、前記出力元は撮像素子を有するキャリッジを有し、前記再開情報は、少なくとも、前記キャリッジが定速移動を行うときの速度、前記キャリッジの停止位置、及び撮像開始位置を含み、前記ワーニングステータスが無効となったとき、前記入力データ制御手段が前記再開情報に基づいて前記出力元を制御することで、前記入力データの入力を再開させることが好ましい。

この構成によれば、ワーニングステータスが無効となったときに、出力元を制御して入力データの入力の再開を行うことができる。

［適用例１５］
上記適用例に係るデータ制御方法は、前記記憶制御手段は、前記ワーニングステータスが有効であっても、前記入力データ制御手段から送られてくる前記キャリッジが定速移動を行っているときの前記入力データは、前記記憶手段に書込むことが好ましい。

この構成によれば、ワーニングステータスが有効であったとしても、有効な入力データを記憶することができる。

第１実施形態を説明するブロック図。 第１実施形態におけるバッファーメモリー制御部のブロック図。 第１実施形態における入力データ制御部内部のブロック図。 第１実施形態におけるバッファーメモリー部のブロック図。 第２実施形態を説明するブロック図。 第３実施形態を説明するブロック図。 第３実施形態及び第４実施形態における装置の断面図。 第４実施形態の説明に用いるタイミングチャートを示す図。 第５実施形態の説明に用いるタイミングチャートを示す図。

以下、本発明のいくつかの実施形態について、図を用いて説明する。また、以下の実施形態の説明において、フラグ類及び信号類の機能が有効な状態を示す表現として「オン」、無効な状態を示す表現として「オフ」を用いることとする。

（第１実施形態）
図１は、本実施形態の説明に用いるブロック図である。本実施形態は、データ出力部６（出力元）とデータ処理部７との間にデータ制御回路１を接続したものである。データ制御回路１は、内部にバッファーメモリー部３、バッファーメモリー制御部４、入力データ制御部５、バッファーメモリー部３とバッファーメモリー制御部４とを接続する複数の信号線１０及びバッファーメモリー部３と入力データ制御部５とを接続する複数の信号線３０を含む。データ出力部６は、データ制御回路１内の入力データ制御部５と複数の信号線６０で接続されている。データ処理部７は、データ制御回路１内のバッファーメモリー制御部４と複数の信号線５０で接続されている。

図１に示すデータ制御回路１は、全体をひとつのＬＳＩにまとめて作成してもよい。また、バッファーメモリー制御部４及び入力データ制御部５をまとめてデータ制御部２とし、データ制御回路１を、バッファーメモリー部３とデータ制御部２とに分け、データ制御部２をひとつのＬＳＩにまとめてもよい。バッファーメモリー部３をＬＳＩに含めず外付けとすることで、メモリーの容量の変更が可能なよりフレキシブルな制御回路とすることができる。

データ出力部６から出力される入力データはデータ制御回路１のバッファーメモリー部３に保持され、バッファーメモリー部３から読み出されデータ処理部７の処理に用いられる。バッファーメモリー部３は、２ポートメモリーで構成されており、バッファーメモリー部３への書込み及び読出しを同時に行うことが可能である。本実施形態において、バッファーメモリー部３に書込まれる「入力データ」は、バッファーメモリー部３から読み出される場合でも「入力データ」という呼び方をすることにする。同様に、以下の実施形態においても、バッファーメモリー部３と同等の機能をサポートするメモリーに書込まれる「入力データ」は、バッファーメモリー部３と同等の機能をサポートするメモリーから読み出される場合でも「入力データ」という呼び方をすることにする。また、入力データをバッファーメモリー部３またはバッファーメモリー部３と同等の機能をサポートするメモリーに書込む際にデータ形式を変換する場合においても、説明を分かりやすくすることを目的として、「入力データ」を変換したデータについても「入力データ」という呼び方をすることにする。

データ処理部７のデータ処理能力がデータ出力部６の入力データの出力能力を相対的に上回っていればバッファーメモリー部３が入力データですべて埋まる状態は少ないと考えられる。しかし、データ処理部７のデータ処理能力がデータ出力部６の入力データの出力能力を相対的に下回る場合、バッファーメモリー部３が入力データですべて埋まる状態が発生する可能性は高いと考えられ、データ制御回路１は、データ出力部６に対して入力データの出力を停止させるための機能が必要になる。

データ処理部７の入力データに対しての処理能力は、データ処理部７の演算処理部（図示しない）の処理能力だけでは決まらない。データ処理部７とバッファーメモリー制御部４とを接続する複数の信号線５０の転送能力がバッファーメモリー部３への入力データの書込みの性能を下回る場合においてもバッファーメモリー部３が入力データですべて埋まる可能性がある。本実施形態を含め以下の実施形態において、データ処理部（本実施形態ではデータ処理部７）のデータ処理能力にデータ処理部に対してのデータ転送線（本実施形態では複数の信号線５０）の転送能力を加味した処理能力をデータ処理部の処理能力と呼ぶことにする。

バッファーメモリー制御部４の内部ブロック図を図２に示す。バッファーメモリー制御部４は、バッファーメモリー部３への入力データの書込みを制御する構成要素として、ライト制御部４０４、ライトデータ変換部４０１、ライトアドレスレジスター４０２、及びライトサイズレジスター４０３を含む。

バッファーメモリー制御部４は、バッファーメモリー部３からの入力データの読出しを制御する構成要素として、リード制御部４０５、リードアドレスレジスター４０７、及びリードサイズレジスター４０６及びリードデータ変換部４０８を含む。また、ステータス制御部４１４は、データ制御回路１全体のステータス制御を行うと共に内部バス２８（ＢＣ−ＢＵＳ）のバスマスターの機能を有するブロックであり、内部バス２８は、ライト制御部４０４、リード制御部４０５及び入力データ制御部５に接続されている。

データ処理部７との接続はバッファーメモリー制御部４のホスト−Ｉ／Ｆ４１２（ホスト−インターフェイス）及びホストバス５１（ＨＯＳＴ−ＢＵＳ）を介して行われる。また、ホスト−Ｉ／Ｆ４１２はステータス制御部４１４に接続されており、データ処理部７は、ステータス制御部４１４のバスマスター機能を用いてデータ制御回路１を制御することができる。

ステータス制御部４１４は、内部にバッファーメモリー部３の容量を格納するバッファーサイズレジスター４１０、バッファーメモリー部３のワーニングステータスを有効とするための容量を指定する容量設定部４１１、バッファーメモリー部３の空き容量を保持する残容量カウンター４１３、及び、ワーニングステータスが有効か無効かを判別するためのワーニングステータスフラグ４０９（ＷＦ）を含む。

続いて、入力データ制御部５の内部ブロック図を図３に示す。入力データ制御部５は、入力デバイス制御部５０１、キャリッジ速度レジスター５０２、境界速度レジスター５０４及びキャリッジの加減速の制御を行うためのデータを保持する加減速テーブル５０３を含む。入力デバイス制御部５０１はデータ出力部６とのインターフェイス機能を有する。キャリッジ速度レジスター５０２はデータ出力部６が有するキャリッジの定速移動の速度を保持し、境界速度レジスター５０４はキャリッジの移動開始／停止において加減速の制御が必要になるかどうかを判断するための境界となる定速速度の値を保持する。

バッファーメモリー部３の内部ブロック図を図４に示す。バッファーメモリー部３は、メモリー部３０１及びメモリー部制御部３０２からなる。メモリー部制御部３０２がメモリー部３０１に出力する内部アドレスは、バッファーメモリー部３に対して指示されるバッファーメモリー制御部４からのアドレスと１対１で対応していれば異なった値でも構わない。ただし、本実施形態及び後述の実施形態において、バッファーメモリー制御部４が指定するアドレスは０Ｈ（Ｈは１６進数を示す）から連続した正の整数値とする。また、メモリー部３０１の容量は固定とする必要はない。用途に応じて適した容量を持つことが好ましい。

バッファーメモリー部３のバッファーメモリー制御部４のデータの書込み動作は、次のように実行される。メモリー部制御部３０２は、メモリー部３０１への書込み要求を、バッファーメモリー制御部４からのバッファーメモリーライトリクエスト信号１６（ＢＷＤＲＱ）がオンになったことで認識する。これに応答してメモリー部制御部３０２は書込み許可信号１７（ＢＷＤＡＣＫ）をオンにする。バッファーメモリー部３への書込みアドレスは、バッファーメモリーライトリクエスト信号１６がオンのときの書込みアドレス信号１４（ＢＷＤＡＤＤＲ）で示される。書込みデータサイズは、バッファーメモリーライトリクエスト信号１６がオンのときの書込みデータサイズ信号１５（ＢＤＷＳＺ）で示される。書込まれるデータは、メモリー部制御部３０２が出力する書込みデータタイミング信号１３（ＢＤＷＴ）がオンのときの書込みデータ信号１２（ＢＷＤＡＴＡ）の値である。書き込み信号１２の値を引き取った後、メモリー部制御部３０２は書込みデータタイミング信号１３をオフにすると共に、書込みデータサイズで示された数の入力データのすべてを引き取った場合、書込み終了信号１８（ＢＤＷＥＮＤ）をオンにする。メモリー部制御部３０２は、書込みアドレスに対応する内部アドレスでメモリー部３０１に書込み信号１２から引き取った値を格納する。もし、書込みアドレスに対応する内部アドレスが存在しない場合、メモリー部制御部３０２は書込みエラー信号４２（ＢＷＥＲＲ）をオンとする。

書込みデータサイズ信号１５の値が書込みデータ信号１２のサイズを超えている場合、メモリー部制御部３０２はメモリー部３０１に出力する書込みアドレスを自動的に更新すると共に、書込みデータタイミング信号１３を再びオンとする。これを受けてライトデータ変換部４０１は次の入力データを書込みデータ信号１２に出力する。書込みデータサイズ信号１５で示されたデータ数の転送を終えるまでこの動作を繰り返し、すべての入力データを引き取ると、メモリー部制御部３０２は書込み終了信号１８をオンにする。この動作により、バッファーメモリー部３に対してのバーストライトが可能となる。

データ出力部６は撮像素子（図１には図示しない）を有するキャリッジ（図１には図示しない）を有するデータ生成部である。キャリッジが移動しながら撮像素子が撮像対象をライン状に撮像して撮像データを生成し、データ出力部６は撮像データをデータ制御回路１への入力データとする。

データ処理部７からみて、データ制御回路１は、外部接続装置として認識され、データ出力部６はデータ制御回路１を介した外部接続装置として認識される。データ制御回路１、データ出力部６及びデータ処理部７は、電源投入後それぞれがリセットされ、リセット後それぞれの処理プログラムなどにより初期状態に設定される。電源投入の順番等は本実施形態においては特に規定しない。

データ処理部７は、データ制御回路１及びデータ出力部６の制御プログラムである外部装置制御プログラムが組み込まれている。本実施形態においては、データ出力部６はデータ処理部７との直接的な接続を有していないことから、データ出力部６はデータ制御回路１を介してデータ処理部７により制御される。従って本実施形態においては、データ制御回路１及びデータ出力部６は、ひとつの外部装置制御プログラムで制御されるものとする。データ処理部７は、データ処理部７自身が初期状態にされた後、該外部装置制御プログラムを起動させる。データ処理部７からのデータ制御回路１及びデータ出力部６の制御はホストバス５１を介してコマンドを送信することで行われる。

外部装置制御プログラムは、データ制御回路１の内部にあるリセット終了フラグ（図示せず）を確認し、該リセット終了フラグがオンである場合、データ制御回路１の動作に必要な設定を行う。

データ制御回路１の各部の初期状態は以下である。

バッファーメモリー部３は、バッファーメモリー制御部４の信号が受け付けられる状態にある。

バッファーメモリー制御部４は、ワーニングステータスフラグ４０９をオフとし、バッファサイズレジスター４１０にバッファーメモリー部３の使用可能な容量が設定され、バッファーメモリーの残容量カウンター４１３にバッファーメモリー部３の使用可能な容量が設定され、容量設定部４１１はワーニングステータスを有効にするときの基準となる容量値が設定され、バッファーメモリー部３への入力データの書込み及び読出しが可能な状態にある。

ライトアドレスレジスター４０２には０Ｈが設定され、ライトサイズレジスター４０３には撮像対象のデータ読み取り１ライン分のデータ数が設定される。

入力データ制御部５は、キャリッジ速度レジスター５０２にキャリッジの定速移動における速度のデータが格納され、境界速度レジスター５０４にキャリッジの移動の制御に加減速の対応が必要かどうかの境目となる移動速度のデータが格納されている。キャリッジ速度レジスター５０２と境界速度レジスター５０４とのデータを比較し、キャリッジ速度レジスター５０２に格納されている値が高ければ、データ出力部６のキャリッジの移動の制御に加減速の制御が必要になる。また、撮像開始のときは、データ出力部６のキャリッジはホームポジションと呼ばれる初期位置に位置するように入力デバイス制御部５０１により制御される。

上記初期状態の設定がなされた後、データ出力部６の撮像が可能となる。まず、データ出力部６からの入力データがバッファーメモリー部３に書込まれる一連の動作について説明する。データ出力部６に撮像対象が投入され、入力データがバッファーメモリー部３に書込まれるまでの動作は次のようになる。

データ出力部６に撮像する対象（図示せず）が投入されると、データ出力部６は、図示しない撮像開始信号を入力データ制御部５に対してオンとする。これを受けて、入力データ制御部５はデータ出力部６に対して撮像の開始を指示する。データ出力部６の制御は、入力データ制御部５内の入力デバイス制御部５０１により行われる。入力デバイス制御部５０１は、コマンドイネーブル信号６３（ＤＭＣＭＤＥ）及びコマンド信号６４（ＤＭＣＭＤ）を用い、コマンド信号６４に撮像したデータを入力データとして送信することを許可するコマンドを出力した状態でコマンドイネーブル信号６３をオンにする。

コマンドを受けてデータ出力部６は、データ出力信号６２（ＤＤＩＤＡＴＡ）に入力データを出力してデータ出力タイミング信号６１（ＤＤＩＴＭＧ）をオンにする。データ出力タイミング信号６１は一定の期間オンになった後でオフになる。入力データ制御部５内の入力デバイス制御部５０１は、データ出力タイミング信号６１がオンのときのデータ出力信号６２の入力データをラッチした後、ラッチしているデータを書込みデータ信号３１（ＧＩＤＡＴＡ）に出力するとともに、バッファーメモリー制御部４内のライト制御部４０４に対してバッファーメモリー部３への書込み要求信号３２（ＧＩＤＡＴＡＲＱ）をオンにする。書込み要求信号３２は、一定の期間オンになった後でオフになる。

ライト制御部４０４は書込み要求信号３２がオンとなると、バッファーメモリーライトリクエスト信号１６をオンにする。書込みデータ信号３１に出力されている入力データはライトデータ変換部４０１によりバッファーメモリー部３の書込みデータ形式に変換される。

バッファーメモリー部３内のメモリー部制御部３０２はバッファーメモリーライトリクエスト信号１６がオンであることを認識するとデータの書込みが可能な状態である場合には書込み許可信号１７をオンとする。同時に書込みデータタイミング信号１３をオンとする。ライト制御部４０４は、書込み許可信号１７がオンになったのを受けてバッファーメモリーライトリクエスト信号１６をオフとする。ライトデータ変換部４０１は、書込みデータタイミング信号１３がオンの間にバッファーメモリー部３への変換された入力データを書込みデータ信号１２に出力する。ライトデータ変換部４０１でデータ変換の処理が間に合わない場合にはウエイト信号１１（ＢＤＷＡＩＴ）をオンにし、データ変換の処理が終了し、変換された入力データを書込みデータ信号１２に出力した後でウエイト信号１１をオフとする。ウエイト信号１１がオンの場合は、メモリー部制御部３０２は書込みデータタイミング信号１３をオンの状態に維持する。

メモリー部制御部３０２は、書込みデータ信号１２から書込みデータサイズ分の変換された入力データを引き取った後に書込み終了信号１８をオンにし、ライト制御部４０４に入力データの書込みが終了したことを通知する。書込み終了信号１８は、一定の期間オンになった後でオフになる。

ライトデータ変換部４０１は、書込みデータタイミング信号１３がオンとなると書込み実行信号４５（ＷＰＲＣ）をオンにする。これを受けて、ステータス制御部４１４における残容量カウンター４１３の値を書込みデータ信号１２で１度に出力できるデータ数だけ少なくする。これにより、バッファーメモリー部３に書込まれた入力データ数分、残容量カウンター４１３の値が減ぜられる。

次にバッファーメモリー部３からデータ処理部７に入力データが読み出される一連の動作について説明する。バッファーメモリー部３のデータの読出しは、データ処理部７の要求によって行われる。データ処理部７はホストバス５１を介してリードコマンドをステータス制御部４１４に出力する。データ処理部７からリードコマンドが出力されると、ステータス制御部４１４はリード制御部４０５に対してバッファーメモリー部３への読出し要求信号４８（ＯＤＡＴＡＲＱ）をオンとする。リード制御部４０５は読出し要求信号４８がオンになるとバッファーメモリーリードリクエスト信号２２（ＢＲＤＲＱ）をオンにする。リードアドレスレジスター４０７及びリードサイズレジスター４０６は予めデータ処理部７から発せられるコマンド及びデータにより適切な値が設定されており、読出しアドレス信号２４（ＢＲＤＡＤＤＲ）及び読出しサイズ信号２３（ＢＤＲＳＺ）によりバッファーメモリー部３に伝えられる。

メモリー部制御部３０２は、バッファーメモリーリードリクエスト信号２２がオンになったのを受けてバッファーメモリーリード応答信号２１（ＢＲＤＡＣＫ）をオンにし、読出しデータ信号２７（ＢＤＲＤＡＴＡ）に読出しデータを出力し、読出しタイミング信号２６（ＢＤＲＴ）をオンにする。リードデータ変換部４０８でバッファーメモリー読出しタイミング信号２６がオンのときの読出しデータ信号２７の値を読出し、データ処理部７で使用するデータ形式に変換してからホストバス５１を介してデータ処理部７に出力する。すべての入力データが読み出されるとメモリー部制御部３０２は読出し終了信号１９（ＢＲＥＮＤ）をオンとする。

リードデータ変換部４０８は、読み出しタイミング信号２６がオンになると読出し実行信号４９（ＲＰＲＣ）をオンにする。これを受けて、ステータス制御部４１４における残容量カウンター４１３の値を読出しデータ信号２７で一回に読出したデータ数だけ多くする。

また、リードデータ変換部４０８は、入力データの読出し処理が間に合わない場合にはウエイト信号２５（ＢＤＲＷＴ）をオンにし、読出し処理が可能になった時点で、ウエイト信号２５をオフにする。ウエイト信号２５がオンの場合は、メモリー部制御部３０２は読出しタイミング信号２６をオンのまま維持し、読出しデータ信号２７の値も維持する。

バッファーメモリー部３に対して入力データの上述の書込み及び読出しが繰り返される中で、データ処理部７の入力データの読出しの速さがデータ出力部６の入力データの書込みの速さを下回る場合、残容量カウンター４１３の値が徐々に減少し、容量設定部４１１に設定された値と同じになるとワーニングステータスフラグ４０９がオンとなる。ワーニングステータスフラグ４０９の状態はワーニング信号３３（ＧＩＷＡＲＮＩＮＧ）がオンになることにより入力データ制御部５に伝えられ、これを受けて入力デバイス制御部５０１はデータ出力部６に対して撮像動作を停止させるための撮像停止コマンドをコマンドイネーブル信号６３及びコマンド信号６４を用いて出力する。また、ワーニングステータスがオンであることを示すことを目的とする信号６５（ＤＳＴＭＧ）をオンとする。データ出力部６は、撮像停止コマンドを受信すると撮像素子の読出し再開が可能である位置まで撮像を行い、入力データを入力デバイス制御部５０１に出力したあと、キャリッジに対して移動の停止の処理を行う。

データ出力部６は撮像停止コマンドを受信した後も入力データを出力してくるが、ワーニングステータスが有効になってもメモリー部３０１には撮像素子の読出し再開が可能な位置まで撮像したデータの書込みを行うことができる容量が確保されている。このため、撮像のやり直しの必要がなく、撮像の再開位置が明確にわかることから撮像再開時のキャリッジの位置の制御も容易に行うことができる。

ワーニングステータスがオンになってから残容量カウンター４１３の値が増加し、ワーニングステータスフラグ４０９がオフになるとワーニング信号３３がオフになる。これを受けて入力デバイス制御部５０１は信号６５をオフとし、コマンドイネーブル信号６３及びコマンド信号６４を用いてデータ出力部６の制御を行い入力データの入力を再開させる。

また、バッファーメモリー部３でデータの書き込み時に発生したエラーはエラー信号４２（ＢＷＥＲＲ）でライト制御部４０４に伝えられ、読出し時に発生したエラーはエラー信号４１（ＢＲＥＲＲ）でリード制御部４０５に伝えられる。ライト制御部４０４が検出したエラーはエラー信号４６（ＷＤＥＲＲ）として、リード制御部４０５が検出したエラーはエラー信号４７（ＲＤＥＲＲ）としてステータス制御部４１４に伝えられる。入力データ制御部５が検出したエラーもエラー信号３４（ＧＩＥＲＲ）としてステータス制御部４１４に伝えられる。ステータス制御部４１４に各部から伝えられたエラーはエラー信号５２（ＨＤＣＴＬＥＲＲ）としてデータ処理部７に伝えられる。

（第２実施形態）
第２実施形態は第１実施形態の変形例であり、ブロック図を図５に示す。図５に、ＬＳＩ８、外部メモリー部８１５、アナログフロントエンドプロセッサー８１１（ＡＦＥ）、モータードライバー８１２ （Ｍｏｔｏｒ−Ｄｒｉｖｅｒ）及びＵＳＢホスト８１３（ＵＳＢ−ＨＯＳＴ）を示す。ＬＳＩ８は、外部メモリー部８１５とは接続信号線８２４で、アナログフロントエンドプロセッサー８１１とは接続信号線８２５で、モータードライバー８１２とは接続信号線８２６で、ＵＳＢホスト８１３とは接続信号線８２７でそれぞれ接続されている。アナログフロントエンドプロセッサー８１１及びモータードライバー８１２に相当する機能は、第１実施形態においてデータ出力部６に相当する装置の内部に存在する。また、ＵＳＢホスト８１３は、第１実施形態のデータ処理部７に相当する装置内に存在するものであり、ＵＳＢ接続機能を有する処理装置であればＬＳＩ８のホストマシンとしての接続が可能となる。

ＬＳＩ８は、第１実施形態のデータ制御回路１のデータ制御部２に相当するデータ制御部８０４、アナログフロントエンドコントローラー８０１（ＡＦＥ−ＣＯＮ）、モータードライバーコントローラー８０２（ＭＤ−ＣＯＮ）、ＰＨＹチップまで含めたＵＳＢコントローラー８０３（ＵＳＢ−ＣＯＮ）及びメモリーコントローラー８０５（ＭＥＭ−ＣＯＮ）を含む。第１実施形態におけるバッファーメモリー部３に対応するのは外部メモリー部８１５及びメモリーコントローラー８０５である。メモリーコントローラー８０５はメモリー部制御部３０２に汎用のメモリーのコントロール機能を加えたもので、外部メモリー部８１５として汎用メモリーが使用可能である。

また、データ制御部８０４で第１実施形態のバッファーメモリー制御部４のホスト−Ｉ／Ｆ４１２に対応する部分はＵＳＢコントローラー８０３とのインターフェイス回路に置き換えられており、信号８２３はＵＳＢコントローラー８０３に対しての専用信号線となる。同様に第１実施形態の入力デバイス制御部５０１の中のデータ出力部６とのインターフェイスに対応する部分は、アナログフロントエンドコントローラー８０１に対してのインターフェイス回路及びモータードライバーコントローラー８０２に対してのインターフェイス回路に置き換えられている。信号８２１はアナログフロントエンドコントローラー８０１に対しての専用信号線を示しており、信号８２２はモータードライバーコントローラー８０２に対しての専用信号線を示している。

ＬＳＩ８は、第１実施形態の外部との接続条件を限定したＬＳＩであるので、ワーニングステータスがオンとなったときのＬＳＩ８の動作は第１実施形態で説明した動作に準ずる動作となる。ＵＳＢホスト８１３の処理能力がアナログフロントエンドプロセッサー８１１のデータ出力能力を下回る場合、徐々に外部メモリー部８１５の空き容量が減少し、所定の容量に達したときにワーニングステータスがオンとなる。これを受けてデータ制御部８０４はモータードライバー８１２に対してコマンドを出力してキャリッジの移動の停止のための処理を実行するとともに、アナログフロントエンドプロセッサー８１１から送られてくるキャリッジの移動の停止前の有効なデータを入力データとして外部メモリー部８１５に書込む。ＵＳＢホスト８１３を含む装置の処理が進み、ワーニングステータスがオフになると、データ制御部８０４はアナログフロントエンドプロセッサー８１１及びモータードライバー８１２を含む装置に対してコマンドを出力し撮像の再開を指示する。

（第３実施形態）
第３実施形態は、第１実施形態で説明したデータ制御回路及び第２実施形態で説明したＬＳＩ８に準ずる機能を有するデータ制御回路９３２を備えた画像読取装置９を用いた例である。ブロック図を図６に示す。図６には画像読取装置９の内部ブロック図とＵＳＢホスト機能を持つホストマシン９３１が示されている。データ制御回路９３２は、上述の第２実施形態で説明したデータ制御部８０４、アナログフロントエンドコントローラー８０１、モータードライバーコントローラー８０２、メモリーコントローラー８０５及び外部メモリー部８１５を含み、ＵＳＢコントローラー８０３とのインターフェイス回路は内部バス９３５のインターフェイス回路に置き換えられている。以下、画像読取装置９の構成要素について説明する。

キャリッジ９０１は、光源９１４、撮像対象９２０の反射光を集光するレンズ９１５及び撮像素子９０２を含む。キャリッジ９０１の撮像位置は、該反射光が入力する位置である。撮像対象９２０は、光源９１４からの光及び撮像対象９２０からの反射光を透過する平板９１３上にある。光源９１４は、光源コントローラー９０５により制御される。撮像素子９０２はイメージセンサーコントローラー９０６に制御される。撮像素子９０２の撮像データはアナログフロントエンドプロセッサー９０４（ＡＦＥ）を介してデータ制御回路９３２内に有する外部メモリー部８１５に書込まれる。また、キャリッジコントローラー９０３はモータードライバー８１２の機能を含む。

ＣＰＵ９０７は、画像読取装置９を制御するプロセッサーである。ＣＰＵ９０７は、ホストマシン９３１からＵＳＢ−ＣＯＮ９１２を介して出力されるコマンドに対応する処理と画像読取装置内部の制御に必要な処理とを、内部バス９３５及び図示しない複数の制御線を介して実行する。ＲＯＭ９０９はＣＰＵ９０７が実行する制御プログラムを格納するメモリーである。Ｗ−ＲＡＭ９１０はＣＰＵ９０７がワークとして使用するメモリーである。メモリーコントローラー９０８はＣＰＵ９０７のＲＯＭ９０９及びＷ−ＲＡＭ９１０に対してのアクセス制御を行うコントローラーである。ＩＮＴＣ９３４はＣＰＵ９０７に対しての割り込みを制御する割り込みコントローラーであり、画像読取装置９内部で発生する割り込み信号を受信し、プライオリティ付けを行うと共に、割り込みの発生をＣＰＵ９０７に通知する。Ｔ−ＲＡＭ９３３はホストマシン９３１との通信に使用するメモリーであり、ホストマシン９３１からのコマンドはＴ−ＲＡＭ９３３に書込まれる。Ｔ−ＲＡＭ９３３に対してのホストマシン９３１からの書込みはバスアービター・バスブリッジ９１１で認識可能であることから、ホストマシン９３１からＴ−ＲＡＭ９３３の所定のエリアに書込みが発生するとバスアービター・バスブリッジ９１１はＩＮＴＣ９３４に対して割り込み信号（図示しない）をオンとする。これによりＣＰＵ９０７はホストマシン９３１からコマンドの書込みが発生したことを知り、Ｔ−ＲＡＭ９３３の所定のエリアに書込まれたコマンドを解析し必要な処理を実行する。

図７は画像読取装置９の縦方向の断面において画像読取装置９の内部を見た図である。図７中のキャリッジ９０１は図６で示したキャリッジ９０１である。キャリッジ９０１はガイド９４２に支えられ、Ｘ１またはＸ２で示す方向に移動する。キャリッジ９０１は、キャリッジコントローラー９０３により制御されるモーター（図示せず）によりローラー９４３が回転し、ローラー９４３で駆動されるベルト９４４によって移動される。

画像読取装置９の平板９１３に撮像対象９２０を載せ、蓋９４１を閉めると画像読取装置９は撮像対象９２０の読取りが指示されたと判断し、ＩＮＴＣ９３４に対して画像読取り開始の割り込みを発生させる。ＣＰＵ９０７は画像読取り開始の割り込みを認識するとデータ制御回路９３２に対してモーターステップ信号の出力を開始し、キャリッジ９０１の移動を開始させる。キャリッジ９０１は、ホームポジションと呼ばれる位置から画像読み取りを行うための移動をするように制御される。データ制御回路９３２は、キャリッジ９０１の移動開始とともに、シフトパルストリガー信号の出力もスタートする。

画像読取装置９におけるキャリッジ９０１のホームポジションは、図７において蓋９４１の開閉の軸に最も近い位置であるとする。データ制御回路９３２は、ＣＰＵ９０７からキャリッジ９０１の移動の指示をうけると、キャリッジコントローラー９０３を制御して、キャリッジ９０１をホームポジションに位置させた後にＸ２の方向に移動させる。キャリッジ９０１の撮像位置が図７で示す撮像開始位置ＲＰに位置したときに撮像素子９０２による撮像が開始される。

キャリッジ９０１の移動開始に伴い、光源コントローラー９０５は、キャリッジ９０１の撮像位置が撮像開始位置ＲＰに来たときに光源９１４の発光量が撮像に適した光量になるように光源９１４を制御する。キャリッジ９０１を移動させるモーターステップタイミン信号と撮像データを取込むためのシフトパルストリガー信号のタイミングとが合っていないと好ましい撮像を行うことができないため、データ制御回路９３２はシフトパルストリガー信号及びモーターステップ信号の各々を所定のタイミング関係となるように制御を行う。

シフトパルストリガー信号で取込まれた撮像データはアナログフロントエンドプロセッサー９０４を介して、入力データとしてデータ制御回路９３２に取込まれる。入力データはデータ制御回路９３２に取込まれるとＩＮＴＣ９３４に対して割り込み信号が発生し、ＣＰＵ９０７を介してホストマシン９３１に伝えられる。ホストマシン９３１はこれを受けてデータ制御回路９３２を制御してリードデータ変換部より入力データの読出しに必要な処理を行う。以降、キャリッジ９０１の移動とともに入力データがデータ制御回路９３２に取込まれ、ホストマシン９３１の処理速度に対応して入力データがデータ制御回路９３２から読み出される。

ホストマシン９３１の処理速度がアナログフロントエンドプロセッサー９０４からの入力データの入力速度を下回るとデータ制御回路９３２内の外部メモリー部８１５の空き容量が徐々に少なくなりワーニングステータスがオンとなる。データ制御回路９３２は、キャリッジコントローラー９０３を介してキャリッジ９０１の移動停止制御を行い、モーターステップ信号とシフトパルストリガー信号のタイミングが一致する位置までの入力データの外部メモリー部８１５への書込みも行う。

ホストマシン９３１の処理が進み、データ制御回路９３２から入力データが順次読み出されてワーニングステータスがオフになるとデータ制御回路９３２はキャリッジコントローラー９０３を介してキャリッジの移動制御を再開し、外部メモリー部８１５への入力データの書込みを再開する。

（第４実施形態）
次に、第４実施形態について説明を行う。第４実施形態は、第３実施形態においてキャリッジ９０１の定速移動における速度が所定の速度よりも速い速度である場合のキャリッジ９０１の制御の形態についての例である。

図８に、第４実施形態におけるキャリッジ９０１の移動速度と、モーターを駆動するタイミングを指定するモーターステップ信号と、撮像素子９０２から撮像データの取り出しタイミングを指定するシフトパルストリガー信号との関係を示したタイムチャートを示す。図８において、Ａで示す部分がキャリッジ９０１の加速移動の期間であり、Ｂで示す部分が定速移動の期間であり、Ｃで示す部分が減速移動の期間である。データ制御回路がメモリーに書込むのはキャリッジ９０１が定速移動しているＢで示す部分の入力データとなる。Ａで示す部分及びＣで示す部分のモーターステップ信号の間隔は予め加減速テーブル５０３に設定された値を元に決められ、モーターステップ信号は、データ制御回路９３２からキャリッジコントローラー９０３に対して出力される。

Ａで示す部分は、モーターステップ信号の間隔は徐々に狭くなり、シフトパルストリガー信号の出力タイミングが一致する地点においてＢで示す定速移動に移行する。図８において、ワーニングステータスがオンとなった状態をｂｕｆｆｅｒ ｗａｒｎｉｎｇとして示す。ｂｕｆｆｅｒ ｗａｒｎｉｎｇがローレベルからハイレベルに変化した時点がオンとなったタイミングである。撮像の再開が可能な位置で停止させるには、モーターステップ信号とシフトパルストリガー信号とが一致する地点まで撮像を行う必要がある。図８において、ワーニングステータスがオンとなった後、最初にモーターステップ信号とシフトパルストリガー信号が一致するのがＰ１である。従ってＰ１にいたるまではキャリッジ９０１が定速で移動しながら撮像を行い入力データが生成される。キャリッジ９０１がＰ１に到達した以降キャリッジ９０１の減速制御が行われる。

ワーニングステータスがオフになった後、データ制御回路９３２は、撮像再開時にはキャリッジ９０１をＰ１地点よりも前の位置に戻し、再びＰ１の地点にきたときにはキャリッジ９０１は定速移動となるように制御する。データ制御回路９３２はＰ１の地点が予め分かっていることから、キャリッジ９０１の戻し量を改めて計算し直す必要はない。

（第５実施形態）
次に、第５実施形態について説明を行う。第５実施形態は、第３実施形態においてキャリッジ９０１の定速移動における速度が所定の速度よりも遅い速度である場合のキャリッジ９０１の制御の形態についての例である。この場合、キャリッジ９０１は定速移動のみ行う。

図９に、実施形態５におけるキャリッジ９０１の移動速度と、モーターを駆動するタイミングを指定するモーターステップ信号と、撮像素子９０２から撮像データの取り出しタイミングを指定するシフトパルストリガー信号との関係を示したタイムチャートを示す。図９において、キャリッジ９０１は定速移動を行っているのはＤで示す範囲である。キャリッジ９０１は、モーターステップ信号とシフトパルストリガー信号とのタイミングが一致した地点間で移動を行うことになる。図８と同様にワーニングステータスがオンになったタイミングをｂｕｆｆｅｒ ｗａｒｎｉｎｇとして示す。ワーニングステータスがオンになった後モーターステップ信号とシフトパルストリガー信号とが一致するのはＰ２であり、Ｐ２で示す地点でキャリッジ９０１を停止させる必要がある。このため、Ｐ２で示す地点においてはキャリッジコントローラー９０３に対してのモーターステップ信号の発生は行わない。図９のＰ２におけるモーターステップ信号は、キャリッジ９０１の停止のときの状態を示している。

ワーニングステータスがオフになるとキャリッジ９０１はＰ２の地点から定速移動を行う。このときのモーターステップ信号及びシフトパルストリガー信号の状態はＤで示す範囲のスタート地点の状態と同じとなる。

（第６実施形態）
第６実施形態は、上述の実施形態において、ワーニングステータスフラグ４０９をオンにする残容量とワーニングステータスフラグ４０９をオフにする残容量を異なる値に設定する実施形態である。この場合、容量設定部４１１はワーニングステータスフラグ４０９をオンとする第１の容量設定部とワーニングステータスフラグ４０９をオフとする第２の容量設定部とを有し、第２の容量設定部には第１の容量設定部に設定される値よりも大きな値が設定される。

ステータス制御部４１４は、残容量カウンター４１３の値が減ぜられ第１の容量設定部に設定された値となったときにワーニングステータスフラグ４０９をオンとする。その後入力データが読み出されることで残容量カウンター４１３の値が増加し、第１の容量設定部に設定された値を超え、第２の容量設定部に設定された値に達したときにワーニングステータスフラグ４０９をオフとする。本実施形態における処理を行うことにより、ワーニングステータスがオンとなる頻度を少なくすることができる。

以上、本発明における複数の実施形態を示したが、上述した実施形態は用途に応じて適宜変更を加えられるものであり、例えば、バッファーメモリー部３の制御方法を別な形式で構成するなど、本発明は上述した実施形態に限定されるものではない。

１…データ制御回路、 ２…データ制御部、 ３…バッファーメモリー部、 ４…バッファーメモリー制御部、 ５…入力データ制御部、 ６…データ出力部、 ７…データ処理部、 ８…ＬＳＩ、 ９…画像読取装置、 ４０９…ワーニングステータスフラグ、 ４１１…容量設定部、 ４１３…残容量カウンター、 ４１４…ステータス制御部。

Claims (15)

1. 入力データの制御を行う入力データ制御部と、
   前記入力データを保持するバッファーメモリー部と、
   前記バッファーメモリー部を制御するバッファーメモリー制御部と、
   を含み、
   前記バッファーメモリー制御部は、ワーニングステータスを有し、前記ワーニングステータスは前記バッファーメモリー部の空き容量が減少し所定の容量になったときに有効となり、
   前記入力データ制御部は、前記ワーニングステータスが有効であることを検知すると、前記入力データの出力元に対して前記入力データの取込み停止の指示を行うと共に、前記入力データの出力を再開させるための前記出力元に対する再開情報を保持することを特徴とするデータ制御回路。
2. 前記バッファーメモリー制御部は、前記バッファーメモリー部の空き容量が前記所定の容量を超えると前記ワーニングステータスを無効とし、
   前記入力データ制御部は、前記ワーニングステータスが有効から無効にされたのを検知すると、前記再開情報に基づき前記出力元に前記入力データの出力開始の指示を行うことを特徴とする請求項１に記載のデータ制御回路。
3. 前記バッファーメモリー制御部は、前記所定の容量の設定値を保持する容量設定部を有し、前記設定値は変更可能であることを特徴とする請求項１または２に記載のデータ制御回路。
4. 前記出力元は、撮像素子を有するキャリッジを有し、
   前記キャリッジは第１の方向に定速移動しているときに、前記撮像素子は第１の方向に対して直交する第２の方向におけるラインの撮像を行い、
   前記入力データ制御部は、前記キャリッジを駆動するキャリッジモーターの相切替えタイミング及び前記撮像素子からのデータ読出しタイミングの指示を、前記出力元に対して行うことを特徴とする請求項１乃至３のいずれか一項に記載のデータ制御回路。
5. 前記取込み停止の指示は前記キャリッジの移動停止指示を含み、
   前記移動停止指示は、
   前記定速移動の速度が所定の速度以上である場合は、前記相切替えタイミングと前記データ読出しタイミングとが一致した地点から前記キャリッジを徐々に減速させて停止させる指示であり、
   前記定速移動の速度が前記所定の速度未満である場合には、前記相切替えタイミングと前記データ読出しタイミングとが一致した地点で前記キャリッジを停止させる指示であることを特徴とする請求項４に記載のデータ制御回路。
6. 前記移動停止指示において、
   前記定速移動の速度が所定の速度未満である場合、前記キャリッジモーターの相切換えタイミングと前記撮像素子からのデータ読出しタイミングとが一致した地点において、前記入力データ制御部は、前記キャリッジモーターの相切替えタイミングの指示を行わないことを特徴とする請求項５に記載のデータ制御回路。
7. 前記再開情報は、少なくとも、前記キャリッジの前記定速移動の速度、前記キャリッジの前記第１の方向における停止位置及び前記第１の方向における撮像開始位置を含み、
   前記キャリッジの移動の再開において、前記入力データ制御部は、
   前記定速移動の速度が前記所定の速度以上の速度である場合は、前記キャリッジを前記第１の方向とは逆の方向に移動させて前記撮像開始位置より前の位置に戻し、その後前記キャリッジを前記第１の方向に徐々に加速させ、前記撮像開始位置における前記キャリッジの移動速度が前記定速移動の速度となるように前記出力元を制御することを特徴とする請求項４乃至６のいずれか一項に記載のデータ制御回路。
8. 前記設定値は、前記定速移動の速度に対応して自動的に決定されることを特徴とする請求項４乃至７のいずれか一項に記載のデータ制御回路。
9. 前記入力データは、前記撮像素子が撮像したアナログデータを、前記出力元においてデジタルデータに変換したものであることを特徴とする請求項４乃至８のいずれか一項に記載のデータ制御回路。
10. 前記ワーニングステータスが有効となった後、
    前記相切替えタイミングと前記データ読出しタイミングとが一致した地点までの撮像データは、前記入力データとして前記バッファーメモリー部に書込まれることを特徴とする請求項４乃至９のいずれか一項に記載のデータ制御回路。
11. 請求項１乃至１０のいずれか一項に記載のデータ制御回路を有することを特徴とするデータ制御回路を有する装置。
12. 請求項１乃至１０のいずれか一項に記載の前記出力元を有することを特徴とする請求項１１に記載のデータ制御回路を有する装置。
13. 入力データの制御を行う入力データ制御手段と、
    前記入力データを保持する記憶手段と、
    前記記憶手段を制御する記憶制御手段と、
    を備え、
    前記記憶制御手段は、ワーニングステータスを有し、前記ワーニングステータスは前記記憶手段の空き容量が減少し所定の容量になったときに有効となり、
    前記入力データ制御手段は、前記ワーニングステータスが有効であることを検知すると、前記入力データの出力元に対して前記入力データの取込み停止の指示を行うと共に、前記入力データの出力を再開させるための前記出力元に対する再開情報を保持することを特徴とするデータ制御方法。
14. 前記出力元は撮像素子を有するキャリッジを有し、
    前記再開情報は、少なくとも、前記キャリッジが定速移動を行うときの速度、前記キャリッジの停止位置、及び撮像開始位置を含み、
    前記ワーニングステータスが無効となったとき、前記入力データ制御手段が前記再開情報に基づいて前記出力元を制御することで、前記入力データの入力を再開させることを特徴とする請求項１３に記載のデータ制御方法。
15. 前記記憶制御手段は、前記ワーニングステータスが有効であっても、前記入力データ制御手段から送られてくる前記キャリッジが定速移動を行っているときの前記入力データは、前記記憶手段に書込むことを特徴とする請求項１３または１４に記載のデータ制御方法。

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