JP3300016B2 - 通信インターフェイス及び記録装置及び通信制御方法 - Google Patents
通信インターフェイス及び記録装置及び通信制御方法Info
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- JP3300016B2 JP3300016B2 JP07459492A JP7459492A JP3300016B2 JP 3300016 B2 JP3300016 B2 JP 3300016B2 JP 07459492 A JP07459492 A JP 07459492A JP 7459492 A JP7459492 A JP 7459492A JP 3300016 B2 JP3300016 B2 JP 3300016B2
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Description
【０００１】
【産業上の利用分野】本発明はデータ通信インターフェ
イス及び記録装置に関する。更に詳しくは、接続された
外部機器とのデータ通信を行うためのデータ通信インタ
ーフェイスと、前記データ通信インターフェイスを備え
る記録装置に関するものである。
イス及び記録装置に関する。更に詳しくは、接続された
外部機器とのデータ通信を行うためのデータ通信インタ
ーフェイスと、前記データ通信インターフェイスを備え
る記録装置に関するものである。
【０００２】
【従来の技術】接続された外部電子機器より記録データ
を受信して、受信した記録データに基づいて画像を形成
し、記録媒体にこの画像を記録する記録装置がある。従
来のこの種の記録装置においては、外部電子機器と記録
装置間のデータ通信におけるハンドシェークのタイミン
グは、標準的な特定のタイミングに固定されている。そ
して、この標準的なタイミングにより、一般的な全ての
ホストコンピュータとのデータの通信を可能にするとい
う方法が採られている。
を受信して、受信した記録データに基づいて画像を形成
し、記録媒体にこの画像を記録する記録装置がある。従
来のこの種の記録装置においては、外部電子機器と記録
装置間のデータ通信におけるハンドシェークのタイミン
グは、標準的な特定のタイミングに固定されている。そ
して、この標準的なタイミングにより、一般的な全ての
ホストコンピュータとのデータの通信を可能にするとい
う方法が採られている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例ではハンドシェーク信号のタイミングが固定のた
め、次のような欠点がある。即ち、 １．新旧さまざまなホストコンピュータとの通信におい
て、同じデータ通信速度でしか通信が実行できない， ２．高速な通信速度のインターフェイスにデータ通信速
度を合わせると、低速な通信速度のインターフェイスを
もつものとは正しくデータ通信ができない， ３．低速な通信速度のインターフェイスにデータ通信速
度を合わせると、ホストコンピュータ，記録装置を含め
た記録システムとしては高速な通信速度で処理を実行す
る能力があっても、インターフェイスがボトルネックに
なって高速な通信処理ができない， という欠点を有する。
来例ではハンドシェーク信号のタイミングが固定のた
め、次のような欠点がある。即ち、 １．新旧さまざまなホストコンピュータとの通信におい
て、同じデータ通信速度でしか通信が実行できない， ２．高速な通信速度のインターフェイスにデータ通信速
度を合わせると、低速な通信速度のインターフェイスを
もつものとは正しくデータ通信ができない， ３．低速な通信速度のインターフェイスにデータ通信速
度を合わせると、ホストコンピュータ，記録装置を含め
た記録システムとしては高速な通信速度で処理を実行す
る能力があっても、インターフェイスがボトルネックに
なって高速な通信処理ができない， という欠点を有する。
【０００４】また、上述のハンドシェーク信号のタイミ
ングを変更するにしても、ハードウエアの変更を伴うの
で多大な時間と経費が必要となってしまう。
ングを変更するにしても、ハードウエアの変更を伴うの
で多大な時間と経費が必要となってしまう。
【０００５】本発明は上記の問題点に鑑みてなされたも
のであり、接続された外部機器のデータ通信速度に応じ
てハンドシェーク用の制御信号のタイミングを適切に設
定することを可能とし、外部機器と適切な通信速度でデ
ータ通信を行う通信インターフェイス及び記録装置及び
通信制御方法を提供することを目的とする。
のであり、接続された外部機器のデータ通信速度に応じ
てハンドシェーク用の制御信号のタイミングを適切に設
定することを可能とし、外部機器と適切な通信速度でデ
ータ通信を行う通信インターフェイス及び記録装置及び
通信制御方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成する本
発明による通信インターフェイスは以下の構成を備え
る。すなわち、外部装置からの指示信号の受信に基づい
て該外部装置から通信データを取り込み、該外部装置に
対して応答信号を返す手順の繰り返しにより、該外部装
置から通信データを受信する通信インターフェイスであ
って、前記指示信号を受信した後であって、通信データ
を受信する時間を含む応答時間間隔の経過後に、前記応
答信号を前記外部装置に出力する出力手段と、前記指示
信号を受信する時間間隔が短くなるように、前記応答時
間間隔を変更する変更手段とを備え、前記変更手段は、
前記応答時間間隔の変更によって前記指示信号を受信す
る時間間隔が短くなるのに応じて、前記応答時間間隔を
変更することを特徴とする。
発明による通信インターフェイスは以下の構成を備え
る。すなわち、外部装置からの指示信号の受信に基づい
て該外部装置から通信データを取り込み、該外部装置に
対して応答信号を返す手順の繰り返しにより、該外部装
置から通信データを受信する通信インターフェイスであ
って、前記指示信号を受信した後であって、通信データ
を受信する時間を含む応答時間間隔の経過後に、前記応
答信号を前記外部装置に出力する出力手段と、前記指示
信号を受信する時間間隔が短くなるように、前記応答時
間間隔を変更する変更手段とを備え、前記変更手段は、
前記応答時間間隔の変更によって前記指示信号を受信す
る時間間隔が短くなるのに応じて、前記応答時間間隔を
変更することを特徴とする。
【０００７】また、上記の目的を達成するための本発明
による記録装置は以下の構成を備える。すなわち、外部
装置からの指示信号の受信に基づいて該外部装置から通
信データを取り込み、該外部装置に対して応答信号を返
す手順の繰り返しにより、該外部装置から通信データを
受信する記録装置であって、前記指示信号を受信した後
であって、通信データを受信する時間を含む応答時間間
隔の経過後に前記応答信号を前記外部装置に出力する出
力手段と、前記指示信号を受信する時間間隔が短くなる
ように、前記応答時間間隔を変更する変更手段とを備
え、前記変更手段は、前記応答時間間隔の変更によって
前記指示信号を受信する時間間隔が短くなるのに応じ
て、前記応答時間間隔を変更することを特徴とする。ま
た、上記の目的を達成するための本発明による通信制御
方法は、外部装置からの指示信号の受信に基づいて該外
部装置から通信データを取り込み、該外部装置に対して
応答信号を返す手順の繰り返しにより、該外部装置から
通信データを受信する装置の通信制御方法であって、前
記指示信号を受信した後であって、通信データを受信す
る時間を含む応答時間間隔の経過後に、前記応答信号を
前記外部装置に出力する工程と、前記指示信号を受信す
る時間間隔が短くなるように、前記応答時間間隔を変更
する工程とを備え、前記変更する工程は、前記応答時間
間隔の変更によって前記指示信号を受信する時間間隔が
短くなるのに応じて、前記応答時間間隔を変更すること
を特徴とする。
による記録装置は以下の構成を備える。すなわち、外部
装置からの指示信号の受信に基づいて該外部装置から通
信データを取り込み、該外部装置に対して応答信号を返
す手順の繰り返しにより、該外部装置から通信データを
受信する記録装置であって、前記指示信号を受信した後
であって、通信データを受信する時間を含む応答時間間
隔の経過後に前記応答信号を前記外部装置に出力する出
力手段と、前記指示信号を受信する時間間隔が短くなる
ように、前記応答時間間隔を変更する変更手段とを備
え、前記変更手段は、前記応答時間間隔の変更によって
前記指示信号を受信する時間間隔が短くなるのに応じ
て、前記応答時間間隔を変更することを特徴とする。ま
た、上記の目的を達成するための本発明による通信制御
方法は、外部装置からの指示信号の受信に基づいて該外
部装置から通信データを取り込み、該外部装置に対して
応答信号を返す手順の繰り返しにより、該外部装置から
通信データを受信する装置の通信制御方法であって、前
記指示信号を受信した後であって、通信データを受信す
る時間を含む応答時間間隔の経過後に、前記応答信号を
前記外部装置に出力する工程と、前記指示信号を受信す
る時間間隔が短くなるように、前記応答時間間隔を変更
する工程とを備え、前記変更する工程は、前記応答時間
間隔の変更によって前記指示信号を受信する時間間隔が
短くなるのに応じて、前記応答時間間隔を変更すること
を特徴とする。
【０００８】
【作用】上記の構成によれば、外部装置からの指示信号
の受信に基づいて該外部装置から通信データを取り込
み、該外部装置に対して応答信号を返すという手順の繰
り返しにより、該外部装置から通信データが受信され
る。ここで応答信号は、指示信号を受信した後であっ
て、通信データを受信する時間を含む応答時間間隔の経
過後に外部装置に出力される。この通信において、本発
明の通信インターフェース（或は記録装置、通信制御方
法）は、外部装置からの指示信号を受信する時間間隔が
短くなるように応答時間間隔を変更し、この応答時間間
隔の変更によって指示信号を受信する時間間隔が短くな
るのに応じて、応答時間間隔を変更する。
の受信に基づいて該外部装置から通信データを取り込
み、該外部装置に対して応答信号を返すという手順の繰
り返しにより、該外部装置から通信データが受信され
る。ここで応答信号は、指示信号を受信した後であっ
て、通信データを受信する時間を含む応答時間間隔の経
過後に外部装置に出力される。この通信において、本発
明の通信インターフェース（或は記録装置、通信制御方
法）は、外部装置からの指示信号を受信する時間間隔が
短くなるように応答時間間隔を変更し、この応答時間間
隔の変更によって指示信号を受信する時間間隔が短くな
るのに応じて、応答時間間隔を変更する。
【０００９】
【実施例】以下に添付の図面を参照して、本発明の好適
な実施例について詳細に説明する。
な実施例について詳細に説明する。
【００１０】［実施例１］実施例１における記録装置
は、ホストコンピュータと通信ケーブルを介して接続さ
れ、ホストコンピュータからの記録データを受信して記
録媒体への記録を行うものである。そして、実施例１に
おいては、通信インターフェイスとしてセントロニクス
インターフェイスを例に挙げて説明する。
は、ホストコンピュータと通信ケーブルを介して接続さ
れ、ホストコンピュータからの記録データを受信して記
録媒体への記録を行うものである。そして、実施例１に
おいては、通信インターフェイスとしてセントロニクス
インターフェイスを例に挙げて説明する。
【００１１】図１は実施例１の記録装置における、ホス
トコンピュータとの通信用インターフェイス部の構成図
である。図１に於て、１０１から１０４の各信号線は、
通信ケーブルに含まれるものであり、ホストコンピュー
タとのデータ通信用のものである。信号線１０１は記録
データを転送するための信号線であり、信号線１０２は
データ受信のタイミングを知らせるデータストローブ信
号（ＤＴＳＴＢ信号）用の信号線である。信号線１０
３，１０４はそれぞれＢＵＳＹ信号用，ＡＣＫ信号用の
信号線である。
トコンピュータとの通信用インターフェイス部の構成図
である。図１に於て、１０１から１０４の各信号線は、
通信ケーブルに含まれるものであり、ホストコンピュー
タとのデータ通信用のものである。信号線１０１は記録
データを転送するための信号線であり、信号線１０２は
データ受信のタイミングを知らせるデータストローブ信
号（ＤＴＳＴＢ信号）用の信号線である。信号線１０
３，１０４はそれぞれＢＵＳＹ信号用，ＡＣＫ信号用の
信号線である。
【００１２】１０５はフリップフロップであり、ホスト
コンピュータより信号線１０１を介して転送される記録
データを保持する。１０６はタイマであり、ＤＴＳＴＢ
信号の周期を計測する。１０７はＢＵＳＹ信号発生回路
であり、ハンドシェーク用信号の一つであるＢＵＳＹ信
号を発生する。１０８はＡＣＫ信号発生回路であり、ハ
ンドシェーク用信号の一つであるＡＣＫ信号を発生す
る。１０９はＦｉＦｏメモリであり、フリップフロップ
１０５に保持された記録データを一時的に記憶する。１
１０はタイミング制御部であり、ＦｉＦｏへの書き込み
パルスを発生して、ＦｉＦｏの書き込みタイミングを制
御する。１１１はデータバスであり後述のＣＰＵのデー
タバスへ接続される。１１２はＦｉＦｏ書き込みパルス
信号用の信号線である。１１３はＦｉＦｏからの読み出
しを行うためのリード信号用の信号線、１１４はタイマ
の値を読み出すためのリード信号用の信号線、１１５は
ＢＵＳＹ信号をリセットするためのＢＵＳＹリセット信
号用の信号線、１１６はＡＣＫ信号をセットするＡＣＫ
セット信号用の信号線、１１７はＡＣＫ信号をリセット
するＡＣＫリセット信号用の信号線である。また、１１
８はタイマの駆動，タイミング制御回路の駆動を行なう
ためのクロック（ＣＬＫ）用の信号線である。
コンピュータより信号線１０１を介して転送される記録
データを保持する。１０６はタイマであり、ＤＴＳＴＢ
信号の周期を計測する。１０７はＢＵＳＹ信号発生回路
であり、ハンドシェーク用信号の一つであるＢＵＳＹ信
号を発生する。１０８はＡＣＫ信号発生回路であり、ハ
ンドシェーク用信号の一つであるＡＣＫ信号を発生す
る。１０９はＦｉＦｏメモリであり、フリップフロップ
１０５に保持された記録データを一時的に記憶する。１
１０はタイミング制御部であり、ＦｉＦｏへの書き込み
パルスを発生して、ＦｉＦｏの書き込みタイミングを制
御する。１１１はデータバスであり後述のＣＰＵのデー
タバスへ接続される。１１２はＦｉＦｏ書き込みパルス
信号用の信号線である。１１３はＦｉＦｏからの読み出
しを行うためのリード信号用の信号線、１１４はタイマ
の値を読み出すためのリード信号用の信号線、１１５は
ＢＵＳＹ信号をリセットするためのＢＵＳＹリセット信
号用の信号線、１１６はＡＣＫ信号をセットするＡＣＫ
セット信号用の信号線、１１７はＡＣＫ信号をリセット
するＡＣＫリセット信号用の信号線である。また、１１
８はタイマの駆動，タイミング制御回路の駆動を行なう
ためのクロック（ＣＬＫ）用の信号線である。
【００１３】図２は実施例１による記録装置のブロック
構成図である。同図において２０１はＣＰＵであり、本
記録装置全体を制御する。２０２はＩ／Ｏ制御部であ
り、各種制御信号を発生してインターフェイス部２０３
を制御する。２０３はインターフェイス部であり、上述
の図１に示される構成を備える。２０４はＲＡＭであ
り、ＣＰＵ２０１のワークエリア、受信データの格納等
に使用される。２０５はＲＯＭであり、ＣＰＵ２０１の
制御プログラム、フォント情報等が格納されている。２
０６は画像発生部であり、記録画像データを発生し、記
録部２０７へ出力する。２０７は記録部であり、記録媒
体への記録出力を行う。２０８はＣＰＵ２０１のアドレ
スバスであり、２０９はデータバスである。上述の図１
のデータバス１１１はこのデータバス２０９と接続され
る。２１０はクロックジェネレータであり、タイミング
制御回路１１０及びタイマ１０６を駆動するＣＬＫ信号
を発生する。
構成図である。同図において２０１はＣＰＵであり、本
記録装置全体を制御する。２０２はＩ／Ｏ制御部であ
り、各種制御信号を発生してインターフェイス部２０３
を制御する。２０３はインターフェイス部であり、上述
の図１に示される構成を備える。２０４はＲＡＭであ
り、ＣＰＵ２０１のワークエリア、受信データの格納等
に使用される。２０５はＲＯＭであり、ＣＰＵ２０１の
制御プログラム、フォント情報等が格納されている。２
０６は画像発生部であり、記録画像データを発生し、記
録部２０７へ出力する。２０７は記録部であり、記録媒
体への記録出力を行う。２０８はＣＰＵ２０１のアドレ
スバスであり、２０９はデータバスである。上述の図１
のデータバス１１１はこのデータバス２０９と接続され
る。２１０はクロックジェネレータであり、タイミング
制御回路１１０及びタイマ１０６を駆動するＣＬＫ信号
を発生する。
【００１４】ＣＰＵ２０１はＲＯＭ２０５上の制御プロ
グラムに従って各種の処理を実行する。更に、ＣＰＵ２
０１は、所定のアドレスに所定のデータをセットして読
み出し動作あるいは書き込み動作を行うことにより、Ｉ
／Ｏ制御部２０２を介して、各種制御信号をそれぞれの
信号線１１３〜１１７上に発生して、インターフェイス
部２０３をアクセスすることが可能となっている。
グラムに従って各種の処理を実行する。更に、ＣＰＵ２
０１は、所定のアドレスに所定のデータをセットして読
み出し動作あるいは書き込み動作を行うことにより、Ｉ
／Ｏ制御部２０２を介して、各種制御信号をそれぞれの
信号線１１３〜１１７上に発生して、インターフェイス
部２０３をアクセスすることが可能となっている。
【００１５】以上のような構成において本記録装置にお
けるデータインターフェイス部２０３の動作について説
明する。
けるデータインターフェイス部２０３の動作について説
明する。
【００１６】まず、ホストコンピュータはデータ用の信
号線１０１上に記録データをセットして、データストロ
ーブ用の信号線１０２にＤＴＳＴＢ信号を一定期間出力
する。このＤＴＳＴＢ信号の前縁で信号線１０１上の記
録データがフリップフロップ１０５に保持される。ま
た、タイミング制御部１１０は、前述のＤＴＳＴＢ信号
の前縁よりも若干おくれたタイミングでＦｉＦｏ１０９
に対して書き込みパルスを発生する。この書き込みパル
スは信号線１１２を介してＦｉＦｏ１０９へ入力され、
このときフリップフロップ１０５に保持された記録デー
タはＦｉＦｏ１０９に書き込まれる。
号線１０１上に記録データをセットして、データストロ
ーブ用の信号線１０２にＤＴＳＴＢ信号を一定期間出力
する。このＤＴＳＴＢ信号の前縁で信号線１０１上の記
録データがフリップフロップ１０５に保持される。ま
た、タイミング制御部１１０は、前述のＤＴＳＴＢ信号
の前縁よりも若干おくれたタイミングでＦｉＦｏ１０９
に対して書き込みパルスを発生する。この書き込みパル
スは信号線１１２を介してＦｉＦｏ１０９へ入力され、
このときフリップフロップ１０５に保持された記録デー
タはＦｉＦｏ１０９に書き込まれる。
【００１７】またＤＴＳＴＢ信号の前縁で、ＢＵＳＹ信
号がＢＵＳＹ発生回路１０７により、信号線１０３を介
してホストコンピュータに出力される。さらに、このＤ
ＴＳＴＢ信号の前縁でタイマ１０６が起動し、今回のＤ
ＴＳＴＢ信号と次回のＤＴＳＴＢ信号との時間間隔を計
測する。
号がＢＵＳＹ発生回路１０７により、信号線１０３を介
してホストコンピュータに出力される。さらに、このＤ
ＴＳＴＢ信号の前縁でタイマ１０６が起動し、今回のＤ
ＴＳＴＢ信号と次回のＤＴＳＴＢ信号との時間間隔を計
測する。
【００１８】ＣＰＵ２０１は、後述のタイミングでＡＣ
Ｋセット信号を信号線１１６上に出力し、これによりＡ
ＣＫ信号発生回路１０８はＡＣＫ信号を出力する。その
後、後述のタイミングでＢＵＳＹリセット信号を信号線
１１５上に出力し、これによりＢＵＳＹ信号発生回路１
０７はＢＵＳＹ信号をリセットする。更に、後述のタイ
ミングでＡＣＫリセット信号を信号線１１７上に出力
し、ＡＣＫ信号発生回路１０８によりＡＣＫ信号をリセ
ットする。また、ＣＰＵ２０１はＦｉＦｏリード信号を
発生することにより、ＦｉＦｏ１０９内に記憶されたデ
ータを順次読み出すことができる。更に、ＣＰＵ２０１
は、タイマリード信号を発生することにより、タイマ１
０６の値を読み出すことができる。
Ｋセット信号を信号線１１６上に出力し、これによりＡ
ＣＫ信号発生回路１０８はＡＣＫ信号を出力する。その
後、後述のタイミングでＢＵＳＹリセット信号を信号線
１１５上に出力し、これによりＢＵＳＹ信号発生回路１
０７はＢＵＳＹ信号をリセットする。更に、後述のタイ
ミングでＡＣＫリセット信号を信号線１１７上に出力
し、ＡＣＫ信号発生回路１０８によりＡＣＫ信号をリセ
ットする。また、ＣＰＵ２０１はＦｉＦｏリード信号を
発生することにより、ＦｉＦｏ１０９内に記憶されたデ
ータを順次読み出すことができる。更に、ＣＰＵ２０１
は、タイマリード信号を発生することにより、タイマ１
０６の値を読み出すことができる。
【００１９】次に、ハンドシェーク用の信号線がホスト
コンピュータのデータ通信速度に適応する動作について
以下に説明する。
コンピュータのデータ通信速度に適応する動作について
以下に説明する。
【００２０】図３はＤＴＳＴＢ信号の周期から最適なＢ
ＵＳＹ信号，ＡＣＫ信号のタイミングが設定されていく
様子を説明する図である。図３の（１）に示されるタイ
ミングチャートは第１回目のデータ通信のタイミングを
表しており、初期値Ｂ1 によるＢＵＳＹ信号，ＡＣＫ信
号のタイミングを表す図である。ホストコンピュータよ
りデータの送信が開始されるとまず、この初期値Ｂ1 に
よりＢＵＳＹ信号，ＡＣＫ信号を制御する。（１）に於
ては、ＢＵＳＹ信号のパルス幅Ｂ1 は十分長く設定され
ており、ＣＰＵ２０１はＤＴＳＴＢ信号が来てから時間
Ｂ1 後にＢＵＳＹ信号をリセットし、次のＤＴＳＴＢ信
号を待つ。次のＤＴＳＴＢ信号が認識されたら、タイマ
１０６の値を読み出すことにより、ＤＴＳＴＢ信号の周
期Ｐ1 を得る。
ＵＳＹ信号，ＡＣＫ信号のタイミングが設定されていく
様子を説明する図である。図３の（１）に示されるタイ
ミングチャートは第１回目のデータ通信のタイミングを
表しており、初期値Ｂ1 によるＢＵＳＹ信号，ＡＣＫ信
号のタイミングを表す図である。ホストコンピュータよ
りデータの送信が開始されるとまず、この初期値Ｂ1 に
よりＢＵＳＹ信号，ＡＣＫ信号を制御する。（１）に於
ては、ＢＵＳＹ信号のパルス幅Ｂ1 は十分長く設定され
ており、ＣＰＵ２０１はＤＴＳＴＢ信号が来てから時間
Ｂ1 後にＢＵＳＹ信号をリセットし、次のＤＴＳＴＢ信
号を待つ。次のＤＴＳＴＢ信号が認識されたら、タイマ
１０６の値を読み出すことにより、ＤＴＳＴＢ信号の周
期Ｐ1 を得る。
【００２１】図３の（２）に於ては、（１）と同様に期
間Ｂ2 経過後にＢＵＳＹ信号をリセットし、ＤＴＳＴＢ
信号の周期Ｐ2 を得る。このときＢ2 はＢ1 より微少時
間だけ短く設定されており、このためＰ2 はＰ1 より微
少時間短くなる。
間Ｂ2 経過後にＢＵＳＹ信号をリセットし、ＤＴＳＴＢ
信号の周期Ｐ2 を得る。このときＢ2 はＢ1 より微少時
間だけ短く設定されており、このためＰ2 はＰ1 より微
少時間短くなる。
【００２２】以上のようにしてＢＵＳＹ信号のパルス幅
を次第に小さくしていき、例えば、ｍ回目のデータスト
ローブ周期Ｐm とｍ＋１回目のデータストローブ周期Ｐ
m+1とが等しくなったとすると、このときのＢＵＳＹ信
号のパルス幅Ｂm が最適なＢＵＳＹパルス幅である。こ
の様子を図３の（ｍ），（ｍ＋１）に示す。従ってｍ＋
１回目以後は、ＢＵＳＹ信号のパルス幅をＢm に設定し
て通信を行う。
を次第に小さくしていき、例えば、ｍ回目のデータスト
ローブ周期Ｐm とｍ＋１回目のデータストローブ周期Ｐ
m+1とが等しくなったとすると、このときのＢＵＳＹ信
号のパルス幅Ｂm が最適なＢＵＳＹパルス幅である。こ
の様子を図３の（ｍ），（ｍ＋１）に示す。従ってｍ＋
１回目以後は、ＢＵＳＹ信号のパルス幅をＢm に設定し
て通信を行う。
【００２３】以上説明してきたＢＵＳＹ信号の最適なパ
ルス幅を決定するための処理手順について、図４のフロ
ーチャートを用いて更に説明する。図４は最適なＢＵＳ
Ｙ信号のパルス幅を決定する際のＣＰＵ２０１による処
理手順を表すフローチャートである。
ルス幅を決定するための処理手順について、図４のフロ
ーチャートを用いて更に説明する。図４は最適なＢＵＳ
Ｙ信号のパルス幅を決定する際のＣＰＵ２０１による処
理手順を表すフローチャートである。
【００２４】ステップＳ１においてｎを１にセットし、
ステップＳ２においてデータストローブ周期Ｐn-1 即ち
Ｐ0 を無限大とする。ステップＳ３でＤＴＳＴＢ信号を
認識するまでループし、ステップＳ４でＢn 時間経過
後、ＢＵＳＹ信号をリセットする。ステップＳ５で次の
ＤＴＳＴＢ信号を待ち、ＤＴＳＴＢ信号が確認されたら
ステップＳ６でタイマの値を読み出しこれをＰn とす
る。このＰn がｎ回目の通信におけるＤＴＳＴＢ信号の
周期である。次にステップＳ７において、今回の通信に
おけるＤＴＳＴＢ信号の間隔Ｐn と、前回のＤＴＳＴＢ
信号の間隔Ｐn-1 とを比較し、Ｐn ＜Ｐn-1 だったらス
テップＳ９へ進み、そうでなければステップＳ８へ進
む。ステップＳ９ではｎ＝ｎ＋１とし、ステップＳ１０
へ進む。そして、ステップＳ１０にてＢn-1 より微少時
間Ｔだけ小さい値をＢn にセットした後、ステップＳ３
に戻り、上述の処理を繰り返す。ステップＳ７において
Ｐn ＜Ｐ n-1 でなければステップＳ８へ進み、ＢＵＳＹ
信号のパルス幅をＢn-1 に決定する。そして、これ以後
はパルス幅Ｂn-1 のＢＵＳＹ信号でハンドシェークの処
理を行う。
ステップＳ２においてデータストローブ周期Ｐn-1 即ち
Ｐ0 を無限大とする。ステップＳ３でＤＴＳＴＢ信号を
認識するまでループし、ステップＳ４でＢn 時間経過
後、ＢＵＳＹ信号をリセットする。ステップＳ５で次の
ＤＴＳＴＢ信号を待ち、ＤＴＳＴＢ信号が確認されたら
ステップＳ６でタイマの値を読み出しこれをＰn とす
る。このＰn がｎ回目の通信におけるＤＴＳＴＢ信号の
周期である。次にステップＳ７において、今回の通信に
おけるＤＴＳＴＢ信号の間隔Ｐn と、前回のＤＴＳＴＢ
信号の間隔Ｐn-1 とを比較し、Ｐn ＜Ｐn-1 だったらス
テップＳ９へ進み、そうでなければステップＳ８へ進
む。ステップＳ９ではｎ＝ｎ＋１とし、ステップＳ１０
へ進む。そして、ステップＳ１０にてＢn-1 より微少時
間Ｔだけ小さい値をＢn にセットした後、ステップＳ３
に戻り、上述の処理を繰り返す。ステップＳ７において
Ｐn ＜Ｐ n-1 でなければステップＳ８へ進み、ＢＵＳＹ
信号のパルス幅をＢn-1 に決定する。そして、これ以後
はパルス幅Ｂn-1 のＢＵＳＹ信号でハンドシェークの処
理を行う。
【００２５】尚、ステップＳ３，ステップＳ５における
ＤＴＳＴＢ信号の認識方法については、ＤＴＳＴＢ信号
を割り込み手段により検出してもよいし、センス信号と
してＤＴＳＴＢ信号を扱ってもよい。
ＤＴＳＴＢ信号の認識方法については、ＤＴＳＴＢ信号
を割り込み手段により検出してもよいし、センス信号と
してＤＴＳＴＢ信号を扱ってもよい。
【００２６】また、説明を簡素化するために省略した
が、ある程度のＤＴＳＴＢ信号周期の誤差を考慮した方
法をとることは望ましいことである。例えば、同一のｎ
に対して複数回テストを行い、平均をとる方法などはこ
れに対して有効である。
が、ある程度のＤＴＳＴＢ信号周期の誤差を考慮した方
法をとることは望ましいことである。例えば、同一のｎ
に対して複数回テストを行い、平均をとる方法などはこ
れに対して有効である。
【００２７】以上説明してきた様に、ＤＴＳＴＢ信号の
周期を検出する手段を設け、ＢＵＳＹ信号のパルス幅を
変化させることにより、接続された電子機器のデータ転
送速度に適応し、最適なＢＵＳＹ信号，ＡＣＫ信号周期
を自動的に設定することができる。
周期を検出する手段を設け、ＢＵＳＹ信号のパルス幅を
変化させることにより、接続された電子機器のデータ転
送速度に適応し、最適なＢＵＳＹ信号，ＡＣＫ信号周期
を自動的に設定することができる。
【００２８】［実施例２］実施例２では、ＣＰＵ２０１
（ソフトウエア）の介在無しで通信制御のタイミングの
最適化を行う通信インターフェイスについて説明する。
（ソフトウエア）の介在無しで通信制御のタイミングの
最適化を行う通信インターフェイスについて説明する。
【００２９】図５は、実施例２による記録装置のインタ
ーフェイス部を表わし、５０１はＢＵＳＹ／ＡＣＫ信号
発生回路であり、ＢＵＳＹ信号，ＡＣＫ信号を発生す
る。５０２はカウンタであり、ＢＵＳＹ信号及びＡＣＫ
信号のタイミングを発生する。５０３は減算器であり、
タイマ１０６からの出力値から定数Ｔを差し引くもので
ある。他は第１の実施例と同様であり、ここではその説
明は省略する。
ーフェイス部を表わし、５０１はＢＵＳＹ／ＡＣＫ信号
発生回路であり、ＢＵＳＹ信号，ＡＣＫ信号を発生す
る。５０２はカウンタであり、ＢＵＳＹ信号及びＡＣＫ
信号のタイミングを発生する。５０３は減算器であり、
タイマ１０６からの出力値から定数Ｔを差し引くもので
ある。他は第１の実施例と同様であり、ここではその説
明は省略する。
【００３０】本実施例２においては、ＢＵＳＹ信号のパ
ルス幅制御はハードウェアのみによって行う。実施例１
と同様にしてタイマ１０６によりＤＴＳＴＢ信号の周期
Ｐnが計測される。そして、タイマ１０６から出力され
るＤＴＳＴＢ信号の周期Ｐnの値は、減算器５０３で所
定値Ｔが差し引かれた後、カウンタ５０２に入力され
る。カウンタ５０２ではＣＬＫをカウントし、減算器５
０３から出力された値によりＢＵＳＹ信号，ＡＣＫ信号
を制御する。
ルス幅制御はハードウェアのみによって行う。実施例１
と同様にしてタイマ１０６によりＤＴＳＴＢ信号の周期
Ｐnが計測される。そして、タイマ１０６から出力され
るＤＴＳＴＢ信号の周期Ｐnの値は、減算器５０３で所
定値Ｔが差し引かれた後、カウンタ５０２に入力され
る。カウンタ５０２ではＣＬＫをカウントし、減算器５
０３から出力された値によりＢＵＳＹ信号，ＡＣＫ信号
を制御する。
【００３１】定数Ｔは、ｎ回目のＤＴＳＴＢ信号の周期
Ｐn に対してｎ＋１回目のＤＴＳＴＢ信号の周期Ｐn+1
が減少する様な値が選択される。従って、Ｐn に対して
Ｐn+ 1 は減少し、これによりＢＵＳＹ信号のパルス幅Ｂ
n+1 も減少する。以上の操作を繰り返すうちにＰn が変
化しなくなる。つまり、このときＰn がＢn に影響され
なくなったことを表し、Ｂn の減少もこのとき停止す
る。この様子を図６のタイミングチャートに示す。図６
の（ａ）においてｎ−１回目のＤＴＳＴＢ信号の周期Ｐ
n-1 が得られる。次に図６の（ｂ）で、Ｐn-1 −Ｔのカ
ウント値を基にしてＡＣＫ信号，ＢＵＳＹ信号を制御す
る。このときのＤＴＳＴＢ信号の周期をＰ n とする。次
に図６の（ｃ）において、Ｐn −Ｔのカウント値を基に
してＡＣＫ信号，ＢＵＳＹ信号を制御する。そして、こ
のときのＤＴＳＴＢ信号の周期Ｐn+ 1 が前述の（ｂ）の
Ｐn と等しくなると、以後図６の（ｃ）のタイミングチ
ャートにより通信が実行される。
Ｐn に対してｎ＋１回目のＤＴＳＴＢ信号の周期Ｐn+1
が減少する様な値が選択される。従って、Ｐn に対して
Ｐn+ 1 は減少し、これによりＢＵＳＹ信号のパルス幅Ｂ
n+1 も減少する。以上の操作を繰り返すうちにＰn が変
化しなくなる。つまり、このときＰn がＢn に影響され
なくなったことを表し、Ｂn の減少もこのとき停止す
る。この様子を図６のタイミングチャートに示す。図６
の（ａ）においてｎ−１回目のＤＴＳＴＢ信号の周期Ｐ
n-1 が得られる。次に図６の（ｂ）で、Ｐn-1 −Ｔのカ
ウント値を基にしてＡＣＫ信号，ＢＵＳＹ信号を制御す
る。このときのＤＴＳＴＢ信号の周期をＰ n とする。次
に図６の（ｃ）において、Ｐn −Ｔのカウント値を基に
してＡＣＫ信号，ＢＵＳＹ信号を制御する。そして、こ
のときのＤＴＳＴＢ信号の周期Ｐn+ 1 が前述の（ｂ）の
Ｐn と等しくなると、以後図６の（ｃ）のタイミングチ
ャートにより通信が実行される。
【００３２】上述の減算器５０３において使用される数
値Ｔは、ＢＵＳＹ信号のリセットから次のＤＴＳＴＢ信
号のセットまでの時間よりも大きい値である必要があ
る。即ち、ＢＵＳＹ信号のリセットから次のＤＴＳＴＢ
信号のセットまでの時間をｔとすると、減算器の定数Ｔ
は、Ｔ＝ｔ＋αとなる。そして、次のデータ通信では、
最大このα分だけＤＴＳＴＢ信号の間隔が狭くなる。
値Ｔは、ＢＵＳＹ信号のリセットから次のＤＴＳＴＢ信
号のセットまでの時間よりも大きい値である必要があ
る。即ち、ＢＵＳＹ信号のリセットから次のＤＴＳＴＢ
信号のセットまでの時間をｔとすると、減算器の定数Ｔ
は、Ｔ＝ｔ＋αとなる。そして、次のデータ通信では、
最大このα分だけＤＴＳＴＢ信号の間隔が狭くなる。
【００３３】以上説明してきたように、上述の各実施例
によれば、ＢＵＳＹ信号のパルス幅が自動的に最適な値
に収束し、最高の転送レートが得られる様になる。
によれば、ＢＵＳＹ信号のパルス幅が自動的に最適な値
に収束し、最高の転送レートが得られる様になる。
【００３４】尚、上述の実施例１においてはソフトウエ
アによりＢＵＳＹ信号，ＡＣＫ信号のタイミングを設定
しているが、ハードウエアにより実施例１に示される処
理手順を実行するように構成することも可能である。ま
た、実施例２においてはハードウエアのみによりＢＵＳ
Ｙ信号，ＡＣＫ信号のタイミングを設定しているが、ソ
フトウエアにより実施例２の処理手順を実行するように
構成することも可能である。
アによりＢＵＳＹ信号，ＡＣＫ信号のタイミングを設定
しているが、ハードウエアにより実施例１に示される処
理手順を実行するように構成することも可能である。ま
た、実施例２においてはハードウエアのみによりＢＵＳ
Ｙ信号，ＡＣＫ信号のタイミングを設定しているが、ソ
フトウエアにより実施例２の処理手順を実行するように
構成することも可能である。
【００３５】［実施例３］実施例３においては、上述の
実施例１，２のような自動的な通信制御のタイミング設
定は行わず、あらかじめ所望のタイミング設定を行うこ
とにより種々のデータ通信速度を実現する記録装置につ
いて説明する。
実施例１，２のような自動的な通信制御のタイミング設
定は行わず、あらかじめ所望のタイミング設定を行うこ
とにより種々のデータ通信速度を実現する記録装置につ
いて説明する。
【００３６】実施例３における記録装置は、ホストコン
ピュータを通信ケーブルを介して接続し、ホストコンピ
ュータからの記録データを受信して記録媒体への記録を
行うものである。そして、本実施例においては、通信用
インターフェイスとしてセントロニクスインターフェイ
スを例に挙げて説明する。
ピュータを通信ケーブルを介して接続し、ホストコンピ
ュータからの記録データを受信して記録媒体への記録を
行うものである。そして、本実施例においては、通信用
インターフェイスとしてセントロニクスインターフェイ
スを例に挙げて説明する。
【００３７】実施例３によるインターフェイス部の構成
について図７により説明する。
について図７により説明する。
【００３８】図７は実施例３による記録装置のインター
フェイス部の構成を表すブロック図である。７０１から
７０４の各信号線は、上記通信ケーブルに含まれるもの
であり、ホストコンピュータとの通信用の信号線であ
る。信号線７０１は記録データの伝送をするための信号
線である。信号線７０２はデータ受信のタイミングを知
らせるデータストローブ信号（ＤＴＳＴＢ信号）用の信
号線である。７０３、７０４はそれぞれハンドシェーク
用の信号であるＢＵＳＹ信号、ＡＣＫ信号用の信号線で
ある。
フェイス部の構成を表すブロック図である。７０１から
７０４の各信号線は、上記通信ケーブルに含まれるもの
であり、ホストコンピュータとの通信用の信号線であ
る。信号線７０１は記録データの伝送をするための信号
線である。信号線７０２はデータ受信のタイミングを知
らせるデータストローブ信号（ＤＴＳＴＢ信号）用の信
号線である。７０３、７０４はそれぞれハンドシェーク
用の信号であるＢＵＳＹ信号、ＡＣＫ信号用の信号線で
ある。
【００３９】７０５はデマルチプレクサであり、ＤＴＳ
ＴＢ信号を受けて各フリップフロップ（７０６〜７０
９）に対してラッチ信号を発生する。また、信号線７１
３，７１４を介して、ダイレクトメモリアクセス（ＤＭ
Ａ）転送を制御するための信号ＤＭＡＡＣＫ信号の入力
及びＤＭＡＲＥＱ信号の出力を制御し、各フリップフロ
ップ７０６〜７０９のＤＭＡ転送制御を実行する。７０
６〜７０９は第１〜第４フリップフロップであり、デマ
ルチプレクサ７０５からのラッチ信号により、受信デー
タを保持する。第１〜第４フリップフロップ７０６〜７
０９に保持された受信データはデータバス７１２を介し
て後述のＲＡＭ２０５にＤＭＡ転送される。
ＴＢ信号を受けて各フリップフロップ（７０６〜７０
９）に対してラッチ信号を発生する。また、信号線７１
３，７１４を介して、ダイレクトメモリアクセス（ＤＭ
Ａ）転送を制御するための信号ＤＭＡＡＣＫ信号の入力
及びＤＭＡＲＥＱ信号の出力を制御し、各フリップフロ
ップ７０６〜７０９のＤＭＡ転送制御を実行する。７０
６〜７０９は第１〜第４フリップフロップであり、デマ
ルチプレクサ７０５からのラッチ信号により、受信デー
タを保持する。第１〜第４フリップフロップ７０６〜７
０９に保持された受信データはデータバス７１２を介し
て後述のＲＡＭ２０５にＤＭＡ転送される。
【００４０】７１０はカウンタスタータであり、ＤＴＳ
ＴＢ信号を受けてカウンタ７１１を起動する。７１１は
カウンタであり、信号線７１５を介して供給されるクロ
ック（ＣＬＫ）信号をカウントする。７３１はＢＵＳＹ
カウントラッチであり、ＢＵＳＹカウントの設定値を保
持する。７３２はＡＣＫセットカウントラッチであり、
ＡＣＫセットカウントの設定値を保持する。７３３はＡ
ＣＫリセットカウントラッチであり、ＡＣＫリセットカ
ウントの設定値を保持する。
ＴＢ信号を受けてカウンタ７１１を起動する。７１１は
カウンタであり、信号線７１５を介して供給されるクロ
ック（ＣＬＫ）信号をカウントする。７３１はＢＵＳＹ
カウントラッチであり、ＢＵＳＹカウントの設定値を保
持する。７３２はＡＣＫセットカウントラッチであり、
ＡＣＫセットカウントの設定値を保持する。７３３はＡ
ＣＫリセットカウントラッチであり、ＡＣＫリセットカ
ウントの設定値を保持する。
【００４１】７２８はＢＵＳＹコンパレータであり、Ｂ
ＵＳＹカウントラッチに保持されている値と、信号線７
１８を介して入力されるカウンタ７１１のカウント値と
を比較し、それぞれの値が一致すると信号線７２４を介
してコントロール部７２３へ一致信号を出力する。７２
９はＡＣＫセットコンパレータであり、ＡＣＫセットカ
ウントラッチに保持されている値と、信号線７１８を介
して入力されるカウンタ７１１のカウント値とを比較
し、それぞれの値が一致すると信号線７２５を介してコ
ントロール部７２３へ一致信号を出力する。７３０はＡ
ＣＫリセットコンパレータであり、ＡＣＫリセットカウ
ントラッチに保持されている値と、信号線７１８を介し
て入力されるカウンタ７１１のカウント値とを比較し、
それぞれの値が一致すると信号線７２６を介してコント
ロール部７２３へ一致信号を出力する。
ＵＳＹカウントラッチに保持されている値と、信号線７
１８を介して入力されるカウンタ７１１のカウント値と
を比較し、それぞれの値が一致すると信号線７２４を介
してコントロール部７２３へ一致信号を出力する。７２
９はＡＣＫセットコンパレータであり、ＡＣＫセットカ
ウントラッチに保持されている値と、信号線７１８を介
して入力されるカウンタ７１１のカウント値とを比較
し、それぞれの値が一致すると信号線７２５を介してコ
ントロール部７２３へ一致信号を出力する。７３０はＡ
ＣＫリセットコンパレータであり、ＡＣＫリセットカウ
ントラッチに保持されている値と、信号線７１８を介し
て入力されるカウンタ７１１のカウント値とを比較し、
それぞれの値が一致すると信号線７２６を介してコント
ロール部７２３へ一致信号を出力する。
【００４２】７２３はコントロール部であり、ＤＭＡ制
御信号，信号線７２４から７２６の各種一致信号等によ
り、ＢＵＳＹ信号、ＡＣＫ信号のタイミングを制御す
る。７３７はＢＵＳＹ信号発生回路であり、ＤＴＳＴＢ
信号及び信号線７２０を介して入力されるコントロール
部７２３からのＢＵＳＹ信号リセットパルスによりＢＵ
ＳＹ信号をセット／リセットする。７３８はＡＣＫ信号
発生回路であり、コントロール部７２３から信号線７２
１を介して入力されるＡＣＫセットパルス信号と、コン
トロール部７２３から信号線７２２を介して入力される
ＡＣＫリセットパルス信号とによりＡＣＫ信号をセット
／リセットする。
御信号，信号線７２４から７２６の各種一致信号等によ
り、ＢＵＳＹ信号、ＡＣＫ信号のタイミングを制御す
る。７３７はＢＵＳＹ信号発生回路であり、ＤＴＳＴＢ
信号及び信号線７２０を介して入力されるコントロール
部７２３からのＢＵＳＹ信号リセットパルスによりＢＵ
ＳＹ信号をセット／リセットする。７３８はＡＣＫ信号
発生回路であり、コントロール部７２３から信号線７２
１を介して入力されるＡＣＫセットパルス信号と、コン
トロール部７２３から信号線７２２を介して入力される
ＡＣＫリセットパルス信号とによりＡＣＫ信号をセット
／リセットする。
【００４３】更に、ＣＰＵによりデータ受信のシーケン
スを停止するために、コントロール部７２３へ一時停止
要求信号を入力するための信号線７２７及び、ＢＵＳＹ
信号発生回路７３７へＢＵＳＹセット信号を入力するた
めの信号線７１７を備えている。
スを停止するために、コントロール部７２３へ一時停止
要求信号を入力するための信号線７２７及び、ＢＵＳＹ
信号発生回路７３７へＢＵＳＹセット信号を入力するた
めの信号線７１７を備えている。
【００４４】図８は、実施例３による記録装置の構成図
である。同図において、８０１はＣＰＵであり、記録装
置全体を制御する。８０２はＩ／Ｏ制御部であり、ＣＰ
Ｕ８０１によりインターフェイス部８０３を制御する際
に使用する各種の信号を発生する。８０３はインターフ
ェイス部であり、図７に示されるような構成を備える。
８０４はＤＭＡコントロール部であり、受信したデータ
のＲＡＭ上へのＤＭＡ転送を制御する。８０５はＲＡＭ
であり、ＣＰＵ８０１のワークエリアとして、また、受
信データの格納等さまざまな用途に用いられる。８０６
はＲＯＭであり、ＣＰＵ８０１の制御プログラムやフォ
ント情報等を格納している。８０７は画像発生部であ
り、受信した記録データよりＣＰＵ８０１の制御のもと
で画像データを発生する。８０８は記録部であり、画像
発生部８０７にて発生された画像を記録媒体上に記録出
力する。
である。同図において、８０１はＣＰＵであり、記録装
置全体を制御する。８０２はＩ／Ｏ制御部であり、ＣＰ
Ｕ８０１によりインターフェイス部８０３を制御する際
に使用する各種の信号を発生する。８０３はインターフ
ェイス部であり、図７に示されるような構成を備える。
８０４はＤＭＡコントロール部であり、受信したデータ
のＲＡＭ上へのＤＭＡ転送を制御する。８０５はＲＡＭ
であり、ＣＰＵ８０１のワークエリアとして、また、受
信データの格納等さまざまな用途に用いられる。８０６
はＲＯＭであり、ＣＰＵ８０１の制御プログラムやフォ
ント情報等を格納している。８０７は画像発生部であ
り、受信した記録データよりＣＰＵ８０１の制御のもと
で画像データを発生する。８０８は記録部であり、画像
発生部８０７にて発生された画像を記録媒体上に記録出
力する。
【００４５】８０９はＣＰＵ８０１のアドレスバスであ
る。信号線８１０は、ＨＯＬＤ信号用の信号線であり
る。ＨＯＬＤ信号はＤＭＡコントロール部８０４からＣ
ＰＵ８０１に対して出力されるバス要求を意味する信号
である。信号線８１１は、ＨＡＣＫ信号用の信号線であ
り、ＨＡＣＫ信号はＣＰＵ８０１からＤＭＡコントロー
ル部８０４に対して出力されるバス使用許可信号であ
る。８１２はクロックジェネレータであり、信号線７１
５を介してインターフェイス部８０３へカウンタ用のク
ロック（ＣＬＫ）信号を供給する。
る。信号線８１０は、ＨＯＬＤ信号用の信号線であり
る。ＨＯＬＤ信号はＤＭＡコントロール部８０４からＣ
ＰＵ８０１に対して出力されるバス要求を意味する信号
である。信号線８１１は、ＨＡＣＫ信号用の信号線であ
り、ＨＡＣＫ信号はＣＰＵ８０１からＤＭＡコントロー
ル部８０４に対して出力されるバス使用許可信号であ
る。８１２はクロックジェネレータであり、信号線７１
５を介してインターフェイス部８０３へカウンタ用のク
ロック（ＣＬＫ）信号を供給する。
【００４６】本記録装置においてはインターフェイス部
８０３により受信された記録データをＤＭＡコントロー
ラ８０４の制御によりＲＡＭ８０５へＤＭＡ転送する。
ＣＰＵ８０１はＲＯＭ８０６上の制御プログラムによ
り、ＲＡＭ８０５に転送された記録データを画像発生部
８０７に送る。画像発生部８０７により発生された画像
は記録部８０８へ送られ、記録される。
８０３により受信された記録データをＤＭＡコントロー
ラ８０４の制御によりＲＡＭ８０５へＤＭＡ転送する。
ＣＰＵ８０１はＲＯＭ８０６上の制御プログラムによ
り、ＲＡＭ８０５に転送された記録データを画像発生部
８０７に送る。画像発生部８０７により発生された画像
は記録部８０８へ送られ、記録される。
【００４７】Ｉ／Ｏ制御部８０２はＣＰＵ８０１のアド
レスバス８０９、データバス７１２に接続される。ＣＰ
Ｕ８０１はＲＯＭ８０６に格納されている制御プログラ
ムにより、特定のアドレスに特定のデータをセットする
ことによりインターフェイス部８０３に対してアクセス
することが可能である。
レスバス８０９、データバス７１２に接続される。ＣＰ
Ｕ８０１はＲＯＭ８０６に格納されている制御プログラ
ムにより、特定のアドレスに特定のデータをセットする
ことによりインターフェイス部８０３に対してアクセス
することが可能である。
【００４８】以上の構成において、本記録装置における
インターフェイス部８０３の動作について説明する。
インターフェイス部８０３の動作について説明する。
【００４９】まず、ＢＵＳＹ信号，ＡＣＫ信号のタイミ
ングを決定するために、ＢＵＳＹカウントラッチ７３
１，ＡＣＫセットカウントラッチ７３２，ＡＣＫリセッ
トカウントラッチ７３３の各々に所定の設定値がＣＰＵ
８０１によりセットされる。この設定値は、所定の操作
手段と操作手順とにより使用者が指定するものである。
ングを決定するために、ＢＵＳＹカウントラッチ７３
１，ＡＣＫセットカウントラッチ７３２，ＡＣＫリセッ
トカウントラッチ７３３の各々に所定の設定値がＣＰＵ
８０１によりセットされる。この設定値は、所定の操作
手段と操作手順とにより使用者が指定するものである。
【００５０】次に外部ホストコンピュータからのデータ
の送信を開始すると、外部ホストコンピュータはデータ
線７０１に８ビットのデータをセットして、ＤＳＴＢ信
号を一定期間出力する。ＤＴＳＴＢ信号が出力される
と、デマルチプレクサ７０５が第１フリップフロップ７
０６にパルスを送り、データ線７０１上のデータが第１
フリップフロップ７０６に保持される。このとき、カウ
ンタスタータ７１０はカウンタ７１１を起動するので、
カウンタ７１１はＣＬＫ信号によりカウントを開始す
る。また、ＢＵＳＹ信号発生回路７３７はＢＵＳＹ信号
を発生し、本記録装置がＢＵＳＹ状態であることをホス
トコンピュータに知らせる。
の送信を開始すると、外部ホストコンピュータはデータ
線７０１に８ビットのデータをセットして、ＤＳＴＢ信
号を一定期間出力する。ＤＴＳＴＢ信号が出力される
と、デマルチプレクサ７０５が第１フリップフロップ７
０６にパルスを送り、データ線７０１上のデータが第１
フリップフロップ７０６に保持される。このとき、カウ
ンタスタータ７１０はカウンタ７１１を起動するので、
カウンタ７１１はＣＬＫ信号によりカウントを開始す
る。また、ＢＵＳＹ信号発生回路７３７はＢＵＳＹ信号
を発生し、本記録装置がＢＵＳＹ状態であることをホス
トコンピュータに知らせる。
【００５１】カウンタ７１１によるＣＬＫ信号のカウン
ト値は、ＢＵＳＹコンパレータ７２８，ＡＣＫセットコ
ンパレータ７２９，ＡＣＫリセットコンパレータ７３０
に出力される。ＢＵＳＹコンパレータ７２８はＢＵＳＹ
カウントラッチ７３１に設定されている設定値と、カウ
ンタ７１１からのカウント値とを比較し、カウント値と
設定値とが等しいときＢＵＳＹカウント一致信号をコン
トロール部７２３へ出力する。同様にして、ＡＣＫセッ
トコンパレータ７２９はＡＣＫセットラッチ７３２の設
定値とカウンタ７１１のカウント値とを比較し、これら
が一致しているときはＡＣＫセットカウント一致信号を
コントロール部７２３へ出力する。同様にして、ＡＣＫ
リセットコンパレータ７３０はＡＣＫリセットラッチ７
３３の設定値とカウンタ７１１のカウント値とを比較
し、これらが一致しているときはＡＣＫリセットカウン
ト一致信号をコントロール部７２３へ出力する。
ト値は、ＢＵＳＹコンパレータ７２８，ＡＣＫセットコ
ンパレータ７２９，ＡＣＫリセットコンパレータ７３０
に出力される。ＢＵＳＹコンパレータ７２８はＢＵＳＹ
カウントラッチ７３１に設定されている設定値と、カウ
ンタ７１１からのカウント値とを比較し、カウント値と
設定値とが等しいときＢＵＳＹカウント一致信号をコン
トロール部７２３へ出力する。同様にして、ＡＣＫセッ
トコンパレータ７２９はＡＣＫセットラッチ７３２の設
定値とカウンタ７１１のカウント値とを比較し、これら
が一致しているときはＡＣＫセットカウント一致信号を
コントロール部７２３へ出力する。同様にして、ＡＣＫ
リセットコンパレータ７３０はＡＣＫリセットラッチ７
３３の設定値とカウンタ７１１のカウント値とを比較
し、これらが一致しているときはＡＣＫリセットカウン
ト一致信号をコントロール部７２３へ出力する。
【００５２】コントロール部７２３においては、受信シ
ーケンスを一時停止する要因がないとき上述の各々の一
致信号をＢＵＳＹリセットパルス，ＡＣＫセットパル
ス，ＡＣＫリセットパルスとして、ＢＵＳＹ信号発生回
路７３７，ＡＣＫ信号発生回路７３８へ出力する。ＢＵ
ＳＹ信号発生回路では、ＤＴＳＴＢ信号によりＢＵＳＹ
信号をセットし、ＢＵＳＹリセットパルスによりＢＵＳ
Ｙ信号をリセットする。また、ＡＣＫ信号発生回路で
は、ＡＣＫセット信号によりＡＣＫ信号をセットし、Ａ
ＣＫリセット信号によりＡＣＫ信号をリセットする。ま
た、上述の各一致信号のうち最終の一致信号が発生する
と、コントロール部７２３はシーケンスクリアパルスを
発生し、カウンタスタータ７１０とカウンタ７１１をリ
セットし初期状態に戻る。
ーケンスを一時停止する要因がないとき上述の各々の一
致信号をＢＵＳＹリセットパルス，ＡＣＫセットパル
ス，ＡＣＫリセットパルスとして、ＢＵＳＹ信号発生回
路７３７，ＡＣＫ信号発生回路７３８へ出力する。ＢＵ
ＳＹ信号発生回路では、ＤＴＳＴＢ信号によりＢＵＳＹ
信号をセットし、ＢＵＳＹリセットパルスによりＢＵＳ
Ｙ信号をリセットする。また、ＡＣＫ信号発生回路で
は、ＡＣＫセット信号によりＡＣＫ信号をセットし、Ａ
ＣＫリセット信号によりＡＣＫ信号をリセットする。ま
た、上述の各一致信号のうち最終の一致信号が発生する
と、コントロール部７２３はシーケンスクリアパルスを
発生し、カウンタスタータ７１０とカウンタ７１１をリ
セットし初期状態に戻る。
【００５３】また、受信シーケンスの停止要因があると
きは、カウンタ７１１に対してコントロール部７２３よ
りＳＴＯＰ信号が出力され、カウンタ７１１がカウント
を停止することにより受信シーケンスが一時停止する。
きは、カウンタ７１１に対してコントロール部７２３よ
りＳＴＯＰ信号が出力され、カウンタ７１１がカウント
を停止することにより受信シーケンスが一時停止する。
【００５４】上述のインターフェイス部８０３の動作と
ハンドシェーク用信号のタイミングについて、図９、図
１０のタイミングチャートを用いて更に詳しく説明す
る。
ハンドシェーク用信号のタイミングについて、図９、図
１０のタイミングチャートを用いて更に詳しく説明す
る。
【００５５】図９は上述のインターフェイス部８０３に
よる受信シーケンスを表すタイミングチャートである。
９０１は入力される受信データであり、ＤＴＳＴＢ信号
９０２の前縁でフリップフロップに保持される。９０３
はカウンタ７１１がＣＬＫ信号のカウントを実行してい
る状態を表す。９０４はＡＣＫセットカウント一致信号
の発生時点を表す。即ち、このときＡＣＫカウントラッ
チの設定値とカウンタ７１１のカウント値とが一致して
いる。同様にして、９０５はＢＵＳＹカウント一致信
号，９０６はＡＣＫリセットカウント一致信号の発生時
点を表す。また、９０７はＢＵＳＹ信号を、９０８はＡ
ＣＫ信号を表す。
よる受信シーケンスを表すタイミングチャートである。
９０１は入力される受信データであり、ＤＴＳＴＢ信号
９０２の前縁でフリップフロップに保持される。９０３
はカウンタ７１１がＣＬＫ信号のカウントを実行してい
る状態を表す。９０４はＡＣＫセットカウント一致信号
の発生時点を表す。即ち、このときＡＣＫカウントラッ
チの設定値とカウンタ７１１のカウント値とが一致して
いる。同様にして、９０５はＢＵＳＹカウント一致信
号，９０６はＡＣＫリセットカウント一致信号の発生時
点を表す。また、９０７はＢＵＳＹ信号を、９０８はＡ
ＣＫ信号を表す。
【００５６】上述のＢＵＳＹ信号及びＡＣＫ信号によ
り、ホストコンピュータは記録装置の受信状態を認識
し、１回目のデータの送信が完了すると２回目のデータ
の送信を実行する。このときデマルチプレクサ７０５は
第２フリップフロップ７０７にラッチ信号を送出し、フ
リップフロップ７０７にデータが保持される。そして上
述の１回目のデータ送信と同様の処理が実行さる。続い
て３回目のデータの送信が実行され、３回目のデータ送
信では、デマルチプレクサ７０５により、第３フリップ
フロップ７０８にデータが保持される。同様にして４回
目のデータ送信が実行されるとデマルチプレクサ７０５
により第４フリップフロップ７０９にデータが保持され
る。
り、ホストコンピュータは記録装置の受信状態を認識
し、１回目のデータの送信が完了すると２回目のデータ
の送信を実行する。このときデマルチプレクサ７０５は
第２フリップフロップ７０７にラッチ信号を送出し、フ
リップフロップ７０７にデータが保持される。そして上
述の１回目のデータ送信と同様の処理が実行さる。続い
て３回目のデータの送信が実行され、３回目のデータ送
信では、デマルチプレクサ７０５により、第３フリップ
フロップ７０８にデータが保持される。同様にして４回
目のデータ送信が実行されるとデマルチプレクサ７０５
により第４フリップフロップ７０９にデータが保持され
る。
【００５７】４回目のデータ受信のときはフリップフロ
ップからＲＡＭ８０６へのＤＭＡ転送が実行される。以
下にこのＤＭＡ転送について説明する。
ップからＲＡＭ８０６へのＤＭＡ転送が実行される。以
下にこのＤＭＡ転送について説明する。
【００５８】デマルチプレクサ７０５よりＤＭＡコント
ロール部８０４に対してＤＭＡ転送の要求をＤＭＡＲＥ
Ｑ信号により実施する。ＤＭＡコントロール部８０４で
はＨＯＬＤ信号をＣＰＵ８０１に対して出力し、バスの
解放を要求する。ＣＰＵ８０１がバスを解放し、ＨＡＣ
Ｋ信号がＤＭＡコントロール部８０４に入力されると、
デマルチプレクサ７０５に対してＤＭＡＡＣＫ信号を出
力する。このＤＭＡＡＣＫ信号によりフリップフロップ
は保持しているデータをデータ線７１２上へ出力し、デ
ータがＲＡＭ８０５に書き込まれる。以上のようにして
ＤＭＡ転送が実行され、ＤＭＡ転送が終了するとＤＭＡ
ＡＣＫ信号はリセットされる。そして、ＤＭＡＲＥＱ信
号とＤＭＡＡＣＫ信号とにより、ＤＭＡ転送中か否かが
認識される。即ち、ＤＭＡＲＥＱ信号がセットされてか
ら、ＤＭＡＡＣＫ信号がセットされ、リセットされるま
での間はＤＭＡ転送中であることがわかる。
ロール部８０４に対してＤＭＡ転送の要求をＤＭＡＲＥ
Ｑ信号により実施する。ＤＭＡコントロール部８０４で
はＨＯＬＤ信号をＣＰＵ８０１に対して出力し、バスの
解放を要求する。ＣＰＵ８０１がバスを解放し、ＨＡＣ
Ｋ信号がＤＭＡコントロール部８０４に入力されると、
デマルチプレクサ７０５に対してＤＭＡＡＣＫ信号を出
力する。このＤＭＡＡＣＫ信号によりフリップフロップ
は保持しているデータをデータ線７１２上へ出力し、デ
ータがＲＡＭ８０５に書き込まれる。以上のようにして
ＤＭＡ転送が実行され、ＤＭＡ転送が終了するとＤＭＡ
ＡＣＫ信号はリセットされる。そして、ＤＭＡＲＥＱ信
号とＤＭＡＡＣＫ信号とにより、ＤＭＡ転送中か否かが
認識される。即ち、ＤＭＡＲＥＱ信号がセットされてか
ら、ＤＭＡＡＣＫ信号がセットされ、リセットされるま
での間はＤＭＡ転送中であることがわかる。
【００５９】上記のＤＭＡＲＥＱ信号及びＤＭＡＡＣＫ
信号によりコントロール部７２３はＤＭＡ転送中か否か
を判断し、ＢＵＳＹ信号，ＡＣＫ信号を制御する。４回
目のデータ送信によるデータが受信されたとき、１〜３
回目のシーケンスと同様にカウンタ７１１が起動され、
ＢＵＳＹ信号，ＡＣＫ信号の制御が進行する。各一致信
号のうち最初に発生した一致信号がコントロール部７２
３に入力されたとき、ＤＭＡ転送中である場合はＳＴＯ
Ｐ信号を出力し、カウンタ７１１を一時停止する。そし
てコントロール部７２３はＢＵＳＹリセットパルス，Ａ
ＣＫセットパルス，ＡＣＫリセットパルスを出力せず
に、受信シーケンスを一時停止する。そして、ＤＭＡＡ
ＣＫ信号によりＤＭＡ転送の終了が認識されると、ＳＴ
ＯＰ信号をリセットし、カウンタは再びカウントを開始
する。また、コントロール部７２３はＢＵＳＹリセット
パルス，ＡＣＫセットパルス，ＡＣＫリセットパルスを
各一致信号に応じて出力し、受信シーケンスが再開され
る。以上のシーケンスが終了するとデマルチプレクサ７
０５は初期の状態に戻り、次のデータを再び１回目の送
信データとして扱うようになる。以上説明した４回のデ
ータ受信を１つのセットとして繰り返すことにより通信
を実行する。
信号によりコントロール部７２３はＤＭＡ転送中か否か
を判断し、ＢＵＳＹ信号，ＡＣＫ信号を制御する。４回
目のデータ送信によるデータが受信されたとき、１〜３
回目のシーケンスと同様にカウンタ７１１が起動され、
ＢＵＳＹ信号，ＡＣＫ信号の制御が進行する。各一致信
号のうち最初に発生した一致信号がコントロール部７２
３に入力されたとき、ＤＭＡ転送中である場合はＳＴＯ
Ｐ信号を出力し、カウンタ７１１を一時停止する。そし
てコントロール部７２３はＢＵＳＹリセットパルス，Ａ
ＣＫセットパルス，ＡＣＫリセットパルスを出力せず
に、受信シーケンスを一時停止する。そして、ＤＭＡＡ
ＣＫ信号によりＤＭＡ転送の終了が認識されると、ＳＴ
ＯＰ信号をリセットし、カウンタは再びカウントを開始
する。また、コントロール部７２３はＢＵＳＹリセット
パルス，ＡＣＫセットパルス，ＡＣＫリセットパルスを
各一致信号に応じて出力し、受信シーケンスが再開され
る。以上のシーケンスが終了するとデマルチプレクサ７
０５は初期の状態に戻り、次のデータを再び１回目の送
信データとして扱うようになる。以上説明した４回のデ
ータ受信を１つのセットとして繰り返すことにより通信
を実行する。
【００６０】図１０は４番目のデータが受信されたとき
のシーケンスを表すタイミングチャートである。記録デ
ータ１００１はＤＴＳＴＢ信号１００２の前縁でフリッ
プフロップに保持される。また、このＤＴＳＴＢ信号１
００２の前縁でカウンタ７０３が動作を開始するととも
に、デマルチプレクサ７０５よりＤＭＡＲＥＱ信号が出
力される（ＤＭＡ転送中となる）。ＤＭＡコントロール
部８０４からのＤＭＡＡＣＫ信号によりＤＭＡ転送の終
了が認識されるまでは、最初の一致信号（本例ではＡＣ
Ｋセットカウント一致信号１００４）が発生した時点で
カウンタを停止する。また、ＤＭＡＡＣＫ信号が出力さ
れてＤＭＡ転送が終了すると、カウンタ７１１は再びカ
ウントを開始すると同時にＡＣＫ信号を出力する。以
後、ＢＵＳＹカウント一致信号１００５、ＡＣＫリセッ
トカウント一致信号１００６の発生により、それぞれＢ
ＵＳＹ信号、ＡＣＫ信号のリセットを実行する。また、
ＡＣＫリセットカウント一致信号１００６の発生によ
り、カウンタ７１１はクリアされ、受信シーケンスが初
期化される。
のシーケンスを表すタイミングチャートである。記録デ
ータ１００１はＤＴＳＴＢ信号１００２の前縁でフリッ
プフロップに保持される。また、このＤＴＳＴＢ信号１
００２の前縁でカウンタ７０３が動作を開始するととも
に、デマルチプレクサ７０５よりＤＭＡＲＥＱ信号が出
力される（ＤＭＡ転送中となる）。ＤＭＡコントロール
部８０４からのＤＭＡＡＣＫ信号によりＤＭＡ転送の終
了が認識されるまでは、最初の一致信号（本例ではＡＣ
Ｋセットカウント一致信号１００４）が発生した時点で
カウンタを停止する。また、ＤＭＡＡＣＫ信号が出力さ
れてＤＭＡ転送が終了すると、カウンタ７１１は再びカ
ウントを開始すると同時にＡＣＫ信号を出力する。以
後、ＢＵＳＹカウント一致信号１００５、ＡＣＫリセッ
トカウント一致信号１００６の発生により、それぞれＢ
ＵＳＹ信号、ＡＣＫ信号のリセットを実行する。また、
ＡＣＫリセットカウント一致信号１００６の発生によ
り、カウンタ７１１はクリアされ、受信シーケンスが初
期化される。
【００６１】また、図７において、信号線７２７はソフ
トウエアによるシーケンス停止要求信号用の信号線であ
る。ＣＰＵ８０１によりＩ／Ｏ制御部８０２を介してコ
ントロール部７２３へ出力される。図１１に示されるよ
うに、このシーケンス停止要求信号１０１１がセットさ
れると、前述の４回目のデータ受信におけるカウンタ７
１１の一時停止動作と同様に、最初の一致信号の入力を
待ち、カウンタ７１１にＳＴＯＰ信号を出力する。こう
して受信のシーケンスはソフトウエアによっても一時停
止可能となる。そして、このシーケンス停止要求信号１
０１１がリセットされると、受信シーケンスを再開す
る。
トウエアによるシーケンス停止要求信号用の信号線であ
る。ＣＰＵ８０１によりＩ／Ｏ制御部８０２を介してコ
ントロール部７２３へ出力される。図１１に示されるよ
うに、このシーケンス停止要求信号１０１１がセットさ
れると、前述の４回目のデータ受信におけるカウンタ７
１１の一時停止動作と同様に、最初の一致信号の入力を
待ち、カウンタ７１１にＳＴＯＰ信号を出力する。こう
して受信のシーケンスはソフトウエアによっても一時停
止可能となる。そして、このシーケンス停止要求信号１
０１１がリセットされると、受信シーケンスを再開す
る。
【００６２】上述の受信シーケンスにおけるＣＰＵ８０
１の処理動作を図１２のフローチャートを参照して更に
詳しく説明する。
１の処理動作を図１２のフローチャートを参照して更に
詳しく説明する。
【００６３】ステップＳ２１においてＢＵＳＹリセット
のカウント数をＢＵＳＹリセットカウントラッチ７３１
にセットする。また、ステップＳ２２においてＡＣＫセ
ットのカウント数をＡＣＫセットカウントラッチ７３２
にセットする。更に、ステップＳ２３においてＡＣＫリ
セットのカウント数をＡＣＫリセットカウントラッチ７
３３にセットする。続いてステップＳ２４にてＤＭＡコ
ントロール部８０４を初期化し、受信シーケンスが開始
される。受信シーケンス自体はハードウエアによりＤＭ
Ａ転送まで終了し、ＲＡＭ８０５上に記録データが転送
される。ＣＰＵ８０１はステップＳ２５においてＤＭＡ
転送の完了したＲＡＭ８０５上の記録データに対して所
定の処理を実行する。
のカウント数をＢＵＳＹリセットカウントラッチ７３１
にセットする。また、ステップＳ２２においてＡＣＫセ
ットのカウント数をＡＣＫセットカウントラッチ７３２
にセットする。更に、ステップＳ２３においてＡＣＫリ
セットのカウント数をＡＣＫリセットカウントラッチ７
３３にセットする。続いてステップＳ２４にてＤＭＡコ
ントロール部８０４を初期化し、受信シーケンスが開始
される。受信シーケンス自体はハードウエアによりＤＭ
Ａ転送まで終了し、ＲＡＭ８０５上に記録データが転送
される。ＣＰＵ８０１はステップＳ２５においてＤＭＡ
転送の完了したＲＡＭ８０５上の記録データに対して所
定の処理を実行する。
【００６４】ステップＳ２６においてシーケンスを停止
する要因があればステップＳ２７で停止要求信号を出力
し、更にＢＵＳＹ信号をセットして受信シーケンスを停
止する。また、受信シーケンスを停止する必要がなけれ
ばステップＳ２５へ戻る。ステップＳ２７にて受信シー
ケンスを停止するとステップＳ２８へ進み、シーケンス
停止の要因が残っていればここでループし、シーケンス
停止の要因がなくなるのを待つ。シーケンス停止の要因
がなくなればステップＳ２９へ進み、停止要求信号をリ
セットし、受信シーケンスを再開する。
する要因があればステップＳ２７で停止要求信号を出力
し、更にＢＵＳＹ信号をセットして受信シーケンスを停
止する。また、受信シーケンスを停止する必要がなけれ
ばステップＳ２５へ戻る。ステップＳ２７にて受信シー
ケンスを停止するとステップＳ２８へ進み、シーケンス
停止の要因が残っていればここでループし、シーケンス
停止の要因がなくなるのを待つ。シーケンス停止の要因
がなくなればステップＳ２９へ進み、停止要求信号をリ
セットし、受信シーケンスを再開する。
【００６５】尚、実施例３においては、信号発生の順序
はＡＣＫセット→ＢＵＳＹリセット→ＡＣＫリセットの
順で発生させているが、これに限られるものではない。
ＡＣＫセットがＡＣＫリセットよりも早いという条件を
満たしておればどんな順序でもよい。
はＡＣＫセット→ＢＵＳＹリセット→ＡＣＫリセットの
順で発生させているが、これに限られるものではない。
ＡＣＫセットがＡＣＫリセットよりも早いという条件を
満たしておればどんな順序でもよい。
【００６６】以上説明してきたように、実施例３によれ
ばソフトウエアにより設定されたタイミングによってハ
ードウエアが受信シーケンスを実行するので、外部ホス
トコンピュータのデータ通信スピードに応じて適切な受
信シーケンスのタイミングを設定できる。
ばソフトウエアにより設定されたタイミングによってハ
ードウエアが受信シーケンスを実行するので、外部ホス
トコンピュータのデータ通信スピードに応じて適切な受
信シーケンスのタイミングを設定できる。
【００６７】［実施例４］図１３は実施例４における記
録装置のインターフェイス部のブロック構成図である。
図１３においては、図７のコントロール部７２３が省略
されている。１３０１はシーケンスクリアパルス発生回
路であり、１３０２〜１３０４はそれぞれの一致パルス
を保持するフリップフロップである。１３０５はＳＴＯ
Ｐ信号発生回路であり、ＤＭＡＲＥＱ信号とＤＭＡＡＣ
Ｋ信号とによりＤＭＡ転送が実行中か否かを判断し、Ｄ
ＭＡ転送が実行中であればＳＴＯＰ信号をカウンタ７１
１に出力する。他の構成は実施例３の図７と同様であ
り、ここではその説明は省略する。
録装置のインターフェイス部のブロック構成図である。
図１３においては、図７のコントロール部７２３が省略
されている。１３０１はシーケンスクリアパルス発生回
路であり、１３０２〜１３０４はそれぞれの一致パルス
を保持するフリップフロップである。１３０５はＳＴＯ
Ｐ信号発生回路であり、ＤＭＡＲＥＱ信号とＤＭＡＡＣ
Ｋ信号とによりＤＭＡ転送が実行中か否かを判断し、Ｄ
ＭＡ転送が実行中であればＳＴＯＰ信号をカウンタ７１
１に出力する。他の構成は実施例３の図７と同様であ
り、ここではその説明は省略する。
【００６８】受信シーケンスについても、受信シーケン
スのタイミング設定及び第１回目から第３回目までの受
信動作は実施例３と同様であるので、ここではその説明
は省略することとし、第４回目の受信動作について、図
１４を参照して以下に説明する。
スのタイミング設定及び第１回目から第３回目までの受
信動作は実施例３と同様であるので、ここではその説明
は省略することとし、第４回目の受信動作について、図
１４を参照して以下に説明する。
【００６９】４回目の受信シーケンスにおいても、ＤＭ
Ａ転送処理については実施例３と同様であるがＤＭＡ転
送中の受信シーケンスの停止方法が異なる。図１４に実
施例４による４回目のデータ受信の受信シーケンスのタ
イミングチャートを示す。実施例４のインターフェイス
部では、カウンタ７１１のカウンタ停止のためのＳＴＯ
Ｐ信号１４０１は、ＤＭＡＲＥＱ信号１０１０がセット
されるタイミングでＳＴＯＰ信号発生回路１３０５によ
り発生する。そしてＤＭＡＡＣＫ信号１０１１によりＤ
ＭＡ転送の終了を検出し、ＳＴＯＰ信号発生回路１３０
５はＳＴＯＰ信号１４０１をリセットすることでカウン
タ７１１の動作を再開し、受信シーケンス動作を再開す
る。
Ａ転送処理については実施例３と同様であるがＤＭＡ転
送中の受信シーケンスの停止方法が異なる。図１４に実
施例４による４回目のデータ受信の受信シーケンスのタ
イミングチャートを示す。実施例４のインターフェイス
部では、カウンタ７１１のカウンタ停止のためのＳＴＯ
Ｐ信号１４０１は、ＤＭＡＲＥＱ信号１０１０がセット
されるタイミングでＳＴＯＰ信号発生回路１３０５によ
り発生する。そしてＤＭＡＡＣＫ信号１０１１によりＤ
ＭＡ転送の終了を検出し、ＳＴＯＰ信号発生回路１３０
５はＳＴＯＰ信号１４０１をリセットすることでカウン
タ７１１の動作を再開し、受信シーケンス動作を再開す
る。
【００７０】全てのカウント一致信号（ＢＵＳＹリセッ
トカウント一致，ＡＣＫセットカウント一致，ＡＣＫリ
セットカウント一致信号）が、各々のフリップフロップ
１３０２〜１３０４に保持されていることをクリアパル
ス発生回路１３０１が検出すると、クリアパルス発生回
路１３０１よりクリアパルス信号が発生する。このクリ
アパルス信号により、カウンタ７１１のリセット、フリ
ップフロップ１３０２〜１３０４のリセットが実行さ
れ、１サイクル分の受信シーケンスを終了する。
トカウント一致，ＡＣＫセットカウント一致，ＡＣＫリ
セットカウント一致信号）が、各々のフリップフロップ
１３０２〜１３０４に保持されていることをクリアパル
ス発生回路１３０１が検出すると、クリアパルス発生回
路１３０１よりクリアパルス信号が発生する。このクリ
アパルス信号により、カウンタ７１１のリセット、フリ
ップフロップ１３０２〜１３０４のリセットが実行さ
れ、１サイクル分の受信シーケンスを終了する。
【００７１】実施例４によれば、実施例３に比べて、４
回目の受信シーケンスにおけるＤＭＡ転送時に、最初の
カウント一致信号の入力を待たずにＤＭＡＲＥＱ信号に
より即時にカウントを停止する分だけカウンタの停止期
間が長くなることを除いては実施例３と同様であり、コ
ントロール部７２３が省略されるので構成が簡素化され
る。
回目の受信シーケンスにおけるＤＭＡ転送時に、最初の
カウント一致信号の入力を待たずにＤＭＡＲＥＱ信号に
より即時にカウントを停止する分だけカウンタの停止期
間が長くなることを除いては実施例３と同様であり、コ
ントロール部７２３が省略されるので構成が簡素化され
る。
【００７２】尚、上述の実施例３及び４においては、Ｂ
ＵＳＹ信号及びＡＣＫ信号の各タイミングの設定値の組
み合わせを複数登録しておき、ホストコンピュータのデ
ータ通信速度に応じて登録された組み合わせを選択する
ようにもできる。
ＵＳＹ信号及びＡＣＫ信号の各タイミングの設定値の組
み合わせを複数登録しておき、ホストコンピュータのデ
ータ通信速度に応じて登録された組み合わせを選択する
ようにもできる。
【００７３】尚、上述の各実施例においてはデータ通信
インターフェイスとしてセントロニクス方式を用いてい
るがこれに限定されるものではない。
インターフェイスとしてセントロニクス方式を用いてい
るがこれに限定されるものではない。
【００７４】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。
【００７５】
【発明の効果】以上説明したように本発明によれば、接
続された外部機器のデータ通信速度に応じてハンドシェ
ーク用の制御信号のタイミングを適切に設定することが
可能となり、接続された外部機器と適切な通信速度でデ
ータ通信を行うことができる。特に、外部装置より指示
信号を受けてから応答信号を発行するまでの、データの
受信時間を含む応答時間間隔が適切に制御されるので、
外部装置の通信速度に応じた通信インターフェースを自
動的に確立することができ、便利である。
続された外部機器のデータ通信速度に応じてハンドシェ
ーク用の制御信号のタイミングを適切に設定することが
可能となり、接続された外部機器と適切な通信速度でデ
ータ通信を行うことができる。特に、外部装置より指示
信号を受けてから応答信号を発行するまでの、データの
受信時間を含む応答時間間隔が適切に制御されるので、
外部装置の通信速度に応じた通信インターフェースを自
動的に確立することができ、便利である。
【００７６】
【図１】実施例１の記録装置におけるホストコンピュー
タとの通信用インターフェイス部のブロック構成図であ
る。
タとの通信用インターフェイス部のブロック構成図であ
る。
【図２】実施例１による記録装置のブロック構成図であ
る。
る。
【図３】ＤＴＳＴＢ信号の周期から最適なＢＵＳＹ信
号，ＡＣＫ信号のタイミングが設定されるまでのタイミ
ングチャートである。
号，ＡＣＫ信号のタイミングが設定されるまでのタイミ
ングチャートである。
【図４】最適なＢＵＳＹ信号のパルス幅を決定するため
の処理手順を表すフローチャートである。
の処理手順を表すフローチャートである。
【図５】実施例２による記録装置のインターフェイス部
のブロック構成図である。
のブロック構成図である。
【図６】実施例２のインターフェイス部による通信のタ
イミングチャートである。
イミングチャートである。
【図７】実施例３の記録装置におけるホストコンピュー
タとの通信用インターフェイス部のブロック構成図であ
る。
タとの通信用インターフェイス部のブロック構成図であ
る。
【図８】実施例３による記録装置のブロック構成図であ
る。
る。
【図９】実施例３のインターフェイス部におけるデータ
通信のタイミングチャートである。
通信のタイミングチャートである。
【図１０】実施例３のインターフェイス部におけるデー
タ通信のタイミングチャートである。
タ通信のタイミングチャートである。
【図１１】実施例３のインターフェイス部におけるデー
タ通信のタイミングチャートである。
タ通信のタイミングチャートである。
【図１２】実施例３の受信シーケンスにおける処理動作
を表すフローチャートである。
を表すフローチャートである。
【図１３】実施例４のインターフェイス部のブロック構
成図である。
成図である。
【図１４】実施例４の第４回目の通信動作のタイミング
チャートである。
チャートである。
１０５ フリップフロップ １０６ タイマ １０７ ＢＵＳＹ発生回路 １０８ ＡＣＫ発生回路 ２０１ ＣＰＵ ２０２ ＩＯ制御部 ２０３ インターフェイス部 ２０４ ＲＡＭ ２０５ ＲＯＭ ２０６ 画像発生部 ２０７ 記録部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/38 - 13/42 G06F 3/12 G06K 15/00
Claims (11)
- 【請求項１】 外部装置からの指示信号の受信に基づい
て該外部装置から通信データを取り込み、該外部装置に
対して応答信号を返す手順の繰り返しにより、該外部装
置から通信データを受信する通信インターフェイスであ
って、 前記指示信号を受信した後であって、通信データを受信
する時間を含む応答時間間隔の経過後に、前記応答信号
を前記外部装置に出力する出力手段と、 前記指示信号を受信する時間間隔が短くなるように、前
記応答時間間隔を変更する変更手段とを備え、 前記変更手段は、前記応答時間間隔の変更によって前記
指示信号を受信する時間間隔が短くなるのに応じて、前
記応答時間間隔を変更することを特徴とする通信インタ
ーフェイス。 - 【請求項２】 前記応答信号は、前記外部装置が次の指
示信号を送信する前に、前記外部装置によって受信され
る信号であることを特徴とする請求項１に記載の通信イ
ンターフェイス。 - 【請求項３】 前記指示信号を受信する時間間隔を計測
する計測手段を更に備え、 前記変更手段は、前記計測手段により計測された時間間
隔が短くなるのに応じて前記応答時間間隔を短くするこ
とを特徴とする請求項１又は２に記載の通信インターフ
ェイス。 - 【請求項４】 前記応答時間間隔が前記変更手段によっ
て変更された前後において、前記計測手段により計測さ
れた時間間隔が等しくなったことを検知する検知手段を
更に備えることを特徴とする請求項３に記載の通信イン
ターフェイス。 - 【請求項５】 前記変更手段は、前記計測された時間間
隔が等しくなったことが前記検知手段によって検知され
た後は、前記応答時間間隔を変更しないことを特徴とす
る請求項４に記載の通信インターフェイス。 - 【請求項６】 外部装置からの指示信号の受信に基づい
て該外部装置から通信データを取り込み、該外部装置に
対して応答信号を返す手順の繰り返しにより、該外部装
置から通信データを受信する記録装置であって、 前記指示信号を受信した後であって、通信データを受信
する時間を含む応答時間間隔の経過後に前記応答信号を
前記外部装置に出力する出力手段と、 前記指示信号を受信する時間間隔が短くなるように、前
記応答時間間隔を変更する変更手段とを備え、 前記変更手段は、前記応答時間間隔の変更によって前記
指示信号を受信する時間間隔が短くなるのに応じて、前
記応答時間間隔を変更することを特徴とする記録装置。 - 【請求項７】 前記応答信号は、前記外部装置が次の指
示信号を送信する前に、前記外部装置によって受信され
る信号であることを特徴とする請求項６に記載の記録装
置。 - 【請求項８】 前記指示信号を受信する時間間隔を計測
する計測手段を更に備え、 前記変更手段は、前記計測手段により計測された時間間
隔が短くなるのに応じて前記応答時間間隔を短くするこ
とを特徴とする請求項６又は７に記載の記録装置。 - 【請求項９】 前記応答時間間隔が前記変更手段によっ
て変更された前後において、前記計測手段により計測さ
れた時間間隔が等しくなったことを検知する検知手段を
更に備えることを特徴とする請求項８に記載の記録装
置。 - 【請求項１０】 前記変更手段は、時間間隔が等しくな
ったことが前記検知手段によって検知された後は、前記
応答時間間隔を変更しないことを特徴とする請求項９に
記載の記録装置。 - 【請求項１１】 外部装置からの指示信号の受信に基づ
いて該外部装置から通信データを取り込み、該外部装置
に対して応答信号を返す手順の繰り返しにより、該外部
装置から通信データを受信する装置の通信制御方法であ
って、 前記指示信号を受信した後であって、通信データを受信
する時間を含む応答時間間隔の経過後に、前記応答信号
を前記外部装置に出力する工程と、 前記指示信号を受信する時間間隔が短くなるように、前
記応答時間間隔を変更する工程とを備え、 前記変更する工程は、前記応答時間間隔の変更によって
前記指示信号を受信する時間間隔が短くなるのに応じ
て、前記応答時間間隔を変更することを特徴とする通信
制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07459492A JP3300016B2 (ja) | 1992-03-30 | 1992-03-30 | 通信インターフェイス及び記録装置及び通信制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07459492A JP3300016B2 (ja) | 1992-03-30 | 1992-03-30 | 通信インターフェイス及び記録装置及び通信制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05282219A JPH05282219A (ja) | 1993-10-29 |
| JP3300016B2 true JP3300016B2 (ja) | 2002-07-08 |
Family
ID=13551639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07459492A Expired - Fee Related JP3300016B2 (ja) | 1992-03-30 | 1992-03-30 | 通信インターフェイス及び記録装置及び通信制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3300016B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522416B1 (en) | 1997-09-24 | 2003-02-18 | Canon Kabushiki Kaisha | Printing apparatus and method capable of flexibly controlling response signal |
| US6721799B1 (en) * | 1999-09-15 | 2004-04-13 | Koninklijke Philips Electronics N.V. | Method for automatically transmitting an acknowledge frame in canopen and other can application layer protocols and a can microcontroller that implements this method |
-
1992
- 1992-03-30 JP JP07459492A patent/JP3300016B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05282219A (ja) | 1993-10-29 |
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