JP2011008664A - Method and system for determining emc - Google Patents
Method and system for determining emc Download PDFInfo
- Publication number
- JP2011008664A JP2011008664A JP2009153380A JP2009153380A JP2011008664A JP 2011008664 A JP2011008664 A JP 2011008664A JP 2009153380 A JP2009153380 A JP 2009153380A JP 2009153380 A JP2009153380 A JP 2009153380A JP 2011008664 A JP2011008664 A JP 2011008664A
- Authority
- JP
- Japan
- Prior art keywords
- emc
- signal line
- area
- calculating
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、プリント基板の配線パターンを設計する際、EMC(Electro Magnetic Compatibility)の判定方法と判定システムに関するものである。 The present invention relates to an EMC (Electro Magnetic Compatibility) determination method and determination system when designing a wiring pattern of a printed circuit board.
従来のEMCの判定方法と判定システムとしては、EMCルールに対する適合をチェックしているものがある。図19は、特許文献1に記載された従来のEMCの判定方法を示す図である。
As a conventional EMC determination method and determination system, there is one that checks conformity to an EMC rule. FIG. 19 is a diagram illustrating a conventional EMC determination method described in
図19において、配線処理部14は、クロック配線を抽出するクロック配線パターン抽出部21と、配線層の隣接層に電源/GND層の有無を検出する配線層検出部22と、隣接層に電源/GND層がない場合にGNDパターンを検出するアースガードパターン検出部23と、周辺にGNDパターンがないというEMCルール違反があった配線をエラー表示する配線エラー表示部24で構成される。配線データが蓄えられたデータ記憶装置11に対して、入出力装置13を通じて、演算処理装置15により配線を編集した場合、配線処理部14によりEMCエラーチェックが実施され、表示部12にエラー表示される。つまり、EMCルールの1つである周辺のGNDパターン有無をチェックするシステムである。
In FIG. 19, the
しかしながら、前記従来の構成では、EMCルールに適合しているかの合否や数だけを問題にしており、EMCルールにどの程度違反しているか、例えば、基板端配線の悪さ度合いを考慮しておらず、その違反によりEMCがどれだけ悪化するか判断できない。そのため、信号の対策箇所を絞り込めず対策に時間が掛かりすぎたり、対策が過剰になったりするという課題を有している。 However, in the conventional configuration, only whether or not the EMC rule is met is a problem, and how much the EMC rule is violated, for example, does not consider the degree of badness of the substrate end wiring. I cannot judge how much EMC is worsened by the violation. For this reason, there is a problem that the countermeasure points of the signal cannot be narrowed down and it takes too much time for the countermeasures or the countermeasures become excessive.
本発明は、前記従来の課題を解決するもので、プリント基板の信号線毎にEMC要因を数値化し、これを用いてEMC適合レベルを表示することで、優先順位が高い信号を特定したり、EMCを悪化させている要因を表示させるなど、EMCの対策を効率的におこなうことができるEMCの判定方法を提供する。 The present invention solves the above-mentioned conventional problems, and by digitizing EMC factors for each signal line of a printed circuit board and displaying the EMC conformity level using this, a signal having a high priority is specified, Provided is an EMC determination method capable of efficiently taking measures against EMC, such as displaying a factor that deteriorates EMC.
上記目的を達成するために、本発明のEMCの判定方法は、プリント基板に搭載する電子部品の位置や前記電子部品間の信号線の配線パターンをCADシステムを用いて配線設計する処理方法において、
前記CADシステムで設計されたプリント基板データから任意の信号線を選択するステップと、
前記選択された信号線に対して
(a)リターンループ面積を計算するステップと、
(b)電源・GNDパターン端面積を計算するステップと、
(c)スタブ長を計算するステップと、
(d)電源・GNDパターン面積を計算するステップと、
前記(a)から(d)の少なくとも1つのステップを実行し、前記実行した計算結果を前記信号線に対応して表示させるステップからなることを特徴とし、プリント基板のEMCの判定を行う。
In order to achieve the above object, an EMC determination method of the present invention is a processing method for designing a wiring pattern of a position of an electronic component mounted on a printed circuit board and a wiring pattern of a signal line between the electronic components using a CAD system.
Selecting an arbitrary signal line from printed circuit board data designed in the CAD system;
(A) calculating a return loop area for the selected signal line;
(B) calculating a power source / GND pattern edge area;
(C) calculating a stub length;
(D) calculating a power source / GND pattern area;
The method includes the steps of executing at least one of the steps (a) to (d) and displaying the executed calculation result corresponding to the signal line, and performing EMC determination of the printed circuit board.
本構成によって、プリント基板の設計段階や評価段階でEMCを悪化させている要因を数値化することができる。 With this configuration, it is possible to quantify the factors that deteriorate EMC in the printed circuit board design stage and evaluation stage.
以上のように、本発明のEMCの判定方法によれば、プリント基板の信号線毎にEMC要因を数値化し、これを用いてEMC適合レベルを表示することで、優先順位が高い信号を特定でき、EMCを悪化させている要因を表示させるなど、EMCの対策を効率的におこなうことができる。 As described above, according to the EMC determination method of the present invention, it is possible to specify a signal having a high priority by digitizing the EMC factor for each signal line of the printed circuit board and displaying the EMC conformity level using this. Thus, it is possible to efficiently take countermeasures against EMC, such as displaying a factor that deteriorates EMC.
以下本発明の実施の形態について、図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
(実施の形態1)
図1は、本発明の実施の形態1におけるEMC判定システムのブロック図である。記憶部101にはプリント基板データ102が記憶されている。プリント基板データ102は配線設計CADシステムを用いて設計するもので、プリント基板に搭載する電子部品の位置や電子部品間の信号線に対する配線パターンなどのデータで構成されている。処理部103は、リターンループ面積計算部104と、電源・GNDパターン端面積計算部105と、スタブ長計算部106と、電源・GNDパターン面積計算部107と、これら4つの計算結果からEMCの計算結果を判定するEMC判定部108から構成されている。表示部109はEMC判定部108の結果を画面に表示する手段を備えている。処理部103は、後述のEMC判定方法の各ステップを実行するためのシステムである。
(Embodiment 1)
FIG. 1 is a block diagram of an EMC determination system according to
図2は、本発明の実施の形態1におけるEMC判定方法のフローチャートである。ステップS201は、プリント基板データ102からある信号線を選択する。続いて選択された信号線に対して、リターンループ面積の計算(ステップS202)と、電源・GNDパターン端面積の計算(ステップS203)と、スタブ長の計算(ステップS204)と、電源・GNDパターン面積の計算(ステップS205)とを実行する。次に、ステップS206はプリント基板上全ての信号線について計算するため、ステップS201に戻り別の信号線を選択して同様の計算(ステップS202からS205)を繰り返し実行する。最後にステップS207は、各計算結果より数値順に信号線やEMCの計算結果を表示する。これによりEMC対策が必要な信号線の優先順位や、EMCを悪化させている要因が明確になる。
FIG. 2 is a flowchart of the EMC determination method according to
尚、ステップS202からS205を全て計算する場合を説明したが、ステップS202からS205の少なくとも1つを計算してもよい。これは、ステップS203やS205は多層基板に適用される処理であり、ステップS204は信号線の分岐がある場合の処理であるためで、必ずしも4つのステップを実行する必要はない。また、4つの計算順序は並び替えて実行してもよい。 In addition, although the case where all steps S202 to S205 are calculated has been described, at least one of steps S202 to S205 may be calculated. This is a process applied to the multilayer substrate in steps S203 and S205, and step S204 is a process in the case where there is a branch of the signal line. Therefore, it is not always necessary to execute the four steps. The four calculation orders may be rearranged and executed.
次に、図2のステップS202の計算方法について図3から図7を用いて説明する。 Next, the calculation method in step S202 of FIG. 2 will be described with reference to FIGS.
図3から図7は、本発明の一実施例にかかるリターンループ面積を示した図である。信号線がドライバIC302からレシーバIC303に向かって接続した時、信号線とGNDパターンに囲まれる領域であるリターンループ面積の計算を説明する図である。 3 to 7 are diagrams showing a return loop area according to an embodiment of the present invention. It is a figure explaining calculation of the return loop area which is an area surrounded by a signal line and a GND pattern when a signal line is connected from the driver IC 302 toward the receiver IC 303.
図3はプリント基板300を上面から見た図で、ドライバIC302と、レシーバIC303と、信号線301と、GNDパターン304がプリント基板300の1層目に配置されている事例である。信号線301を流れる電流は信号線301の配線パターンに対して最も近いGNDパターン304にリターン電流が形成される。つまり、信号線301とレシーバIC303のGNDピン306からドライバIC302のGNDピン307のGNDパターン304との間にリターンループが形成される。その面積をリターンループ面積305として計算する。GNDパターンはベタパターンの事例であるが、信号線と同様な配線パターンであってもよい。
FIG. 3 is a view of the
図4は図3同様プリント基板300を上面から見た図である。図3との違いは、信号線401上の点Pbに最も近いGNDパターンが点Pdから反対側の点Peに変わることである。すなわち信号線401上の点PaからPb区間では点Pd側(図の下側)のGNDパターン404が最も近く、点Pbから点Pc区間では点Pe側(図の上側)のGNDパターン404が最も近くなる。このような場合は、レシーバIC303の下面を含んだ領域405をリターンループ面積として計算する。
FIG. 4 is a view of the
図5は図3同様プリント基板300を上面から見た図である。図4との違いは、信号線508が配置されていることにより、GNDパターンが504aと504bの2つに分割されていることである。この2つのGNDパターンはビア(スルーホール)を介してプリント基板の内層に設けたGNDライン504cで接続されている。この場合、GNDが配線パターンであってもGNDパターンと同様に処理し、信号線501に対するリターンループ面積505は、図示した領域として計算する。
FIG. 5 is a view of the
図6はプリント基板300の断面図で、ドライバIC302と、レシーバIC303と、信号線601がプリント基板300の1層目に配置され、GNDパターン604は2層目に配置されている事例である。1層目の信号線601の配線パターンの真下に2層目のGNDパターン604が存在するため、信号線601に対するリターンループ面積605は、プリント基板300の1層目と2層目の厚みに方向で表される領域として計算する。
FIG. 6 is a cross-sectional view of the printed
図7はプリント基板300の断面図で、ドライバIC302が1層目に配置され、レシーバIC303が4層目に配置され、GNDパターン(704a、704b)は2層目と3層目に配置されている。信号線701aは1層目からビア709を介して4層目の信号線701bと接続されている事例である。このリターンループ面積は、信号線701aとこの信号線に最も近いGNDパターン704aで囲まれる領域705aと、信号線701bとこの信号線に最も近いGNDパターン704bで囲まれる領域705bを加算した面積として計算する。
FIG. 7 is a cross-sectional view of the printed
図3から図7で説明した各領域の計算方法の一例を説明する。図1のプリント基板データ102に記憶されたプリント基板に搭載する電子部品の位置や電子部品間の信号線に対する配線パターンなどの物理的な位置データは、配線設計CADシステムの最小設計単位(グリッド)で、通常0.1mm単位で設計されている。このグリッドを利用して、リターンループの領域内に0.1mm×0.1mmの最小単位の正方形の個数をカウントすることで面積を計算することができる。
An example of a method for calculating each area described with reference to FIGS. 3 to 7 will be described. The physical position data such as the position of the electronic component mounted on the printed
次に、図2のステップS203の計算方法について図8を用いて説明する。 Next, the calculation method in step S203 in FIG. 2 will be described with reference to FIG.
図8は、本発明の一実施例にかかる電源・GNDパターン端面積を示した図である。図8(a)はプリント基板300を上面から見た図で、図8(b)は図8(a)の点Pfと点Pjでの断面図である。図8(a)と(b)は、プリント基板300の第1層にドライバIC302と、レシーバIC303と、信号線801が配置されている。GNDパターン804はプリント基板300の2層目に配置されている。点線で示した領域804aは、第2層のGNDパターン804の輪郭を示している。電源・GNDパターン端面積は、信号線801が配置された層と異なる層の電源パターンまたはGNDパターンに対し、信号線801が重なる場合に計算する。図8(a)において、信号線801の点Pfから点Pg区間の最も近いGNDパターン804の輪郭は804bに相当するため、この区間の電源・GNDパターン端面積は805aとなる。同様に点Pgから点Ph区間の電源・GNDパターン端面積は805bとなり、点Piから点Pj区間の電源・GNDパターン端面積は805cとなる。したがって、信号線801全体の電源・GNDパターン端面積は、805aと805bと805cを加算する。尚、図8ではGNDパターンを例に示したが、電源パターンであっても同様に計算する。ただし、信号線が電源パターンまたはGNDパターンの輪郭からはみ出ている場合、その区間の面積は0とする。
FIG. 8 is a diagram showing a power source / GND pattern end area according to an embodiment of the present invention. FIG. 8A is a view of the printed
次に、図2のステップS204の計算方法について図9と図10を用いて説明する。 Next, the calculation method in step S204 in FIG. 2 will be described with reference to FIGS.
図9と図10は、本発明の一実施例にかかるスタブ長を示した図である。信号線(901、1001)は、ドライバIC302から複数のレシーバIC303に接続している。スタブ長は信号線の配線パターンにおいて、最初の分岐点から各レシーバICまでの配線距離の平均値を中心としてどれだけ離れているか、その距離の2乗した値として計算する。xiを分岐点からレシーバICまでの配線距離とすると、スタブ長は、以下の式で計算する。
9 and 10 are diagrams showing stub lengths according to an embodiment of the present invention. The signal lines (901, 1001) are connected from the
図9は信号線901が2分岐した事例である。信号線901の分岐点P1からP2までの距離をL1、分岐点P1からP3までの距離をL2とすると、次の値を式1および式2に代入することでスタブ長を求めることができる。
x1=L1
x2=L2
n=2
FIG. 9 shows an example in which the
x 1 = L1
x 2 = L2
n = 2
図10は信号線1001が3分岐した事例である。信号線1001の分岐点P4からP6までの距離をL3、分岐点P4から分岐点P5までの距離をL4、分岐点P5からP7までの距離をL5、分岐点P5からP8までの距離をL6とすると、次の値を式1および式2に代入することでスタブ長を求めることができる。
x1=L3
x2=L4+L5
x2=L4+L6
n=3
FIG. 10 shows an example in which the signal line 1001 has three branches. The distance from the branch point P4 to P6 of the signal line 1001 is L3, the distance from the branch point P4 to the branch point P5 is L4, the distance from the branch point P5 to P7 is L5, and the distance from the branch point P5 to P8 is L6. Then, the stub length can be obtained by substituting the following values into
x 1 = L3
x 2 = L4 + L5
x 2 = L4 + L6
n = 3
尚、図9および図10は簡略化のため信号線を直線で図示したが、実際の配線パターンは45度や90度で折れ曲がったようなパターンで設計し、実際の配線パターンの距離を算出してスタブ長を計算する。また、プリント基板の1層目からビアを介して別の層へ引き回したりするが、このような場合も実際の物理的な配線パターンの距離を算出して計算する。 9 and 10 show the signal lines as straight lines for simplification, the actual wiring pattern is designed to be bent at 45 degrees or 90 degrees, and the distance between the actual wiring patterns is calculated. To calculate the stub length. In addition, the wiring is routed from the first layer of the printed circuit board to another layer through vias. In such a case, the actual physical wiring pattern distance is calculated and calculated.
次に、図2のステップS205の計算方法について図11を用いて説明する。 Next, the calculation method in step S205 in FIG. 2 will be described with reference to FIG.
図11は、本発明の一実施例にかかる電源・GNDパターン面積を表した図である。プリント基板300を上面から見た図で、ドライバIC302と、レシーバIC303と、信号線1101が第1層に配置され、GNDパターン1104と電源パターン1109は、プリント基板300の別の層に配置されている事例である。ドライバIC302とレシーバIC303の駆動電源である電源パターン1109とGNDパターン1104が上下の層方向に対して重なっている領域1110が、信号線1101に対する電源・GNDパターン面積である。電源・GNDパターン面積は、信号線の配線パターンやICの位置などには影響されず、電源パターンとGNDパターンの重なっている面積となる。尚、電源パターンやGNDパターンが配線である場合も、配線幅や配線長に基づいて重なり部分の面積を計算する。
FIG. 11 is a diagram showing a power supply / GND pattern area according to an embodiment of the present invention. The printed
次に、EMCの判定と表示について図12から図14を用いて説明する。 Next, EMC determination and display will be described with reference to FIGS.
図12は、本発明の一実施例にかかるEMC計算結果の表示状態を説明した図である。図2のステップS201からステップS206に基づき、信号線毎に計算した結果を表示部109に表示した一例である。EMC判定部108は、リターンループ面積計算(ステップS202)の結果Aと、電源・GNDパターン端面積計算(ステップS203)の結果Bと、スタブ長計算(ステップS204)の結果Cと、電源・GNDパターン面積計算(ステップS205)の結果Dの内いずれか1つ以上を信号線毎にその計算結果を表示する。また、各計算結果を数値順に並び替えて表示することで、EMCの対策すべき信号線やEMCレベルを悪化させている項目(AからD)の特定ができる。
FIG. 12 is a diagram for explaining a display state of the EMC calculation result according to the embodiment of the present invention. This is an example in which the result calculated for each signal line is displayed on the
図13は本発明の一実施例にかかる各項目(AからD)の閾値を設定した表を説明した図である。EMC計算結果として、信号線のリターンループ面積が小さく、電源パターンやGNDパターンに対して信号線の配線パターンが中央にあり、信号線のスタブ長が短く、電源・GNDパターンが必要最小な場合にEMCがよくなる。この値は経験的に、標準的な配線長を20mmとすると(式3)となる。
A=20mm×0.1mm (式3)
B=20mm×10mm
C=0
D=20mm×20mm
FIG. 13 is a diagram for explaining a table in which threshold values of items (A to D) according to an embodiment of the present invention are set. As a result of EMC calculation, when the return loop area of the signal line is small, the wiring pattern of the signal line is in the center with respect to the power supply pattern and the GND pattern, the stub length of the signal line is short, and the power supply / GND pattern is the minimum necessary EMC improves. This value empirically becomes (Equation 3) when the standard wiring length is 20 mm.
A = 20 mm × 0.1 mm (Formula 3)
B = 20mm × 10mm
C = 0
D = 20mm × 20mm
この標準値を基に余裕度を加味すると、各項目(A、B、C、D)の閾値は(式4)で求めることができる。また、この計算結果を閾値の図として図13に示す。
A≧20mm×0.1mm×2 (式4)
B≦20mm×10mm×0.5
C≧10
D≧20mm×20mm×2
If a margin is added based on this standard value, the threshold value of each item (A, B, C, D) can be obtained by (Equation 4). Moreover, this calculation result is shown in FIG.
A ≧ 20 mm × 0.1 mm × 2 (Formula 4)
B ≦ 20mm × 10mm × 0.5
C ≧ 10
D ≧ 20mm × 20mm × 2
図14は本発明の一実施例にかかるEMC計算結果の閾値に基づいた表示を説明する図である。EMC判定部108は、各項目AからDを図13の閾値と比較し、その値に違反した項目については他の正常な項目と区別するよう色付きの表示としている。また、各項目ごとに、数値順に信号線を並び替えて表示してもよい。
FIG. 14 is a view for explaining display based on the threshold value of the EMC calculation result according to one embodiment of the present invention. The
かかる構成によれば、リターンループ面積と、電源・GNDパターン端面積と、スタブ長と、電源・GNDパターン面積を計算することにより、EMCの4項目の違反度合いを信号線毎に数値化して表示でき、プリント基板の設計段階でEMC品質を向上するため、信号線や配線パターンの対策箇所を絞り込むことができる。 According to this configuration, by calculating the return loop area, the power source / GND pattern end area, the stub length, and the power source / GND pattern area, the degree of violation of the four items of EMC is quantified and displayed for each signal line. In addition, in order to improve EMC quality at the printed circuit board design stage, it is possible to narrow down the countermeasures for signal lines and wiring patterns.
尚、本実施の形態において、計算対象としてプリント基板データを用いたが、商品全体を考慮して、ケーブルや筐体構造で構成される3次元機構データを用いて、ケーブルを配線として扱い、金属筐体をGNDパターンとして各EMC要因の計算を行ってもよい。 In this embodiment, printed circuit board data is used as a calculation target. However, in consideration of the entire product, the cable is treated as a wiring by using the three-dimensional mechanism data including the cable and the casing structure, and the metal You may calculate each EMC factor by making a housing | casing into a GND pattern.
(実施の形態2)
図15は、本発明の実施の形態2におけるEMC判定システムのブロック図で、図16はEMC判定方法のフローチャートである。図1と図2と同じ構成要素については同じ符号を用い、説明を省略する。
(Embodiment 2)
FIG. 15 is a block diagram of the EMC determination system according to
EMC測定の1つの方法として、電気製品を実際の利用状態に置き、3mや10mの位置にあるアンテナで放射電界を測定することがある。その測定結果は、周波数と放射電界強度のリストとして表され、放射電界強度を規格値と比較する。放射電界強度が規格値を超えた場合や規格値とのマージンが小さい場合は、その周波数を特定してEMCの対策が必要である。 One method of EMC measurement is to place an electrical product in an actual usage state and measure the radiation electric field with an antenna located at a position of 3 m or 10 m. The measurement results are expressed as a list of frequencies and radiated electric field strengths, and the radiated electric field strengths are compared with standard values. When the radiated electric field intensity exceeds the standard value or when the margin with the standard value is small, it is necessary to identify the frequency and take EMC countermeasures.
図15の記憶部101に、EMC問題周波数テーブル1501と、クロック周波数テーブル1502を付加した構成となっている。EMC問題周波数テーブル1501は放射電界強度測定した結果である周波数と放射電界強度のリストとして記憶されている。クロック周波数テーブル1502は、信号線毎の実動作時の基本周波数が記憶されている。 An EMC problem frequency table 1501 and a clock frequency table 1502 are added to the storage unit 101 of FIG. The EMC problem frequency table 1501 is stored as a list of frequencies and radiated electric field strengths as a result of measuring the radiated electric field strength. The clock frequency table 1502 stores the basic frequency during actual operation for each signal line.
次に図16を用いてEMC判定方法について説明する。 Next, the EMC determination method will be described with reference to FIG.
ステップS1601aは、放射電界強度の測定結果であるEMC問題周波数テーブル1501から放射電界強度が規格値を超えている周波数、または、マージンが少ない周波数を選択する。そして、ステップS1606aの判断処理で規格値を超えている周波数、または、マージンが少ない周波数に相当する全ての周波数について繰り返し計算する。 In step S1601a, a frequency at which the radiation field intensity exceeds the standard value or a frequency with a small margin is selected from the EMC problem frequency table 1501 that is a measurement result of the radiation field intensity. Then, the calculation is repeated for all frequencies corresponding to the frequency exceeding the standard value or the frequency having a small margin in the determination processing in step S1606a.
次に、ステップS1601bは、前記選択した周波数に対して対応する信号線を選択する。そして、ステップS206の判断処理で対応する全ての信号線に対して繰り返し計算する。対応する信号線とは、EMC問題周波数を自然数で除算したロック周波数(式5)を持つ信号線が該当する。
クロック周波数=EMC問題周波数/N (式5)
(Nは自然数で、1、2、3、・・・)
Next, step S1601b selects a signal line corresponding to the selected frequency. Then, the calculation is repeated for all corresponding signal lines in the determination process of step S206. The corresponding signal line corresponds to a signal line having a lock frequency (Equation 5) obtained by dividing the EMC problem frequency by a natural number.
Clock frequency = EMC problem frequency / N (Formula 5)
(N is a natural number, 1, 2, 3, ...)
かかる構成によれば、EMC規格を満足せずに対策が必要な周波数から対応する信号線を選択して、リターンループ面積と電源・GNDパターン端面積とスタブ長と電源・GNDパターン面積を計算することにより、放射電界強度の測定結果の問題周波数に関連する信号だけを抽出し、EMCの4項目を数値化して表示することができる。 According to such a configuration, a corresponding signal line is selected from frequencies that do not satisfy the EMC standard and need countermeasures, and a return loop area, a power supply / GND pattern end area, a stub length, and a power supply / GND pattern area are calculated. Thus, it is possible to extract only the signal related to the problem frequency of the measurement result of the radiated electric field intensity, and to display the four items of EMC numerically.
尚、ステップS202からS205を全て計算する場合を説明したが、ステップS202からS205の少なくとも1つを計算してもよい。 In addition, although the case where all steps S202 to S205 are calculated has been described, at least one of steps S202 to S205 may be calculated.
また、本実施の形態において、クロック周波数テーブル1502を用いたが、プリント基板データ102に信号線のクロック周波数を予め設定しておき、それを用いてもよい。
In this embodiment, the clock frequency table 1502 is used. However, the clock frequency of the signal line may be set in advance in the printed
(実施の形態3)
図17は、本発明の実施の形態3におけるEMC適合レベルの判定方法を示したフローチャートで、図18はEMC適合レベルの計算結果を示した図である。図15と図16と同じ構成要素については同じ符号を用い、説明を省略する。
(Embodiment 3)
FIG. 17 is a flowchart showing an EMC conformance level determination method according to
図17のステップS1707は、EMC適合レベルを計算する。EMC適合レベルは、リターンループ面積A(ステップS202)と、電源・GNDパターン端面積B(ステップS203)と、スタブ長C(ステップS204)と、電源・GNDパターン面積D(ステップS205)の結果から(式6)で計算する。そして、4つの項目を加算した値がEMC適合レベルの総和として計算する。 Step S1707 in FIG. 17 calculates the EMC conformity level. The EMC conformity level is determined from the results of the return loop area A (step S202), the power source / GND pattern edge area B (step S203), the stub length C (step S204), and the power source / GND pattern area D (step S205). It calculates with (Formula 6). A value obtained by adding the four items is calculated as the sum of the EMC conformity levels.
EMC適合レベルを(式6)で計算し、小さな順に、つまり、EMC適合レベルが悪い順に、信号を並べ、あらかじめ与えておいた判定基準以下の信号を表示する。
リターンループ面積のEMC適合レベル =−αA (式6)
電源・GNDパターン端面積のEMC適合レベル=−β/B
スタブ長のEMC適合レベル =−γC
電源・GNDパターン面積のEMC適合レベル =−δD
EMC適合レベルの総和 =−αA−β/B−γC−δD
但し、α=0.5、β=200、γ=0.2、δ=0.0025
The EMC conformity level is calculated by (Equation 6), the signals are arranged in ascending order, that is, in order of worse EMC conformance level, and signals below the predetermined criterion are displayed.
EMC conformity level of return loop area = -αA (Formula 6)
EMC compliance level of power supply / GND pattern edge area = -β / B
EMC conformity level of stub length = -γC
EMC compliance level of power supply / GND pattern area = -δD
Sum of EMC conformity level = −αA−β / B−γC−δD
However, α = 0.5, β = 200, γ = 0.2, δ = 0.0025
図18は、図17の計算結果を表示部109に表示した例である。信号線毎のリターンループ面積A(ステップS202)と、電源・GNDパターン端面積B(ステップS203)と、スタブ長C(ステップS204)と、電源・GNDパターン面積D(ステップS205)の結果と、それぞれに対応するEMC適合レベルの計算結果を表示している。また、EMC適合レベルの総和を表示したり、このレベルの小さい順(EMC適合レベルが悪い順)に並び替えて表示する。
FIG. 18 is an example in which the calculation result of FIG. 17 is displayed on the
信号線のリターンループ面積が小さく、電源パターンやGNDパターンに対して信号線の配線パターンが中央にあり、信号線のスタブ長が短く、電源・GNDパターンが必要最小な場合にEMCがよくなる。この値は経験的に、標準的な配線長を20mmとして実施の形態2で説明した(式3)を用いてEMC適合レベルを計算すると(式7)になる。
リターンループ面積のEMC適合レベル =−1 (式7)
電源・GNDパターン端面積のEMC適合レベル=−1
スタブ長のEMC適合レベル =0
電源・GNDパターン面積のEMC適合レベル =−1
EMC適合レベルの総和 =−3
EMC is improved when the return loop area of the signal line is small, the wiring pattern of the signal line is in the center with respect to the power supply pattern and the GND pattern, the stub length of the signal line is short, and the power supply / GND pattern is the minimum necessary. This value empirically becomes (Equation 7) when the EMC conformity level is calculated using (Equation 3) described in the second embodiment with a standard wiring length of 20 mm.
EMC conformity level of return loop area = -1 (Formula 7)
EMC compliance level of power supply / GND pattern edge area = -1
EMC conformance level of stub length = 0
EMC compliance level of power supply / GND pattern area = -1
Sum of EMC conformity levels = -3
EMC適合レベルの判定基準は、EMC適合レベル−αA、−β/B、−γCの各項目が−2となる値で、EMC適合レベルの総和は−8で定義する。さらに、EMC適合レベルが悪い信号線ごとに原因を特定できるように、各計算のEMC適合レベル−αA、−β/B、−γC、−δDで一番小さな項目、つまりEMCを最も悪化させている要因を区別して表示する。また、EMC適合レベルの基準値を超えた項目全てを区別して表示してもよい。 The EMC conformance level judgment criterion is a value in which each item of the EMC conformance level -αA, -β / B, and -γC is -2, and the sum of the EMC conformance levels is defined by -8. Further, in order to identify the cause for each signal line having a poor EMC conformance level, the smallest item, that is, the EMC, is deteriorated most at the EMC conformance levels −αA, −β / B, −γC, and −δD of each calculation. Differentiated factors are displayed. Further, all items exceeding the standard value of the EMC conformity level may be distinguished and displayed.
かかる構成によれば、EMC規格を満足せずに対策が必要な周波数に対して、関連する信号線を限定して、リターンループ面積と電源・GNDパターン端面積とスタブ長と電源・GNDパターン面積を計算することにより、EMC最大要因やその違反度合いを数値化して表示でき、電気製品の評価段階でEMC品質を向上するため、信号線毎の対策箇所を絞り込むことができる。 According to such a configuration, the return signal area, the power supply / GND pattern end area, the stub length, the power supply / GND pattern area are limited by limiting the relevant signal lines for frequencies that do not satisfy the EMC standard and need countermeasures. By calculating, the EMC maximum factor and the degree of violation thereof can be digitized and displayed, and the EMC quality can be improved at the evaluation stage of the electric product, so that the countermeasure points for each signal line can be narrowed down.
尚、ステップS202からS205を全て計算する場合を説明したが、ステップS202からS205の少なくとも1つを計算してもよい。 In addition, although the case where all steps S202 to S205 are calculated has been described, at least one of steps S202 to S205 may be calculated.
また、本実施の形態において、EMC適合レベルに応じて、プリント基板設計CAD上で、信号線をハイライト表示や色付けしてもよい。また、EMC適合レベルの計算式の係数α、β、γ、δ、及び、判定基準は、商品に応じて切り替えられるようにしてもよい。 In the present embodiment, the signal lines may be highlighted or colored on the printed circuit board design CAD according to the EMC compatibility level. Further, the coefficients α, β, γ, δ, and determination criteria of the calculation formula for the EMC conformity level may be switched according to the product.
本発明は、プリント基板の配線設計CADシステム等において、プリント基板のEMC悪化要因を数値化したり、EMCの適合レベルを表示するEMC判定方法及び判定システムに関する。 The present invention relates to an EMC determination method and a determination system for digitizing EMC deterioration factors of a printed circuit board and displaying an EMC conformity level in a printed circuit board wiring design CAD system or the like.
101 記憶部
102 プリント基板データ
103 処理部
104 リターンループ面積計算部
105 電源・GNDパターン端面積計算部
106 スタブ長計算部
107 電源・GNDパターン面積計算部
108 EMC判定部
109 表示部
DESCRIPTION OF SYMBOLS 101 Memory |
Claims (8)
前記CADシステムで設計されたプリント基板データから任意の信号線を選択するステップと、
前記選択された信号線に対して
(a)リターンループ面積を計算するステップと、
(b)電源・GNDパターン端面積を計算するステップと、
(c)スタブ長を計算するステップと、
(d)電源・GNDパターン面積を計算するステップと、
前記(a)から(d)の少なくとも1つのステップを実行し、前記実行した計算結果を前記信号線に対応して表示させるステップからなることを特徴とするEMCの判定方法。 In a processing method for designing a wiring pattern of a position of an electronic component mounted on a printed circuit board and a wiring pattern of a signal line between the electronic components using a CAD system,
Selecting an arbitrary signal line from printed circuit board data designed in the CAD system;
(A) calculating a return loop area for the selected signal line;
(B) calculating a power source / GND pattern edge area;
(C) calculating a stub length;
(D) calculating a power source / GND pattern area;
An EMC determination method comprising the steps of executing at least one of steps (a) to (d) and displaying the executed calculation result corresponding to the signal line.
前記CADシステムで設計されたプリント基板データから任意の信号線を選択するステップと、
前記選択された信号線に対して
(a)リターンループ面積を計算するステップと、
(b)電源・GNDパターン端面積を計算するステップと、
(c)スタブ長を計算するステップと、
(d)電源・GNDパターン面積を計算するステップと、
前記(a)から(d)の少なくとも1つのステップを実行し、前記実行した計算結果を前記信号線毎に重み付けと総和よりEMC適合レベルを算出し、前記EMC適合レベルの数値順に表示するステップからなることを特徴とするEMCの判定方法。 In a processing method for designing a wiring pattern of a position of an electronic component mounted on a printed circuit board and a wiring pattern of a signal line between the electronic components using a CAD system,
Selecting an arbitrary signal line from printed circuit board data designed in the CAD system;
(A) calculating a return loop area for the selected signal line;
(B) calculating a power source / GND pattern edge area;
(C) calculating a stub length;
(D) calculating a power source / GND pattern area;
From the step of executing at least one of the steps (a) to (d), calculating the EMC conformity level based on the weighting and sum of the performed calculation results for each signal line, and displaying the EMC conformance level in numerical order. An EMC determination method characterized by comprising:
前記CADシステムで設計されたプリント基板データを記憶する記憶部と、
(a)リターンループ面積計算部と、
(b)電源・GNDパターン端面積計算部と、
(c)スタブ長計算部と、
(d)電源・GNDパターン面積計算部と、
前記(a)から(d)の少なくとも1つを備え、
前記計算結果に基づいて信号線に対応したEMC計算結果やEMC悪化要因を判定するEMC判定部からなることを特徴とする判定システム。 In a CAD system for designing the position of electronic components mounted on a printed circuit board and the wiring pattern of signal lines between the electronic components,
A storage unit for storing printed circuit board data designed in the CAD system;
(A) a return loop area calculation unit;
(B) a power source / GND pattern edge area calculation unit;
(C) a stub length calculation unit;
(D) a power source / GND pattern area calculation unit;
Comprising at least one of (a) to (d),
A determination system comprising: an EMC determination unit that determines an EMC calculation result corresponding to a signal line and an EMC deterioration factor based on the calculation result.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009153380A JP2011008664A (en) | 2009-06-29 | 2009-06-29 | Method and system for determining emc |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009153380A JP2011008664A (en) | 2009-06-29 | 2009-06-29 | Method and system for determining emc |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011008664A true JP2011008664A (en) | 2011-01-13 |
Family
ID=43565208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009153380A Pending JP2011008664A (en) | 2009-06-29 | 2009-06-29 | Method and system for determining emc |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011008664A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102682221A (en) * | 2012-05-17 | 2012-09-19 | 西安电子科技大学 | Comprehensive electromagnetic compatibility evaluation method for complicated electronic information system |
JP2013206169A (en) * | 2012-03-28 | 2013-10-07 | Nec Corp | Design verification support device, design verification support method and design verification support program |
US8769473B1 (en) | 2012-12-27 | 2014-07-01 | Fujitsu Limited | Wiring design support apparatus, method and computer-readable recording medium |
US8850376B2 (en) | 2012-05-31 | 2014-09-30 | Fujitsu Limited | Method, device, and a computer-readable recording medium having stored program for information processing for noise suppression design check |
-
2009
- 2009-06-29 JP JP2009153380A patent/JP2011008664A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013206169A (en) * | 2012-03-28 | 2013-10-07 | Nec Corp | Design verification support device, design verification support method and design verification support program |
CN102682221A (en) * | 2012-05-17 | 2012-09-19 | 西安电子科技大学 | Comprehensive electromagnetic compatibility evaluation method for complicated electronic information system |
US8850376B2 (en) | 2012-05-31 | 2014-09-30 | Fujitsu Limited | Method, device, and a computer-readable recording medium having stored program for information processing for noise suppression design check |
US8769473B1 (en) | 2012-12-27 | 2014-07-01 | Fujitsu Limited | Wiring design support apparatus, method and computer-readable recording medium |
JP2014127166A (en) * | 2012-12-27 | 2014-07-07 | Fujitsu Ltd | Wiring design support device, and wiring design support method and program |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4294647B2 (en) | Printed circuit board design device and CAD system | |
JP6323333B2 (en) | Substrate design method and design apparatus | |
US8446152B2 (en) | Printed circuit board test assisting apparatus, printed circuit board test assisting method, and computer-readable information recording medium | |
CN113056742B (en) | Design support device, design support method, and machine learning device | |
JP2011008664A (en) | Method and system for determining emc | |
JP2009238130A (en) | Printed circuit board designing apparatus and printed circuit board designing method | |
WO2005076164A1 (en) | Printed circuit board return route check method and printed circuit board pattern design cad device | |
US8296715B2 (en) | Wiring design assisting apparatus, wiring design assisting method, and computer-readable information recording medium | |
CN1696939B (en) | System and method for validating wire-laying interval on PCB | |
JP4633666B2 (en) | Board design support apparatus and board design support program | |
US7752591B2 (en) | Board layout check apparatus and board layout check method for guard wiring | |
WO2013140471A1 (en) | Design rule checking system, method, and non-transitory computer readable medium having program stored therein | |
US10198547B2 (en) | Support apparatus, design support method, program, and memory medium | |
JP4682873B2 (en) | Bypass capacitor check method and check device | |
JP5949759B2 (en) | Wiring check device and wiring check system | |
JP5082793B2 (en) | Printed circuit board design support apparatus, printed circuit board design support method, and printed circuit board design support program | |
JP4283647B2 (en) | Layout check system | |
JP2009151363A (en) | Board design device | |
US20160253448A1 (en) | Circuit board design system, circuit board design method and program recording medium | |
WO2012073917A1 (en) | Wiring check device and wiring check system | |
JP2007328465A (en) | System and method for checking wiring structure of printed board | |
JP2001331539A (en) | Wiring structure check system for printed board | |
US20110022364A1 (en) | Simulation apparatus, simulation method, and simulation program | |
JP2007213567A (en) | Support apparatus and method for circuit design | |
JP2022102347A (en) | Evaluation device, designing device, evaluation method, and designing method of electric equipment system |