JP2011008664A

JP2011008664A - Method and system for determining emc

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Publication number: JP2011008664A
Application number: JP2009153380A
Authority: JP
Inventors: Nobuyuki Koyama; 信之小山
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-06-29
Filing date: 2009-06-29
Publication date: 2011-01-13

Abstract

PROBLEM TO BE SOLVED: To determine EMC quality of a printed board and to narrow down parts for which countermeasures should be taken, of signal lines and wiring patterns.SOLUTION: A determination system of EMC includes a return loop area calculation part 104, a power supply-GND pattern end area calculation part 105, a stub length calculation part 106, a power supply-GND pattern area calculation part 107, and an EMC determination part 108. EMC conformity levels of signal lines on the printed board are digitized and displayed to narrow down parts for which countermeasures should be taken, of signal lines and wiring patterns, whereby required and sufficient countermeasures can be taken.

Description

本発明は、プリント基板の配線パターンを設計する際、ＥＭＣ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃＣｏｍｐａｔｉｂｉｌｉｔｙ）の判定方法と判定システムに関するものである。 The present invention relates to an EMC (Electro Magnetic Compatibility) determination method and determination system when designing a wiring pattern of a printed circuit board.

従来のＥＭＣの判定方法と判定システムとしては、ＥＭＣルールに対する適合をチェックしているものがある。図１９は、特許文献１に記載された従来のＥＭＣの判定方法を示す図である。 As a conventional EMC determination method and determination system, there is one that checks conformity to an EMC rule. FIG. 19 is a diagram illustrating a conventional EMC determination method described in Patent Document 1. In FIG.

図１９において、配線処理部１４は、クロック配線を抽出するクロック配線パターン抽出部２１と、配線層の隣接層に電源／ＧＮＤ層の有無を検出する配線層検出部２２と、隣接層に電源／ＧＮＤ層がない場合にＧＮＤパターンを検出するアースガードパターン検出部２３と、周辺にＧＮＤパターンがないというＥＭＣルール違反があった配線をエラー表示する配線エラー表示部２４で構成される。配線データが蓄えられたデータ記憶装置１１に対して、入出力装置１３を通じて、演算処理装置１５により配線を編集した場合、配線処理部１４によりＥＭＣエラーチェックが実施され、表示部１２にエラー表示される。つまり、ＥＭＣルールの１つである周辺のＧＮＤパターン有無をチェックするシステムである。 In FIG. 19, the wiring processing unit 14 includes a clock wiring pattern extraction unit 21 that extracts a clock wiring, a wiring layer detection unit 22 that detects the presence / absence of a power supply / GND layer in an adjacent layer of the wiring layer, and a power / An earth guard pattern detection unit 23 that detects a GND pattern when there is no GND layer, and a wiring error display unit 24 that displays an error in a wiring that violates the EMC rule that there is no GND pattern in the vicinity. When wiring is edited by the arithmetic processing unit 15 through the input / output device 13 for the data storage device 11 in which the wiring data is stored, an EMC error check is performed by the wiring processing unit 14 and an error is displayed on the display unit 12. The That is, this is a system for checking the presence or absence of a peripheral GND pattern, which is one of the EMC rules.

特許第３１１９２４２号公報Japanese Patent No. 3119242

しかしながら、前記従来の構成では、ＥＭＣルールに適合しているかの合否や数だけを問題にしており、ＥＭＣルールにどの程度違反しているか、例えば、基板端配線の悪さ度合いを考慮しておらず、その違反によりＥＭＣがどれだけ悪化するか判断できない。そのため、信号の対策箇所を絞り込めず対策に時間が掛かりすぎたり、対策が過剰になったりするという課題を有している。 However, in the conventional configuration, only whether or not the EMC rule is met is a problem, and how much the EMC rule is violated, for example, does not consider the degree of badness of the substrate end wiring. I cannot judge how much EMC is worsened by the violation. For this reason, there is a problem that the countermeasure points of the signal cannot be narrowed down and it takes too much time for the countermeasures or the countermeasures become excessive.

本発明は、前記従来の課題を解決するもので、プリント基板の信号線毎にＥＭＣ要因を数値化し、これを用いてＥＭＣ適合レベルを表示することで、優先順位が高い信号を特定したり、ＥＭＣを悪化させている要因を表示させるなど、ＥＭＣの対策を効率的におこなうことができるＥＭＣの判定方法を提供する。 The present invention solves the above-mentioned conventional problems, and by digitizing EMC factors for each signal line of a printed circuit board and displaying the EMC conformity level using this, a signal having a high priority is specified, Provided is an EMC determination method capable of efficiently taking measures against EMC, such as displaying a factor that deteriorates EMC.

上記目的を達成するために、本発明のＥＭＣの判定方法は、プリント基板に搭載する電子部品の位置や前記電子部品間の信号線の配線パターンをＣＡＤシステムを用いて配線設計する処理方法において、
前記ＣＡＤシステムで設計されたプリント基板データから任意の信号線を選択するステップと、
前記選択された信号線に対して
（ａ）リターンループ面積を計算するステップと、
（ｂ）電源・ＧＮＤパターン端面積を計算するステップと、
（ｃ）スタブ長を計算するステップと、
（ｄ）電源・ＧＮＤパターン面積を計算するステップと、
前記（ａ）から（ｄ）の少なくとも１つのステップを実行し、前記実行した計算結果を前記信号線に対応して表示させるステップからなることを特徴とし、プリント基板のＥＭＣの判定を行う。 In order to achieve the above object, an EMC determination method of the present invention is a processing method for designing a wiring pattern of a position of an electronic component mounted on a printed circuit board and a wiring pattern of a signal line between the electronic components using a CAD system.
Selecting an arbitrary signal line from printed circuit board data designed in the CAD system;
(A) calculating a return loop area for the selected signal line;
(B) calculating a power source / GND pattern edge area;
(C) calculating a stub length;
(D) calculating a power source / GND pattern area;
The method includes the steps of executing at least one of the steps (a) to (d) and displaying the executed calculation result corresponding to the signal line, and performing EMC determination of the printed circuit board.

本構成によって、プリント基板の設計段階や評価段階でＥＭＣを悪化させている要因を数値化することができる。 With this configuration, it is possible to quantify the factors that deteriorate EMC in the printed circuit board design stage and evaluation stage.

以上のように、本発明のＥＭＣの判定方法によれば、プリント基板の信号線毎にＥＭＣ要因を数値化し、これを用いてＥＭＣ適合レベルを表示することで、優先順位が高い信号を特定でき、ＥＭＣを悪化させている要因を表示させるなど、ＥＭＣの対策を効率的におこなうことができる。 As described above, according to the EMC determination method of the present invention, it is possible to specify a signal having a high priority by digitizing the EMC factor for each signal line of the printed circuit board and displaying the EMC conformity level using this. Thus, it is possible to efficiently take countermeasures against EMC, such as displaying a factor that deteriorates EMC.

本発明の実施の形態１におけるＥＭＣ判定システムのブロック図The block diagram of the EMC determination system in Embodiment 1 of this invention 同実施の形態１におけるＥＭＣの判定方法のフローチャートFlow chart of EMC determination method in the first embodiment 同実施の形態１におけるリターンループ面積の説明図（同層リターンの場合）Explanatory drawing of the return loop area in the first embodiment (in the case of the same layer return) 同実施の形態１におけるリターンループ面積の説明図（不連続リターンの場合）Explanatory diagram of return loop area in the first embodiment (in the case of discontinuous return) 同実施の形態１におけるリターンループ面積の説明図（他の信号線がある場合）Explanatory diagram of the return loop area in the first embodiment (when there are other signal lines) 同実施の形態１におけるリターンループ面積の説明図（同層リターンがない場合）Explanatory drawing of the return loop area in the first embodiment (when there is no same-layer return) 同実施の形態１におけるリターンループ面積の説明図（配線が層を跨る場合）Explanatory drawing of the return loop area in the first embodiment (when the wiring straddles layers) （ａ）同実施の形態１における電源・ＧＮＤパターン端面積を説明する上面図、（ｂ）図８（ａ）の断面図(A) Top view for explaining the end area of the power supply / GND pattern in the first embodiment, (b) A sectional view of FIG. 8 (a) 同実施の形態１におけるスタブ長の説明図（２分岐の場合）Explanatory drawing of the stub length in the first embodiment (in the case of two branches) 同実施の形態１におけるスタブ長の説明図（３分岐の場合）Explanatory drawing of the stub length in the first embodiment (in the case of 3 branches) 同実施の形態１における電源・ＧＮＤパターン面積の説明図Explanatory drawing of the power supply / GND pattern area in the first embodiment 同実施の形態１におけるＥＭＣ計算結果の表示状態を説明した図The figure explaining the display state of the EMC calculation result in the first embodiment 同実施の形態１におけるＥＭＣの閾値を説明した図The figure explaining the threshold value of EMC in the first embodiment 同実施の形態１におけるＥＭＣ計算結果を区別した表示状態を説明した図The figure explaining the display state which distinguished the EMC calculation result in Embodiment 1 同実施の形態２におけるＥＭＣ判定システムのブロック図Block diagram of the EMC determination system in the second embodiment 同実施の形態２におけるＥＭＣ判定方法のフローチャートFlow chart of EMC determination method in the second embodiment 同実施の形態３におけるＥＭＣ判定方法のフローチャートFlow chart of EMC determination method in the third embodiment 同実施の形態３におけるＥＭＣ計算結果の表示状態を説明した図The figure explaining the display state of the EMC calculation result in Embodiment 3 特許文献１に記載された従来のＥＭＣ判定システムのブロック図Block diagram of a conventional EMC determination system described in Patent Document 1

以下本発明の実施の形態について、図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.

（実施の形態１）
図１は、本発明の実施の形態１におけるＥＭＣ判定システムのブロック図である。記憶部１０１にはプリント基板データ１０２が記憶されている。プリント基板データ１０２は配線設計ＣＡＤシステムを用いて設計するもので、プリント基板に搭載する電子部品の位置や電子部品間の信号線に対する配線パターンなどのデータで構成されている。処理部１０３は、リターンループ面積計算部１０４と、電源・ＧＮＤパターン端面積計算部１０５と、スタブ長計算部１０６と、電源・ＧＮＤパターン面積計算部１０７と、これら４つの計算結果からＥＭＣの計算結果を判定するＥＭＣ判定部１０８から構成されている。表示部１０９はＥＭＣ判定部１０８の結果を画面に表示する手段を備えている。処理部１０３は、後述のＥＭＣ判定方法の各ステップを実行するためのシステムである。 (Embodiment 1)
FIG. 1 is a block diagram of an EMC determination system according to Embodiment 1 of the present invention. Printed circuit board data 102 is stored in the storage unit 101. The printed circuit board data 102 is designed using a wiring design CAD system, and is composed of data such as positions of electronic components mounted on the printed circuit board and wiring patterns for signal lines between the electronic components. The processing unit 103 includes a return loop area calculation unit 104, a power source / GND pattern end area calculation unit 105, a stub length calculation unit 106, a power source / GND pattern area calculation unit 107, and calculates EMC from these four calculation results. It is comprised from the EMC determination part 108 which determines a result. The display unit 109 includes means for displaying the result of the EMC determination unit 108 on the screen. The processing unit 103 is a system for executing each step of an EMC determination method described later.

図２は、本発明の実施の形態１におけるＥＭＣ判定方法のフローチャートである。ステップＳ２０１は、プリント基板データ１０２からある信号線を選択する。続いて選択された信号線に対して、リターンループ面積の計算（ステップＳ２０２）と、電源・ＧＮＤパターン端面積の計算（ステップＳ２０３）と、スタブ長の計算（ステップＳ２０４）と、電源・ＧＮＤパターン面積の計算（ステップＳ２０５）とを実行する。次に、ステップＳ２０６はプリント基板上全ての信号線について計算するため、ステップＳ２０１に戻り別の信号線を選択して同様の計算（ステップＳ２０２からＳ２０５）を繰り返し実行する。最後にステップＳ２０７は、各計算結果より数値順に信号線やＥＭＣの計算結果を表示する。これによりＥＭＣ対策が必要な信号線の優先順位や、ＥＭＣを悪化させている要因が明確になる。 FIG. 2 is a flowchart of the EMC determination method according to Embodiment 1 of the present invention. In step S <b> 201, a signal line is selected from the printed circuit board data 102. Subsequently, for the selected signal line, a return loop area calculation (step S202), a power source / GND pattern end area calculation (step S203), a stub length calculation (step S204), and a power source / GND pattern are calculated. Area calculation (step S205) is executed. Next, in step S206, since calculation is performed for all signal lines on the printed circuit board, the process returns to step S201 to select another signal line and repeat the same calculation (steps S202 to S205). Finally, step S207 displays the signal line and EMC calculation results in numerical order from each calculation result. As a result, the priority order of signal lines that require EMC countermeasures and the factors that deteriorate EMC are clarified.

尚、ステップＳ２０２からＳ２０５を全て計算する場合を説明したが、ステップＳ２０２からＳ２０５の少なくとも１つを計算してもよい。これは、ステップＳ２０３やＳ２０５は多層基板に適用される処理であり、ステップＳ２０４は信号線の分岐がある場合の処理であるためで、必ずしも４つのステップを実行する必要はない。また、４つの計算順序は並び替えて実行してもよい。 In addition, although the case where all steps S202 to S205 are calculated has been described, at least one of steps S202 to S205 may be calculated. This is a process applied to the multilayer substrate in steps S203 and S205, and step S204 is a process in the case where there is a branch of the signal line. Therefore, it is not always necessary to execute the four steps. The four calculation orders may be rearranged and executed.

次に、図２のステップＳ２０２の計算方法について図３から図７を用いて説明する。 Next, the calculation method in step S202 of FIG. 2 will be described with reference to FIGS.

図３から図７は、本発明の一実施例にかかるリターンループ面積を示した図である。信号線がドライバＩＣ３０２からレシーバＩＣ３０３に向かって接続した時、信号線とＧＮＤパターンに囲まれる領域であるリターンループ面積の計算を説明する図である。 3 to 7 are diagrams showing a return loop area according to an embodiment of the present invention. It is a figure explaining calculation of the return loop area which is an area surrounded by a signal line and a GND pattern when a signal line is connected from the driver IC 302 toward the receiver IC 303.

図３はプリント基板３００を上面から見た図で、ドライバＩＣ３０２と、レシーバＩＣ３０３と、信号線３０１と、ＧＮＤパターン３０４がプリント基板３００の１層目に配置されている事例である。信号線３０１を流れる電流は信号線３０１の配線パターンに対して最も近いＧＮＤパターン３０４にリターン電流が形成される。つまり、信号線３０１とレシーバＩＣ３０３のＧＮＤピン３０６からドライバＩＣ３０２のＧＮＤピン３０７のＧＮＤパターン３０４との間にリターンループが形成される。その面積をリターンループ面積３０５として計算する。ＧＮＤパターンはベタパターンの事例であるが、信号線と同様な配線パターンであってもよい。 FIG. 3 is a view of the printed circuit board 300 as viewed from above, and shows an example in which the driver IC 302, the receiver IC 303, the signal line 301, and the GND pattern 304 are arranged in the first layer of the printed circuit board 300. The current flowing through the signal line 301 forms a return current in the GND pattern 304 that is closest to the wiring pattern of the signal line 301. That is, a return loop is formed between the signal line 301 and the GND pattern 306 of the GND pin 307 of the driver IC 302 from the GND pin 306 of the receiver IC 303. The area is calculated as a return loop area 305. The GND pattern is an example of a solid pattern, but may be a wiring pattern similar to a signal line.

図４は図３同様プリント基板３００を上面から見た図である。図３との違いは、信号線４０１上の点Ｐｂに最も近いＧＮＤパターンが点Ｐｄから反対側の点Ｐｅに変わることである。すなわち信号線４０１上の点ＰａからＰｂ区間では点Ｐｄ側（図の下側）のＧＮＤパターン４０４が最も近く、点Ｐｂから点Ｐｃ区間では点Ｐｅ側（図の上側）のＧＮＤパターン４０４が最も近くなる。このような場合は、レシーバＩＣ３０３の下面を含んだ領域４０５をリターンループ面積として計算する。 FIG. 4 is a view of the printed circuit board 300 as viewed from above, as in FIG. The difference from FIG. 3 is that the GND pattern closest to the point Pb on the signal line 401 is changed from the point Pd to the point Pe on the opposite side. That is, the GND pattern 404 on the point Pd side (the lower side in the figure) is the closest in the section from the point Pa to the Pb on the signal line 401, and the GND pattern 404 on the point Pe side (the upper side in the figure) is the closest in the section from the point Pb to the point Pc. Get closer. In such a case, the area 405 including the lower surface of the receiver IC 303 is calculated as the return loop area.

図５は図３同様プリント基板３００を上面から見た図である。図４との違いは、信号線５０８が配置されていることにより、ＧＮＤパターンが５０４ａと５０４ｂの２つに分割されていることである。この２つのＧＮＤパターンはビア（スルーホール）を介してプリント基板の内層に設けたＧＮＤライン５０４ｃで接続されている。この場合、ＧＮＤが配線パターンであってもＧＮＤパターンと同様に処理し、信号線５０１に対するリターンループ面積５０５は、図示した領域として計算する。 FIG. 5 is a view of the printed circuit board 300 as viewed from above, as in FIG. The difference from FIG. 4 is that the GND pattern is divided into two parts 504a and 504b by the signal line 508 being arranged. These two GND patterns are connected via a via (through hole) by a GND line 504c provided in the inner layer of the printed circuit board. In this case, even if the GND is a wiring pattern, processing is performed in the same manner as the GND pattern, and the return loop area 505 for the signal line 501 is calculated as the illustrated region.

図６はプリント基板３００の断面図で、ドライバＩＣ３０２と、レシーバＩＣ３０３と、信号線６０１がプリント基板３００の１層目に配置され、ＧＮＤパターン６０４は２層目に配置されている事例である。１層目の信号線６０１の配線パターンの真下に２層目のＧＮＤパターン６０４が存在するため、信号線６０１に対するリターンループ面積６０５は、プリント基板３００の１層目と２層目の厚みに方向で表される領域として計算する。 FIG. 6 is a cross-sectional view of the printed circuit board 300. In this example, the driver IC 302, the receiver IC 303, and the signal line 601 are arranged in the first layer of the printed circuit board 300, and the GND pattern 604 is arranged in the second layer. Since the second-layer GND pattern 604 exists immediately below the wiring pattern of the first-layer signal line 601, the return loop area 605 with respect to the signal line 601 is directed to the thickness of the first and second layers of the printed circuit board 300. Calculate as the area represented by.

図７はプリント基板３００の断面図で、ドライバＩＣ３０２が１層目に配置され、レシーバＩＣ３０３が４層目に配置され、ＧＮＤパターン（７０４ａ、７０４ｂ）は２層目と３層目に配置されている。信号線７０１ａは１層目からビア７０９を介して４層目の信号線７０１ｂと接続されている事例である。このリターンループ面積は、信号線７０１ａとこの信号線に最も近いＧＮＤパターン７０４ａで囲まれる領域７０５ａと、信号線７０１ｂとこの信号線に最も近いＧＮＤパターン７０４ｂで囲まれる領域７０５ｂを加算した面積として計算する。 FIG. 7 is a cross-sectional view of the printed circuit board 300. The driver IC 302 is arranged in the first layer, the receiver IC 303 is arranged in the fourth layer, and the GND patterns (704a, 704b) are arranged in the second layer and the third layer. Yes. In this example, the signal line 701a is connected to the signal line 701b in the fourth layer from the first layer through the via 709. The return loop area is calculated as an area obtained by adding the signal line 701a and the region 705a surrounded by the GND pattern 704a closest to the signal line, and the signal line 701b and the region 705b surrounded by the GND pattern 704b closest to the signal line. To do.

図３から図７で説明した各領域の計算方法の一例を説明する。図１のプリント基板データ１０２に記憶されたプリント基板に搭載する電子部品の位置や電子部品間の信号線に対する配線パターンなどの物理的な位置データは、配線設計ＣＡＤシステムの最小設計単位（グリッド）で、通常０．１ｍｍ単位で設計されている。このグリッドを利用して、リターンループの領域内に０．１ｍｍ×０．１ｍｍの最小単位の正方形の個数をカウントすることで面積を計算することができる。 An example of a method for calculating each area described with reference to FIGS. 3 to 7 will be described. The physical position data such as the position of the electronic component mounted on the printed circuit board 102 stored in the printed circuit board data 102 of FIG. 1 and the wiring pattern for the signal line between the electronic components is the minimum design unit (grid) of the wiring design CAD system. In general, it is designed in units of 0.1 mm. By using this grid, the area can be calculated by counting the number of squares of the minimum unit of 0.1 mm × 0.1 mm in the return loop region.

次に、図２のステップＳ２０３の計算方法について図８を用いて説明する。 Next, the calculation method in step S203 in FIG. 2 will be described with reference to FIG.

図８は、本発明の一実施例にかかる電源・ＧＮＤパターン端面積を示した図である。図８（ａ）はプリント基板３００を上面から見た図で、図８（ｂ）は図８（ａ）の点Ｐｆと点Ｐｊでの断面図である。図８（ａ）と（ｂ）は、プリント基板３００の第１層にドライバＩＣ３０２と、レシーバＩＣ３０３と、信号線８０１が配置されている。ＧＮＤパターン８０４はプリント基板３００の２層目に配置されている。点線で示した領域８０４ａは、第２層のＧＮＤパターン８０４の輪郭を示している。電源・ＧＮＤパターン端面積は、信号線８０１が配置された層と異なる層の電源パターンまたはＧＮＤパターンに対し、信号線８０１が重なる場合に計算する。図８（ａ）において、信号線８０１の点Ｐｆから点Ｐｇ区間の最も近いＧＮＤパターン８０４の輪郭は８０４ｂに相当するため、この区間の電源・ＧＮＤパターン端面積は８０５ａとなる。同様に点Ｐｇから点Ｐｈ区間の電源・ＧＮＤパターン端面積は８０５ｂとなり、点Ｐｉから点Ｐｊ区間の電源・ＧＮＤパターン端面積は８０５ｃとなる。したがって、信号線８０１全体の電源・ＧＮＤパターン端面積は、８０５ａと８０５ｂと８０５ｃを加算する。尚、図８ではＧＮＤパターンを例に示したが、電源パターンであっても同様に計算する。ただし、信号線が電源パターンまたはＧＮＤパターンの輪郭からはみ出ている場合、その区間の面積は０とする。 FIG. 8 is a diagram showing a power source / GND pattern end area according to an embodiment of the present invention. FIG. 8A is a view of the printed circuit board 300 as viewed from above, and FIG. 8B is a cross-sectional view taken at points Pf and Pj in FIG. 8A and 8B, a driver IC 302, a receiver IC 303, and a signal line 801 are arranged on the first layer of the printed circuit board 300. FIG. The GND pattern 804 is arranged on the second layer of the printed circuit board 300. A region 804a indicated by a dotted line indicates the outline of the GND pattern 804 of the second layer. The power supply / GND pattern end area is calculated when the signal line 801 overlaps the power supply pattern or the GND pattern in a layer different from the layer where the signal line 801 is arranged. In FIG. 8A, since the contour of the GND pattern 804 closest to the section Pg to the point Pg of the signal line 801 corresponds to 804b, the power source / GND pattern end area in this section is 805a. Similarly, the power source / GND pattern end area from the point Pg to the point Ph is 805b, and the power source / GND pattern end area from the point Pi to the point Pj is 805c. Therefore, 805a, 805b, and 805c are added to the power supply / GND pattern edge area of the entire signal line 801. Although FIG. 8 shows the GND pattern as an example, the same calculation is performed for the power supply pattern. However, when the signal line protrudes from the outline of the power supply pattern or the GND pattern, the area of the section is set to zero.

次に、図２のステップＳ２０４の計算方法について図９と図１０を用いて説明する。 Next, the calculation method in step S204 in FIG. 2 will be described with reference to FIGS.

図９と図１０は、本発明の一実施例にかかるスタブ長を示した図である。信号線（９０１、１００１）は、ドライバＩＣ３０２から複数のレシーバＩＣ３０３に接続している。スタブ長は信号線の配線パターンにおいて、最初の分岐点から各レシーバＩＣまでの配線距離の平均値を中心としてどれだけ離れているか、その距離の２乗した値として計算する。ｘ_iを分岐点からレシーバＩＣまでの配線距離とすると、スタブ長は、以下の式で計算する。

9 and 10 are diagrams showing stub lengths according to an embodiment of the present invention. The signal lines (901, 1001) are connected from the driver IC 302 to the plurality of receiver ICs 303. The stub length is calculated as a squared value of how far the signal line wiring pattern is centered on the average wiring distance from the first branch point to each receiver IC. When the wiring distance of x _i from the branch point to the receiver IC, the stub length is calculated by the following equation.

図９は信号線９０１が２分岐した事例である。信号線９０１の分岐点Ｐ１からＰ２までの距離をＬ１、分岐点Ｐ１からＰ３までの距離をＬ２とすると、次の値を式１および式２に代入することでスタブ長を求めることができる。
ｘ_１＝Ｌ１
ｘ_２＝Ｌ２
ｎ＝２ FIG. 9 shows an example in which the signal line 901 is branched into two. When the distance from the branch point P1 to P2 of the signal line 901 is L1, and the distance from the branch point P1 to P3 is L2, the stub length can be obtained by substituting the following values into Equations 1 and 2.
x ₁ = L1
x ₂ = L2
n = 2

図１０は信号線１００１が３分岐した事例である。信号線１００１の分岐点Ｐ４からＰ６までの距離をＬ３、分岐点Ｐ４から分岐点Ｐ５までの距離をＬ４、分岐点Ｐ５からＰ７までの距離をＬ５、分岐点Ｐ５からＰ８までの距離をＬ６とすると、次の値を式１および式２に代入することでスタブ長を求めることができる。
ｘ_１＝Ｌ３
ｘ_２＝Ｌ４＋Ｌ５
ｘ_２＝Ｌ４＋Ｌ６
ｎ＝３ FIG. 10 shows an example in which the signal line 1001 has three branches. The distance from the branch point P4 to P6 of the signal line 1001 is L3, the distance from the branch point P4 to the branch point P5 is L4, the distance from the branch point P5 to P7 is L5, and the distance from the branch point P5 to P8 is L6. Then, the stub length can be obtained by substituting the following values into Equation 1 and Equation 2.
x ₁ = L3
x ₂ = L4 + L5
x ₂ = L4 + L6
n = 3

尚、図９および図１０は簡略化のため信号線を直線で図示したが、実際の配線パターンは４５度や９０度で折れ曲がったようなパターンで設計し、実際の配線パターンの距離を算出してスタブ長を計算する。また、プリント基板の１層目からビアを介して別の層へ引き回したりするが、このような場合も実際の物理的な配線パターンの距離を算出して計算する。 9 and 10 show the signal lines as straight lines for simplification, the actual wiring pattern is designed to be bent at 45 degrees or 90 degrees, and the distance between the actual wiring patterns is calculated. To calculate the stub length. In addition, the wiring is routed from the first layer of the printed circuit board to another layer through vias. In such a case, the actual physical wiring pattern distance is calculated and calculated.

次に、図２のステップＳ２０５の計算方法について図１１を用いて説明する。 Next, the calculation method in step S205 in FIG. 2 will be described with reference to FIG.

図１１は、本発明の一実施例にかかる電源・ＧＮＤパターン面積を表した図である。プリント基板３００を上面から見た図で、ドライバＩＣ３０２と、レシーバＩＣ３０３と、信号線１１０１が第１層に配置され、ＧＮＤパターン１１０４と電源パターン１１０９は、プリント基板３００の別の層に配置されている事例である。ドライバＩＣ３０２とレシーバＩＣ３０３の駆動電源である電源パターン１１０９とＧＮＤパターン１１０４が上下の層方向に対して重なっている領域１１１０が、信号線１１０１に対する電源・ＧＮＤパターン面積である。電源・ＧＮＤパターン面積は、信号線の配線パターンやＩＣの位置などには影響されず、電源パターンとＧＮＤパターンの重なっている面積となる。尚、電源パターンやＧＮＤパターンが配線である場合も、配線幅や配線長に基づいて重なり部分の面積を計算する。 FIG. 11 is a diagram showing a power supply / GND pattern area according to an embodiment of the present invention. The printed circuit board 300 is viewed from above, and the driver IC 302, the receiver IC 303, and the signal line 1101 are arranged on the first layer, and the GND pattern 1104 and the power supply pattern 1109 are arranged on another layer of the printed circuit board 300. This is an example. A region 1110 in which the power supply pattern 1109 and the GND pattern 1104 which are driving power sources of the driver IC 302 and the receiver IC 303 overlap with each other in the upper and lower layer directions is a power supply / GND pattern area for the signal line 1101. The area of the power supply / GND pattern is not affected by the wiring pattern of the signal lines, the position of the IC, and the like, and is an area where the power supply pattern and the GND pattern overlap. Even when the power supply pattern or the GND pattern is a wiring, the area of the overlapping portion is calculated based on the wiring width and the wiring length.

次に、ＥＭＣの判定と表示について図１２から図１４を用いて説明する。 Next, EMC determination and display will be described with reference to FIGS.

図１２は、本発明の一実施例にかかるＥＭＣ計算結果の表示状態を説明した図である。図２のステップＳ２０１からステップＳ２０６に基づき、信号線毎に計算した結果を表示部１０９に表示した一例である。ＥＭＣ判定部１０８は、リターンループ面積計算（ステップＳ２０２）の結果Ａと、電源・ＧＮＤパターン端面積計算（ステップＳ２０３）の結果Ｂと、スタブ長計算（ステップＳ２０４）の結果Ｃと、電源・ＧＮＤパターン面積計算（ステップＳ２０５）の結果Ｄの内いずれか１つ以上を信号線毎にその計算結果を表示する。また、各計算結果を数値順に並び替えて表示することで、ＥＭＣの対策すべき信号線やＥＭＣレベルを悪化させている項目（ＡからＤ）の特定ができる。 FIG. 12 is a diagram for explaining a display state of the EMC calculation result according to the embodiment of the present invention. This is an example in which the result calculated for each signal line is displayed on the display unit 109 based on step S201 to step S206 in FIG. The EMC determination unit 108 includes the result A of the return loop area calculation (step S202), the result B of the power source / GND pattern end area calculation (step S203), the result C of the stub length calculation (step S204), and the power source / GND. Any one or more of the results D of the pattern area calculation (step S205) are displayed for each signal line. Further, by rearranging and displaying the respective calculation results in numerical order, it is possible to identify signal lines that should be taken by EMC and items (A to D) that deteriorate the EMC level.

図１３は本発明の一実施例にかかる各項目（ＡからＤ）の閾値を設定した表を説明した図である。ＥＭＣ計算結果として、信号線のリターンループ面積が小さく、電源パターンやＧＮＤパターンに対して信号線の配線パターンが中央にあり、信号線のスタブ長が短く、電源・ＧＮＤパターンが必要最小な場合にＥＭＣがよくなる。この値は経験的に、標準的な配線長を２０ｍｍとすると（式３）となる。
Ａ＝２０ｍｍ×０．１ｍｍ（式３）
Ｂ＝２０ｍｍ×１０ｍｍ
Ｃ＝０
Ｄ＝２０ｍｍ×２０ｍｍ FIG. 13 is a diagram for explaining a table in which threshold values of items (A to D) according to an embodiment of the present invention are set. As a result of EMC calculation, when the return loop area of the signal line is small, the wiring pattern of the signal line is in the center with respect to the power supply pattern and the GND pattern, the stub length of the signal line is short, and the power supply / GND pattern is the minimum necessary EMC improves. This value empirically becomes (Equation 3) when the standard wiring length is 20 mm.
A = 20 mm × 0.1 mm (Formula 3)
B = 20mm × 10mm
C = 0
D = 20mm × 20mm

この標準値を基に余裕度を加味すると、各項目（Ａ、Ｂ、Ｃ、Ｄ）の閾値は（式４）で求めることができる。また、この計算結果を閾値の図として図１３に示す。
Ａ≧２０ｍｍ×０．１ｍｍ×２（式４）
Ｂ≦２０ｍｍ×１０ｍｍ×０．５
Ｃ≧１０
Ｄ≧２０ｍｍ×２０ｍｍ×２ If a margin is added based on this standard value, the threshold value of each item (A, B, C, D) can be obtained by (Equation 4). Moreover, this calculation result is shown in FIG.
A ≧ 20 mm × 0.1 mm × 2 (Formula 4)
B ≦ 20mm × 10mm × 0.5
C ≧ 10
D ≧ 20mm × 20mm × 2

図１４は本発明の一実施例にかかるＥＭＣ計算結果の閾値に基づいた表示を説明する図である。ＥＭＣ判定部１０８は、各項目ＡからＤを図１３の閾値と比較し、その値に違反した項目については他の正常な項目と区別するよう色付きの表示としている。また、各項目ごとに、数値順に信号線を並び替えて表示してもよい。 FIG. 14 is a view for explaining display based on the threshold value of the EMC calculation result according to one embodiment of the present invention. The EMC determination unit 108 compares each item A to D with the threshold value shown in FIG. 13 and displays a colored display so that an item that violates the value is distinguished from other normal items. In addition, for each item, the signal lines may be rearranged and displayed in numerical order.

かかる構成によれば、リターンループ面積と、電源・ＧＮＤパターン端面積と、スタブ長と、電源・ＧＮＤパターン面積を計算することにより、ＥＭＣの４項目の違反度合いを信号線毎に数値化して表示でき、プリント基板の設計段階でＥＭＣ品質を向上するため、信号線や配線パターンの対策箇所を絞り込むことができる。 According to this configuration, by calculating the return loop area, the power source / GND pattern end area, the stub length, and the power source / GND pattern area, the degree of violation of the four items of EMC is quantified and displayed for each signal line. In addition, in order to improve EMC quality at the printed circuit board design stage, it is possible to narrow down the countermeasures for signal lines and wiring patterns.

尚、本実施の形態において、計算対象としてプリント基板データを用いたが、商品全体を考慮して、ケーブルや筐体構造で構成される３次元機構データを用いて、ケーブルを配線として扱い、金属筐体をＧＮＤパターンとして各ＥＭＣ要因の計算を行ってもよい。 In this embodiment, printed circuit board data is used as a calculation target. However, in consideration of the entire product, the cable is treated as a wiring by using the three-dimensional mechanism data including the cable and the casing structure, and the metal You may calculate each EMC factor by making a housing | casing into a GND pattern.

（実施の形態２）
図１５は、本発明の実施の形態２におけるＥＭＣ判定システムのブロック図で、図１６はＥＭＣ判定方法のフローチャートである。図１と図２と同じ構成要素については同じ符号を用い、説明を省略する。 (Embodiment 2)
FIG. 15 is a block diagram of the EMC determination system according to Embodiment 2 of the present invention, and FIG. 16 is a flowchart of the EMC determination method. The same components as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof is omitted.

ＥＭＣ測定の１つの方法として、電気製品を実際の利用状態に置き、３ｍや１０ｍの位置にあるアンテナで放射電界を測定することがある。その測定結果は、周波数と放射電界強度のリストとして表され、放射電界強度を規格値と比較する。放射電界強度が規格値を超えた場合や規格値とのマージンが小さい場合は、その周波数を特定してＥＭＣの対策が必要である。 One method of EMC measurement is to place an electrical product in an actual usage state and measure the radiation electric field with an antenna located at a position of 3 m or 10 m. The measurement results are expressed as a list of frequencies and radiated electric field strengths, and the radiated electric field strengths are compared with standard values. When the radiated electric field intensity exceeds the standard value or when the margin with the standard value is small, it is necessary to identify the frequency and take EMC countermeasures.

図１５の記憶部１０１に、ＥＭＣ問題周波数テーブル１５０１と、クロック周波数テーブル１５０２を付加した構成となっている。ＥＭＣ問題周波数テーブル１５０１は放射電界強度測定した結果である周波数と放射電界強度のリストとして記憶されている。クロック周波数テーブル１５０２は、信号線毎の実動作時の基本周波数が記憶されている。 An EMC problem frequency table 1501 and a clock frequency table 1502 are added to the storage unit 101 of FIG. The EMC problem frequency table 1501 is stored as a list of frequencies and radiated electric field strengths as a result of measuring the radiated electric field strength. The clock frequency table 1502 stores the basic frequency during actual operation for each signal line.

次に図１６を用いてＥＭＣ判定方法について説明する。 Next, the EMC determination method will be described with reference to FIG.

ステップＳ１６０１ａは、放射電界強度の測定結果であるＥＭＣ問題周波数テーブル１５０１から放射電界強度が規格値を超えている周波数、または、マージンが少ない周波数を選択する。そして、ステップＳ１６０６ａの判断処理で規格値を超えている周波数、または、マージンが少ない周波数に相当する全ての周波数について繰り返し計算する。 In step S1601a, a frequency at which the radiation field intensity exceeds the standard value or a frequency with a small margin is selected from the EMC problem frequency table 1501 that is a measurement result of the radiation field intensity. Then, the calculation is repeated for all frequencies corresponding to the frequency exceeding the standard value or the frequency having a small margin in the determination processing in step S1606a.

次に、ステップＳ１６０１ｂは、前記選択した周波数に対して対応する信号線を選択する。そして、ステップＳ２０６の判断処理で対応する全ての信号線に対して繰り返し計算する。対応する信号線とは、ＥＭＣ問題周波数を自然数で除算したロック周波数（式５）を持つ信号線が該当する。
クロック周波数＝ＥＭＣ問題周波数／Ｎ（式５）
（Ｎは自然数で、１、２、３、・・・） Next, step S1601b selects a signal line corresponding to the selected frequency. Then, the calculation is repeated for all corresponding signal lines in the determination process of step S206. The corresponding signal line corresponds to a signal line having a lock frequency (Equation 5) obtained by dividing the EMC problem frequency by a natural number.
Clock frequency = EMC problem frequency / N (Formula 5)
(N is a natural number, 1, 2, 3, ...)

かかる構成によれば、ＥＭＣ規格を満足せずに対策が必要な周波数から対応する信号線を選択して、リターンループ面積と電源・ＧＮＤパターン端面積とスタブ長と電源・ＧＮＤパターン面積を計算することにより、放射電界強度の測定結果の問題周波数に関連する信号だけを抽出し、ＥＭＣの４項目を数値化して表示することができる。 According to such a configuration, a corresponding signal line is selected from frequencies that do not satisfy the EMC standard and need countermeasures, and a return loop area, a power supply / GND pattern end area, a stub length, and a power supply / GND pattern area are calculated. Thus, it is possible to extract only the signal related to the problem frequency of the measurement result of the radiated electric field intensity, and to display the four items of EMC numerically.

尚、ステップＳ２０２からＳ２０５を全て計算する場合を説明したが、ステップＳ２０２からＳ２０５の少なくとも１つを計算してもよい。 In addition, although the case where all steps S202 to S205 are calculated has been described, at least one of steps S202 to S205 may be calculated.

また、本実施の形態において、クロック周波数テーブル１５０２を用いたが、プリント基板データ１０２に信号線のクロック周波数を予め設定しておき、それを用いてもよい。 In this embodiment, the clock frequency table 1502 is used. However, the clock frequency of the signal line may be set in advance in the printed circuit board data 102 and used.

（実施の形態３）
図１７は、本発明の実施の形態３におけるＥＭＣ適合レベルの判定方法を示したフローチャートで、図１８はＥＭＣ適合レベルの計算結果を示した図である。図１５と図１６と同じ構成要素については同じ符号を用い、説明を省略する。 (Embodiment 3)
FIG. 17 is a flowchart showing an EMC conformance level determination method according to Embodiment 3 of the present invention, and FIG. 18 is a diagram showing a calculation result of the EMC conformance level. The same components as those in FIGS. 15 and 16 are denoted by the same reference numerals, and description thereof is omitted.

図１７のステップＳ１７０７は、ＥＭＣ適合レベルを計算する。ＥＭＣ適合レベルは、リターンループ面積Ａ（ステップＳ２０２）と、電源・ＧＮＤパターン端面積Ｂ（ステップＳ２０３）と、スタブ長Ｃ（ステップＳ２０４）と、電源・ＧＮＤパターン面積Ｄ（ステップＳ２０５）の結果から（式６）で計算する。そして、４つの項目を加算した値がＥＭＣ適合レベルの総和として計算する。 Step S1707 in FIG. 17 calculates the EMC conformity level. The EMC conformity level is determined from the results of the return loop area A (step S202), the power source / GND pattern edge area B (step S203), the stub length C (step S204), and the power source / GND pattern area D (step S205). It calculates with (Formula 6). A value obtained by adding the four items is calculated as the sum of the EMC conformity levels.

ＥＭＣ適合レベルを（式６）で計算し、小さな順に、つまり、ＥＭＣ適合レベルが悪い順に、信号を並べ、あらかじめ与えておいた判定基準以下の信号を表示する。
リターンループ面積のＥＭＣ適合レベル＝−αＡ（式６）
電源・ＧＮＤパターン端面積のＥＭＣ適合レベル＝−β／Ｂ
スタブ長のＥＭＣ適合レベル＝−γＣ
電源・ＧＮＤパターン面積のＥＭＣ適合レベル＝−δＤ
ＥＭＣ適合レベルの総和＝−αＡ−β／Ｂ−γＣ−δＤ
但し、α＝０．５、β＝２００、γ＝０．２、δ＝０．００２５ The EMC conformity level is calculated by (Equation 6), the signals are arranged in ascending order, that is, in order of worse EMC conformance level, and signals below the predetermined criterion are displayed.
EMC conformity level of return loop area = -αA (Formula 6)
EMC compliance level of power supply / GND pattern edge area = -β / B
EMC conformity level of stub length = -γC
EMC compliance level of power supply / GND pattern area = -δD
Sum of EMC conformity level = −αA−β / B−γC−δD
However, α = 0.5, β = 200, γ = 0.2, δ = 0.0025

図１８は、図１７の計算結果を表示部１０９に表示した例である。信号線毎のリターンループ面積Ａ（ステップＳ２０２）と、電源・ＧＮＤパターン端面積Ｂ（ステップＳ２０３）と、スタブ長Ｃ（ステップＳ２０４）と、電源・ＧＮＤパターン面積Ｄ（ステップＳ２０５）の結果と、それぞれに対応するＥＭＣ適合レベルの計算結果を表示している。また、ＥＭＣ適合レベルの総和を表示したり、このレベルの小さい順（ＥＭＣ適合レベルが悪い順）に並び替えて表示する。 FIG. 18 is an example in which the calculation result of FIG. 17 is displayed on the display unit 109. Return loop area A for each signal line (step S202), power source / GND pattern end area B (step S203), stub length C (step S204), power source / GND pattern area D (step S205), The calculation result of the EMC conformity level corresponding to each is displayed. Also, the sum of the EMC conformance levels is displayed, or the EMC conformance levels are rearranged in the descending order of the level (in order of worse EMC conformance level).

信号線のリターンループ面積が小さく、電源パターンやＧＮＤパターンに対して信号線の配線パターンが中央にあり、信号線のスタブ長が短く、電源・ＧＮＤパターンが必要最小な場合にＥＭＣがよくなる。この値は経験的に、標準的な配線長を２０ｍｍとして実施の形態２で説明した（式３）を用いてＥＭＣ適合レベルを計算すると（式７）になる。
リターンループ面積のＥＭＣ適合レベル＝−１（式７）
電源・ＧＮＤパターン端面積のＥＭＣ適合レベル＝−１
スタブ長のＥＭＣ適合レベル＝０
電源・ＧＮＤパターン面積のＥＭＣ適合レベル＝−１
ＥＭＣ適合レベルの総和＝−３ EMC is improved when the return loop area of the signal line is small, the wiring pattern of the signal line is in the center with respect to the power supply pattern and the GND pattern, the stub length of the signal line is short, and the power supply / GND pattern is the minimum necessary. This value empirically becomes (Equation 7) when the EMC conformity level is calculated using (Equation 3) described in the second embodiment with a standard wiring length of 20 mm.
EMC conformity level of return loop area = -1 (Formula 7)
EMC compliance level of power supply / GND pattern edge area = -1
EMC conformance level of stub length = 0
EMC compliance level of power supply / GND pattern area = -1
Sum of EMC conformity levels = -3

ＥＭＣ適合レベルの判定基準は、ＥＭＣ適合レベル−αＡ、−β／Ｂ、−γＣの各項目が−２となる値で、ＥＭＣ適合レベルの総和は−８で定義する。さらに、ＥＭＣ適合レベルが悪い信号線ごとに原因を特定できるように、各計算のＥＭＣ適合レベル−αＡ、−β／Ｂ、−γＣ、−δＤで一番小さな項目、つまりＥＭＣを最も悪化させている要因を区別して表示する。また、ＥＭＣ適合レベルの基準値を超えた項目全てを区別して表示してもよい。 The EMC conformance level judgment criterion is a value in which each item of the EMC conformance level -αA, -β / B, and -γC is -2, and the sum of the EMC conformance levels is defined by -8. Further, in order to identify the cause for each signal line having a poor EMC conformance level, the smallest item, that is, the EMC, is deteriorated most at the EMC conformance levels −αA, −β / B, −γC, and −δD of each calculation. Differentiated factors are displayed. Further, all items exceeding the standard value of the EMC conformity level may be distinguished and displayed.

かかる構成によれば、ＥＭＣ規格を満足せずに対策が必要な周波数に対して、関連する信号線を限定して、リターンループ面積と電源・ＧＮＤパターン端面積とスタブ長と電源・ＧＮＤパターン面積を計算することにより、ＥＭＣ最大要因やその違反度合いを数値化して表示でき、電気製品の評価段階でＥＭＣ品質を向上するため、信号線毎の対策箇所を絞り込むことができる。 According to such a configuration, the return signal area, the power supply / GND pattern end area, the stub length, the power supply / GND pattern area are limited by limiting the relevant signal lines for frequencies that do not satisfy the EMC standard and need countermeasures. By calculating, the EMC maximum factor and the degree of violation thereof can be digitized and displayed, and the EMC quality can be improved at the evaluation stage of the electric product, so that the countermeasure points for each signal line can be narrowed down.

また、本実施の形態において、ＥＭＣ適合レベルに応じて、プリント基板設計ＣＡＤ上で、信号線をハイライト表示や色付けしてもよい。また、ＥＭＣ適合レベルの計算式の係数α、β、γ、δ、及び、判定基準は、商品に応じて切り替えられるようにしてもよい。 In the present embodiment, the signal lines may be highlighted or colored on the printed circuit board design CAD according to the EMC compatibility level. Further, the coefficients α, β, γ, δ, and determination criteria of the calculation formula for the EMC conformity level may be switched according to the product.

本発明は、プリント基板の配線設計ＣＡＤシステム等において、プリント基板のＥＭＣ悪化要因を数値化したり、ＥＭＣの適合レベルを表示するＥＭＣ判定方法及び判定システムに関する。 The present invention relates to an EMC determination method and a determination system for digitizing EMC deterioration factors of a printed circuit board and displaying an EMC conformity level in a printed circuit board wiring design CAD system or the like.

１０１記憶部
１０２プリント基板データ
１０３処理部
１０４リターンループ面積計算部
１０５電源・ＧＮＤパターン端面積計算部
１０６スタブ長計算部
１０７電源・ＧＮＤパターン面積計算部
１０８ＥＭＣ判定部
１０９表示部 DESCRIPTION OF SYMBOLS 101 Memory | storage part 102 Printed circuit board data 103 Processing part 104 Return loop area calculation part 105 Power supply / GND pattern edge area calculation part 106 Stub length calculation part 107 Power supply / GND pattern area calculation part 108 EMC judgment part 109 Display part

Claims

プリント基板に搭載する電子部品の位置や前記電子部品間の信号線の配線パターンをＣＡＤシステムを用いて配線設計する処理方法において、
前記ＣＡＤシステムで設計されたプリント基板データから任意の信号線を選択するステップと、
前記選択された信号線に対して
（ａ）リターンループ面積を計算するステップと、
（ｂ）電源・ＧＮＤパターン端面積を計算するステップと、
（ｃ）スタブ長を計算するステップと、
（ｄ）電源・ＧＮＤパターン面積を計算するステップと、
前記（ａ）から（ｄ）の少なくとも１つのステップを実行し、前記実行した計算結果を前記信号線に対応して表示させるステップからなることを特徴とするＥＭＣの判定方法。 In a processing method for designing a wiring pattern of a position of an electronic component mounted on a printed circuit board and a wiring pattern of a signal line between the electronic components using a CAD system,
Selecting an arbitrary signal line from printed circuit board data designed in the CAD system;
(A) calculating a return loop area for the selected signal line;
(B) calculating a power source / GND pattern edge area;
(C) calculating a stub length;
(D) calculating a power source / GND pattern area;
An EMC determination method comprising the steps of executing at least one of steps (a) to (d) and displaying the executed calculation result corresponding to the signal line.

プリント基板データから任意の信号線を選択するステップは、あらかじめ放射電界強度を測定した結果より周波数を選択するステップと、前記選択した周波数に対応する信号線を選択するステップからなることを特徴とする請求項１記載のＥＭＣの判定方法。 The step of selecting an arbitrary signal line from the printed circuit board data includes a step of selecting a frequency based on a result of measuring the radiation field strength in advance, and a step of selecting a signal line corresponding to the selected frequency. The EMC determination method according to claim 1.

プリント基板に搭載する電子部品の位置や前記電子部品間の信号線の配線パターンをＣＡＤシステムを用いて配線設計する処理方法において、
前記ＣＡＤシステムで設計されたプリント基板データから任意の信号線を選択するステップと、
前記選択された信号線に対して
（ａ）リターンループ面積を計算するステップと、
（ｂ）電源・ＧＮＤパターン端面積を計算するステップと、
（ｃ）スタブ長を計算するステップと、
（ｄ）電源・ＧＮＤパターン面積を計算するステップと、
前記（ａ）から（ｄ）の少なくとも１つのステップを実行し、前記実行した計算結果を前記信号線毎に重み付けと総和よりＥＭＣ適合レベルを算出し、前記ＥＭＣ適合レベルの数値順に表示するステップからなることを特徴とするＥＭＣの判定方法。 In a processing method for designing a wiring pattern of a position of an electronic component mounted on a printed circuit board and a wiring pattern of a signal line between the electronic components using a CAD system,
Selecting an arbitrary signal line from printed circuit board data designed in the CAD system;
(A) calculating a return loop area for the selected signal line;
(B) calculating a power source / GND pattern edge area;
(C) calculating a stub length;
(D) calculating a power source / GND pattern area;
From the step of executing at least one of the steps (a) to (d), calculating the EMC conformity level based on the weighting and sum of the performed calculation results for each signal line, and displaying the EMC conformance level in numerical order. An EMC determination method characterized by comprising:

リターンループ面積を計算するステップは、信号線の配線パターンと、前記配線パターンから最も近いＧＮＤパターンの間に形成されるリターンループの面積を計算することを特徴とする請求項１記載のＥＭＣの判定方法。 2. The EMC determination according to claim 1, wherein the step of calculating the return loop area calculates an area of a return loop formed between the wiring pattern of the signal line and the GND pattern closest to the wiring pattern. Method.

電源・ＧＮＤパターン端面積を計算するステップは、信号線の配線パターンと、前記配線パターンから最も近い電源パターンまたはＧＮＤパターンのいずれかの輪郭との間で形成される面積を計算することを特徴とする請求項１記載のＥＭＣの判定方法。 The step of calculating the power source / GND pattern end area is characterized by calculating an area formed between the wiring pattern of the signal line and the contour of either the power supply pattern or the GND pattern closest to the wiring pattern. The EMC determination method according to claim 1.

スタブ長を計算するステップは、分岐を含む信号線の配線パターンにおいて、最初の分岐点から各配線距離の平均値を中心としてどれだけ離れているか、その距離の２乗した値として計算することを特徴とする請求項１記載のＥＭＣの判定方法。 The step of calculating the stub length is to calculate the distance from the first branch point around the average value of each wiring distance in the wiring pattern of the signal line including the branch as a square value of the distance. The EMC determination method according to claim 1, characterized in that:

電源・ＧＮＤパターン面積を計算するステップは、信号線に対応する電源パターンとＧＮＤパターンがプリント基板の上下の層に配置された場合の重なり部分の面積を計算することを特徴とする請求項１記載のＥＭＣの判定方法。 2. The step of calculating a power supply / GND pattern area calculates an area of an overlapping portion when a power supply pattern and a GND pattern corresponding to a signal line are arranged on upper and lower layers of a printed circuit board. EMC judgment method.

プリント基板に搭載する電子部品の位置や前記電子部品間の信号線の配線パターンを設計するＣＡＤシステムにおいて、
前記ＣＡＤシステムで設計されたプリント基板データを記憶する記憶部と、
（ａ）リターンループ面積計算部と、
（ｂ）電源・ＧＮＤパターン端面積計算部と、
（ｃ）スタブ長計算部と、
（ｄ）電源・ＧＮＤパターン面積計算部と、
前記（ａ）から（ｄ）の少なくとも１つを備え、
前記計算結果に基づいて信号線に対応したＥＭＣ計算結果やＥＭＣ悪化要因を判定するＥＭＣ判定部からなることを特徴とする判定システム。 In a CAD system for designing the position of electronic components mounted on a printed circuit board and the wiring pattern of signal lines between the electronic components,
A storage unit for storing printed circuit board data designed in the CAD system;
(A) a return loop area calculation unit;
(B) a power source / GND pattern edge area calculation unit;
(C) a stub length calculation unit;
(D) a power source / GND pattern area calculation unit;
Comprising at least one of (a) to (d),
A determination system comprising: an EMC determination unit that determines an EMC calculation result corresponding to a signal line and an EMC deterioration factor based on the calculation result.