JP2011003738A - 固体撮像装置及びその製造方法 - Google Patents

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Abstract

【課題】画素における光のクロストーク等の光学特性を改善することにより、画素の微細化を実現することができる固体撮像装置を提供することである。
【解決手段】半導体基板に配され、光を電荷に変換する複数の光電変換素子（１１）と、半導体基板に配され、光電変換素子により変換された電荷を電圧に変換する第１の半導体領域（１３）と、第１の半導体領域に接続されたゲート電極を有し、第１の半導体領域により変換された電圧を増幅する増幅ＭＯＳトランジスタと、半導体基板を覆う絶縁膜（２３）と、絶縁膜上に配される金属配線層（４２）と、第１の半導体領域及び増幅ＭＯＳトランジスタのゲート電極とを金属配線層を介さず接続する第１の導電体（２１）と、半導体基板に配され、第１の半導体領域とは異なる第２の半導体領域（１８）と、第２の半導体領域と金属配線層の少なくとも一部とを接続する第２の導電体とを有する固体撮像装置が提供される。
【選択図】図２

Description

本発明は、固体撮像装置及びその製造方法に関する。
近年、固体撮像装置の進歩により、高画質で安価なデジタルカメラ、ビデオカメラが普及している。特に画素内に能動素子を持ち、周辺回路をオンチップ化できるＣＭＯＳ型固体撮像装置の性能向上はめざましく、一部ＣＣＤセンサを置き換えている。ＣＭＯＳ型固体撮像装置では画素領域内にＭＯＳトランジスタとフォトダイオードをもっており、周辺回路部はＭＯＳトランジスタにより構成されている。ＣＭＯＳ型固体撮像装置の利点のひとつである低コストは画素部のＭＯＳトランジスタの製造工程と周辺回路部のＭＯＳトランジスタの製造工程を共通化することにより実現することができる。
また、固体撮像装置の多画素化により、画素ピッチは縮小されるため、フォトダイオード、トランジスタ、配線の微細化が必須になっている。
下記の特許文献１のように、ＣＭＯＳ型固体撮像装置では金属配線を介して半導体領域とゲート電極とを接続するのが一般的である。下記の特許文献２では、ＣＣＤ型固体撮像装置において出力トランジスタとフローティングディフュージョンとをシェアードコンタクトにより接続し、容量低減による電荷換算係数の向上が図られている。
特開２００６−０７３７３３号公報 特開２００２−３６８２０３号公報
ＣＭＯＳ型固体撮像装置においては、像からの光が配線層を通過して固体撮像装置に入射するが、すべての光が垂直に入射するわけではなく、光学系から入射する光の入射角度は、光学レンズのＦ値や、固体撮像装置上の位置で異なる。
画素ピッチの微細化を進めると、隣接画素間の間隔が狭くなってくるため、入射してくる光が隣接画素へ洩れこむクロストークが問題になってくる。
さらに、ベイヤー配列等のカラーフィルタにより、像の色を再現させている固体撮像装置では、隣接画素への光の洩れは他の色の信号となってしまうため混色といわれる画質劣化を引き起こす。なお、画素と画素との間隔を十分に取ればクロストークを減らすことはできるが、今度は画素の微細化が困難になってくる。
本発明の目的は、画素における光のクロストーク等の光学特性を改善することにより、画素の微細化を実現することができる固体撮像装置及びその製造方法を提供することである。
本発明の他の目的は、画素における光のクロストーク等の光学特性を改善することにより、画素の微細化を実現する構成を製造する際に生じうる金属汚染を抑制可能な固体撮像装置の製造方法を提供することである。
本発明の固体撮像装置の製造方法は、半導体基板に配され、光を電荷に変換する複数の光電変換素子と、前記半導体基板に配され、前記光電変換素子により変換された電荷を電圧に変換する第１の半導体領域と、前記半導体基板に配され、前記第１の半導体領域に接続されたゲート電極を有し、前記第１の半導体領域により変換された電圧を増幅する増幅ＭＯＳトランジスタと、前記半導体基板を覆う絶縁膜と、前記絶縁膜上に配される金属配線層と、前記第１の半導体領域及び前記増幅ＭＯＳトランジスタのゲート電極とを前記金属配線層を介さず接続する第１の導電体からなる局所配線と、前記半導体基板に配され、前記第１の半導体領域とは異なる第２の半導体領域と、前記第２の半導体領域と前記金属配線層の少なくとも一部とを接続する第２の導電体とを有する固体撮像装置の製造方法であって、前記絶縁膜に局所配線溝を形成する局所配線溝形成ステップと、前記絶縁膜にコンタクトホールを形成するコンタクトホール形成ステップと、前記局所配線溝に前記第１の導電体を形成する第１の導電体形成ステップと、前記コンタクトホールに前記第２の導電体を形成する第２の導電体ステップとを有し、前記第１の導電体形成ステップ及び前記第２の導電体形成ステップは、同一のステップで同時に行うことを特徴とする。
画素における光のクロストーク等の光学特性を改善することにより、画素の微細化を実現することができる。また、局所配線とコンタクトホールとを同時に形成することで、画素の微細化を実現する構成を製造する際に生じうる金属汚染を抑制可能である。
本発明の実施形態による固体撮像装置の平面図である。 本発明の実施形態による固体撮像装置の断面構造図である。 本発明の実施形態による固体撮像装置の製造過程の断面構造図である。 固体撮像装置の回路図である。
図４は、本発明の実施形態によるＣＭＯＳ型固体撮像装置の単位画素１１０の回路構成の一例を示す。単位画素１１０は、光電変換素子であるフォトダイオード１００ａ及び１００ｂ、転送トランジスタ１０１ａ及び１０１ｂ、リセットトランジスタ１０２、増幅トランジスタ１０３、選択トランジスタ１０４を含み構成される。単位画素１１０が複数配列され、固体撮像装置の画素部が構成される。ここで、電源線はＶｃｃ、出力線は１０５にて示している。
フォトダイオード１００ａ及び１００ｂは、そのアノードが接地線に接続され、それぞれそのカソードが転送トランジスタ１０１ａ及び１０１ｂのソースに接続されている。また、転送トランジスタ１０１ａ及び１０１ｂのソースがフォトダイオード１００ａ及び１００ｂのカソードを兼ねることも可能である。
転送トランジスタ１０１ａ及び１０１ｂのそれぞれのドレインは、増幅トランジスタ１０３のゲート電極と接続される。転送トランジスタ１０１ａ及び１０１ｂのそれぞれのドレインと、増幅トランジスタ１０３のゲート電極とでフローティングディフュージョンＦＤが構成される。転送トランジスタ１０１ａ及び１０１ｂのゲート電極は、転送信号線（不図示）に接続され、パルスφＴＸ１及びφＴＸ２が供給される。リセットトランジスタ１０２は、そのドレインが電源線Ｖｃｃに接続され、そのソースがフローティングディフュージョンＦＤに接続される。リセットトランジスタ１０２のゲート電極は、リセット信号線に接続され、パルスφＲＥＳが供給される。増幅トランジスタ１０３は、そのドレインが電源線Ｖｃｃに接続され、そのソースが選択トランジスタ１０４のドレインに接続される。選択トランジスタ１０４は、そのソースが出力線１０５に接続され、そのゲートが垂直選択回路（不図示）によって駆動される選択線に接続され、パルスφＳｅｌが供給される。
ここで示した回路構成は、本発明の全ての実施形態に適用可能である。例えば、単位画素１１０に転送トランジスタ１０１ａ，１０１ｂがない構成や、選択トランジスタ１０４がない構成や、単位画素１１０に光電変換素子１００ａ，１００ｂが３つ以上含まれるような構成であってもよい。
図１は、本発明の実施形態による固体撮像装置の画素部についての平面構造を示したものであり、図４に対応している。また、図２は図１のＡ−Ａ’−Ａ’’における断面構造を示したものである。
図１と図４の対応関係を説明する。フォトダイオードの蓄積領域１１は、図４の光電変換素子（フォトダイオード）１００ａ，１００ｂに対応する。転送ゲート１２は、図４の転送トランジスタ１０１ａ，１０１ｂに対応する。電圧変換部（第１の半導体領域）１３は、図４のフローティングディフュージョンＦＤに対応する。増幅ＭＯＳトランジスタ６３は、図４の増幅トランジスタ１０３に対応する。リセットＭＯＳトランジスタ６４は、図４のリセットトランジスタ１０２に対応する。なお、図１の１７は局所配線である。フォトダイオードの蓄積領域１１に蓄積された光電荷は転送ゲート１２のオン、オフにより電圧変換部１３により電圧信号に変換される。電圧信号は、局所配線１７にゲート電極が接続されている増幅ＭＯＳトランジスタ６３を通して増幅され、周辺回路領域内に構成されたＭＯＳトランジスタによって構成される読み出し回路によって撮像装置外に読み出される。
次に、図２の構成を説明する。第１の導電型半導体よりなるフォトダイオードの蓄積領域１１は、第２の導電型半導体よりなるウェル（半導体基板）１４中に形成されている。フォトダイオード表面は、第２の導電型半導体領域よりなる表面層１５が覆っている。１２は転送ゲート、１６は素子分離、１８は画素内ＭＯＳトランジスタのソース領域又はドレイン領域（第２の半導体領域）、２３は層間絶縁膜、４４は第２の層間絶縁膜である。２１は埋め込み金属プラグ（第１の導電体）、２２は金属拡散防止層であり、局所配線１７を構成する。４１は下部金属拡散防止層、４２は金属配線、４３は上部金属拡散防止層であり、金属配線を構成する。
ここで、局所配線１７とは、ＬＩＣ（Ｌｏｃａｌ Ｉｎｔｅｒ Ｃｏｎｎｅｃｔ）とも呼ばれる。本実施形態では、局所配線１７は、複数の電圧変換部１３とゲート電極６３との間に延在し、複数の電圧変換部１３と増幅ＭＯＳトランジスタのゲート電極６３とを他の配線やコンタクトを介さず接続する（図１）。局所配線１７は、コンタクトホールと同時に形成されるため、電圧変換部１３、及び、増幅ＭＯＳトランジスタ６３のゲート電極とは直接接続されている。本実施形態において局所配線とは、半導体領域とゲート電極とを接続するためのプラグと配線とが一体となった部材を指す。また、画素内ＭＯＳトランジスタのソース領域又はドレイン領域１８はコンタクトホール２５（図３）に配されるプラグにより金属配線４２と接続されている。
以下に、図２と同様の位置での製造過程の断面図の図３を用いて、本実施形態の製造フローを示す。
まず、図３（ａ）では、第２の導電型半導体よりなるウェル１４中に、素子分離１６、フォトダイオードの蓄積領域１１、電圧変換部１３、画素内ＭＯＳトランジスタのソース領域又はドレイン領域１８、及び、表面層１５を形成する。その上に、転送ゲート１２、転送ゲートと同一の材料からなる、転送ゲートなどのゲート電極配線を形成し、第１の層間絶縁膜２３を形成する。フォトダイオードの蓄積領域１１は、第１の導電型半導体よりなる。表面層１５は、第２導電型半導体領域よりなる。
次に、図３（ｂ）では、層間絶縁膜２３上にフォトレジスト２６のパターンニングを行い、レジストパターンをマスクに局所配線溝２４、及び、コンタクトホール２５を、エッチングストッパー膜１９の上部まで開口する。エッチングストッパー膜１９は、第１の層間絶縁膜２３の形成前に形成され、第１の層間絶縁膜２３とは異なる材料からなる。
次に、図３（ｃ）では、局所配線溝２４、及び、コンタクトホール２５の部分のエッチングストッパー膜１９を開口し、フォトレジスト２６を除去後、金属拡散防止層２２、及び、埋め込み金属膜を成膜する。そして、エッチング若しくはＣＭＰを行うことにより埋め込み金属プラグ２１を形成する。エッチングストッパー膜１９を有することでエッチング時の半導体基板へのダメージを低減することが可能となる。
ここで、局所配線溝２４、及び、コンタクトホール２５への金属拡散防止層２２及び埋め込み金属膜の成膜を同時に行うことが望ましい。もし、先に局所配線溝２４を形成し、金属拡散防止層２２及び埋め込み金属膜を形成して局所配線を形成した後に、コンタクトホール２５を形成した場合、金属膜を形成した後の雰囲気に半導体基板を晒すことになる。このとき、コンタクトホール形成のエッチング等において、金属が半導体基板に混入してしまう可能性がある。半導体基板への金属の汚染は、半導体基板中に欠陥を生じリーク電流等の原因となってしまう。本実施形態の製造方法によれば、半導体基板の表面が開口する工程を全て終えた後に、金属膜を形成するため、半導体基板への金属の混入を抑制することが可能となる。なお、半導体基板を露出させる絶縁膜を開口する工程は、全て同時でなくてもよい。金属膜を形成する工程が、半導体基板の表面が露出する全工程の後に行われればよい。
その後、下部金属拡散防止層４１となる膜、金属配線４２となる膜、上部金属拡散防止層４３となる膜を成膜し、フォトレジストのパターンニング、エッチング、レジスト除去を行って金属配線を形成する。次に、第２の層間絶縁膜４４を形成し、その結果として図２の構造を得る。
本実施形態の特徴は、一般的には金属配線で接続する、電圧変換部１３と増幅ＭＯＳトランジスタ６４のゲート電極との接続を、局所配線１７を用いて接続していることである。そのため、斜めに入射した光を遮ることが可能になるので、隣接画素へのクロストークを減少することができる。
図１及び図２を更に詳細に説明する。局所配線１７を用いると、金属配線４２を介さずに半導体領域とゲート電極とを直接接続できる。且つ、その局所配線１７を隣接する画素間に連続的に配置することにより、斜めに入射してきた光を遮ることができる。その様子を図２中の矢印で示してある。図２において矢印は画素に入射した光のうち、斜めに入射した成分の光路を示している。光は局所接続配線２１により反射されることで、隣接画素へのクロストークを低減している。反射された光は光電変換素子（フォトダイオード）１１に取り込まれ、信号電荷として利用することで感度も向上する。
さらに、図１に示す実施形態においては、複数の画素で増幅ＭＯＳトランジスタ６４及びリセットＭＯＳトランジスタ６３等を共有した回路構成であるため、局所配線１７は共有している複数画素単位で区切る。リセットＭＯＳトランジスタ６３も、複数画素単位で１つ必要である。図１のように局所配線１７の区切りにリセットＭＯＳトランジスタ６３を配置することで、いずれの画素の光電変換素子からも離れた位置で局所配線１７を区切ることができる。その結果、フォトダイオードの蓄積領域１１の面積をより大きくし、クロストークを低減してレイアウトにすることが可能になる。
上記実施形態においては、例えば、選択ＭＯＳトランジスタ１０４等がない場合においても同様の効果があるのはいうまでもない。また、エッチングストッパー膜１９は設けなくても良い。
本実施形態の固体撮像装置は、デジタルカメラ及びデジタルビデオカメラ等に利用可能である。
本実施形態によれば、不必要なパターンの追加をすることなく画素間の光学的な分離が可能になるので、クロストークの改善と画素の微細化とを両立することが可能になる。局所配線１７を用いた構造にすることにより、隣接画素への光のクロストークが少なく高画質な固体撮像装置を製造することができる。
本実施形態の固体撮像装置において、複数の光電変換素子１００ａ，１００ｂ，１１は、半導体基板（ウェル）１４に配され、光を電荷に変換する。第１の半導体領域（電圧変換部）１３，ＦＤは、半導体基板１４に配され、光電変換素子１００ａ，１００ｂ，１１により変換された電荷を電圧に変換する。増幅ＭＯＳトランジスタ６３，１０３は、半導体基板１４に配され、第１の半導体領域１３，ＦＤに接続されたゲート電極を有し、第１の半導体領域１３，ＦＤにより変換された電圧を増幅する。絶縁膜（第１の層間絶縁膜）２３は、半導体基板１４を覆う。金属配線層（金属配線）４２は、絶縁膜２３上に配される。局所配線溝２４内の第１の導電体（埋め込み金属プラグ）２１，１７は、絶縁膜２３内に配され、第１の半導体領域１３，ＦＤ及び増幅ＭＯＳトランジスタ６３，１０３のゲート電極とを金属配線層４２を介さず接続する。第２の半導体領域（画素内ＭＯＳトランジスタのソース領域又はドレイン領域）１８は、半導体基板１４に配され、第１の半導体領域１３，ＦＤとは異なる半導体領域である。コンタクトホール２５内の第２の導電体（埋め込み金属プラグ）２１は、絶縁膜２３内に配され、第２の半導体領域１８と金属配線層４２の少なくとも一部とを接続する。
また、局所配線溝２４内の第１の導電体２１，１７は、複数の光電変換素子１００ａ，１００ｂ，１１の間に配されている。
また、本実施形態の固体撮像装置の製造方法において、局所配線溝形成ステップは、絶縁膜２３に局所配線溝２４を形成する。コンタクトホール形成ステップは、絶縁膜２３にコンタクトホール２５を形成する。第１の導電体形成ステップは、局所配線溝２４に第１の導電体２１を形成する。第２の導電体ステップは、コンタクトホール２５に第２の導電体２１を形成する。第１の導電体形成ステップ及び第２の導電体形成ステップは、図３（ｃ）の同一のステップで同時に行う。
また、局所配線溝形成ステップ及びコンタクトホール形成ステップは、図３（ｂ）の同一のステップで同時に行う。
また、エッチングストッパー膜形成ステップは、絶縁膜２３の下に、局所配線溝２４及びコンタクトホール２５をエッチングにより形成するためのエッチングストッパー膜１９を形成する。
また、局所配線溝２４内の第１の導電体２１，１７及びコンタクトホール２５内の第２の導電体２１は、主として高融点金属材料又は高融点シリサイド材料で形成されている。
また、局所配線溝２４内の第１の導電体２１，１７及びコンタクトホール２５内の第２の導電体２１は、高融点金属拡散防止層で覆われている。
また、固体撮像装置は、半導体基板１４に配され、第１の半導体領域１３，ＦＤの電荷を初期化するリセットＭＯＳトランジスタ６４，１０２を有する。接続ステップは、リセットＭＯＳトランジスタ６４，１０２のソース領域又はドレイン領域と局所配線溝２４内の第１の導電体２１，１７とを接続する。
また、上記の第１の導電体形成ステップは、複数の光電変換素子１００ａ，１００ｂ，１１の間に局所配線溝２４内の第１の導電体２１，１７を形成する。
以上のように、図２に示すように、局所配線溝２４内の第１の導電体２１，１７は、隣接する複数の光電変換素子１００ａ，１００ｂ，１１の間に配置することにより、斜めに入射してきた光を遮ることができる。斜めに入射した光は、局所配線溝２４内の第１の導電体２１，１７により反射されるので、隣接する光電変換素子１００ａ，１００ｂ，１１へのクロストークを低減することができる。反射された光は、光電変換素子１００ａ，１００ｂ，１１に取り込まれ、信号電荷として利用することで感度も向上する。
これにより、画素における光のクロストーク等の光学特性を改善することにより、画素の微細化を実現することができる。また、局所配線とコンタクトホールとを同時に形成することで、画素の微細化を実現する構成を製造する際に生じうる金属汚染を抑制可能である。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１１ フォトダイオードの蓄積領域、１３ 電圧変換部、１４ 第２の導電型半導体よりなるウェル、１８ 画素内ＭＯＳトランジスタのソース領域又はドレイン領域、２１ 埋め込み金属プラグ、２３ 第１の層間絶縁膜、４２ 金属配線

Claims (10)

  1. 半導体基板に配され、光を電荷に変換する複数の光電変換素子と、
    前記半導体基板に配され、前記光電変換素子により変換された電荷を電圧に変換する第１の半導体領域と、
    前記半導体基板に配され、前記第１の半導体領域に接続されたゲート電極を有し、前記第１の半導体領域により変換された電圧を増幅する増幅ＭＯＳトランジスタと、
    前記半導体基板を覆う絶縁膜と、
    前記絶縁膜上に配される金属配線層と、
    前記第１の半導体領域及び前記増幅ＭＯＳトランジスタのゲート電極とを前記金属配線層を介さず接続する第１の導電体からなる局所配線と、
    前記半導体基板に配され、前記第１の半導体領域とは異なる第２の半導体領域と、
    前記第２の半導体領域と前記金属配線層の少なくとも一部とを接続する第２の導電体とを有する固体撮像装置の製造方法であって、
    前記絶縁膜に局所配線溝を形成する局所配線溝形成ステップと、
    前記絶縁膜にコンタクトホールを形成するコンタクトホール形成ステップと、
    前記局所配線溝に前記第１の導電体を形成する第１の導電体形成ステップと、
    前記コンタクトホールに前記第２の導電体を形成する第２の導電体ステップとを有し、
    前記第１の導電体形成ステップ及び前記第２の導電体形成ステップは、同一のステップで同時に行うことを特徴とする固体撮像装置の製造方法。
  2. 前記局所配線溝形成ステップ及び前記コンタクトホール形成ステップは、同一のステップで同時に行うことを特徴とする請求項１記載の固体撮像装置の製造方法。
  3. さらに、前記絶縁膜の下に、前記局所配線溝及び前記コンタクトホールをエッチングにより形成するためのエッチングストッパー膜を形成するエッチングストッパー膜形成ステップを有することを特徴とする請求項１又は２記載の固体撮像装置の製造方法。
  4. 前記第１の導電体及び前記第２の導電体は、主として高融点金属材料又は高融点シリサイド材料で形成されていることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置の製造方法。
  5. 前記第１の導電体及び前記第２の導電体は、高融点金属拡散防止層で覆われていることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置の製造方法。
  6. 前記固体撮像装置は、前記半導体基板に配され、前記第１の半導体領域の電荷を初期化するリセットＭＯＳトランジスタを有し、
    さらに、前記リセットＭＯＳトランジスタのソース領域又はドレイン領域と前記第１の導電体とを接続する接続ステップを有することを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置の製造方法。
  7. 前記第１の導電体形成ステップは、前記複数の光電変換素子の間に前記第１の導電体を形成することを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置の製造方法。
  8. 半導体基板に配され、光を電荷に変換する複数の光電変換素子と、
    前記半導体基板に配され、前記光電変換素子により変換された電荷を電圧に変換する第１の半導体領域と、
    前記半導体基板に配され、前記第１の半導体領域に接続されたゲート電極を有し、前記第１の半導体領域により変換された電圧を増幅する増幅ＭＯＳトランジスタと、
    前記半導体基板を覆う絶縁膜と、
    前記絶縁膜上に配される金属配線層と、
    前記絶縁膜内に配され、前記第１の半導体領域及び前記増幅ＭＯＳトランジスタのゲート電極とを前記金属配線層を介さず接続する第１の導電体からなる局所配線と、
    前記半導体基板に配され、前記第１の半導体領域とは異なる第２の半導体領域と、
    前記絶縁膜内に配され、前記第２の半導体領域と前記金属配線層の少なくとも一部とを接続する第２の導電体と
    を有することを特徴とする固体撮像装置。
  9. 前記第１の半導体領域は前記複数の光電変換素子のそれぞれに対応して配され、
    前記局所配線は、前記複数の光電変換素子のそれぞれに対応して配された複数の第１の半導体領域と、前記増幅ＭＯＳトランジスタのゲート電極とを前記金属配線層を介さずに接続することを特徴とする請求項８記載の固体撮像装置。
  10. 前記第１の導電体は、前記複数の光電変換素子の間に配されていることを特徴とする請求項８又は９記載の固体撮像装置。
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