JP2011003732A - Semiconductor optical element - Google Patents

Semiconductor optical element Download PDF

Info

Publication number
JP2011003732A
JP2011003732A JP2009145582A JP2009145582A JP2011003732A JP 2011003732 A JP2011003732 A JP 2011003732A JP 2009145582 A JP2009145582 A JP 2009145582A JP 2009145582 A JP2009145582 A JP 2009145582A JP 2011003732 A JP2011003732 A JP 2011003732A
Authority
JP
Japan
Prior art keywords
type
layer
semiconductor
region
mesa
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009145582A
Other languages
Japanese (ja)
Inventor
Hiroyuki Ichikawa
弘之 市川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2009145582A priority Critical patent/JP2011003732A/en
Publication of JP2011003732A publication Critical patent/JP2011003732A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Lasers (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor optical element having a structure capable of suppressing deterioration in power feed characteristics by suppressing diffusion of a p-type dopant into a light-emitting layer on an end face of a semiconductor mesa part.SOLUTION: The semiconductor optical element 1 includes the semiconductor mesa part M including the light-emitting layer 23 and a p-type clad layer 25, and a p-type buried region 13, and the semiconductor mesa part M has a first mesa region Ma and second mesa regions Mb and Mc, the first mesa region Ma being positioned between the second mesa regions Mb and Mc. The p-type clad layer 25 has a first part 25in the first mesa region Ma and second parts 25in the second mesa regions Mb and Mc. The p-type buried region 13 has a first part 13on a side face of the first mesa region Ma and second parts 13on side faces of the second mesa regions Mb and Mc. In the p-type clad layer 25 or p-type buried region 13, the concentration of the p-type dopant of the second part is lower than the concentration of the p-type dopant of the first part.

Description

本発明は半導体光素子に関する。   The present invention relates to a semiconductor optical device.

特許文献１には、半導体レーザが記載されている。この半導体レーザは、ｎ型のＩｎＰからなるバッファ層、ＩｎＧａＡｓＰからなる発光層及びｐ型のＩｎＰからなるクラッド層を含む半導体メサ部を備える。半導体メサ部は、ｎ型のＩｎＰからなる基板上に形成されている。半導体メサ部の両側面には、ｐ型のＩｎＰからなるブロック層及びｎ型のＩｎＰからなるブロック層が順次に積層されている。   Patent Document 1 describes a semiconductor laser. This semiconductor laser includes a semiconductor mesa portion including a buffer layer made of n-type InP, a light emitting layer made of InGaAsP, and a clad layer made of p-type InP. The semiconductor mesa portion is formed on a substrate made of n-type InP. On both side surfaces of the semiconductor mesa portion, a block layer made of p-type InP and a block layer made of n-type InP are sequentially stacked.

特開平５−１１０１９４号公報Japanese Patent Laid-Open No. 5-110194

特許文献１に記載の半導体レーザといった半導体光素子では、ｐ型のクラッド層及びｐ型のブロック層中のｐ型ドーパントが発光層へ拡散する。半導体メサ部の端面及びその近傍においてもｐ型ドーパントは発光層へ拡散する。このドーパント拡散は、半導体メサ部の端面の発光層に結晶欠陥を形成する。該発光層中の結晶欠陥の形成は、素子の通電特性を劣化させる。   In the semiconductor optical device such as the semiconductor laser described in Patent Document 1, the p-type dopant in the p-type cladding layer and the p-type block layer diffuses into the light emitting layer. The p-type dopant diffuses into the light emitting layer also at the end face of the semiconductor mesa portion and in the vicinity thereof. This dopant diffusion forms crystal defects in the light emitting layer at the end face of the semiconductor mesa portion. Formation of crystal defects in the light emitting layer degrades the current-carrying characteristics of the device.

そこで、本発明は、半導体メサ部の端面の発光層へのｐ型ドーパントの拡散を抑制することにより通電特性の劣化を抑制可能な構造を有する半導体光素子を提供することを目的とする。   Therefore, an object of the present invention is to provide a semiconductor optical device having a structure capable of suppressing deterioration of current-carrying characteristics by suppressing diffusion of a p-type dopant into a light emitting layer on an end face of a semiconductor mesa portion.

本発明に係る半導体光素子は、ｎ型クラッド層と、前記ｎ型クラッド層上に設けられた発光層と、前記発光層上に設けられたｐ型クラッド層とを含む半導体メサ部と、前記半導体メサ部の前記発光層の側面上に設けられているｐ型埋め込み領域と、を備え、前記半導体メサ部は、所定の軸の方向に延在し、前記所定に軸の方向に配置された第１領域及び複数の第２領域と第１及び第２の端面とを有しており、前記第１領域は前記第２の領域の間に配置され、前記第２領域の一方は前記第１の端面を含んでおり、前記第２領域の他方は前記第２の端面を含み、前記ｐ型クラッド層は、前記第１領域内に位置する第１部分と、前記第２領域内に位置する第２部分とを有し、前記ｐ型埋め込み領域は、前記第１領域の前記発光層の側面上に位置する第１部分と、前記第２領域の前記発光層の側面上に位置する第２部分とを有し、前記ｐ型クラッド層及び前記ｐ型埋め込み領域の少なくとも一方において、前記第２部分のｐ型ドーパントの濃度が前記第１部分のｐ型ドーパントの濃度より低い。   The semiconductor optical device according to the present invention includes an n-type cladding layer, a light-emitting layer provided on the n-type cladding layer, and a semiconductor mesa portion including a p-type cladding layer provided on the light-emitting layer, A p-type buried region provided on a side surface of the light emitting layer of the semiconductor mesa portion, and the semiconductor mesa portion extends in a predetermined axis direction and is disposed in the predetermined axis direction A first region, a plurality of second regions, and first and second end faces, wherein the first region is disposed between the second regions, and one of the second regions is the first region. The other end of the second region includes the second end surface, and the p-type cladding layer is positioned in the first region and in the second region. And the p-type buried region is located on a side surface of the light emitting layer in the first region. A second portion located on a side surface of the light emitting layer in the second region, and at least one of the p-type cladding layer and the p-type buried region, the p-type dopant of the second portion Is lower than the concentration of the p-type dopant in the first portion.

ｐ型クラッド層において、第２部分のｐ型ドーパントの濃度が第１部分のｐ型ドーパントの濃度より低いとき、半導体メサ部の第１及び第２の端面とこれらの近傍とにおける第２部分のｐ型ドーパントの濃度が、発光層の上面上において低い。発光層の上面上におけるこのｐ型ドーパントの濃度分布により、半導体メサ部の第１及び第２の端面の発光層へのｐ型ドーパントの拡散が抑制される。従って、半導体メサ部の第１及び第２の端面の発光層へのｐ型ドーパントの拡散による結晶欠陥の発生が抑制される。その結果、本半導体光素子は、通電特性の劣化が抑制される。   In the p-type cladding layer, when the concentration of the p-type dopant in the second portion is lower than the concentration of the p-type dopant in the first portion, the second portion in the first and second end faces of the semiconductor mesa portion and in the vicinity thereof The concentration of the p-type dopant is low on the upper surface of the light emitting layer. Due to the concentration distribution of the p-type dopant on the upper surface of the light-emitting layer, the diffusion of the p-type dopant into the light-emitting layers on the first and second end faces of the semiconductor mesa portion is suppressed. Therefore, the generation of crystal defects due to the diffusion of the p-type dopant into the light emitting layers on the first and second end faces of the semiconductor mesa portion is suppressed. As a result, in the semiconductor optical device, deterioration of the energization characteristics is suppressed.

ｐ型埋め込み領域において、第２領域内に位置する第２部分のｐ型ドーパントの濃度が第１領域内に位置する第１部分のｐ型ドーパントの濃度より低いとき、半導体メサ部の第１及び第２の端面とこれらの近傍とにおける第２部分のｐ型ドーパントの濃度が、発光層の側面上において低い。発光層の側面上におけるこのｐ型ドーパントの濃度分布により、半導体メサ部の第１及び第２の端面の発光層へのｐ型ドーパントの拡散が抑制される。従って、半導体メサ部の第１及び第２の端面の発光層へのｐ型ドーパントの拡散による結晶欠陥の発生が抑制される。その結果、本半導体光素子は、通電特性の劣化が抑制される。   In the p-type buried region, when the concentration of the p-type dopant in the second portion located in the second region is lower than the concentration of the p-type dopant in the first portion located in the first region, the first and second semiconductor mesa portions The concentration of the p-type dopant in the second portion at the second end surface and in the vicinity thereof is low on the side surface of the light emitting layer. Due to the concentration distribution of the p-type dopant on the side surface of the light emitting layer, diffusion of the p-type dopant into the light emitting layer on the first and second end faces of the semiconductor mesa portion is suppressed. Therefore, the generation of crystal defects due to the diffusion of the p-type dopant into the light emitting layers on the first and second end faces of the semiconductor mesa portion is suppressed. As a result, in the semiconductor optical device, deterioration of the energization characteristics is suppressed.

本発明に係る半導体光素子では、前記ｐ型埋め込み領域において、前記第１部分のｐ型ドーパントの濃度が０．７×１０１８ｃｍ−３以上１．２×１０１８ｃｍ−３以下であり、前記第２部分のドーパントの濃度が０．１×１０１８ｃｍ−３以下であることが好ましい。 In the semiconductor optical device according to the present invention, in the p-type buried region, the concentration of the p-type dopant in the first portion is 0.7 × 10 18 cm −3 or more and 1.2 × 10 18 cm −3 or less, It is preferable that the concentration of the dopant in the second portion is 0.1 × 10 18 cm −3 or less.

ｐ型埋め込み領域において、第１部分のｐ型ドーパントの濃度が０．７×１０１８ｃｍ−３以上であるので、半導体メサ部の両側面上におけるリーク電流が低減される。第１部分のｐ型ドーパントの濃度が１．２×１０１８ｃｍ−３以下であるので、第１部分中のｐ型ドーパントの発光層への拡散が抑制される。ｐ型埋め込み領域において、第２部分のｐ型ドーパントの濃度が０．１×１０１８ｃｍ−３以下であるので、第２部分中のｐ型ドーパントの第１及び第２の端面の発光層への拡散が抑制される。 Since the concentration of the p-type dopant in the first portion is 0.7 × 10 18 cm −3 or more in the p-type buried region, the leakage current on both side surfaces of the semiconductor mesa portion is reduced. Since the concentration of the p-type dopant in the first portion is 1.2 × 10 18 cm −3 or less, the diffusion of the p-type dopant in the first portion into the light emitting layer is suppressed. In the p-type buried region, since the concentration of the p-type dopant in the second portion is 0.1 × 10 18 cm −3 or less, to the light emitting layers on the first and second end faces of the p-type dopant in the second portion. Diffusion is suppressed.

本発明に係る半導体光素子では、前記ｐ型クラッド層において、前記第１部分のｐ型ドーパントの濃度が０．７×１０１８ｃｍ−３以上１．２×１０１８ｃｍ−３以下であり、前記第２部分のｐ型ドーパントの濃度が０．１×１０１８ｃｍ−３以下であることが好ましい。 In the semiconductor optical device according to the present invention, in the p-type cladding layer, the concentration of the p-type dopant in the first portion is 0.7 × 10 18 cm −3 or more and 1.2 × 10 18 cm −3 or less, It is preferable that the concentration of the p-type dopant in the second portion is 0.1 × 10 18 cm −3 or less.

ｐ型クラッド層において、第１部分のｐ型ドーパントの濃度が０．７×１０１８ｃｍ−３以上であるので、発光層と第１部分との伝導帯の下端のエネルギー準位の差が大きい。その結果、発光層へ注入された電子の第１部分へのオーバフローが低減される。第１部分のｐ型ドーパントの濃度が１．２×１０１８ｃｍ−３以下であるので、第１部分中のｐ型ドーパントの発光層への拡散が抑制される。ｐ型クラッド層において、第２部分のｐ型ドーパントの濃度が０．１×１０１８ｃｍ−３以下であるので、第２部分中のｐ型ドーパントが第１及び第２の端面の発光層へ拡散することを抑制できる。 In the p-type cladding layer, since the concentration of the p-type dopant in the first portion is 0.7 × 10 18 cm −3 or more, the difference in energy level between the lower end of the conduction band between the light emitting layer and the first portion is large. . As a result, the overflow of electrons injected into the light emitting layer to the first portion is reduced. Since the concentration of the p-type dopant in the first portion is 1.2 × 10 18 cm −3 or less, the diffusion of the p-type dopant in the first portion into the light emitting layer is suppressed. In the p-type cladding layer, since the concentration of the p-type dopant in the second portion is 0.1 × 10 18 cm −3 or less, the p-type dopant in the second portion is transferred to the light emitting layers on the first and second end faces. It can suppress spreading.

本発明に係る半導体光素子では、前記第２領域の各々が、前記所定の軸の方向に沿って２０μｍ以下の長さを有することが好ましい。   In the semiconductor optical device according to the present invention, it is preferable that each of the second regions has a length of 20 μm or less along the direction of the predetermined axis.

第２領域の各々の長さが、所定の軸の方向に沿って第１または第２の端面から２０μｍ以下であるので、半導体メサ部の第１及び第２の端面とこれらの近傍とにおいてｐ型ドーパント濃度が低い。その結果、第１及び第２の端面の発光層へのｐ型ドーパントの拡散が抑制される。   Since the length of each of the second regions is 20 μm or less from the first or second end face along the direction of the predetermined axis, the lengths of the first and second end faces of the semiconductor mesa portion and the vicinity thereof are p. Low type dopant concentration. As a result, the diffusion of the p-type dopant into the light emitting layers on the first and second end faces is suppressed.

本発明によれば、半導体メサ部の端面の発光層へのｐ型ドーパントの拡散を抑制することにより通電特性の劣化を抑制可能な構造を有する半導体光素子が提供される。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor optical element which has a structure which can suppress degradation of an electricity supply characteristic by suppressing the spreading | diffusion of the p-type dopant to the light emitting layer of the end surface of a semiconductor mesa part is provided.

（ａ）は本発明の第１の実施の形態に係る半導体光素子の構成を概略的に示す斜視図であり、（ｂ）は（ａ）に示されたIｂ−Iｂ線に沿った断面図である。(A) is a perspective view which shows schematically the structure of the semiconductor optical element based on the 1st Embodiment of this invention, (b) is sectional drawing along the Ib-Ib line | wire shown by (a) It is. （ａ）は図１（ａ）に示されたIIａ−IIａ線に沿った断面図であり、（ｂ）は図１（ａ）に示されたIIｂ−IIｂ線に沿った断面図である。(A) is sectional drawing along the IIa-IIa line shown by Fig.1 (a), (b) is sectional drawing along the IIb-IIb line shown by Fig.1 (a). 第１実施の形態に係る半導体光素子を製造する工程を示す図である。It is a figure which shows the process of manufacturing the semiconductor optical element concerning 1st Embodiment. 第１実施の形態に係る半導体光素子を製造する工程を示す図である。It is a figure which shows the process of manufacturing the semiconductor optical element concerning 1st Embodiment. 第１実施の形態に係る半導体光素子を製造する工程を示す図である。It is a figure which shows the process of manufacturing the semiconductor optical element concerning 1st Embodiment. （ａ）は第２の実施の形態に係る半導体光素子の構成を概略的に説明するための図面であり、（ｂ）は第２実施の形態に係る半導体光素子を製造する工程を示す図である。(A) is drawing for demonstrating schematically the structure of the semiconductor optical element concerning 2nd Embodiment, (b) is a figure which shows the process of manufacturing the semiconductor optical element concerning 2nd Embodiment. It is. （ａ）第２実施の形態に係る半導体光素子の変形例の構成を概略的に説明するための図であり、（ｂ）は（ａ）に示されたVIIｂ−VIIｂ線に沿った断面図である。(A) It is a figure for demonstrating schematically the structure of the modification of the semiconductor optical element which concerns on 2nd Embodiment, (b) is sectional drawing along the VIIb-VIIb line shown by (a) It is.

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体光素子、およびその製造方法に係る実施の形態を説明する。可能な場合には、同一部分には同一の符号を付する。   The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, embodiments of the semiconductor optical device of the present invention and the manufacturing method thereof will be described with reference to the accompanying drawings. Where possible, the same parts are denoted by the same reference numerals.

図１（ａ）は、本発明の第１の実施の形態に係る半導体光素子１の構成を概略的に示す斜視図である。図１（ｂ）は、図１（ａ）に示されたIｂ−Iｂ線に沿った断面図である。図２（ａ）は図１（ａ）に示されたIIａ−IIａ線に沿った断面図であり、図２（ｂ）は図１（ａ）に示されたIIｂ−IIｂ線に沿った断面図である。図１を参照すると、直交座標系Ｓが示されている。半導体光素子１は、例えば半導体レーザである。半導体光素子１は、図１（ａ）に示すように、半導体基板１１、半導体メサ部Ｍ及びｐ型埋め込み領域１３を備える。半導体基板１１の主面は、第１基板領域１５と第１基板領域１５の両側に位置する第２基板領域１７とを有する。第１基板領域１５及び第２基板領域１７は、Ｚ軸方向に配列されている。   FIG. 1A is a perspective view schematically showing the configuration of the semiconductor optical device 1 according to the first embodiment of the present invention. FIG.1 (b) is sectional drawing along the Ib-Ib line | wire shown by Fig.1 (a). 2A is a cross-sectional view taken along line IIa-IIa shown in FIG. 1A, and FIG. 2B is a cross-sectional view taken along line IIb-IIb shown in FIG. FIG. Referring to FIG. 1, an orthogonal coordinate system S is shown. The semiconductor optical device 1 is, for example, a semiconductor laser. As shown in FIG. 1A, the semiconductor optical device 1 includes a semiconductor substrate 11, a semiconductor mesa unit M, and a p-type buried region 13. The main surface of the semiconductor substrate 11 has a first substrate region 15 and second substrate regions 17 located on both sides of the first substrate region 15. The first substrate region 15 and the second substrate region 17 are arranged in the Z-axis direction.

半導体メサ部Ｍは、ｎ型クラッド層２１と、発光層２３と、第１のｐ型クラッド層２５とを含む。これらの半導体層２１，２３，２５は半導体基板１１の主面上においてＹ軸方向に配置されている。第１のｐ型クラッド層２５は、発光層２３上に設けられ、発光層２３と接触している。半導体メサ部Ｍは、Ｚ軸の方向に延在する。図１（ｂ）に示すように、半導体メサ部Ｍは、Ｚ軸の方向に配置された第１メサ領域Ｍａ及び第２メサ領域Ｍｂ，Ｍｃと、第１及び第２の端面Ｓ１，Ｓ２とを有する。第１メサ領域Ｍａは、半導体基板１１の第１基板領域１５上に位置する。第２メサ領域Ｍｂは半導体基板１１の第２基板領域１７の一方上に位置し、第２メサ領域Ｍｃは半導体基板１１の第２基板領域１７の他方上に位置する。第１メサ領域Ｍａは、第２メサ領域Ｍｂ及び第２メサ領域Ｍｃの間に配置されている。第２メサ領域Ｍｂは第１端面Ｓ１を含んでおり、第２メサ領域Ｍｃは第２端面Ｓ２を含む。   The semiconductor mesa portion M includes an n-type cladding layer 21, a light emitting layer 23, and a first p-type cladding layer 25. These semiconductor layers 21, 23, 25 are arranged in the Y-axis direction on the main surface of the semiconductor substrate 11. The first p-type cladding layer 25 is provided on the light emitting layer 23 and is in contact with the light emitting layer 23. The semiconductor mesa portion M extends in the Z-axis direction. As shown in FIG. 1B, the semiconductor mesa portion M includes a first mesa region Ma and second mesa regions Mb and Mc arranged in the Z-axis direction, first and second end faces S1 and S2, and Have The first mesa region Ma is located on the first substrate region 15 of the semiconductor substrate 11. The second mesa region Mb is located on one side of the second substrate region 17 of the semiconductor substrate 11, and the second mesa region Mc is located on the other side of the second substrate region 17 of the semiconductor substrate 11. The first mesa region Ma is disposed between the second mesa region Mb and the second mesa region Mc. The second mesa region Mb includes a first end surface S1, and the second mesa region Mc includes a second end surface S2.

発光層２３は、活性層２４を有する。実施例において、発光層２３は、ｎ型クラッド層２１と活性層２４との間に、下部光閉じ込め層２７を含むことができる。また、発光層２３は、第１のｐ型クラッド層２５と活性層２４との間に、上部光閉じ込め層２９を含むことができる。活性層２４、例えばＶ族元素として窒素及び砒素を含むIII-V族化合物半導体層を有する。III-V族化合物半導体層は、例えば単一量子井戸構造の井戸層となっている。しかしながら、III-V族化合物半導体層は、多重量子井戸構造を有することができる。また、活性層２４におけるIII-V族化合物半導体層は、アンドープ半導体層となっている。実施例において、下部光閉じ込め層２７及び上部光閉じ込め層２９は、アンドープであることができる。   The light emitting layer 23 has an active layer 24. In the embodiment, the light emitting layer 23 may include a lower light confinement layer 27 between the n-type cladding layer 21 and the active layer 24. The light emitting layer 23 can include an upper light confinement layer 29 between the first p-type cladding layer 25 and the active layer 24. The active layer 24 has, for example, a III-V group compound semiconductor layer containing nitrogen and arsenic as a group V element. The III-V compound semiconductor layer is, for example, a well layer having a single quantum well structure. However, the III-V group compound semiconductor layer can have a multiple quantum well structure. In addition, the III-V compound semiconductor layer in the active layer 24 is an undoped semiconductor layer. In an embodiment, the lower optical confinement layer 27 and the upper optical confinement layer 29 can be undoped.

ｐ型埋め込み領域１３は、発光層２３を含む半導体メサ部Ｍの両側面Ｐ１，Ｐ２上に設けられている。ｐ型埋め込み領域１３は、発光層２３の両側面と接触している。ｐ型埋め込み領域１３は、第１メサ領域Ｍａの両側面上に位置する第１部分１３１と、第２メサ領域Ｍｂ及びＭｃのそれぞれの両側面上に位置する第２部分１３２とを有する。図２（ａ）に示すように、第２部分１３２は、第１のｐ型埋め込み層１３ａと、第２のｐ型埋め込み層１３ｂとを有する。第２のｐ型埋め込み層１３ｂは、第１のｐ型埋め込み層１３ａ上に設けられている。しかし、第２メサ領域Ｍｂの一側面上に位置する第２部分１３２は、第１のｐ型埋め込み層１３ａを有さずに、第２のｐ型埋め込み層１３ｂからなることができる。第２メサ領域Ｍｃの一側面上に位置する第２部分１３２は、第１のｐ型埋め込み層１３ａを有さずに、第２のｐ型埋め込み層１３ｂからなることができる。図２（ｂ）に示すように、第１部分１３１は、単一層からなる。 The p-type buried region 13 is provided on both side faces P1, P2 of the semiconductor mesa portion M including the light emitting layer 23. The p-type buried region 13 is in contact with both side surfaces of the light emitting layer 23. p-type buried region 13 has a first portion 13 1 positioned on both sides of the first mesa region Ma, and a second portion 13 2 which is located on the respective sides of the second mesa region Mb and Mc . As shown in FIG. 2 (a), second portion 13 2 has a first p-type buried layer 13a, a second p-type buried layer 13b. The second p-type buried layer 13b is provided on the first p-type buried layer 13a. However, the second portion 13 2 which is located on one side of the second mesa region Mb it is without a first p-type buried layer 13a, can be made of a second p-type buried layer 13b. The second portion 13 2 which is located on one side of the second mesa region Mc is without a first p-type buried layer 13a, it can be made of a second p-type buried layer 13b. As shown in FIG. 2 (b), the first portion 13 1 is composed of a single layer.

ｐ型埋め込み領域１３において、第２部分１３２の第１のｐ型埋め込み層１３ａのｐ型ドーパントの濃度が第１部分１３１のｐ型ドーパントの濃度より低い。この構成では、半導体メサ部Ｍの端面Ｓ１，Ｓ２及びこれらの近傍の第１のｐ型埋め込み層１３ａのｐ型ドーパントの濃度が、発光層２３の側面上において低い。このｐ型ドーパントの濃度分布により、半導体メサ部Ｍの端面Ｓ１，Ｓ２及びこれらの近傍の発光層２３へのｐ型ドーパントの拡散が抑制される。従って、半導体メサ部Ｍの第１及び第２の端面Ｓ１，Ｓ２の発光層２３中へのｐ型ドーパントの拡散による結晶欠陥の発生が抑制される。電界が集中する第１及び第２の端面Ｓ１，Ｓ２での結晶欠陥は、素子の通電特性を劣化させる。しかし、本実施形態の半導体光素子１では、半導体メサ部Ｍの端面Ｓ１，Ｓ２の発光層２３中に結晶欠陥の発生が抑制されるので、通電特性の劣化が抑制される。 In p-type buried region 13, the concentration of p-type dopant of the second portion 13 2 of the first p-type buried layer 13a is lower than the concentration of the first portion 13 1 of the p-type dopant. In this configuration, the concentration of the p-type dopant in the end faces S1 and S2 of the semiconductor mesa portion M and the first p-type buried layer 13a in the vicinity thereof is low on the side surface of the light emitting layer 23. Due to the concentration distribution of the p-type dopant, diffusion of the p-type dopant into the end faces S1 and S2 of the semiconductor mesa portion M and the light emitting layer 23 in the vicinity thereof is suppressed. Accordingly, the generation of crystal defects due to the diffusion of the p-type dopant into the light emitting layer 23 of the first and second end faces S1, S2 of the semiconductor mesa portion M is suppressed. Crystal defects in the first and second end faces S1 and S2 where the electric field concentrates deteriorate the current-carrying characteristics of the element. However, in the semiconductor optical device 1 according to the present embodiment, the occurrence of crystal defects in the light emitting layer 23 on the end faces S1 and S2 of the semiconductor mesa portion M is suppressed, so that deterioration of the energization characteristics is suppressed.

半導体光素子１の実施例では、第１部分１３１のｐ型ドーパントの濃度が０．７×１０１８ｃｍ−３以上である。この範囲であれば、半導体メサ部Ｍの両側面Ｐ１，Ｐ２上におけるリーク電流が低減される。また、第１部分１３１のｐ型ドーパントの濃度が１．２×１０１８ｃｍ−３以下である。この範囲であれば、第１部分１３１のｐ型ドーパントの発光層２３への拡散が抑制される。第２部分１３２の第１のｐ型埋め込み層１３ａにおけるｐ型ドーパント濃度が０．１×１０１８ｃｍ−３以下である。この範囲であれば、第２部分１３２中のｐ型ドーパントが第１及び第２の端面Ｓ１，Ｓ２の発光層２３へ拡散することを抑制できる。 In an embodiment of the semiconductor optical device 1 is the concentration of the first portion 13 1 of the p-type dopant is 0.7 × 10 18 cm -3 or more. Within this range, the leakage current on both side surfaces P1, P2 of the semiconductor mesa portion M is reduced. The concentration of the first portion 13 1 of the p-type dopant is 1.2 × 10 18 cm -3 or less. Within this range, the diffusion is suppressed to the first portion 13 1 of the p-type dopant of the luminescent layer 23. P-type dopant concentration in the second portion 13 2 of the first p-type buried layer 13a is 0.1 × 10 18 cm -3 or less. Within this range, it is possible to prevent the p-type dopant of the second portion 13 2 from diffusing into the light emitting layer 23 of the first and second end faces S1, S2.

第１部分１３１の材料は、第２部分１３２のｐ型埋め込み層１３ａ，１３ｂと同じであることができる。第１部分１３１のｐ型ドーパント濃度は、第２部分１３２の第２のｐ型埋め込み層１３ｂにおけるｐ型ドーパント濃度と同一であることができる。 1 of the material the first portion 13 may be a second portion 13 2 of the p-type buried layer 13a, it is the same as 13b. P-type dopant concentration of the first portion 13 1 may be the same as the p-type dopant concentration in the second portion 13 2 of the second p-type buried layer 13b.

実施例において、第２領域Ｍｂの長さが、Ｚ軸の方向に沿って第１端面Ｓ１から２０μｍ以下であり、第２メサ領域Ｍｃの長さが、Ｚ軸の方向に沿って第２端面Ｓ２から２０μｍ以下である。第２領域Ｍｂ及びＭｃの各々が、Ｚ軸の方向に沿って２０μｍ以下の長さを有するので、半導体メサ部Ｍの第１及び第２の端面Ｓ１，Ｓ２及びこれらの近傍のｐ型ドーパント濃度が低い。これにより、半導体メサ部Ｍの端面Ｓ１，Ｓ２及びこれらの近傍の発光層２３中へのｐ型ドーパント拡散による結晶欠陥の発生が抑制され、素子の通電特性の劣化が抑制される。また、第２部分１３２の長さが２０μｍ以下であるので、相対的に高いｐ型ドーパント濃度の第１部分１３１が半導体メサ部Ｍの端面Ｓ１，Ｓ２の近傍にまで達している。その結果、半導体メサ部Ｍの両側面上におけるリーク電流の増加が十分に抑制される。 In the embodiment, the length of the second region Mb is 20 μm or less from the first end surface S1 along the Z-axis direction, and the length of the second mesa region Mc is the second end surface along the Z-axis direction. S2 to 20 μm or less. Since each of the second regions Mb and Mc has a length of 20 μm or less along the direction of the Z-axis, the first and second end faces S1, S2 of the semiconductor mesa portion M and the p-type dopant concentration in the vicinity thereof Is low. Thereby, generation | occurrence | production of the crystal defect by p-type dopant spreading | diffusion in end surface S1, S2 of the semiconductor mesa part M and the light emitting layer 23 of these vicinity is suppressed, and deterioration of the electricity supply characteristic of an element is suppressed. Further, since the length of the second portion 13 2 is 20μm or less, the first portion 13 1 of the relatively high p-type dopant concentration is reached near the end faces S1, S2 of the semiconductor mesa M. As a result, an increase in leakage current on both side surfaces of the semiconductor mesa portion M is sufficiently suppressed.

実施例において、ｐ型埋め込み領域１３上には、ｎ型埋め込み領域３１が設けられている。ｎ型埋め込み領域３１は、ｐ型埋め込み領域１３の第１部分１３１上に位置する第１部分３１１と、ｐ型埋め込み領域１３の第２部分１３２のそれぞれ上に位置する第２部分３１２とを有する。第１部分３１１及び第２部分３１２は、互いに同一材料からなることができる。 In the embodiment, an n-type buried region 31 is provided on the p-type buried region 13. n-type buried region 31, second portion 31 1 and the first part 31, positioned in the second portion 13 2 on each p-type buried region 13 located in the first portion 13 1 formed on the p-type buried region 13 2 . The first part 31 1 and a second portion 31 2 can be made of the same material with each other.

第１のｐ型クラッド層２５、ｐ型埋め込み領域１３及びｎ型埋め込み領域３１上には、第２のｐ型クラッド層３３が設けられている。第２のｐ型クラッド層３３上にはｐ型コンタクト層３５が設けられている。ｐ型コンタクト層３５上には、開口部３６を有する絶縁体層３７が設けられている。開口部３６は、半導体メサ部ＭのＺ軸方向に沿って延びている。ｐ型コンタクト層３５及び絶縁体層３７上には電極（アノード）３９が設けられている。半導体基板１１の裏面には、電極（カソード）４１が設けられている。   On the first p-type cladding layer 25, the p-type buried region 13, and the n-type buried region 31, a second p-type cladding layer 33 is provided. A p-type contact layer 35 is provided on the second p-type cladding layer 33. An insulator layer 37 having an opening 36 is provided on the p-type contact layer 35. The opening 36 extends along the Z-axis direction of the semiconductor mesa portion M. An electrode (anode) 39 is provided on the p-type contact layer 35 and the insulator layer 37. An electrode (cathode) 41 is provided on the back surface of the semiconductor substrate 11.

上部光閉じ込め層２９のバンドギャップエネルギーは、活性層２４のIII-V族化合物半導体層（例えば、井戸層）のバンドギャップエネルギーよりも大きく、かつ、ｎ型クラッド層２１及び第１のｐ型クラッド層２５のバンドギャップエネルギーよりも小さい。下部光閉じ込め層２７のバンドギャップエネルギーは、活性層２４のIII-V族化合物半導体層（例えば、井戸層）のバンドギャップエネルギーよりも大きく、かつ、ｎ型クラッド層２１及び第１のｐ型クラッド層２５のバンドギャップエネルギーよりも小さい。上部光閉じ込め層２９及び下部光閉じ込め層２７と、ｎ型クラッド層２１及び第１のｐ型クラッド層２５とにより、キャリアは活性層２４に閉じ込められる。   The band gap energy of the upper optical confinement layer 29 is larger than the band gap energy of the III-V group compound semiconductor layer (for example, well layer) of the active layer 24, and the n-type cladding layer 21 and the first p-type cladding. It is smaller than the band gap energy of the layer 25. The band gap energy of the lower optical confinement layer 27 is larger than the band gap energy of the III-V group compound semiconductor layer (for example, well layer) of the active layer 24, and the n-type cladding layer 21 and the first p-type cladding. It is smaller than the band gap energy of the layer 25. Carriers are confined in the active layer 24 by the upper optical confinement layer 29 and the lower optical confinement layer 27, and the n-type cladding layer 21 and the first p-type cladding layer 25.

また、上部光閉じ込め層２９の屈折率は、活性層２４の平均屈折率よりも小さく、かつ、ｎ型クラッド層２１及び第１のｐ型クラッド層２５の屈折率よりも大きい。下部光閉じ込め層２７の屈折率は、活性層２４の平均屈折率よりも小さく、かつ、ｎ型クラッド層２１及び第１のｐ型クラッド層２５の屈折率よりも大きい。この半導体光素子１の構造により、ｎ型クラッド層２１及び第１のｐ型クラッド層２５は活性層２４に伝播光を閉じ込め可能になる。   The refractive index of the upper optical confinement layer 29 is smaller than the average refractive index of the active layer 24 and larger than the refractive indexes of the n-type cladding layer 21 and the first p-type cladding layer 25. The refractive index of the lower light confinement layer 27 is smaller than the average refractive index of the active layer 24 and larger than the refractive indexes of the n-type cladding layer 21 and the first p-type cladding layer 25. With the structure of the semiconductor optical device 1, the n-type cladding layer 21 and the first p-type cladding layer 25 can confine propagating light in the active layer 24.

半導体光素子１の実施例を示すと、
半導体基板１１：（１００）面を有するｎ型ＩｎＰ基板
ｎ型クラッド層２１：厚さ１０００ｎｍ、ｎ型ＩｎＰ半導体層、キャリア濃度７×１０１７ｃｍ−３
下部光閉じ込め層２７：厚さ１４０ｎｍ、ｉ型ＧａＩｎＡｓＰ半導体層
活性層２４：量子井戸構造の合計厚さ７０ｎｍ、ＧａＩｎＡｓＰ半導体層
上部光閉じ込め層２９：厚さ１４０ｎｍ、ｉ型ＧａＩｎＡｓＰ半導体層
第１のｐ型クラッド層２５：厚さ５００ｎｍ、ｐ型ＩｎＰ半導体層、キャリア濃度１×１０１８ｃｍ−３
第２のｐ型クラッド層３３：厚さ１０００ｎｍ、ｐ型ＩｎＰ半導体層、キャリア濃度１×１０１８ｃｍ−３
ｐ型埋め込み領域１３：
・第１部分１３１：厚さ１０００ｎｍ、ｐ型ＩｎＰ半導体層、キャリア濃度１．０×１０１８ｃｍ−３
・第２部分１３２：
第１のｐ型埋め込み層１３ａ：厚さ２００ｎｍ、ｐ型ＩｎＰ半導体層、キャリア濃度０．１×１０１８ｃｍ−３
第２のｐ型埋め込み層１３ｂ：厚さ８００ｎｍ、ｐ型ＩｎＰ半導体層、キャリア濃度１．０×１０１８ｍ−３
ｎ型埋め込み領域３１：
・第１部分３１１：厚さ５００ｎｍ、ｎ型ＩｎＰ半導体層、キャリア濃度１．０×１０１８ｃｍ−３
・第２部分３１２：厚さ５００ｎｍ、ｎ型ＩｎＰ半導体層、キャリア濃度１．０×１０１８ｃｍ−３
ｐ型コンタクト層３５：厚さ２００ｎｍ、ｐ型ＧａＩｎＡｓ半導体層
絶縁体層３７：厚さ３００ｎｍ、ＳｉO２
である。これらの層において、ｎ型ドーパントとしては、例えばＳｉが用いられており、ｐ型ドーパントとしては、例えばＺｎが用いられている。 An example of the semiconductor optical device 1 is shown below.
Semiconductor substrate 11: n-type InP substrate having (100) plane n-type cladding layer 21: thickness 1000 nm, n-type InP semiconductor layer, carrier concentration 7 × 10 17 cm −3
Lower optical confinement layer 27: 140 nm thick, i-type GaInAsP semiconductor layer Active layer 24: Total thickness of quantum well structure 70 nm, GaInAsP semiconductor layer Upper optical confinement layer 29: 140 nm thick, i-type GaInAsP semiconductor layer First p Type cladding layer 25: thickness 500 nm, p-type InP semiconductor layer, carrier concentration 1 × 10 18 cm −3
Second p-type cladding layer 33: thickness 1000 nm, p-type InP semiconductor layer, carrier concentration 1 × 10 18 cm −3
p-type buried region 13:
First portion 13 1 : thickness 1000 nm, p-type InP semiconductor layer, carrier concentration 1.0 × 10 18 cm −3
-Second part 13 2 :
First p-type buried layer 13a: thickness 200 nm, p-type InP semiconductor layer, carrier concentration 0.1 × 10 18 cm −3
Second p-type buried layer 13b: thickness 800 nm, p-type InP semiconductor layer, carrier concentration 1.0 × 10 18 m −3
n-type buried region 31:
First portion 31 1 : thickness 500 nm, n-type InP semiconductor layer, carrier concentration 1.0 × 10 18 cm −3
Second portion 31 2 : thickness 500 nm, n-type InP semiconductor layer, carrier concentration 1.0 × 10 18 cm −3
p-type contact layer 35: thickness of 200 nm, p-type GaInAs semiconductor layer insulator layer 37: thickness of 300 nm, SiO 2
It is. In these layers, for example, Si is used as the n-type dopant, and for example, Zn is used as the p-type dopant.

引き続き、図３（ａ）〜図５を参照しながら、本実施の形態に係る半導体光素子１の製造方法について説明する。図３（ａ）〜図５は、本実施形態に係る半導体光素子１の製造方法の各工程を模式的に示す図である。半導体光素子１を製造するために、例えば下記各工程を順に行う。以下に説明される製造方法は、半導体結晶の成長のために、有機金属気相エピタキシャル成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）が用いられる。Ｇａ、Ｉｎ、Ａｓ、Ｐのそれぞれの原料としては、それぞれ例えばトリエチルガリウム（ＴＥＧａ）、トリメチルインジウム（ＴＭＩｎ）、ジメチルヒドラジン（ＤＭＨｙ）、ターシャリブチルアルシン（ＴＢＡｓ）、ターシャリブチルホスフィン（ＴＢＰ）が用いられる。Ｓｉ、Ｚｎのドーピング原料としては、例えばテトラエチルシラン（ＴｅＥＳｉ）、ジエチルジンク(ＤＥＺｎ)が用いられる。   Next, a method for manufacturing the semiconductor optical device 1 according to the present embodiment will be described with reference to FIGS. FIG. 3A to FIG. 5 are diagrams schematically showing each step of the method for manufacturing the semiconductor optical device 1 according to this embodiment. In order to manufacture the semiconductor optical device 1, for example, the following steps are sequentially performed. In the manufacturing method described below, a metal organic vapor phase epitaxy (MOVPE) is used for the growth of a semiconductor crystal. Examples of raw materials for Ga, In, As, and P include triethylgallium (TEGa), trimethylindium (TMIn), dimethylhydrazine (DMHy), tertiarybutylarsine (TBAs), and tertiarybutylphosphine (TBP), respectively. Used. For example, tetraethylsilane (TeESi) or diethyl zinc (DEZn) is used as a doping material for Si and Zn.

（半導体積層形成工程）
まず、半導体基板１１を用意する。その後、図３（ａ）に示すように、半導体基板１１の第１基板領域１５及び第２基板領域１７上に、ｎ型クラッド層２１Ａ、下部光閉じ込め層２７Ａ、活性層２４Ａ、上部光閉じ込め層２９Ａ、第１のｐ型クラッド層２５Ａ及びキャップ層４３Ａを順次成長する。 (Semiconductor stacking process)
First, the semiconductor substrate 11 is prepared. Thereafter, as shown in FIG. 3A, the n-type cladding layer 21A, the lower light confinement layer 27A, the active layer 24A, and the upper light confinement layer are formed on the first substrate region 15 and the second substrate region 17 of the semiconductor substrate 11. 29A, the first p-type cladding layer 25A, and the cap layer 43A are sequentially grown.

（半導体メサ部形成工程）
引き続き、キャップ層４３Ａ上に、例えばＳｉＯ２からなるエッチングマスクＥＭ１を形成する。エッチングマスクＥＭ１は、Ｚ軸方向に沿って延びるストライプ形状を有する。このストライプ形状の幅Ｗ１は、例えば１．５μｍである。エッチングマスクＥＭ１の延びるＺ軸方向は、半導体光素子１の光導波路の延在方向である。 (Semiconductor mesa part formation process)
Subsequently, an etching mask EM1 made of, for example, SiO 2 is formed on the cap layer 43A. The etching mask EM1 has a stripe shape extending along the Z-axis direction. The width W1 of the stripe shape is, for example, 1.5 μm. The Z-axis direction in which the etching mask EM1 extends is the direction in which the optical waveguide of the semiconductor optical device 1 extends.

続いて、エッチングマスクＥＭ１を用いて層４３Ａ，２５Ａ，２９Ａ，２４Ａ，２７Ａ及び２１Ａをエッチングする。このエッチング工程では、エッチングマスクＥＭ１で覆われていない層４３Ａ，２５Ａ，２９Ａ，２４Ａ，２７Ａ及び２１Ａの部分が除去され、図３（ｂ）に示すように、半導体メサ部Ｍ１が形成される。半導体メサ部Ｍ１は、ストライプ状の層４３，２５，２９，２４，２７及び２１を含む。   Subsequently, the layers 43A, 25A, 29A, 24A, 27A and 21A are etched using the etching mask EM1. In this etching step, the portions of the layers 43A, 25A, 29A, 24A, 27A, and 21A that are not covered with the etching mask EM1 are removed, and as shown in FIG. 3B, the semiconductor mesa portion M1 is formed. The semiconductor mesa portion M1 includes striped layers 43, 25, 29, 24, 27, and 21.

（埋め込み領域形成工程）
引き続き、図４（ａ）に示すように、エッチングマスクＥＭ１を除去せずに、半導体メサ部Ｍ１の両側面上にｐ型埋め込み領域１３Ａ及びｎ型埋め込み領域３１Ａを順次に形成する。引き続き、図４（ｂ）に示すように、第１基板領域１５上に位置するｎ型埋め込み領域３１Ａ及びエッチングマスクＥＭ１の上にエッチングマスクＥＭ２を形成する。エッチングマスクＥＭ２は、Ｚ軸方向に沿って延びるストライプ形状を有する。エッチングマスクＥＭ２は、第１基板領域１５と一方の第２基板領域１７との境界線から第１基板領域と他方の第２基板領域との境界線までを覆うように形成されている。このストライプ形状の幅Ｗ２は、例えば２０μｍである。 (Embedded region forming process)
Subsequently, as shown in FIG. 4A, the p-type buried region 13A and the n-type buried region 31A are sequentially formed on both side surfaces of the semiconductor mesa portion M1 without removing the etching mask EM1. Subsequently, as shown in FIG. 4B, an etching mask EM2 is formed on the n-type buried region 31A located on the first substrate region 15 and the etching mask EM1. The etching mask EM2 has a stripe shape extending along the Z-axis direction. The etching mask EM2 is formed so as to cover from the boundary line between the first substrate region 15 and one second substrate region 17 to the boundary line between the first substrate region and the other second substrate region. The stripe-shaped width W2 is, for example, 20 μm.

その後、エッチングマスクＥＭ１及びＥＭ２を用いてｎ型埋め込み領域３１Ａ及びｐ型埋め込み領域１３Ａをエッチングする。エッチング液としては、例えばＢｒメタノールを用いることができる。このエッチング工程では、エッチングマスクＥＭ１で覆われた半導体メサ部Ｍ１が除去されずに残る。ｎ型埋め込み領域３１Ａでは、ｎ型埋め込み領域３１Ａの上側にエッチングマスクＥＭ２で覆われた第１基板領域１５上の部分が除去されずに残り、第１部分３１１が形成される。ｐ型埋め込み領域１３Ａでは、ｐ型埋め込み領域１３Ａの上側にエッチングマスクＥＭ２で覆われた第１基板領域１５上の部分が除去されずに残り、第１部分１３１が形成される。半導体メサ部Ｍ１のうち両側面上の領域１３Ａ及び３１Ａが除去されない部分は第１メサ領域Ｍｘを構成する。第２基板領域１７上の領域１３Ａ及び３１Ａが除去されたことにより、第２メサ領域Ｍｙ及びＭｚが形成される。 Thereafter, the n-type buried region 31A and the p-type buried region 13A are etched using the etching masks EM1 and EM2. As an etchant, for example, Br methanol can be used. In this etching process, the semiconductor mesa portion M1 covered with the etching mask EM1 remains without being removed. In n-type buried regions 31A, remain without portion on the first substrate region 15 is removed which is covered by an etching mask EM2 above the n-type buried region 31A, a first portion 31 1 is formed. In p-type buried region 13A, it remains without portion on the first substrate region 15 is removed which is covered by an etching mask EM2 above the p-type buried region 13A, a first portion 13 1 is formed. A portion of the semiconductor mesa portion M1 where the regions 13A and 31A on both side surfaces are not removed constitutes a first mesa region Mx. By removing the regions 13A and 31A on the second substrate region 17, second mesa regions My and Mz are formed.

続いて、図５に示すように、エッチングマスクＥＭ１及びＥＭ２を除去せずに、第２メサ領域Ｍｙ及びＭｚの両側面上に第１のｐ型埋め込み層１３ａ、第２のｐ型埋め込み層１３ｂ及び第２部分３１２を順次に成長する。第１のｐ型埋め込み層１３ａは、ｐ型ドーパントを供給せずに成長することができる。これにより、半導体メサ部Ｍ１の端面Ｓ３，Ｓ４及びこれらの近傍の発光層２３へのｐ型ドーパントの拡散を抑制することができる。 Subsequently, as shown in FIG. 5, the first p-type buried layer 13a and the second p-type buried layer 13b are formed on both side surfaces of the second mesa regions My and Mz without removing the etching masks EM1 and EM2. and sequentially growing a second portion 31 2. The first p-type buried layer 13a can be grown without supplying a p-type dopant. Thereby, the diffusion of the p-type dopant to the end faces S3 and S4 of the semiconductor mesa portion M1 and the light emitting layer 23 in the vicinity thereof can be suppressed.

成長された第１のｐ型埋め込み層１３ａ及び第２のｐ型埋め込み層１３ｂは第２部分１３２を構成する。第２部分１３２及び第１部分１３１は、ｐ型埋め込み領域１３を構成する。第２部分３１２及び第１部分３１１は、ｎ型埋め込み領域３１を構成する。第２部分１３２及び３１２の形成後、例えばフッ酸水溶液を用いたウェットエッチングによりエッチングマスクＥＭ１及びＥＭ２を除去する。 The first p-type buried layer 13a and the second p-type buried layer 13b grown constitutes the second portion 13 2. The second portion 13 2 and the first portion 13 1 constitutes the p-type buried region 13. The second portion 31 2 and the first portion 31 1 constitutes the n-type buried region 31. After formation of the second portion 13 2 and 31 2, for example, the etching mask is removed EM1 and EM2 by wet etching using hydrofluoric acid aqueous solution.

（その他の工程）
引き続いて、キャップ層４３を選択的に除去する。キャップ層４３の除去には、例えばリン酸と過酸化水素水との混合水溶液を用いたウェットエッチングが用いられる。このエッチング工程では、半導体メサ部Ｍ１からキャップ層４３が除去されて、層２５，２９，２４，２７及び２１からなる半導体メサ部Ｍが得られる。半導体メサ部Ｍは、第１メサ領域Ｍａ、第２メサ領域Ｍｂ及びＭｃを含む。第１メサ領域Ｍａ、第２メサ領域Ｍｂ及びＭｃは、第１メサ領域Ｍｘ、第２メサ領域Ｍｙ及びＭｚからそれぞれキャップ層４３が除去されたものである。次に、半導体メサ部Ｍの第１のｐ型クラッド層２５、ｐ型埋め込み領域１３及びｎ型埋め込み領域３１上に第２のｐ型クラッド層３３及びｐ型コンタクト層３５を順次に成長する。その後、絶縁体層をパターニングして、半導体メサ部Ｍの延在方向に沿って延びるストライプ状の開口部３６を有する絶縁体層３７をｐ型コンタクト層３５上に形成する。その後、ｐ型コンタクト層３５及び絶縁体層３７上に電極（アノード）３９を形成すると共に、半導体基板１１の裏面上に電極（カソード）４１を形成する。これにより、図１の半導体光素子１が完成される。 (Other processes)
Subsequently, the cap layer 43 is selectively removed. For removal of the cap layer 43, for example, wet etching using a mixed aqueous solution of phosphoric acid and hydrogen peroxide is used. In this etching process, the cap layer 43 is removed from the semiconductor mesa portion M1, and the semiconductor mesa portion M including the layers 25, 29, 24, 27, and 21 is obtained. The semiconductor mesa unit M includes a first mesa region Ma and second mesa regions Mb and Mc. The first mesa region Ma, the second mesa region Mb, and Mc are obtained by removing the cap layer 43 from the first mesa region Mx and the second mesa regions My and Mz, respectively. Next, a second p-type cladding layer 33 and a p-type contact layer 35 are sequentially grown on the first p-type cladding layer 25, the p-type buried region 13, and the n-type buried region 31 of the semiconductor mesa portion M. Thereafter, the insulator layer is patterned to form an insulator layer 37 having a stripe-shaped opening 36 extending along the extending direction of the semiconductor mesa portion M on the p-type contact layer 35. Thereafter, an electrode (anode) 39 is formed on the p-type contact layer 35 and the insulator layer 37, and an electrode (cathode) 41 is formed on the back surface of the semiconductor substrate 11. Thereby, the semiconductor optical device 1 of FIG. 1 is completed.

（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図６（ａ）は、第２の実施の形態に係る半導体光素子２の構成を概略的に説明するための図面である。半導体光素子２は、以下の点において、第１の実施の形態に係る半導体光素子１と相違する。すなわち、第１のｐ型クラッド層２５が、第１メサ領域Ｍａ内に位置する第１部分２５１と、第２メサ領域Ｍｂ及びＭｃのそれぞれ内に位置する第２部分２５２とを有する。また、第２部分２５２のｐ型ドーパントの濃度が第１部分２５１のｐ型ドーパントの濃度より低い。 (Second Embodiment)
Next, a second embodiment of the present invention will be described. FIG. 6A is a diagram for schematically explaining the configuration of the semiconductor optical device 2 according to the second embodiment. The semiconductor optical device 2 is different from the semiconductor optical device 1 according to the first embodiment in the following points. That is, a first p-type cladding layer 25, a first portion 25 1 positioned in the first mesa region Ma, and a second portion 25 2 located in each of the second mesa region Mb and Mc. The concentration of the second portion 25 2 of the p-type dopant is lower than the concentration of the first portion 25 1 of the p-type dopant.

この構成では、半導体メサ部Ｍの端面Ｓ１，Ｓ２及びこれらの端面近傍における第２部分２５２のｐ型ドーパントの濃度が、発光層２３の上面上において低い。発光層２３の上面上におけるこのｐ型ドーパントの濃度分布により、半導体メサ部Ｍの端面Ｓ１，Ｓ２及びこれらの近傍の発光層２３へのｐ型ドーパントの拡散が抑制される。従って、第１及び第２の端面Ｓ１，Ｓ２の発光層２３中へのｐ型ドーパント拡散による結晶欠陥の発生が抑制される。電界が集中する半導体メサ部Ｍの第１及び第２の端面Ｓ１，Ｓ２での結晶欠陥は、素子の通電特性を劣化させる。しかし、本実施形態の半導体光素子１では、半導体メサ部Ｍの端面Ｓ１，Ｓ２の発光層２３中に結晶欠陥の発生が抑制されるので、通電特性の劣化が抑制される。 In this configuration, the end surface S1, S2 and the concentration of the second portion 25 2 of the p-type dopant in these end faces the vicinity of the semiconductor mesa M is lower on the upper surface of the light emitting layer 23. Due to the concentration distribution of the p-type dopant on the upper surface of the light emitting layer 23, the diffusion of the p-type dopant into the end faces S1, S2 of the semiconductor mesa portion M and the light emitting layer 23 in the vicinity thereof is suppressed. Therefore, generation of crystal defects due to p-type dopant diffusion into the light emitting layer 23 of the first and second end faces S1, S2 is suppressed. Crystal defects in the first and second end faces S1 and S2 of the semiconductor mesa portion M where the electric field concentrates deteriorate the current-carrying characteristics of the element. However, in the semiconductor optical device 1 according to the present embodiment, the occurrence of crystal defects in the light emitting layer 23 on the end faces S1 and S2 of the semiconductor mesa portion M is suppressed, so that deterioration of the energization characteristics is suppressed.

半導体光素子２の実施例では、第１部分２５１のｐ型ドーパントの濃度が０．７×１０１８ｃｍ−３以上である。ｐ型クラッド層２５と上部光閉じ込め層２９とのヘテロ界面では、伝導帯の下端のエネルギー準位は、材料の違いからｐ型クラッド層２５における伝導帯のエネルギー準位より高い。ｐ型クラッド層２５において、第１部分２５１のｐ型ドーパントの濃度がこの範囲であるので、第１部分２５１と上部光閉じ込め層２９とのヘテロ界面において、上部光閉じ込め層２９に対する第１部分２５１の伝導帯におけるバリアの高さが更に高くなる。その結果、発光層２３へ注入された電子が上部光閉じ込め層２９を通って第１部分２５１へオーバフローすることが抑制される。第１部分２５１のｐ型ドーパントの濃度が１．２×１０１８ｃｍ−３以下である。この範囲であれば、第１部分２５１中のｐ型ドーパントの発光層２３への拡散が抑制される。第２部分２５２のｐ型ドーパントの濃度が０．１×１０１８ｃｍ−３以下である。この範囲であれば、第２部分２５２中のｐ型ドーパントの第１及び第２の端面Ｓ１，Ｓ２の発光層２３への拡散が抑制される。 In an embodiment of the semiconductor optical element 2 is the concentration of the first portion 25 1 of the p-type dopant is 0.7 × 10 18 cm -3 or more. At the heterointerface between the p-type cladding layer 25 and the upper optical confinement layer 29, the energy level at the lower end of the conduction band is higher than the energy level of the conduction band in the p-type cladding layer 25 due to the material difference. In p-type cladding layer 25, the concentration of the first portion 25 1 of the p-type dopant is within this range, the hetero-interface between the first part 25 1 and the upper optical confinement layer 29, the second for the upper light confinement layer 29 1 the height of the barrier is further increased in the conduction band of the portion 25 1. As a result, the electrons injected into the light emitting layer 23 overflows into the first portion 25 1 through the upper optical confinement layer 29 is suppressed. Concentration of the first portion 25 1 of the p-type dopant is 1.2 × 10 18 cm -3 or less. Within this range, the diffusion is suppressed in the light-emitting layer 23 of p-type dopant of the first portion 25 in 1. The concentration of the second portion 25 2 of the p-type dopant is 0.1 × 10 18 cm -3 or less. Within this range, the diffusion is suppressed in the light-emitting layer 23 of the second portion 25 first p-type dopant in the 2 and second end surfaces S1, S2.

実施例において、第２領域Ｍｂ長さが、Ｚ軸の方向に沿って第１端面Ｓ１から２０μｍ以下であり、第２メサ領域Ｍｃ長さが、Ｚ軸の方向に沿って第２端面Ｓ２から２０μｍ以下である。第２領域Ｍｂ及びＭｃの各々が、Ｚ軸の方向に沿って２０μｍ以下の長さを有するので、半導体メサ部Ｍの第１及び第２の端面Ｓ１，Ｓ２及びこれらの端面近傍のｐ型ドーパント濃度が低い。これにより、半導体メサ部Ｍの端面Ｓ１，Ｓ２及びこれらの端面近傍の発光層２３中へのｐ型ドーパント拡散による結晶欠陥の発生が抑制され、半導体光素子２の通電特性の劣化が抑制される。また、第２部分１３２の長さが２０μｍ以下であり、ｐ型ドーパント濃度が相対的に高い第１部分２５１が半導体メサ部Ｍの端面Ｓ１，Ｓ２の近傍にまで達している。その結果、電子の第１のｐ型クラッド層２５へのオーバフローの増加が十分に抑制される。 In the embodiment, the second region Mb length is 20 μm or less from the first end surface S1 along the Z-axis direction, and the second mesa region Mc length is from the second end surface S2 along the Z-axis direction. 20 μm or less. Since each of the second regions Mb and Mc has a length of 20 μm or less along the direction of the Z-axis, the first and second end faces S1, S2 of the semiconductor mesa portion M and p-type dopants in the vicinity of these end faces The concentration is low. Thereby, generation | occurrence | production of the crystal defect by p-type dopant spreading | diffusion in the light emitting layer 23 of end face S1, S2 of these semiconductor mesa parts M and these end faces is suppressed, and deterioration of the electricity supply characteristic of the semiconductor optical element 2 is suppressed. . The length of the second portion 13 2 is at 20μm or less, p-type dopant concentration is relatively high first portion 25 1 has reached to the vicinity of the end face S1, S2 of the semiconductor mesa M. As a result, an increase in the overflow of electrons to the first p-type cladding layer 25 is sufficiently suppressed.

引き続き、図６（ｂ）を参照しながら、本実施の形態に係る半導体光素子２の製造方法について説明する。   Next, a method for manufacturing the semiconductor optical device 2 according to the present embodiment will be described with reference to FIG.

（半導体積層形成工程）
図６（ｂ）に示すように、半導体基板１１の第１基板領域１５及び第２基板領域１７上に、ｎ型クラッド層２１Ａ、下部光閉じ込め層２７Ａ、活性層２４Ａ、上部光閉じ込め層２９Ａ及び第１のｐ型クラッド層２５Ａを順次成長する。引き続き、第１基板領域１５の第１のｐ型クラッド層２５上に、例えばＳｉＯ２からなるエッチングマスクＥＭ３を形成する。エッチングマスクＥＭ３は、Ｚ軸方向に沿って延びるストライプ形状を有する。エッチングマスクＥＭ３は、第１基板領域１５と一方の第２基板領域１７との境界線から第１基板領域と他方の第２基板領域との境界線までを覆うように形成されている。このストライプ形状の幅Ｗ３は、例えば２０μｍである。 (Semiconductor stacking process)
As shown in FIG. 6B, on the first substrate region 15 and the second substrate region 17 of the semiconductor substrate 11, an n-type cladding layer 21A, a lower light confinement layer 27A, an active layer 24A, an upper light confinement layer 29A, and The first p-type cladding layer 25A is grown sequentially. Subsequently, an etching mask EM3 made of, for example, SiO 2 is formed on the first p-type cladding layer 25 in the first substrate region 15. The etching mask EM3 has a stripe shape extending along the Z-axis direction. The etching mask EM3 is formed so as to cover from the boundary line between the first substrate region 15 and one second substrate region 17 to the boundary line between the first substrate region and the other second substrate region. The stripe-shaped width W3 is, for example, 20 μm.

その後、エッチングマスクＥＭ３を用いて、第１のｐ型クラッド層２５をエッチングする。エッチングは、第２基板領域１７の上部光閉じ込め層２９Ａが露出するまで行われる。このエッチング工程により、第１のｐ型クラッド層２５Ａでは、第１のｐ型クラッド層２５Ａの上側にエッチングマスクＥＭ３で覆われていない第２基板領域１７上の部分が除去され、第１のｐ型クラッド層２５Ａの第１部分２５１が形成される。 Thereafter, the first p-type cladding layer 25 is etched using the etching mask EM3. The etching is performed until the upper optical confinement layer 29A in the second substrate region 17 is exposed. By this etching process, in the first p-type cladding layer 25A, a portion on the second substrate region 17 that is not covered with the etching mask EM3 is removed above the first p-type cladding layer 25A, and the first p-type cladding layer 25A is removed. the first portion 25 1 of the type cladding layer 25A is formed.

その後、エッチングマスクＥＭ３を除去せずに、第２基板領域１７の上部光り閉じ込め層２９Ａ上に第１のｐ型クラッド層２５の第２部分２５２を形成する。第２部分２５２は、ｐ型ドーパントを供給せずに成長をすることができる。これにより、半導体メサ部Ｍの端面Ｓ１，Ｓ２及びこれらの端面近傍の発光層２３へのｐ型ドーパントの拡散を更に抑制することができる。第１のｐ型クラッド層２５の第２部分２５２の形成後、例えばフッ酸水溶液を用いたウェットエッチングによるエッチングマスクＥＭ３を除去する。 Then, without removing the etching mask EM3, to form a second portion 25 2 of the first p-type cladding layer 25 on the upper light confinement layer 29A of the second substrate region 17. The second portion 25 2 can be grown without supplying p-type dopant. Thereby, the diffusion of the p-type dopant to the end faces S1, S2 of the semiconductor mesa portion M and the light emitting layer 23 in the vicinity of these end faces can be further suppressed. After second portion 25 2 formed in the first p-type cladding layer 25, for example, the etching mask is removed EM3 by wet etching using hydrofluoric acid aqueous solution.

半導体光素子２の実施例を示すと、
第１のｐ型クラッド層２５：
・第１部分２５１：厚さ５００ｎｍ、ｐ型ＩｎＰ半導体層、キャリア濃度１．０×１０１８ｃｍ−３
・第２部分２５２：厚さ５００ｎｍ、ｐ型ＩｎＰ半導体層、キャリア濃度０．１×１０１８ｃｍ−３ｃｍ−３ An example of the semiconductor optical device 2 is shown below.
First p-type cladding layer 25:
First portion 25 1 : thickness 500 nm, p-type InP semiconductor layer, carrier concentration 1.0 × 10 18 cm −3
Second portion 25 2 : thickness 500 nm, p-type InP semiconductor layer, carrier concentration 0.1 × 10 18 cm −3 cm −3

引き続いて、第１のｐ型クラッド層２５の第１部分２５１及び第２部分２５２上にキャップ層４３Ａを形成する。これにより、第２半導体光素子２の製造における半導体積層形成工程が終了する。半導体積層形成工程の後、第１の実施の形態と同様に半導体メサ部形成工程、埋め込み領域形成工程、及びその他の工程を更に行う。しかしながら、第１の実施の形態の条件と異なる条件で行うこともできる。これにより、第２の実施の形態に係る半導体光素子２の製作が完了する。 Subsequently, a first portion 25 1 and a second portion 25 2 cap layer 43A on the first p-type cladding layer 25. Thereby, the semiconductor lamination formation process in manufacture of the 2nd semiconductor optical element 2 is completed. After the semiconductor lamination forming step, the semiconductor mesa portion forming step, the buried region forming step, and other steps are further performed as in the first embodiment. However, it can also be performed under conditions different from those of the first embodiment. Thereby, the manufacture of the semiconductor optical device 2 according to the second embodiment is completed.

次に、本発明の第２の実施の形態の変形例について説明する。図７（ａ）は、本変形例に係る半導体光素子３の構成を概略的に説明するための図面である。図７（ｂ）は、図７（ａ）に示されたVIIｂ−VIIｂ線に沿った断面図である。本変形例に係る半導体光素子３は、以下の点において、第２の実施の形態に係る半導体光素子２と相違する。すなわち、ｐ型埋め込み領域１３の第２部分１３２が第１のｐ型埋め込み層１３ａを有しておらず、第２のｐ型埋め込み層１３ｂからなる。 Next, a modification of the second embodiment of the present invention will be described. FIG. 7A is a drawing for schematically explaining the configuration of the semiconductor optical device 3 according to this modification. FIG. 7B is a cross-sectional view along the line VIIb-VIIb shown in FIG. The semiconductor optical device 3 according to this modification is different from the semiconductor optical device 2 according to the second embodiment in the following points. That is, the second portion 13 2 of the p-type buried region 13 does not have the first p-type buried layer 13a, and a second p-type buried layer 13b.

実施例において、第２部分１３２の第２のｐ型埋め込み層１３ｂは、第１部分１３１と同じ材料からなり、第１部分１３１と同じｐ型ドーパント濃度を有することができる。その他の構成は、半導体光素子２の構成と同等である。 In an embodiment, the second p-type buried layer 13b of the second portion 13 2 is the same material 1 and the first portion 13 can have the same p-type dopant concentration of 1 and the first portion 13. Other configurations are the same as those of the semiconductor optical device 2.

この変形例においては、第２部分１３２が、ｐ型ドーパント濃度の低い第１のｐ型埋め込み層１３ａを有していない。しかし、半導体光素子３は、第２の実施の形態の半導体光素子２と同様に、以下の構造を有する。すなわち、第１のｐ型クラッド層２５が、第１メサ領域Ｍａ内に位置する第１部分２５１と、第２メサ領域Ｍｂ，Ｍｃのそれぞれ内に位置する第２部分２５２とを有し、第２部分２５２のｐ型ドーパントの濃度が第１部分２５１のｐ型ドーパントの濃度より低い。その結果、半導体光素子３は、半導体光素子２が第１のｐ型クラッド層２５を有することで得られる効果を得ることができる。 In this modified example, 2 second portion 13 does not have a low p-type dopant concentration first p-type buried layer 13a. However, the semiconductor optical device 3 has the following structure, like the semiconductor optical device 2 of the second embodiment. That has the first p-type cladding layer 25, a first portion 25 1 positioned in the first mesa region Ma, second mesa region Mb, and a second portion 25 2 located in each of Mc , the concentration of the second portion 25 2 of the p-type dopant is lower than the concentration of the first portion 25 1 of the p-type dopant. As a result, the semiconductor optical device 3 can obtain the effect obtained by the semiconductor optical device 2 having the first p-type cladding layer 25.

引き続き、本変形例に係る半導体光素子３の製造方法について説明する。半導体光素子３は、例えば、第２の実施の形態と同様の半導体積層形成工程、半導体メサ部形成工程、埋め込み領域形成工程、及びその他の工程を行うことで製造することができる。ただし、埋め込み領域形成工程においては、半導体メサ部Ｍ１の両側面上にｐ型埋め込み領域１３及びｎ型埋め込み領域３１を順次に形成した後、ｐ型埋め込み領域１３及びｎ型埋め込み領域３１の第２メサ領域Ｍｂ，Ｍｃ上の部分を除去することなくエッチングマスクＥＭ１を除去する。   Next, a method for manufacturing the semiconductor optical device 3 according to this modification will be described. The semiconductor optical device 3 can be manufactured, for example, by performing the same semiconductor lamination forming process, semiconductor mesa portion forming process, buried region forming process, and other processes as in the second embodiment. However, in the buried region forming step, the p-type buried region 13 and the n-type buried region 31 are sequentially formed on both side surfaces of the semiconductor mesa portion M1, and then the second portions of the p-type buried region 13 and the n-type buried region 31 are formed. The etching mask EM1 is removed without removing the portions on the mesa regions Mb and Mc.

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。   While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. The present invention is not limited to the specific configuration disclosed in the present embodiment. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.

１…半導体光素子、１３…ｐ型埋め込み領域、２１…ｎ型クラッド層、２３…発光層、２４…活性層、２５…ｐ型クラッド層、１３１，２５１…第１部分、１３２，２５２…第２部分、Ｍ…半導体メサ部、Ｍａ…第１メサ領域、Ｍｂ，Ｍｃ…第２メサ領域。 1 ... semiconductor optical device, 13 ... p-type buried region, 21 ... n-type cladding layer, 23 ... light-emitting layer, 24 ... active layer, 25 ... p-type cladding layer, 13 1, 25 1 ... first part, 13 2, 25 2 ... 2nd part, M ... Semiconductor mesa part, Ma ... 1st mesa area | region, Mb, Mc ... 2nd mesa area | region.

Claims (4)

ｎ型クラッド層と、前記ｎ型クラッド層上に設けられた発光層と、前記発光層上に設けられたｐ型クラッド層とを含む半導体メサ部と、
前記半導体メサ部の前記発光層の側面上に設けられているｐ型埋め込み領域と、
を備え、
前記半導体メサ部は、所定の軸の方向に延在し、前記所定に軸の方向に配置された第１領域及び複数の第２領域と第１及び第２の端面とを有しており、
前記第１領域は前記第２の領域の間に配置され、
前記第２領域の一方は前記第１の端面を含んでおり、前記第２領域の他方は前記第２の端面を含み、
前記ｐ型クラッド層が、前記第１領域内に位置する第１部分と、前記第２領域内に位置する第２部分とを有し、
前記ｐ型埋め込み領域が、前記第１領域の前記発光層の側面上に位置する第１部分と、前記第２領域の前記発光層の側面上に位置する第２部分とを有し、
前記ｐ型クラッド層及び前記ｐ型埋め込み領域の少なくとも一方において、前記第２部分のｐ型ドーパントの濃度が前記第１部分のｐ型ドーパントの濃度より低い半導体光素子。 a semiconductor mesa portion including an n-type cladding layer, a light-emitting layer provided on the n-type cladding layer, and a p-type cladding layer provided on the light-emitting layer;
A p-type buried region provided on a side surface of the light emitting layer of the semiconductor mesa portion;
With
The semiconductor mesa portion includes a first region and a plurality of second regions, and first and second end faces that extend in a predetermined axis direction and are arranged in the predetermined axis direction.
The first region is disposed between the second regions;
One of the second regions includes the first end surface, the other of the second regions includes the second end surface,
The p-type cladding layer has a first portion located in the first region and a second portion located in the second region;
The p-type buried region has a first portion located on a side surface of the light emitting layer in the first region and a second portion located on a side surface of the light emitting layer in the second region;
A semiconductor optical device in which the concentration of the p-type dopant in the second portion is lower than the concentration of the p-type dopant in the first portion in at least one of the p-type cladding layer and the p-type buried region. 前記ｐ型埋め込み領域において、前記第１部分のｐ型ドーパントの濃度が０．７×１０１８ｃｍ−３以上１．２×１０１８ｃｍ−３以下であり、前記第２部分のドーパントの濃度が０．１×１０１８ｃｍ−３以下である請求項１に記載の半導体光素子。 In the p-type buried region, the concentration of the p-type dopant in the first portion is 0.7 × 10 18 cm −3 or more and 1.2 × 10 18 cm −3 or less, and the concentration of the dopant in the second portion is The semiconductor optical device according to claim 1, which is 0.1 × 10 18 cm −3 or less. 前記ｐ型クラッド層において、前記第１部分のｐ型ドーパントの濃度が０．７×１０１８ｃｍ−３以上１．２×１０１８ｃｍ−３以下であり、前記第２部分のドーパントの濃度が０．１×１０１８ｃｍ−３以下である請求項１又は請求項２に記載の半導体光素子。 In the p-type cladding layer, the concentration of the p-type dopant in the first portion is 0.7 × 10 18 cm −3 or more and 1.2 × 10 18 cm −3 or less, and the concentration of the dopant in the second portion is The semiconductor optical device according to claim 1, wherein the semiconductor optical device is 0.1 × 10 18 cm −3 or less. 前記第２領域の各々が、前記所定の軸の方向に沿って２０μｍ以下の長さを有する請求項１〜請求項３のいずれか一項に記載の半導体光素子。   4. The semiconductor optical device according to claim 1, wherein each of the second regions has a length of 20 μm or less along a direction of the predetermined axis. 5.
JP2009145582A 2009-06-18 2009-06-18 Semiconductor optical element Pending JP2011003732A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009145582A JP2011003732A (en) 2009-06-18 2009-06-18 Semiconductor optical element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009145582A JP2011003732A (en) 2009-06-18 2009-06-18 Semiconductor optical element

Publications (1)

Publication Number Publication Date
JP2011003732A true JP2011003732A (en) 2011-01-06

Family

ID=43561453

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009145582A Pending JP2011003732A (en) 2009-06-18 2009-06-18 Semiconductor optical element

Country Status (1)

Country Link
JP (1) JP2011003732A (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03227089A (en) * 1990-01-31 1991-10-08 Nec Corp Semiconductor laser
JPH09148669A (en) * 1995-11-28 1997-06-06 Nippon Telegr & Teleph Corp <Ntt> Semiconductor laser of buried-structure
JP2002094179A (en) * 2000-09-13 2002-03-29 Sharp Corp Semiconductor laser device and its manufacturing method
JP2006294640A (en) * 2005-04-05 2006-10-26 Sumitomo Electric Ind Ltd Semiconductor optical element
JP2008270435A (en) * 2007-04-18 2008-11-06 Sumitomo Electric Ind Ltd Semiconductor optical element

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03227089A (en) * 1990-01-31 1991-10-08 Nec Corp Semiconductor laser
JPH09148669A (en) * 1995-11-28 1997-06-06 Nippon Telegr & Teleph Corp <Ntt> Semiconductor laser of buried-structure
JP2002094179A (en) * 2000-09-13 2002-03-29 Sharp Corp Semiconductor laser device and its manufacturing method
JP2006294640A (en) * 2005-04-05 2006-10-26 Sumitomo Electric Ind Ltd Semiconductor optical element
JP2008270435A (en) * 2007-04-18 2008-11-06 Sumitomo Electric Ind Ltd Semiconductor optical element

Similar Documents

Publication Publication Date Title
JP2011249767A (en) Method for manufacturing optical semiconductor device
JP5821560B2 (en) Semiconductor optical integrated device and manufacturing method thereof
JP2014045083A (en) Semiconductor optical element and semiconductor optical element manufacturing method
JP2006253212A (en) Semiconductor laser
JP2005286192A (en) Optically integrated device
WO2019208697A1 (en) Optical semiconductor element and method for producing same, and integrated optical semiconductor element and method for producing same
US7897422B2 (en) Semiconductor light-emitting device and a method to produce the same
JP5169534B2 (en) Integrated optical semiconductor device manufacturing method and integrated optical semiconductor device
JP2008288284A (en) Semiconductor optical element and method of manufacturing the same
JP5205901B2 (en) Semiconductor laser device manufacturing method and semiconductor laser device
JP2011003732A (en) Semiconductor optical element
JP5573310B2 (en) Optical semiconductor device and manufacturing method thereof
JP2017017282A (en) Semiconductor optical element and manufacturing method of the same
KR102452494B1 (en) Photonic crystal semiconductor laser device and its manufacturing method
JP4179825B2 (en) Semiconductor element
JPH11354886A (en) Semiconductor laser and its manufacturing method
TWI758822B (en) semiconductor device
TWI819895B (en) Semiconductor laser and semiconductor laser manufacturing method
JP5104054B2 (en) Semiconductor optical device and manufacturing method thereof
JP4433672B2 (en) Semiconductor optical device manufacturing method
JP2010093156A (en) Semiconductor optical element
JP2011181567A (en) Ridge type semiconductor laser and method for manufacturing ridge type semiconductor laser
US20100316080A1 (en) Semiconductor optical element
JP2016127131A (en) Optical semiconductor device and method for manufacturing the same
JP5257296B2 (en) Optical semiconductor device and method for manufacturing optical semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120330

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130321

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130326

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130716