JP2011003654A - Crystal silicon-based solar cell - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a crystal silicon-based solar cell which is excellent in photoelectric conversion efficiency, in a heterojunction solar cell using a thin p-type single crystal or polycrystalline silicon substrate.SOLUTION: In the crystal silicon solar cell, a p-type single crystal silicon substrate 2 or a p-type polycrystalline silicon substrate whose thickness is ≤150 μm is used, an n-type silicon-based thin film layer 4 is formed on the light incidence surface of the substrate, a practically genuine silicon-based thin film layer 3 is formed between the substrate and the n-type silicon-based thin film layer, a p-type silicon-based thin film layer 7 is formed on the back surface of the substrate, and a practically genuine silicon-based thin film layer 6 is formed between the substrate and the p-type silicon-based thin film layer.

Description

本発明は、単結晶シリコン基板表面にヘテロ接合を有する結晶シリコン太陽電池に関し、更に詳しくは光電変換効率に優れた結晶シリコン太陽電池に関するものである。   The present invention relates to a crystalline silicon solar cell having a heterojunction on the surface of a single crystal silicon substrate, and more particularly to a crystalline silicon solar cell excellent in photoelectric conversion efficiency.

結晶シリコン基板を用いた結晶シリコン太陽電池は、光電変換効率が高く、既に太陽光発電システムとして広く一般に実用化されている。中でも単結晶シリコンとはバンドギャップの異なる非晶質シリコン系薄膜を単結晶表面へ製膜し、拡散電位を形成した結晶シリコン太陽電池はヘテロ接合太陽電池と呼ばれている。   A crystalline silicon solar cell using a crystalline silicon substrate has high photoelectric conversion efficiency, and has already been widely put into practical use as a photovoltaic power generation system. Among these, a crystalline silicon solar cell in which an amorphous silicon thin film having a band gap different from that of single crystal silicon is formed on the surface of the single crystal and a diffusion potential is formed is called a heterojunction solar cell.

さらに、中でも拡散電位を形成するための導電型非晶質シリコン系薄膜と結晶シリコン表面の間に薄い真性の非晶質シリコン層を介在させる太陽電池は、変換効率の最も高い結晶シリコン太陽電池の形態の一つとして知られており、ｎ型単結晶シリコンを用いたものが実用化され、高い変換効率を実現している（例えば、非特許文献１参照）。結晶シリコン表面と導電型非晶質シリコン系薄膜の間に薄い真性な非晶質シリコン層を製膜することで、製膜による新たな欠陥準位の生成を低減しつつ、結晶の表面に存在する欠陥（主にシリコンの未結合手）を水素で終端化処理することができる。また、導電型非晶質シリコン系薄膜を製膜する際の、キャリア導入不純物の結晶シリコン表面への拡散を防止することもできる。   Furthermore, a solar cell in which a thin amorphous silicon layer is interposed between a conductive amorphous silicon thin film for forming a diffusion potential and a crystalline silicon surface is a crystalline silicon solar cell having the highest conversion efficiency. It is known as one of the forms, and one using n-type single crystal silicon has been put into practical use and has achieved high conversion efficiency (see, for example, Non-Patent Document 1). By forming a thin intrinsic amorphous silicon layer between the crystalline silicon surface and the conductive amorphous silicon-based thin film, the generation of new defect levels due to the deposition is reduced, while existing on the surface of the crystal. Defects (mainly silicon dangling bonds) can be terminated with hydrogen. Further, it is possible to prevent diffusion of carrier-introduced impurities to the crystalline silicon surface when forming a conductive amorphous silicon thin film.

近年、結晶シリコン太陽電池のコスト低減の観点から供給量の多いｐ型単結晶シリコン基板あるいはｐ型多結晶シリコン基板を用いる検討が精力的に行われている。しかしながら、ｐ型単結晶シリコン基板を用いたヘテロ接合太陽電池では、ｎ型非晶質シリコンとのヘテロ接合界面で得られるマイノリティーキャリアのエネルギー障壁（バンドオフセット）が小さいことや、ｐ型単結晶シリコンおよび光入射と反対側（裏面側）のｐ型非晶質シリコンのマイノリティーキャリアの移動度が高いことによる裏面側でのキャリア再結合による太陽電池駆動時の電圧低下が指摘されている（例えば、非特許文献２参照）。実際、ｐ型単結晶あるいは多結晶シリコン基板を用いたヘテロ接合太陽電池では、ｎ型単結晶シリコン基板を用いたものと比較して２割程度低い変換効率のものしか得られていない（例えば、非特許文献３参照）。   In recent years, studies using a p-type single crystal silicon substrate or a p-type polycrystalline silicon substrate with a large supply amount from the viewpoint of cost reduction of crystalline silicon solar cells have been energetically performed. However, in a heterojunction solar cell using a p-type single crystal silicon substrate, the energy barrier (band offset) of minority carriers obtained at the heterojunction interface with n-type amorphous silicon is small, or p-type single crystal silicon is used. Further, it has been pointed out that the voltage drop during driving of the solar cell due to carrier recombination on the back side due to the high mobility of minority carriers of the p-type amorphous silicon on the opposite side (back side) to the light incidence (for example, Non-patent document 2). In fact, in a heterojunction solar cell using a p-type single crystal or polycrystalline silicon substrate, only a conversion efficiency that is about 20% lower than that using an n-type single crystal silicon substrate is obtained (for example, Non-Patent Document 3).

また、キャリアとなる電子と正孔では、通常シリコンにおいては正孔の拡散長は電子の拡散長の３分の１程度であるため、ｐ型単結晶あるいは多結晶シリコンの光入射に近い側で光生成された正孔は、その拡散長の短さから十分に裏面側に到達できず、十分に発電に寄与することができないという問題もあった。   In addition, with electrons and holes that are carriers, the diffusion length of holes in silicon is usually about one third of the diffusion length of electrons, so that it is closer to the light incidence of p-type single crystal or polycrystalline silicon. There is also a problem that the photogenerated holes cannot sufficiently reach the back side due to the short diffusion length, and cannot sufficiently contribute to power generation.

Ｋ． Ｋａｗａｍｏｔｏ ｅｔ．ａｌ， Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ １２ｔｈ Ｉｎｔｅｒｎ． ＰＶＳＥＣ, Ｋｏｒｅａ, ２８９−２９０ （２００１）K. Kawamoto et. al, Technical Digest 12th Inter. PVSEC, Korea, 289-290 (2001) Ｒ． Ｓｔａｎｇｌ ｅｔ．ａｌ， １７ｔｈ ＥＰＶＳＥＣ， Ｍｕｎｉｃｈ， ３４５， （２００１).R. Stangl et. al, 17th EPVSEC, Munich, 345, (2001). Ｄ．Ｈ． Ｌｅｖｉ ｅｔ．ａｌ， Ｍａｔ． Ｒｅｓ． Ｓｏｃ． Ｓｙｍｐ． Ｐｒｏｃ． Ｖｏｌ． ８０８, Ａ８．３．１D. H. Levi et. al, Mat. Res. Soc. Symp. Proc. Vol. 808, A8.3.1

本発明の目的は、薄いｐ型単結晶あるいは多結晶シリコン基板を用いたヘテロ接合太陽電池において、光電変換効率に優れた結晶シリコン太陽電池を提供することにある。   An object of the present invention is to provide a crystalline silicon solar cell excellent in photoelectric conversion efficiency in a heterojunction solar cell using a thin p-type single crystal or polycrystalline silicon substrate.

本発明者らは鋭意検討の結果、薄いｐ型単結晶あるいは多結晶シリコン基板を用いたヘテロ接合太陽電池において、ｐ型単結晶あるいは多結晶シリコン基板の光入射側にｉ型非晶質シリコン層／ｎ型シリコン系薄膜を形成し、かつ裏面側にｉ型非晶質シリコン層／ｐ型シリコン系薄膜を形成することで、生産コストを低減し、かつｎ型単結晶あるいは多結晶シリコン基板を用いた場合と同程度の変換効率が得られることを見出し、本発明を完成するに至った。   As a result of intensive studies, the present inventors have found that in a heterojunction solar cell using a thin p-type single crystal or polycrystalline silicon substrate, an i-type amorphous silicon layer is formed on the light incident side of the p-type single crystal or polycrystalline silicon substrate. / N-type silicon-based thin film is formed and i-type amorphous silicon layer / p-type silicon-based thin film is formed on the back side to reduce production cost and to form an n-type single crystal or polycrystalline silicon substrate The inventors have found that conversion efficiency comparable to that in the case of using can be obtained, and have completed the present invention.

すなわち本発明は、厚みが１５０μｍ以下のｐ型単結晶シリコン基板あるいはｐ型多結晶シリコン基板を用い、前記基板の光入射面にｎ型シリコン系薄膜層を有し、前記基板と前記ｎ型シリコン系薄膜層の間に実質的に真正なシリコン系薄膜層を備え、前記基板の裏面にｐ型シリコン系薄膜層を有し、前記基板と前記ｐ型シリコン系薄膜層の間に実質的に真正なシリコン系薄膜層を備えたこととを特徴とする結晶シリコン太陽電池に関する。   That is, the present invention uses a p-type single crystal silicon substrate or a p-type polycrystalline silicon substrate having a thickness of 150 μm or less, has an n-type silicon-based thin film layer on the light incident surface of the substrate, and the substrate and the n-type silicon A substantially authentic silicon-based thin film layer between the base-based thin film layers, a p-type silicon-based thin film layer on the back surface of the substrate, and a substantially authentic between the substrate and the p-type silicon-based thin film layer The present invention relates to a crystalline silicon solar cell comprising a silicon-based thin film layer.

好ましい実施態様は、前記ｎ型シリコン系薄膜層がｎ型シリコンカーバイド薄膜層またはｎ型シリコン酸化物薄膜層で構成されていることを特徴とする前記の結晶シリコン太陽電池に関する。   A preferred embodiment relates to the crystalline silicon solar cell, wherein the n-type silicon thin film layer is composed of an n-type silicon carbide thin film layer or an n-type silicon oxide thin film layer.

好ましい実施態様は、前記ｐ型シリコン系薄膜層がｐ型シリコンカーバイド薄膜層またはｐ型シリコン酸化物薄膜層で構成されていることを特徴とする前記の結晶シリコン太陽電池に関する。   A preferred embodiment relates to the crystalline silicon solar cell, wherein the p-type silicon-based thin film layer is composed of a p-type silicon carbide thin film layer or a p-type silicon oxide thin film layer.

本発明によって、光入射側のヘテロ接合により発生するバンドオフセットを最適化することが可能となり、また裏面側のキャリアの再結合による特性低下を抑制し、また１５０μｍ以下という薄いｐ型単結晶あるいは多結晶シリコン基板を用いることで、正孔の拡散長の短さによる特性低下を抑制し、さらにはｐ型基板を用いることによる低コストを実現することができる。   According to the present invention, it is possible to optimize the band offset generated by the heterojunction on the light incident side, suppress the characteristic deterioration due to the recombination of carriers on the back surface side, and reduce the thickness of the thin p-type single crystal of 150 μm or less By using a crystalline silicon substrate, it is possible to suppress a decrease in characteristics due to the short diffusion length of holes, and to realize a low cost by using a p-type substrate.

本発明の実施例１に係る結晶シリコン太陽電池の模式的断面図である。It is a typical sectional view of a crystalline silicon solar cell concerning Example 1 of the present invention.

以下において本発明の好ましい実施の形態について図面を参照しつつ説明する。なお本願の各図において、厚さや長さなどの寸法関係については図面の明瞭化と簡略化のため適宜変更されており、実際の寸法関係を表してはいない。また、各図において、同一の参照符号は同一部分または相当部分を表している。   Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings. In each drawing of the present application, dimensional relationships such as thickness and length are appropriately changed for clarity and simplification of the drawings, and do not represent actual dimensional relationships. Moreover, in each figure, the same referential mark represents the same part or an equivalent part.

本発明の結晶シリコン太陽電池は、厚みが１５０μｍ以下のｐ型単結晶シリコン基板あるいはｐ型多結晶シリコン基板を用い、前記基板の光入射面にｎ型シリコン系薄膜層を有し、前記基板と前記ｎ型シリコン系薄膜層の間に実質的に真正なシリコン系薄膜層を備え、前記基板の裏面にｐ型シリコン系薄膜層を有し、前記基板と前記ｐ型シリコン系薄膜層の間に実質的に真正なシリコン系薄膜層を備えたこととを特徴とする。   The crystalline silicon solar cell of the present invention uses a p-type single crystal silicon substrate or a p-type polycrystalline silicon substrate having a thickness of 150 μm or less, has an n-type silicon-based thin film layer on the light incident surface of the substrate, A substantially authentic silicon-based thin film layer is provided between the n-type silicon-based thin film layer, a p-type silicon-based thin film layer is provided on the back surface of the substrate, and the substrate and the p-type silicon-based thin film layer are between A substantially authentic silicon-based thin film layer is provided.

一般に、結晶シリコン基板へ入射した光が最も多く吸収される入射側のへテロ接合を逆接合として強い電場を設けることで、電子正孔対を効率的に分離回収することができる。よって入射側のヘテロ接合は逆接合とすることが好ましい。一方で、ホールと電子を比較した場合、有効質量及び散乱断面積の小さい電子の方が一般的に移動度は大きい。   Generally, an electron-hole pair can be efficiently separated and recovered by providing a strong electric field with the incident-side heterojunction that absorbs most light incident on the crystalline silicon substrate as a reverse junction. Therefore, the heterojunction on the incident side is preferably a reverse junction. On the other hand, when holes and electrons are compared, electrons with smaller effective mass and scattering cross section generally have higher mobility.

以上の観点から、使用する半導体基板は、ｎ型単結晶シリコン半導体基板であることが好ましいが、本発明においては、コスト低減の観点から、ｐ型単結晶あるいは多結晶シリコン基板（以下、特に断りのない限りｐ型結晶シリコン基板ともいう）を用い、ｎ型結晶シリコン基板を用いた場合と同程度の変換効率を以下の形態によって実現するものである。   From the above viewpoint, the semiconductor substrate to be used is preferably an n-type single crystal silicon semiconductor substrate. However, in the present invention, from the viewpoint of cost reduction, a p-type single crystal or a polycrystalline silicon substrate (hereinafter, particularly, not shown). Unless otherwise noted, it is also referred to as a p-type crystalline silicon substrate), and the conversion efficiency equivalent to that when an n-type crystalline silicon substrate is used is realized by the following embodiment.

本発明の基本的な構成としては、結晶シリコン太陽電池１は、例えば、ｐ型結晶シリコン基板２に光入射面ｉ型非晶質シリコン系薄膜層３／ｎ型シリコン系薄膜層４／光入射面透明導電膜層５となり、光入射側がｎ層である。また裏面側は、ｐ型結晶シリコン基板２に裏面ｉ型非晶質シリコン系薄膜層６／ｐ型シリコン系薄膜層７／裏面透明導電膜層８とすることが好ましい。   As a basic configuration of the present invention, a crystalline silicon solar cell 1 includes, for example, a light incident surface i-type amorphous silicon thin film layer 3 / n-type silicon thin film layer 4 / light incident on a p-type crystalline silicon substrate 2. The surface transparent conductive film layer 5 is formed, and the light incident side is an n layer. Further, the back side is preferably p-type crystalline silicon substrate 2 and back-side i-type amorphous silicon thin film layer 6 / p-type silicon thin film layer 7 / back surface transparent conductive film layer 8.

前記のｐ型結晶シリコン基板２の厚みは、ｐ型結晶シリコン中のキャリア移動度の観点から、１５０μｍ以下であることが好ましく、更に好ましくは１００μｍ以下である。一方、ｐ型結晶シリコン基板２の厚みの下限値は、製造時の安定性と光吸収の観点から、３０μｍ以上が好ましく、さらには５０μｍ以上がより好ましい。   The thickness of the p-type crystalline silicon substrate 2 is preferably 150 μm or less, more preferably 100 μm or less, from the viewpoint of carrier mobility in the p-type crystalline silicon. On the other hand, the lower limit value of the thickness of the p-type crystalline silicon substrate 2 is preferably 30 μm or more, and more preferably 50 μm or more, from the viewpoint of stability during production and light absorption.

つぎに、光入射面透明導電膜層５及び裏面透明導電膜層８（以下、まとめて透明導電膜層５および８ともいう）については、例えばＩＴＯ（酸化インジウム・スズ）、ＳｎＯ2あるいは酸化亜鉛（以下、ＺｎＯともいう）等の導電性金属酸化物から形成されることが好ましく、例えば、ＣＶＤ（Chemical Vapor Deposition）、スパッタ、蒸着、電着、塗布等の方法を用いて形成されることが好ましい。特に、導電性の観点から、酸化亜鉛層の上に酸化インジウムといった別種の導電性金属酸化物層を製膜することが好ましい。この場合、酸化亜鉛層の膜厚は、光学的に光を効果的に入射させる観点から、１０ｎｍ以上であることが好ましく、酸化亜鉛層を含む導電性金属酸化物層の膜厚は６０〜１４０ｎｍであることが好ましく、８０〜１２０ｎｍであることが更に好ましい。 Next, for the light incident surface transparent conductive film layer 5 and the back surface transparent conductive film layer 8 (hereinafter collectively referred to as transparent conductive film layers 5 and 8), for example, ITO (indium tin oxide), SnO 2 or zinc oxide. It is preferably formed from a conductive metal oxide such as ZnO (hereinafter also referred to as ZnO). For example, it may be formed using a method such as CVD (Chemical Vapor Deposition), sputtering, vapor deposition, electrodeposition, or coating. preferable. In particular, from the viewpoint of conductivity, it is preferable to form another type of conductive metal oxide layer such as indium oxide on the zinc oxide layer. In this case, the thickness of the zinc oxide layer is preferably 10 nm or more from the viewpoint of optically making light incident effectively, and the thickness of the conductive metal oxide layer including the zinc oxide layer is 60 to 140 nm. It is preferable that it is and it is still more preferable that it is 80-120 nm.

前記のスパッタ蒸着を用いる場合、酸化亜鉛のドーパントはＡｌやＧａ、Ｉｎ、Ｓｉといったものが挙げられるが、Ａｌをドーパントとして１〜５％添加したものが好ましく用いられる。製膜時のスパッタガスはＡｒであることが好ましい。また、透明導電膜層５および８上に、公知の方法にて集電極９および１０を形成することが好ましい。   In the case of using the sputter deposition, zinc oxide dopants such as Al, Ga, In, and Si can be used, but those containing 1 to 5% of Al as a dopant are preferably used. The sputtering gas during film formation is preferably Ar. Moreover, it is preferable to form the collector electrodes 9 and 10 on the transparent conductive film layers 5 and 8 by a known method.

熱ＣＶＤ法によって製膜された酸化亜鉛は結晶粒が大きく、表面に微細なテクスチャを有する傾向がある。このテクスチャは、反射防止構造や光散乱構造として機能するため、光学的に好ましい。この場合のドーパントとしては、例えばＢが挙げられる。また、熱ＣＶＤ法による酸化亜鉛層を用いる場合、ｎ型シリコン層へのＢ原子の拡散を抑えるために、Ｂ添加量を製膜初期には無くすか、減らしておくと好ましい。また、熱ＣＶＤ法による製膜前に、結晶性の低いＩｎやＳｉといったドーパントを含む酸化亜鉛層を製膜しておいても良い。   Zinc oxide formed by the thermal CVD method has large crystal grains and tends to have a fine texture on the surface. Since this texture functions as an antireflection structure or a light scattering structure, it is optically preferable. An example of the dopant in this case is B. In addition, when a zinc oxide layer formed by a thermal CVD method is used, it is preferable to eliminate or reduce the B addition amount at the initial stage of film formation in order to suppress the diffusion of B atoms into the n-type silicon layer. Further, a zinc oxide layer containing a dopant such as In or Si having low crystallinity may be formed before film formation by the thermal CVD method.

裏面透明導電膜層８に反射層を形成すると更に好ましい（図１では図示せず）。反射層はＡｇやＡｌといった金属層でも良く、ＭｇＯやＡｌ2Ｏ3、白色亜鉛といった金属酸化物からなる白色高反射材料でも良い。但し、セラミック系材料は絶縁体であるため透明導電膜層上に集電極を形成した後に製膜することが好ましい。 More preferably, a reflective layer is formed on the back transparent conductive film layer 8 (not shown in FIG. 1). The reflective layer may be a metal layer such as Ag or Al, or may be a white highly reflective material made of a metal oxide such as MgO, Al 2 O 3 , or white zinc. However, since the ceramic material is an insulator, it is preferable to form a film after forming a collecting electrode on the transparent conductive film layer.

ｐ型結晶シリコン基板２が単結晶シリコン基板の場合の入射面は（１００）面であるように切り出されていることが好ましい。これは、エッチングする場合に（１００）面と（１１１）面のエッチングレートが異なる異方性エッチングによって容易にテクスチャ構造を形成できるためである。一般的にテクスチャサイズはエッチングが進行すればするほど大きくなる。例えば、エッチング時間を長くするとテクスチャサイズは大きくなるが、反応速度が大きくなるようにエッチャント濃度、供給速度の増加や液温の上昇等によってもテクスチャサイズを大きくすることができる。また、エッチングが開始される表面状態によってもエッチング速度が異なるため、ラビング等の工程を実施した表面とそうでない表面とではテクスチャサイズが異なる。また、基板表面に形成されたテクスチャの鋭い谷部では、薄膜を製膜する際の圧縮応力によって、欠陥が発生しやすいため、テクスチャ形成エッチング後に形成したテクスチャの谷や山の形状を緩和する工程として、（１００）面と（１１１）面の選択性の低い等方性エッチングを行うことが好ましい。またｐ型結晶シリコン基板２が多結晶シリコン基板の場合も基板表面にテクスチャを持つように加工することが好ましい。   When the p-type crystal silicon substrate 2 is a single crystal silicon substrate, the incident surface is preferably cut out so as to be a (100) plane. This is because when etching is performed, a texture structure can be easily formed by anisotropic etching in which the etching rates of the (100) plane and the (111) plane are different. In general, the texture size increases as the etching progresses. For example, when the etching time is lengthened, the texture size increases, but the texture size can also be increased by increasing the etchant concentration, the supply rate, and the liquid temperature so as to increase the reaction rate. In addition, since the etching rate varies depending on the surface state where the etching is started, the texture size is different between the surface where the process such as rubbing is performed and the surface where it is not. Also, in the sharp valleys of the texture formed on the substrate surface, defects are likely to occur due to compressive stress when forming a thin film, so the process of relaxing the shape of the texture valleys and peaks formed after texture formation etching It is preferable to perform isotropic etching with low selectivity on the (100) plane and the (111) plane. Further, when the p-type crystalline silicon substrate 2 is a polycrystalline silicon substrate, it is preferable to process the substrate surface to have a texture.

テクスチャ形成後、ｐ型結晶シリコン基板２の表面にシリコン系薄膜を製膜する。製膜方法としては、プラズマＣＶＤ法が好ましい。シリコン系薄膜の形成条件としては、基板温度１００〜３００℃、圧力２０〜２６００Ｐａ、高周波パワー密度０．００３〜０．５Ｗ／ｃｍ2が好ましく用いられる。シリコン系薄膜形成に使用する原料ガスとしては、例えばＳｉＨ4、Ｓｉ2Ｈ6等のシリコン含有ガス、またはそれらのガスとＨ2を混合したものが好ましく用いられる。シリコン系薄膜におけるｐ型またはｎ型層を形成するためのドーパントガスとしては、例えば、Ｂ2Ｈ6またはＰＨ3等が好ましく用いられる。また、ＰやＢといった不純物の添加量は微量でよいため、予めＳｉＨ4やＨ2で希釈された混合ガスを用いることが好ましい。また、ＣＨ4、ＣＯ2、ＮＨ3、ＧｅＨ4等といった異種元素を含むガスを添加することで、合金化しエネルギーギャップを変更することもできる。 After texture formation, a silicon-based thin film is formed on the surface of the p-type crystalline silicon substrate 2. As a film forming method, a plasma CVD method is preferable. As conditions for forming the silicon thin film, a substrate temperature of 100 to 300 ° C., a pressure of 20 to 2600 Pa, and a high frequency power density of 0.003 to 0.5 W / cm 2 are preferably used. As a source gas used for forming a silicon-based thin film, for example, a silicon-containing gas such as SiH 4 or Si 2 H 6 or a mixture of these gases and H 2 is preferably used. As a dopant gas for forming the p-type or n-type layer in the silicon thin film, for example, B 2 H 6 or PH 3 is preferably used. Further, since the addition amount of impurities such as P and B may be small, it is preferable to use a mixed gas diluted with SiH 4 or H 2 in advance. Further, by adding a gas containing a different element such as CH 4 , CO 2 , NH 3 , GeH 4 or the like, it is possible to alloy and change the energy gap.

実質的に真正な光入射面ｉ型シリコン系薄膜層３および裏面ｉ型シリコン系薄膜層６は、シリコンと水素で構成されるｉ型非晶質シリコンであることが好ましい。ｉ型非晶質シリコン層のＣＶＤ製膜時にｐ型結晶シリコン基板２への不純物拡散を抑えつつ表面パッシベーションを有効に行うことができる。また、膜中の水素量を変化させることで、エネルギーギャップにキャリア回収を行う上で有効なプロファイルを持たせることができる。   The substantially genuine light incident surface i-type silicon thin film layer 3 and the back i-type silicon thin film layer 6 are preferably i-type amorphous silicon composed of silicon and hydrogen. It is possible to effectively perform surface passivation while suppressing impurity diffusion into the p-type crystalline silicon substrate 2 during CVD deposition of the i-type amorphous silicon layer. Further, by changing the amount of hydrogen in the film, it is possible to give an effective profile to the carrier recovery in the energy gap.

なお、本発明のように半導体のｐｎ接合を用いる光電変換装置の場合、光電変換に寄与するキャリアが発生するのはｐｎ接合界面近傍に形成される空乏層であり、そのため空乏層に入射する光を多くする必要がある。ｐ型結晶シリコン基板を用いる場合、光入射面に薄いｎ層を形成することで、光入射面の近傍に空乏層を形成し、空乏層に入射する光のロスを低減することができるため好ましい。また裏面側は、界面の欠陥によるロスを低減し、かつ導電性を高める観点からも同導電型であるｐ層を形成する構造が好ましい。   In the case of a photoelectric conversion device using a semiconductor pn junction as in the present invention, carriers that contribute to photoelectric conversion are generated in the depletion layer formed in the vicinity of the pn junction interface, and thus light incident on the depletion layer is generated. Need to be more. When a p-type crystalline silicon substrate is used, it is preferable to form a thin n layer on the light incident surface, thereby forming a depletion layer near the light incident surface and reducing the loss of light incident on the depletion layer. . Further, the back surface side preferably has a structure in which a p layer of the same conductivity type is formed from the viewpoint of reducing loss due to interface defects and enhancing conductivity.

ｎ型シリコン系薄膜層４は、ｎ型シリコンカーバイド層かｎ型シリコン酸化物層であることが好ましく、非晶質であることが好ましいが、結晶成分を含んでいても構わない。ｎ型シリコンカーバイド層あるいはｎ型シリコン酸化物層は、ｎ型非晶質シリコンよりもｐ型結晶シリコン基板２と大きいバンドオフセットを形成し、またワイドギャップの低屈折率層として光学的なロスを低減できる点において好ましい。   The n-type silicon-based thin film layer 4 is preferably an n-type silicon carbide layer or an n-type silicon oxide layer and is preferably amorphous, but may contain a crystal component. The n-type silicon carbide layer or the n-type silicon oxide layer forms a larger band offset with the p-type crystalline silicon substrate 2 than the n-type amorphous silicon, and has an optical loss as a wide-gap low refractive index layer. It is preferable in that it can be reduced.

ｐ型シリコン系薄膜層７は、裏面側でのキャリアの再結合によるロスを抑制するためにマイノリティーキャリアの拡散長が小さいｐ型シリコンカーバイド層あるいはｐ型シリコン酸化物層が好ましく、非晶質であるとより好ましい。   The p-type silicon thin film layer 7 is preferably an amorphous p-type silicon carbide layer or p-type silicon oxide layer having a small minority carrier diffusion length in order to suppress loss due to carrier recombination on the back side. More preferably.

透明導電膜層５および８上には集電極９および１０が形成される。集電極は、インクジェット、スクリーン印刷、導線接着、スプレー等の公知技術によって作製できるが、生産性の観点からスクリーン印刷がより好ましい。スクリーン印刷は金属粒子と樹脂バインダーからなる導電ペーストをスクリーン印刷によって印刷し、集電極を形成する工程が好ましく用いられる。   Collector electrodes 9 and 10 are formed on the transparent conductive film layers 5 and 8. The collector electrode can be produced by a known technique such as ink jet, screen printing, conductive wire bonding, spraying, etc., but screen printing is more preferable from the viewpoint of productivity. For the screen printing, a process of forming a collecting electrode by printing a conductive paste composed of metal particles and a resin binder by screen printing is preferably used.

集電極に用いられる導電ペーストの固化も兼ねてセルのアニールが行われうる。アニールによって、透明導電膜層の透過率／抵抗率比の向上、接触抵抗や界面準位の低減といった各界面特性の向上なども得られる。アニール温度としては実質的に真正なシリコン系薄膜の製膜温度から１００℃前後の高温度領域が好ましい。アニール温度が高すぎると、導電型シリコン系薄膜層から真性シリコン系薄膜層へのドーパントの拡散、透明導電膜層からシリコン領域への異種元素の拡散による不純物準位の形成、実質的に真正なシリコン中での欠陥準位の形成などによって、特性が悪化する場合がある。   The cell may be annealed also to solidify the conductive paste used for the collector electrode. Annealing can also improve the interface characteristics such as improvement of the transmittance / resistivity ratio of the transparent conductive film layer and reduction of contact resistance and interface state. The annealing temperature is preferably a high temperature region around 100 ° C. from the film forming temperature of a substantially genuine silicon-based thin film. If the annealing temperature is too high, the diffusion of dopant from the conductive silicon thin film layer to the intrinsic silicon thin film layer, the formation of impurity levels due to the diffusion of dissimilar elements from the transparent conductive film layer to the silicon region, substantially true The characteristics may deteriorate due to the formation of defect levels in silicon.

以下、本発明を実施例により具体的に説明するが、本発明は以下の実施例に限定されるものではない。   EXAMPLES Hereinafter, although an Example demonstrates this invention concretely, this invention is not limited to a following example.

（実施例１）
図１は、本発明に従う実施例１の結晶シリコン太陽電池を示す模式的断面図である。本実施例の結晶シリコン太陽電池はヘテロ接合太陽電池であり、ｐ型単結晶シリコン基板２の両面にそれぞれテクスチャを備えている。ｐ型単結晶シリコン基板２の光入射面にはｉ型非晶質シリコン層３／ｎ型非晶質シリコンカーバイド層４／酸化インジウム層５が製膜されている。酸化インジウム層５の上には集電極９が形成されている。一方、ｐ型単結晶シリコン基板２の裏面にはｉ型非晶質シリコン層６／ｐ型非晶質シリコンカーバイド層７／酸化亜鉛層８が製膜されている。酸化亜鉛層８の上には集電極１０が形成されている。 Example 1
FIG. 1 is a schematic cross-sectional view showing a crystalline silicon solar cell of Example 1 according to the present invention. The crystalline silicon solar cell of this example is a heterojunction solar cell, and has a texture on each side of the p-type single crystal silicon substrate 2. An i-type amorphous silicon layer 3 / n-type amorphous silicon carbide layer 4 / indium oxide layer 5 are formed on the light incident surface of the p-type single crystal silicon substrate 2. A collecting electrode 9 is formed on the indium oxide layer 5. On the other hand, an i-type amorphous silicon layer 6 / p-type amorphous silicon carbide layer 7 / zinc oxide layer 8 is formed on the back surface of the p-type single crystal silicon substrate 2. A collector electrode 10 is formed on the zinc oxide layer 8.

図１に示す実施例１の結晶シリコン太陽電池１を以下のようにして製造した。   A crystalline silicon solar cell 1 of Example 1 shown in FIG. 1 was produced as follows.

入射面の面方位が（１００）で、厚みが８０μｍのｐ型単結晶シリコン基板をアセトン中で洗浄した後、２重量％のＨＦ水溶液に３分間浸漬し、表面の酸化シリコン膜を除去し、超純水によるリンスを２回行った。次に７０℃に保持した５／１５重量％のＫＯＨ／イソプロピルアルコール水溶液に１５分間浸漬し、基板表面をエッチングすることでテクスチャを形成した。その後に超純水によるリンスを２回行った。ＡＦＭ（Ｐａｃｉｆｉｃ Ｎａｎｏｔｅｃｈｎｏｌｏｇｙ社のＮａｎｏ−Ｒシステム）によるｐ型単結晶シリコン基板２の表面観察を行ったところ、基板表面はエッチングが最も進行しており（１１１）面が露出したピラミッド型のテクスチャが形成されていた。   A p-type single crystal silicon substrate having an incident plane of (100) and a thickness of 80 μm was washed in acetone, then immersed in a 2 wt% HF aqueous solution for 3 minutes to remove the silicon oxide film on the surface, The rinse with ultrapure water was performed twice. Next, the substrate was dipped in a 5/15 wt% KOH / isopropyl alcohol aqueous solution maintained at 70 ° C. for 15 minutes, and a texture was formed by etching the substrate surface. Thereafter, rinsing with ultrapure water was performed twice. When the surface of the p-type single crystal silicon substrate 2 was observed by AFM (Nano-R system of Pacific Nanotechnology), the substrate surface was most etched and a pyramidal texture with an exposed (111) plane was formed. It had been.

エッチングが終了したｐ型単結晶シリコン基板２をＣＶＤ装置へ導入し、入射面にｉ型非晶質シリコン層３を３ｎｍ製膜した。本実験において製膜した薄膜の膜厚は、ガラス基板上に同条件にて製膜した場合の膜厚を分光エリプソメトリー（ジェー・エー・ウーラム・ジャパン（株）のＶＡＳＥ）にて測定し、製膜速度を求め、同じ製膜速度にて製膜されていると仮定して算出した。ｉ型非晶質シリコン層３の製膜条件は、基板温度が１７０℃、圧力１２０Ｐａ、ＳｉＨ4／Ｈ2流量比が３／１０、投入パワー密度が０．０１１Ｗ／ｃｍ-2であった。ｉ型非晶質シリコン層３の上にｎ型非晶質シリコンカーバイド層４を４ｎｍ製膜した。ｎ型非晶質シリコンカーバイド層４の製膜条件は、基板温度が１７０℃、圧力６０Ｐａ、ＳｉＨ4／ＣＨ4／ＰＨ3流量比が１／２／３、投入パワー密度が０．０１Ｗ／ｃｍ-2であった。なお、本実験でいうＰＨ3ガスは、ＰＨ3濃度を５０００ｐｐｍまでＨ2で希釈したガスを用いた。 After the etching, the p-type single crystal silicon substrate 2 was introduced into a CVD apparatus, and an i-type amorphous silicon layer 3 was formed to 3 nm on the incident surface. The film thickness of the thin film formed in this experiment was measured by spectroscopic ellipsometry (VASE of JA Woollam Japan Co., Ltd.) when the film was formed on a glass substrate under the same conditions. The film forming speed was obtained and calculated on the assumption that the film was formed at the same film forming speed. The film forming conditions for the i-type amorphous silicon layer 3 were a substrate temperature of 170 ° C., a pressure of 120 Pa, a SiH 4 / H 2 flow rate ratio of 3/10, and an input power density of 0.011 W / cm −2 . An n-type amorphous silicon carbide layer 4 was formed on the i-type amorphous silicon layer 3 to a thickness of 4 nm. The conditions for forming the n-type amorphous silicon carbide layer 4 are as follows: substrate temperature is 170 ° C., pressure is 60 Pa, SiH 4 / CH 4 / PH 3 flow rate ratio is 1/2/3, and input power density is 0.01 W / cm. -2 . The PH 3 gas used in this experiment was a gas diluted with H 2 to a PH 3 concentration of 5000 ppm.

次に裏面側にｉ型非晶質シリコン層６を６ｎｍ製膜した。ｉ型非晶質シリコン層６の製膜条件は、基板温度が１７０℃、圧力１２０Ｐａ、ＳｉＨ4／Ｈ2流量比が３／１０、投入パワー密度が０．０１１Ｗ／ｃｍ-2であった。ｉ型非晶質シリコン層６上にｐ型非晶質シリコンカーバイド層７を４ｎｍ製膜した。ｐ型非晶質シリコンカーバイド層７の製膜条件は、基板温度が１７０℃、圧力６０Ｐａ、ＳｉＨ4／ＣＨ4／Ｂ2Ｈ6流量比が１／２／２、投入パワー密度が０．０１Ｗ／ｃｍ-2であった。なお、本実験でいうＢ2Ｈ6ガスは、Ｂ2Ｈ6濃度を５０００ｐｐｍまでＨ2で希釈したガスを用いた。 Next, 6 nm of i-type amorphous silicon layers 6 were formed on the back side. The film forming conditions for the i-type amorphous silicon layer 6 were a substrate temperature of 170 ° C., a pressure of 120 Pa, a SiH 4 / H 2 flow rate ratio of 3/10, and an input power density of 0.011 W / cm −2 . A p-type amorphous silicon carbide layer 7 was deposited on the i-type amorphous silicon layer 6 to a thickness of 4 nm. The deposition conditions for the p-type amorphous silicon carbide layer 7 are as follows: the substrate temperature is 170 ° C., the pressure is 60 Pa, the SiH 4 / CH 4 / B 2 H 6 flow rate ratio is 1/2/2, and the input power density is 0.01 W. / Cm -2 . The B 2 H 6 gas used in this experiment was a gas diluted with H 2 to a B 2 H 6 concentration of 5000 ppm.

次に裏面のｐ型非晶質シリコンカーバイド層７上に、スパッタリング法により酸化亜鉛層８を１００ｎｍ製膜した。スパッタリングターゲットはＡｌ2Ｏ3をＺｎＯへ２％添加したものを用いた。ｎ型非晶質シリコンカーバイド層４上に酸化インジウム層５をスパッタリング法によって１００ｎｍ製膜した。スパッタリングターゲットはＩｎ2Ｏ3へＳｎを１０％添加したものを用いた。最後に、これら透明導電膜層５および８上に、銀ペーストをスクリーン印刷し、櫛形電極を形成し、集電極９および１０とした。 Next, a 100 nm-thick zinc oxide layer 8 was formed on the p-type amorphous silicon carbide layer 7 on the back surface by sputtering. As the sputtering target, one in which 2% of Al 2 O 3 was added to ZnO was used. An indium oxide layer 5 was deposited to a thickness of 100 nm on the n-type amorphous silicon carbide layer 4 by sputtering. As the sputtering target, In 2 O 3 added with 10% Sn was used. Finally, a silver paste was screen-printed on these transparent conductive film layers 5 and 8 to form comb-shaped electrodes, thereby obtaining collector electrodes 9 and 10.

（実施例２）
実施例２においては、ｐ型結晶シリコン基板として８０μｍの厚みを有するｐ型多結晶シリコン基板２を用いた点においてのみ実施例１と異なっていた。 (Example 2)
Example 2 was different from Example 1 only in that a p-type polycrystalline silicon substrate 2 having a thickness of 80 μm was used as the p-type crystalline silicon substrate.

（実施例３）
実施例３においては、光入射側に４ｎｍの膜厚のｎ型非晶質シリコン酸化物層４を用いた点においてのみ実施例１と異なっていた。このときｎ型非晶質シリコン酸化物層４の製膜条件は、基板温度が１７０℃、圧力６０Ｐａ、ＳｉＨ4／ＣＯ2／ＰＨ3流量比が１／３／５、投入パワー密度が０．０１Ｗ／ｃｍ-2であった。 (Example 3)
Example 3 was different from Example 1 only in that an n-type amorphous silicon oxide layer 4 having a thickness of 4 nm was used on the light incident side. Deposition conditions at this time n-type amorphous silicon oxide layer 4, the substrate temperature is 170 ° C., the pressure 60Pa, SiH 4 / CO 2 / PH 3 flow ratio of 1/3/5, applied power density is 0. It was 01 W / cm −2 .

（実施例４）
実施例４においては、裏面側に４ｎｍの膜厚のｐ型非晶質シリコン酸化物層７を用いた点においてのみ実施例１と異なっていた。このときｐ型非晶質シリコン酸化物層７の製膜条件は、基板温度が１７０℃、圧力６０Ｐａ、ＳｉＨ4／ＣＯ2／Ｂ2Ｈ6流量比が１／１／５、投入パワー密度が０．０１Ｗ／ｃｍ-2であった。 (Example 4)
Example 4 was different from Example 1 only in that a p-type amorphous silicon oxide layer 7 having a thickness of 4 nm was used on the back side. Deposition conditions of the p-type amorphous silicon oxide layer 7 at this time, the substrate temperature is 170 ° C., the pressure 60Pa, SiH 4 / CO 2 / B 2 H 6 flow ratio 1/1/5, applied power density 0.01 W / cm −2 .

（参考例１）
参考例１においては、実施例１において基板としたｐ型単結晶シリコン基板の代わりに８０μｍの厚みを有するｎ型単結晶シリコン基板２を用い、光入射側にｐ型非晶質シリコン層４を用い、更に裏面側にｎ型非晶質シリコン層７を用い、ｐ層側から光入射した点においてのみ実施例１と異なっていた。 (Reference Example 1)
In Reference Example 1, an n-type single crystal silicon substrate 2 having a thickness of 80 μm was used instead of the p-type single crystal silicon substrate used as the substrate in Example 1, and a p-type amorphous silicon layer 4 was formed on the light incident side. In addition, the n-type amorphous silicon layer 7 was used on the back surface side, and the difference from Example 1 was that light was incident from the p layer side.

（参考例２）
参考例２においては、参考例１において基板としたｎ型単結晶シリコン基板の代わりに８０μｍの厚みを有するｎ型多結晶シリコン基板２を用いた点においてのみ比較例１と異なっていた。 (Reference Example 2)
Reference Example 2 was different from Comparative Example 1 only in that an n-type polycrystalline silicon substrate 2 having a thickness of 80 μm was used instead of the n-type single crystal silicon substrate used as the substrate in Reference Example 1.

（実施例５）
実施例５においては、実施例１において製膜したｎ型非晶質シリコンカーバイド層の代わりに、ｎ型非晶質シリコン層４を４ｎｍ製膜した点においてのみ実施例１と異なっていた。 (Example 5)
Example 5 was different from Example 1 only in that an n-type amorphous silicon carbide layer 4 having a thickness of 4 nm was formed instead of the n-type amorphous silicon carbide layer formed in Example 1.

（実施例６）
実施例６においては、裏面のｐ型非晶質シリコンカーバイド層の代わりにｐ型非晶質シリコン層７を４ｎｍ製膜した点においてのみ実施例１と異なっていた。 (Example 6)
Example 6 was different from Example 1 only in that a p-type amorphous silicon layer 7 having a thickness of 4 nm was formed instead of the p-type amorphous silicon carbide layer on the back surface.

（比較例１）
比較例１においては、厚みが２００μｍのｐ型単結晶シリコン基板２を用いた点においてのみ実施例１と異なっていた。 (Comparative Example 1)
Comparative Example 1 was different from Example 1 only in that a p-type single crystal silicon substrate 2 having a thickness of 200 μm was used.

（比較例２）
比較例２においては、厚みが２００μｍのｐ型単結晶シリコン基板２を用いた点においてのみ実施例５と異なっていた。 (Comparative Example 2)
Comparative Example 2 was different from Example 5 only in that a p-type single crystal silicon substrate 2 having a thickness of 200 μm was used.

（比較例３）
比較例３においては、厚みが２００μｍのｐ型単結晶シリコン基板２を用いた点においてのみ実施例６と異なっていた。 (Comparative Example 3)
Comparative Example 3 was different from Example 6 only in that a p-type single crystal silicon substrate 2 having a thickness of 200 μm was used.

上記実施例及び比較例の太陽電池セルの光電変換特性を、ソーラーシミュレータを用いて評価した。比較例１の太陽電池モジュールの開放電圧（Ｖｏｃ）、短絡電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）、変換効率を１として、それぞれを相対評価した。評価結果を表１に示す。   Photoelectric conversion characteristics of the solar cells of the above examples and comparative examples were evaluated using a solar simulator. The open-circuit voltage (Voc), short-circuit current (Jsc), fill factor (FF), and conversion efficiency of the solar cell module of Comparative Example 1 were set to 1 and each was evaluated relative to each other. The evaluation results are shown in Table 1.

Figure 2011003654
Figure 2011003654

実施例１はｐ型単結晶シリコン基板を用いたにもかかわらず、参考例１と同等の変換効率を示しており、ｐ型としては十分高い特性が得られたといえる。また実施例２はｐ型多結晶シリコン基板を用いたにもかかわらず、ｎ型多結晶シリコン基板を用いた参考例２とほぼ同等の結果が得られている。   Although Example 1 used a p-type single crystal silicon substrate, it showed conversion efficiency equivalent to that of Reference Example 1, and it can be said that sufficiently high characteristics were obtained for p-type. Further, in Example 2, although a p-type polycrystalline silicon substrate was used, a result almost the same as that of Reference Example 2 using an n-type polycrystalline silicon substrate was obtained.

また、比較例１は２００μｍという厚いｐ型単結晶シリコン基板を用いたことにより、実施例１と比較して十分な特性が得られていない。更に、実施例５および実施例６は、ｐ型シリコン薄膜層あるいはｎ型シリコン薄膜層について非晶質シリコン層を用いたことにより、十分なバンドオフセットが得られずＶｏｃが低く、実施例１に比べ明らかに低い変換効率となったが、２００μｍという厚いｐ型単結晶シリコン基板を用いた比較例２および比較例３よりは高い特性が得られており、薄いｐ型単結晶シリコン基板を用いた効果が得られている。   Further, Comparative Example 1 uses a thick p-type single crystal silicon substrate of 200 μm, so that sufficient characteristics are not obtained as compared with Example 1. Further, in Example 5 and Example 6, since an amorphous silicon layer was used for the p-type silicon thin film layer or the n-type silicon thin film layer, a sufficient band offset could not be obtained, and Voc was low. Although the conversion efficiency was clearly lower than that of Comparative Example 2 and Comparative Example 3 using a thick p-type single crystal silicon substrate of 200 μm, a thin p-type single crystal silicon substrate was used. The effect is obtained.

１．結晶シリコン太陽電池
２．ｐ型結晶シリコン基板（ｐ型単結晶シリコン基板）
３．光入射面：実質的に真正なシリコン系薄膜層（ｉ型非晶質シリコン層）
４．ｎ型シリコン系薄膜層（ｎ型非晶質シリコンカーバイド層）
５．光入射面透明導電膜層（酸化インジウム層）
６．裏面：実質的に真正なシリコン系薄膜層（ｉ型非晶質シリコン層）
７．ｐ型シリコン系薄膜層（ｐ型非晶質シリコンカーバイド層）
８．裏面透明導電膜層（酸化亜鉛層）
９．集電極
１０．集電極 1. 1. Crystalline silicon solar cell p-type crystal silicon substrate (p-type single crystal silicon substrate)
3. Light incident surface: Substantially authentic silicon-based thin film layer (i-type amorphous silicon layer)
4). n-type silicon-based thin film layer (n-type amorphous silicon carbide layer)
5). Light incident surface transparent conductive film layer (indium oxide layer)
6). Back side: Substantially authentic silicon-based thin film layer (i-type amorphous silicon layer)
7). p-type silicon thin film layer (p-type amorphous silicon carbide layer)
8). Back surface transparent conductive film layer (zinc oxide layer)
9. Collector electrode 10. Current collector

Claims (3)

厚みが１５０μｍ以下のｐ型単結晶シリコン基板あるいはｐ型多結晶シリコン基板を用い、前記基板の光入射面にｎ型シリコン系薄膜層を有し、前記基板と前記ｎ型シリコン系薄膜層の間に実質的に真正なシリコン系薄膜層を備え、前記基板の裏面にｐ型シリコン系薄膜層を有し、前記基板と前記ｐ型シリコン系薄膜層の間に実質的に真正なシリコン系薄膜層を備えたこととを特徴とする結晶シリコン太陽電池。   A p-type single crystal silicon substrate or a p-type polycrystalline silicon substrate having a thickness of 150 μm or less is used, and an n-type silicon-based thin film layer is provided on the light incident surface of the substrate, and between the substrate and the n-type silicon-based thin film layer And a p-type silicon thin film layer on the back surface of the substrate, and a substantially genuine silicon thin film layer between the substrate and the p-type silicon thin film layer. A crystalline silicon solar cell comprising: 前記ｎ型シリコン系薄膜層がｎ型シリコンカーバイド薄膜層またはｎ型シリコン酸化物薄膜層で構成されていることを特徴とする請求項１に記載の結晶シリコン太陽電池。   2. The crystalline silicon solar cell according to claim 1, wherein the n-type silicon thin film layer is composed of an n-type silicon carbide thin film layer or an n-type silicon oxide thin film layer. 前記ｐ型シリコン系薄膜層がｐ型シリコンカーバイド薄膜層またはｐ型シリコン酸化物薄膜層で構成されていることを特徴とする請求項１または２に記載の結晶シリコン太陽電池。   3. The crystalline silicon solar cell according to claim 1, wherein the p-type silicon-based thin film layer is composed of a p-type silicon carbide thin film layer or a p-type silicon oxide thin film layer.
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