JP2010539615A - 信号受け取りおよび信号形成を行う回路装置並びに該回路装置を動作させる方法 - Google Patents

Abstract

本発明は、信号受け取りおよび信号形成を行う回路装置（ＣＡ）並びにこの回路装置を動作させる方法に関する。この装置には、少なくとも１つのタイマーモジュール（ＴＭ）およびタイムルーティングユニット（ＴＲＵ）が設けられており、このタイマーモジュール（ＴＭ）はそのタイマーモジュール（ＴＭ）と接続されている複数の時間制御モジュール（ＴＣ１．．．ＴＣｘ）にタイムベースを供給し、タイムルーティングユニット（ＴＲＵ）は上述のモジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）を結線しおよびその信号を供給するために上述のモジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）と接続されている。

Description

本発明は、請求項１記載の信号受け取りおよび信号形成を行う回路装置並びに請求項１０記載の該回路装置を動作させる方法に関する。

この種の装置を、例えばマイクロコントローラにおけるタイマー（Timer）コンポーネントとして実現することができる。この場合のコンポーネントは、コントローラの個別コントローラまたは周辺コンポーネントとして構成されており、これらのコンポーネントは、１つまたは複数のクロックパルスに時間依存して信号受け取りまたは信号形成するために多かれ少なかれ高度な機能を提供する。

今日、マイクロコントローラにおいてタイマー機能を実現する種々のコンセプトが用いられている。これに関して、原則的に複雑な実装とさほど複雑ではない実装とを区別することができる。

さほど複雑ではないタイマーのカテゴリには、例えばＲｅｎｅｓａｓ^ＴＭのコントローラＳＨ７７４１−ＨＤ６４１７６４１のＭＴＵ（Multi-function Timer pulse Unit）が属している。このコントローラは、１６個のＩ／Ｏピンと接続されている５つの時間制御ユニットを使用者に提供する。時間制御ユニットとは、１つまたは複数のクロックパルスおよび／または入力信号に依存して例えばカウンタのようなモジュール内部の状態を変化させ、および／または１つまたは複数のタイムベースの時点を記憶させ、および／または信号経過を出力させるモジュールであると理解される。ＭＴＵによって、例えば８つのクロック源を評価し、パターンを組み入れることができる。さらに、１２相までのＰＷＭ（Pulse Width Modulated）信号を形成することができる。ＰＷＭ信号は、入力または出力信号であり、その信号レベル（Pegel）を、とりわけ時間制御ユニットによって規定可能な規定信号持続時間に応じて変更する。１２相ＰＷＭ信号では、例えば１２相までの異なる長さの信号レベルが１つの導体路でアクティブとなる。この種のコンポーネントを用いると、数少ないＩ／Ｏピンによる限定されたタイマー機能しか表現できず、これによって、そのコントローラは、確かにコスト的に有利ではあるが、複雑な用途を実現するためには多くのソフトウェアインタラクション（Interaktion）が必要となる。

簡単なタイマーコンポーネントのほかには、いっそう複雑なコンポーネントがあり、それには例えばＦｒｅｅｓｃａｌｅ^ＴＭのｅＴＰＵ（Enhanced Time Processing Unit）やＩｎｆｉｎｅｏｎのＧＰＴＡ（General Purpose Timer Array）が属する。ｅＴＰＵは、専用のタイマーハードウェアのほかにプログラム可能なマイクロプロセッサを提供する。このｅＴＰＵには、信号受け取りおよび信号形成を行う専用のハードウェアを備えた３２個の時間制御ユニットが含まれている。どのチャネルも専用のＩ／Ｏピンと接続されている。Ｆｒｅｅｓｃａｌｅによれば、リソースの拡張は、３２個の時間制御ユニットの完全なユニットをマイクロプロセッサと組んで強化することによって実現される。完全なタイマーコンポーネントのための異なるコンセプトはＧＰＴＡである。このＧＰＴＡは、タイマーコンポーネントの純粋なハードウェア実装である。その制御ソフトウェアは、ＴｒｉＣｏｒｅ^ＴＭのマイクロコントローラまたはそのコプロセッサＰＣＰ（Peripheral Control Processor）上で動く。このＧＰＴＡには、信号受け取りおよび信号生成を行うハードウェアのほかにデジタルクロックパルスをフィルタリングおよび形成するモジュールが含まれ、個々のユニットは８つまでのクロック源を用いて働く。ＧＰＴＡのユニットにおいて、それぞれアレー内に設けられている３２個のＧＴＣ（Global Timer Cells）と６３個のＬＴＣ（Local Timer Cells）とが区別される。アレー内には、これらの要素が並んでおり、それぞれその前の要素および後の要素と通信可能である。アレー内の最初の要素はその後の要素としか通信できず、最後の要素はその前の要素としか通信できない。ＧＴＣは２つのグローバル２４ビットタイムベースをベースとしており、アレー内のそれぞれの隣り合う要素およびＩ／Ｏピンと接続可能である。Ｉ／ＯピンとＧＴＣの対応付けはマルチプレクサ回路を介して行われる。マルチプレクサは、制御ラインに応じて１つまたは複数の入力信号を１つまたは複数の出力信号に切り替えるネットワークである。これによって、それぞれのＧＴＣをそれぞれのＩ／Ｏピンと接続することができる。ＬＴＣでは１６ビットがベースとされており、ＧＴＣとは異なり、付加的になお８つのクロック源に応答する。ＬＴＣは、信号を受け取り、比較し、カウンタとしての機能を果たすことができる。ＬＴＣによるＩ／Ｏピンの制御は、同様にここでもマルチプレクサを介して実現される。

比較的簡単なタイマーコンポーネントは、その限定された機能ゆえにコスト的に有利に実現可能であるが、しかし複雑な機能を表現するためにはマイクロコントローラの高度な計算処理能力を必要とする。それに対して、いっそう複雑なタイマーコンポーネントは高価であり、限定的にしかスケーラブルではない。それ故に、Ｆｒｅｅｓｃａｌｅ^ＴＭの全ｅＴＰＵ並びにＩｎｆｉｎｅｏｎの全ＧＰＴＡないしはＬＴＣアレーは、より多くのリソースを随意に使用するべく強化される。これによって、幾つかのリソースをフル稼働させないようにできる。さらにｅＴＰＵの場合、Ｉ／Ｏピンが専用の時間制御ユニットに対応付けられている。このＩ／ＯピンをＧＴＣおよびＬＴＣにマルチプレクシングすることによって、ＧＰＴＡはこの種の制約を回避する。しかしながらこのことの実現には、非常に多くのロジックリソースが必要である。さらに、ＧＴＣおよびＬＴＣはそのアレー内の地理的な配列に起因して、例えば複雑なＰＷＭ信号を形成するために隣接するセルとしか直接通信できない。

発明の開示
本発明の課題は、高いスケーラビリティ、高度な通信フレキシビリティおよび高い処理速度が可能となり、ひいては簡単でコスト的に有利に実現可能となる信号受け取りおよび信号形成を行う回路装置を提供することである。

前記課題は、装置の側では、少なくとも１つのタイマーモジュールが該タイマーモジュールと接続されている複数の時間制御モジュールにタイムベースを提供するために設けられ、タイムルーティングユニットが上述のモジュールを結線し該タイムルーティングユニットの信号を供給するために上述のモジュールと接続されている回路装置によって解決される。

概念「信号」とは、この場合、物理的な大きさの値または値の推移による情報の全ての形式の表現であると理解されたい。それに対して、以下で使用される概念「データ」は、識別能力を備えた（erkennungsfaehig）形態で表現されているシステム内で処理可能な情報の要素であると記載したい。

本発明による回路装置の本質的なポイントは、その柔軟な接続構造にある。この構造の中央素子は、柔軟にモジュールを接続可能なタイムルーティングユニットまたはルーターである。この場合のルーターは、モジュールの結線およびその信号の供給のために用いられる。必要に応じてモジュールの数を変更することができるために、殊に細粒度の回路スケーラビリティが可能となる。他方、リソース集約型マルチプレクサ回路を必要とせずに、Ｉ／Ｏピンおよび時間制御ユニットを任意に相互に接続することができる。それ故にＧＰＴＡとは違い、Ｉ／Ｏピンを制御するマルチプレクサをルーターと置き換えることができる。さらに、個々のモジュールをこのルーターを介して１つまたは複数のＩ／Ｏモジュールと柔軟に接続させることができる。その上このルーターによって、柔軟な接続を確保するために、もはやタイマーセルもルーティングリソースとして使用する必要がなくなる。

本発明による回路装置の有利な実施形態は、従属請求項２から８に記載されている。

それによると、回路の有利な実施形態において、タイムルーティングユニットをそれに接続されているモジュールの数につき調節することができるように構成されている。このようにプログラム可能な中央ルーターによって、与えられたジョブのいっそう繊細な細分性およびカスタマイズ性が実現される。これとは違って、ｅＴＰＵには申し分のないプロセッサと３２個の時間制御ユニットが加わり、ＧＴＰＡには完全なコンポーネントまたはＬＴＣアレーが加わる。このことから判明するゲート数のいっそうの低減によって、コストを削減することができる。

有利には、タイムルーティングユニットは、モジュール間で伝送されるデータを書き込み、読み出す記憶領域を有している。このことによって、モジュール間で伝送される信号を保持し、ひいては時間シフトされる、例えばルーターによるモジュールの周期的な操作が可能となる。それにまた、通信最適化を実現するために、優先度制御しながら（prioritaetsgesteuert）アドレスされた個々のモジュールへのデータの転送も行うことができる。

殊に簡単な記憶は、タイムルーティングユニットがそれと接続されている全てのモジュールのために記憶領域内に固定の書き込みアドレスを有することによって達成される。これによって記憶量に応じて、既に含まれているモジュールに関して記憶構成を変更する必要もなく、さらに別のモジュールを殊に簡単に接続することができる。

この場合有利には、タイムルーティングユニットの記憶領域には、固定値を含むか、使用可能なデータを含まない記憶場所が含まれている。これによって、システムリセットの際、接続されているモジュールは規定状態にあるということが保証される。

インターフェースがデバッガーのように構成されていると、タイムルーティングユニットの記憶領域を分析し処理するために有利である。有利には、このインターフェースは、回路装置を含む全システムの内部バスに接続されている。それ故に、記憶領域はインターフェースを介してこの種のシステムにアクセス可能である。

回路のさらに別の有利な実施形態では、タイムルーティングユニットにあるモジュールのレジスタを介した読み出すべきデータのために、タイマーモジュールまたは時間制御モジュールに読み出しアドレスをセット可能であるように構成されている。これによって、ルーター自体を再構成する必要なく、ルーターにモジュールを柔軟に接続することが実現される。

この場合有利であるのは、タイムルーティングユニットに使用可能なデータが存在しなければ、タイマーモジュールまたは時間制御モジュールがその内部データ処理を停止するように構成されている場合である。それを以てこれらのモジュールは停止し、データが使用可能とならないとまた起動しない。それ故に回路内部の通信負荷は低減され、回路の処理速度が高められる。さらに、システムリセットする場合のモジュールの規定状態をセット可能である。

冒頭で述べた課題は、タイムルーティングユニットがタイマーモジュールおよび時間制御モジュールと周期的に通信する回路装置の動作方法によっても解決される。この場合、データは、送信側のモジュールによってユニットの記憶領域内に書き込まれ、受信側のモジュールによってこの記憶領域から読み出される。

この場合、本発明による方法の本質的なポイントは、タイムルーティングユニットを介した簡単な通信実行にあり、これによってさらに別のモジュールの柔軟な接続による回路の任意のスケーラビリティが可能となる。同時に、ルーターを介した接続によってモジュール間での高度な通信フレキシビリティが生じる。さらに、常にルーターを介してモジュールと直接接続することができるために、高い処理速度が保証されている。同時にこの方法を、簡単にそしてコスト的に有利に実現することができる。

方法の有利な実施形態では、タイムルーティングユニットに使用可能なデータが存在しない場合に、タイマーモジュールおよび時間制御モジュールはその内部データ処理を停止する。これによって、一方では、システムリセットするとモジュールを規定状態に戻すことができ、他方では、回路内の通信負荷が低減され、回路の処理速度が高められる。

有利には、この種の回路装置は例えば自動車のモーターを制御するタイマーコンポーネントとして使用される。

次に本発明による回路およびその回路の動作方法を実施例に基づき詳細に説明する。同じまたは同じ作用の部分は同じ参照記号を備えている。

従来技術による時間依存の信号処理および形成の原理を説明する時間制御モジュールを示す図 本発明による回路装置の機能性を説明するその回路装置の第１の実施形態のブロック回路図 信号の相互接続を説明する本発明による回路装置の第２の実施形態のブロック回路図 本発明による回路装置のモジュールにおける時限的な信号処理の概略図

発明の実施形態
図１には、従来技術による時間依存の信号の処理および形成の原理を説明するために時間制御モジュールＴＣｘ（Time Controller）が示されている。このモジュールＴＣｘでは、この場合、１つまたは複数の入力信号ＳＩ（Signal In）がクロックパルスＣＬＫｘ（CLocK）に依存して受け取られおよび／または計数され、それに依存して１つまたは複数の出力信号ＳＯ（Signal Out）が形成される。

図２には、本発明による回路装置ＣＡ（Circuit Arrangement）の第１の実施形態のブロック回路図が、その機能性を説明するために示されている。タイムルーティングユニットＴＲＵ（Timer Routing Unit）によって、この場合、１つまたは複数のタイムベースＴＭ（Timer Modul）をベースとする効率のよい信号評価および／または信号生成が図１に示したように実現される。タイムベースＴＭは、固定の導体路Ｗ１．．．Ｗ４（Wiring）を介して時間制御モジュールＴＣ１．．．ＴＣ４（Time Controller）と接続されている。時間制御モジュールＴＣ１．．．ＴＣ４では、図１に記載した信号の相互供給が行われる。この場合、比較的複雑な信号を処理および／または出力するために、１つまたは複数の時間制御ユニットを相互に接続してもよい。

このような接続は、中央のＴＲＵによって行われ、図２に示されている。ＴＲＵの内部には、接続されているモジュールＴＣ１．．．ＴＣ４間でデータおよび信号を転送可能な記憶領域Ｓがある。アドレス可能なモジュールの数は、記憶領域Ｓの大きさとアプリケーションを作動させなければならないデータ転送速度とに基づいて決まる。逆に、ＴＲＵ記憶アドレスの数は接続されているモジュールＴＣｘの数に基づいて決まる。

ＴＲＵと接続されているどのモジュールも、例えばＴＣ３−Ｗ（モジュールＴＣ３用）またはＴＣ４−Ｗ（モジュールＴＣ４用）のような固定の書き込みアドレスを有している。この書き込みアドレスに書き込むことができるのは、記憶場所に空きがある場合である。このことを特別なフラグによって知ることができる。それぞれのモジュール内の例えばＴＣ３−ＲＥＧ（モジュールＴＣ３用）またはＴＣ４−ＲＥＧ（モジュールＴＣ４用）のようなレジスタを介して読み出しアドレスをセットすることができる。その後、モジュールＴＣ１．．．ＴＣ４がＴＲＵによって周期的に操作され、これは書き込まれるべきデータないしは信号が記憶領域Ｓに格納され、使用可能なデータが記憶領域Ｓから例えばアドレスＴＣ３−Ｒ（モジュールＴＣ３用）またはアドレスＴＣ４−Ｒ（モジュールＴＣ４用）を介してそれぞれのモジュールへ伝送されることによって行われる。

モジュールＴＣｘの読み出しアクセスでは、ＴＲＵの２つの特別な記憶場所は、予め設定された値を供給するか、あるいはデータを供給しない。すなわち、例えば記憶場所ＶＤ（Value Defined）は固定値を供給し、記憶場所ＥＤ（Empty Defined）は使用可能なデータを供給しない。両方の記憶場所ＶＤおよびＥＤはモジュール固有には配置されておらず、接続されているモジュールＴＣｘのそれぞれのレジスタ、例えばＴＣ３−ＲＥＧまたはＴＣ４−ＲＥＧを介してこれらの記憶場所ＶＤおよびＥＤをアドレスすることができる。これによって、モジュールＴＣ１．．．ＴＣ４がシステムリセットの際に規定状態にあるということが保証される。これらのモジュールはデータが存在しなければブロックされ、内部処理を停止する。このことを、システムリセットの際、データが存在しない記憶場所ＥＤを読み出すことによって実現することができる。すなわち、例えばモジュールＴＣ４の読み出しレジスタＴＣ４−ＲＥＧが空の記憶場所ＥＤを指示し、それに伴いそのモジュールＴＣ４の実行を停止する。

例えばＴＲＵのデバッグに必要な記憶領域Ｓへアクセスするために、ＴＲＵにインターフェースＩ（Interface）が設けられている。簡単なアクセス可能性を保証するために、インターフェースを例えば全システムの内部バスと接続することができる。

図３には、本発明による回路装置の第２の実施形態のブロック回路図が、信号の相互供給を説明するために示されている。この場合、時限的な（zeitbehaftet）信号処理パスが信号入力側ＳＩおよび信号出力側ＳＯを用いて示されている。本例においてモジュールＴＣ５は、入力ピンおよび出力ピンが接続されているＩ／Ｏモジュールである。ＴＣ５が値をその記憶アドレスＴＣ５−Ｗへ書き込むまで、ＴＣ６は停止している。それからこの値は、記憶場所ＴＣ６−ＲをアドレスするモジュールＴＣ６によって処理される。モジュールＴＣ６は、クロックパルスＣＬＫ６に依存して例えばカウンタをチェックし、そして予めプログラムされた計数状態のときに値を記憶場所ＴＣ６−Ｗへ書き込むことができる。モジュールＴＣ７はここでも記憶場所ＴＣ７−Ｒで停止しており、データが使用可能になると直ちに、動き始める。所定時間の経過後、さらに別の値がモジュールＴＣ７の記憶場所ＴＣ７−Ｗに書き込まれる。それから、記憶場所ＴＣ７−Ｗは、モジュールＴＣ５によって再びＴＣ５−Ｒを介して読み出され、信号レベルが出力される。

上述のメカニズムのために、規定された時間的なフレーム条件を満たさなければならない。ＴＲＵクロックパルスＣＬＫの周波数は２つの要素に左右される。これらの要素とは、１つは処理されずにタイマーによって通過させなければならないデータストリームまたは信号の最大周波数、もう１つはモジュールによってもっとも長いランタイムで処理されるデータストリームまたは信号の最大周波数である。モジュールＴＣ５．．．ＴＣ７へのＴＲＵの２つの漸進的なアクセスの間に経過する時間Ｔ_{ＴＲＵ−Ｚｙｋｌｕｓ}は、ＴＲＵサイクルと称される。データを失わないように、このＴＲＵサイクルは入力信号ＳＩおよび出力信号ＳＯの最大周波数より高速である必要がある。そのためには、接続されているモジュールＴＣ５．．．ＴＣ７のどのデータもＴＲＵへ読み出しおよび書き込みアクセス可能とするために必要なクロックパルスの数を規定しなければならない。そして、このＴＲＵサイクルのために次の式が成り立つ。

このことから、ＴＲＵに必要なクロックパルスの周波数を次の不等式に基づき規定することができる。

モジュールＴＣ５，ＴＣ６，ＴＣ７およびＴＭが例えばデータを読み出すために３クロックパルス、データを書き込むために２クロックパルスを必要とする場合には、１ＴＲＵサイクル中、最低でも２０クロックパルスがＴＲＵによる全モジュールの処理に必要である。１ＭＨｚを入力信号ＳＩおよび出力信号ＳＯの最大での実行周波数とすると、２０ＭＨｚのクロックパルスでＴＲＵを動作させなければならないはずである。このことは、信号ＳＩ，ＳＯがただ回路によって伝送はされるが、処理はされないケースにあてはまる。モジュールＴＣ５．．．ＴＣ７においてデータないしは信号を処理しなければならない場合には、処理するために多くの時間を必要とするモジュールＴＣｘの処理時間も考慮する必要がある。このシナリオは図４に示されている。

図４には、本発明による回路装置のモジュールＴＣｘにおける時限的な信号処理の概略図が示されている。時点ｔ１．．．ｔ３（time）で、データおよび信号が周波数Ｆ（Frequency）で入力ピンに生じる。最悪の場合、モジュールＴＣｘによってデータが読み出し可能となる前に、ＴＲＵは時間ｐ１（period）のサイクルを動いている。このような最悪の場合には、モジュールＴＣｘがそのデータを再びＴＲＵへ書き込み可能になるまでに、時間ｐ２＋ｐ３がかかる。この場合、時間ｐ２は計算時間を示し、時間ｐ１はＴＲＵサイクルの時間を示している。そしてこのことから、ＴＲＵに必要なシステムクロックを次のとおり算出することができる。

このことからシステムクロックも判明する。

例えば、モーター制御装置用のタイマー内に本願に記載したＴＲＵを使用することができる。スケーラブルでプログラム可能なＴＲＵのアーキテクチャに基づいて、それに基づき構成する回路装置を、きわめて柔軟に設定でき、反応も早く、信頼でき、その上コスト的に有利に実現することができる。

Claims (12)

1. 少なくとも１つのタイマーモジュール（ＴＭ）およびタイムルーティングユニット（ＴＲＵ）が設けられており、
   前記タイマーモジュール（ＴＭ）は、該タイマーモジュール（ＴＭ）と接続されている複数の時間制御モジュール（ＴＣ１．．．ＴＣｘ）にタイムベースを供給し、
   前記タイムルーティングユニット（ＴＲＵ）は、前記モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）を結線し該モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）の信号を供給するために該モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）と接続されていることを特徴とする、
   信号受け取りおよび信号形成を行う回路装置（ＣＡ）。
2. 前記タイムルーティングユニット（ＴＲＵ）と接続されている複数の前記モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）をセット可能であることを特徴とする、
   請求項１記載の回路装置（ＣＡ）内のタイムルーティングユニット（ＴＲＵ）。
3. 前記モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）間で伝送されるデータを書き込みおよび読み出しするために記憶領域（Ｓ）が設けられている、請求項１または２記載のタイムルーティングユニット（ＴＲＵ）。
4. 前記タイムルーティングユニット（ＴＲＵ）と接続されているどの前記モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）のためにも、固定の書き込みアドレス（ＴＣｘ−Ｗ）が前記記憶領域（Ｓ）内に設けられている、請求項３記載のタイムルーティングユニット（ＴＲＵ）。
5. 前記記憶領域（Ｓ）は、固定値を含むか、または使用可能なデータを含まない記憶場所（ＶＤ，ＥＤ）を有する、請求項３または４記載のタイムルーティングユニット（ＴＲＵ）。
6. 前記記憶領域（Ｓ）のデバッグおよび処理のためにインターフェース（Ｉ）が設けられている、請求項３から５のいずれか１項記載のタイムルーティングユニット（ＴＲＵ）。
7. 前記インターフェース（Ｉ）は、前記回路装置（ＣＡ）を含む全システムの内部バスと接続されている、請求項６記載のタイムルーティングユニット（ＴＲＵ）。
8. 請求項１から７のいずれか１項記載の回路装置（ＣＡ）内のタイマーモジュールまたは時間制御モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）において、
   前記タイムルーティングユニット（ＴＲＵ）にある前記モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）のレジスタ（ＴＣｘ−ＲＥＧ）を介した読み出すべきデータのために、読み出しアドレス（ＴＣｘ−Ｒ）をセット可能であることを特徴とする、
   タイマーモジュールまたは時間制御モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）。
9. 前記タイムルーティングユニット（ＴＲＵ）に使用可能なデータが存在しない場合には、内部データ処理を停止するように構成されている、請求項８記載のタイマーモジュールまたは時間制御モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）。
10. 請求項１から９のいずれか１項記載の信号受け取りおよび信号形成を行う回路装置（ＣＡ）の動作方法において、
    前記タイムルーティングユニット（ＴＲＵ）は、タイマーモジュールおよび時間制御モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）と周期的に通信しており、
    データは、送信側のモジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）によって前記ユニット（ＴＲＵ）の記憶領域内に書き込まれ、受信側のモジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）によって前記記憶領域（Ｓ）から読み出されることを特徴とする、
    回路装置（ＣＡ）の動作方法。
11. 前記タイマーモジュールおよび時間制御モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）は、前記タイムルーティングユニット（ＴＲＵ）に使用可能なデータが存在しない場合に、該タイマーモジュールおよび時間制御モジュール（ＴＭ，ＴＣ１．．．ＴＣｘ）の内部データ処理を停止する、請求項１０記載の方法。
12. 自動車のモーターを制御する、請求項１から１１のいずれか１項記載の回路装置（ＣＡ）の使用方法。

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