EP2193416A2 - Schaltungsanordnung zur signalaufnahme und -erzeugung sowie verfahren zum betreiben dieser schaltungsanordnung - Google Patents

Schaltungsanordnung zur signalaufnahme und -erzeugung sowie verfahren zum betreiben dieser schaltungsanordnung

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Publication number
EP2193416A2
EP2193416A2 EP08802992A EP08802992A EP2193416A2 EP 2193416 A2 EP2193416 A2 EP 2193416A2 EP 08802992 A EP08802992 A EP 08802992A EP 08802992 A EP08802992 A EP 08802992A EP 2193416 A2 EP2193416 A2 EP 2193416A2
Authority
EP
European Patent Office
Prior art keywords
tcx
tru
module
tcl
time
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP08802992A
Other languages
English (en)
French (fr)
Inventor
Stephen Schmitt
Juergen Hanisch
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of EP2193416A2 publication Critical patent/EP2193416A2/de
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom

Definitions

  • the present invention relates to a circuit arrangement for signal recording and - generation according to claim 1 and a method for operating this circuit arrangement according to claim 10.
  • Such circuits may e.g. be implemented as timer (timer) blocks in microcontrollers.
  • the blocks are designed as individual components or peripheral components of the controller, which provide more or less powerful functions for signal recording and generation in time dependence on one or more clocks available.
  • the MTU Multi-function Timer pulse Unit
  • the MTU Multi-function Timer pulse Unit
  • SH7741 - HD6417641 falls into the category of less complex timers. This provides the user with 5 timer units connected to 16 I / O pins.
  • Time control units are modules which depend on one or more clocks and / or
  • Input signals change their internal state such as a counter, save time points of one or more time bases and / or output signal waveforms.
  • the MTU can evaluate 8 clock sources and record patterns.
  • an up to 12-phase PWM (Pulse Width Modulated) signal can be generated.
  • PWM signals are input or output signals that change their signal level after certain signal durations, the u. A. can be determined by the timing units change.
  • a 12-phase PWM signal for example, up to 12 sub- different long signal levels active on one line. With these devices, only limited timer functions can be represented on a few I / O pins, which makes the controllers cost-effective but requires a lot of software interaction in order to realize complex applications.
  • eTPU Freescale TM Enhanced Time Processing Unit
  • GPTA General Purpose Timer Array
  • eTPU Enhanced Time Processing Unit
  • the eTPU offers a programmable microprocessor.
  • the eTPU has 32 time control units equipped with dedicated signal acquisition and generation hardware. Each channel is connected to dedicated I / O pins. An increase in resources is achieved at Freescale by doubling the complete unit of the 32 timer units together with the microprocessor.
  • Another concept for a complex timer module is the GPTA. This is a pure hardware implementation of a timer module.
  • the control software runs either on the TriCore TM microcontroller or its co-processor PCP (Peripheral Control Processor).
  • PCP Peripheral Control Processor
  • the GPTA has modules for filtering and generating digital clocks and the individual units can operate with up to 8 clock sources.
  • the units of the GPTA differentiate between 32 GTCs (Global Timer CeIIs) and 63 LTCs (Local Timer CeIIs), each of which is arranged in an array. In an array, the elements lie one behind the other and can each communicate with their predecessor and successor. The first element in an array can only communicate with its successor and the last element only with its predecessor.
  • GTCs are based on two global 24-bit time bases and can be connected to their respective neighbors in the array and to I / O pins. The assignment of
  • I / O pins and GTCs are via a multiplexer circuit.
  • Multiplexers are networks that switch one or more input signals to one or more output signals depending on control lines. This will allow any GTC to connect to any I / O pin.
  • the LTCs are 16-bit based and respond in contrast to GTCs additionally on the eight clock sources. The LTCs can record, compare and act as counters. The control of I / O pins by the LTCs is also realized again via a multiplexer.
  • the simpler timer modules are cost-effective to implement due to their limited functionality, but require a lot of computing power of the Microcontoller to display complex functionality.
  • the more complex timer components are expensive and only limitedly scalable. So at Freescale the whole eTPU and at Infineon doubles the entire GPTA or LTC array to have more resources available. This can result in some resources being underutilized.
  • the I / O pins are also assigned to dedicated time control units.
  • the GPTA circumvents this limitation by multiplexing the I / O pins on the GTCs and LTCs. However, this realization requires a lot of logic resources.
  • the GTCs and LTCs can only communicate directly with adjacent cells, for example, to generate a complex PWM signal.
  • a circuit arrangement comprising at least one timer module for providing a time base to a plurality of time modules connected thereto, and a time routing unit connected to these modules and their signals for interconnecting said modules.
  • signal should be understood as any type of representation of information by the value or value of a physical quantity.
  • data used below is intended to describe the identifiable elements of this information which can be processed in systems.
  • An essential point of the circuit arrangement according to the invention consists in its flexible connection structure.
  • the central element of this structure is the time routing unit or the router, to which flexible modules can be connected.
  • the router ensures interconnection of the modules and their signals. Since the number of modules can be varied according to requirements, a particularly fine granular scalability of the circuit is possible.
  • I / O pins and time control units can be interconnected in any way, without the need for a resource-intensive multiplexer circuit.
  • the multiplexer for controlling the I / O pins can be replaced by the router.
  • the individual modules can then be flexibly communicated via this router with one or more I / O modules. adorn.
  • the router no longer needs to use timer cells as routing resources to provide a more flexible interconnect.
  • the time-routing unit is adjustable with respect to the number of modules connected thereto.
  • a programmable central router enables a finer granularity and adaptability to the given tasks.
  • the eTPU is extended by a full microprocessor and 32 timing units and the GTPA by a complete device or LTC array. The resulting lower gate numbers can save costs.
  • the time-routing unit preferably has a memory area for writing and reading the data transmitted between modules. This allows holding the signals communicated between modules and thus a time delayed, e.g. cyclic operation of the modules by the router. However, the forwarding of the data to the respectively addressed module can also be priority-controlled in order to achieve an optimization of the communication.
  • a particularly simple storage is achieved in that the time-routing unit for each module connected thereto contains a fixed write address in the memory area. Depending on the memory size, additional modules can be connected in a particularly simple manner, without the memory allocation having already been integrated
  • the memory area of the time-routing unit preferably has memory locations which contain a fixed value or no available data. This ensures that the connected modules are in a defined state during a system reset.
  • an interface for a debugger is provided. This is preferably connected to the internal bus of an overall system that contains the circuit arrangement. This makes the memory area accessible via the interface to this system.
  • a read address for to be read at the time-routing unit data via a register of the module is adjustable. This allows flexible connection of the modules to the router, without having to reconfigure it.
  • a timer or time control module is designed to stop its internal data processing in the case of data which is not available at the time routing unit.
  • the module blocks and does not restart until data is available. This reduces the communication load within the circuit and increases its processing speed.
  • a defined state of the modules can be set during system reset.
  • the object stated at the outset is also achieved by an operating method for the circuit arrangement in which the time-routing unit communicates cyclically with the timer and timing modules, data being written by a transmitting module into a memory area of the unit and by a receiving module be read from this memory area.
  • An essential point of the method according to the invention consists in the simple communication processing via the time-routing unit, which allows any scalability of the circuit by flexible connection of other modules.
  • the interconnection via the router also creates high communication flexibility between the modules. Since a direct coupling of the modules via the router is always possible, a high processing speed is guaranteed. At the same time, the process is simple and inexpensive to implement.
  • the timer and timing modules stop their internal data processing for data not available at the time-routing unit.
  • the modules can be reset to a defined state in the case of a system remainder.
  • the communication load in the circuit is reduced and their processing speed is increased.
  • the circuitry is used e.g. used as a timer module for controlling the engine of a motor vehicle.
  • Figure 1 is a timing module for explaining the principle of time-dependent processing and generation of signals in the prior art
  • Figure 2 is a block diagram of a first embodiment of the circuit arrangement according to the invention for explaining its operation
  • FIG. 3 is a block diagram of a second embodiment of the invention.
  • FIG. 4 is a schematic representation of the time-consuming signal processing in
  • FIG. 1 shows a timing module TCx (Time Controller) for explaining the principle of time-dependent processing and generation of signals in the prior art.
  • One or more input signals Sl (signal In) are recorded and / or counted in the module TCx as a function of a clock CLKx (CLocK) and, depending on this, one or more output signals SO (signal out) are generated.
  • FIG. 2 shows a block diagram of a first embodiment of the circuit arrangement CA according to the invention for explaining its mode of operation.
  • a time-routing unit TRU Timer Routing Unit
  • TRU Time Routing Unit
  • the time bases TM are connected via fixed lines W1... W4 (wiring) to time control modules TC1... TC4 (time controller).
  • the signal switching described in FIG. 1 is undertaken in a timing control module TC1... TC4.
  • one or more timing units can also be interconnected in order to process and / or output more complex signals. This interconnection is made by the central TRU and is shown in FIG.
  • a memory area S Within the TRU is a memory area S, via which the data and signals between the connected modules TCl ... TC4 can be transferred.
  • the number of addressable modules depends on the size of the memory S and the data rate with which the application must be operated.
  • the number of TRU memory addresses depends on the number of connected modules TCx.
  • Each module connected to the TRU has a fixed write address, e.g. TC3-W (for module TC3) or TC4-W (for module TC4).
  • This write address can be written if the memory location is empty. This can be signaled via a special flag.
  • the read address is via a register such as TC3-REG (for module TC3) or TC4-REG (for module TC4) can be set in the respective module.
  • the modules TCl ... TC4 are then operated cyclically by the TRU by storing data or signals to be written in the memory area S and making available data from the memory area S, e.g. via the address TC3-R (for module TC3) or TC4-R (for module TC4) to the respective module.
  • two special memory locations of the TRU provide a predefined value or no data.
  • the storage location VD Value Defined
  • the storage location ED Empty Defined
  • the two memory locations VD, ED are not module-specific and can be addressed via the respective register of the connected modules TCx, for example via TC3-REG or TC4-REG. This ensures that the modules TCl ... TC4 are in a defined state during a system reset.
  • the modules block if data is not available and stop the internal processing. This can be achieved in a system reset by reading the memory location ED, which contains no data.
  • the read register TC4-REG of the module TC4 points to the empty memory location ED and thus blocks its execution.
  • the TRU For access to the memory area S, which is necessary for debugging the TRU, for example, the TRU is equipped with an interface I (interface). To ensure easy accessibility, this interface can be connected, for example, to the internal bus of the overall system.
  • I interface
  • 3 shows a block diagram of a second embodiment of the inventive circuit arrangement for explaining the signal switching. In this case, a time-consuming signal processing path with signal input Sl and signal output SO is shown.
  • a module TC5 represents an I / O module to which an input and an output pin are connected.
  • a module TC6 blocks until the module TC5 has written a value to its memory address TC5-W. This value is then further processed by the module TC6, which addresses the memory location TC6-R.
  • the module TC6 could, for example, count a counter depending on a clock CLK6 and then write a value to the memory location TC6-W at a previously programmed counter reading.
  • a module TC7 again blocks this memory location TC7-R and starts running as soon as a date is available. After a certain period of time another value is written to the memory location TC7-W of the module TC7. This memory location TC7-W is then read out again by the module TC5 via TC5-R and the level of the signal is output.
  • TRU cycle The time t TR uz yk ius, which passes between two successive accesses of the TRU to a module TC5 ... TC7, is referred to as TRU cycle. So that no date is lost, this TRU cycle must be higher than the maximum frequency of the input and output signals Sl and SO. To do this, determine the number of clocks necessary for each of the connected modules to be TC5
  • TC7 can read and write to the TRU.
  • the necessary clock frequency for the TRU can be determined from the following inequality: i t: f system >
  • the TRU For example, if the TC5, TC6, TC7, and TM modules need 3 clocks to read and 2 clocks to write data, in the worst case, 20 clocks will be required for the TRU to handle all modules in a TRU cycle. With a maximum possible frequency of the input and output signals Sl and SO of 1 MHz, the TRU would have to be operated with a clock of 20 MHz. This applies to the case where the signals S1, SO are only routed through the circuit but not processed. If the data or signals have to be processed in a module TC5 ... TC7, the processing time of the module TCx must be considered, which takes the most time to process. This scenario is shown in FIG.
  • FIG. 4 shows a schematic representation of the time-consuming signal processing in modules TCx of a circuit arrangement according to the invention.
  • data and signals with a frequency F start up at the input pins.
  • F Frequency
  • the TRU cycles around the period pl (period) before a module TCx can read the data. Thereafter, in the worst case, it takes the periods p2 + p3 until the module TCx can write its data back to the TRU.
  • the time span p2 represents the calculation time and the time span pl the time for a TRU cycle. From this, the required system clock for the TRU can then be determined as follows. The following applies:
  • the TRU described here can be used in a timer for engine control units. Due to the scalable and programmable architecture of the TRU, a circuit arrangement based on it can be configured in a highly flexible, responsive, reliable and cost-effective manner.

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Abstract

Die Erfindung betrifft eine Schaltungsanordnung (CA) zur Signalaufnahme und -erzeugung und ein Verfahren zum Betreiben dieser Schaltungsanordnung. Die Schaltung weist wenigstens ein Zeitgebermodul (TM) zum Bereitstellen einer Zeitbasis an mehrere damit verbundene Zeitsteuermodule (TC1... TCx) auf, und eine Zeit-Routing-Einheit (TRU), die zum Verschalten der genannten Module (TM, TC1... TCx) und ihrer Signale mit diesen verbunden ist.

Description

Schaltungsanordnung zur Signalaufnahme und -erzeugung sowie Verfahren zum Betreiben dieser Schaltungsanordnung
Stand der Technik
Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Signalaufnahme und - erzeugung nach Anspruch 1 sowie ein Verfahren zum Betreiben dieser Schaltungsanord- nung nach Anspruch 10.
Derartige Schaltungen können z.B. als Zeitgeber(Timer)-Bausteine in Mikrokontrollern verwirklicht sein. Die Bausteine sind dabei als Einzelkomponenten oder Peripheriebausteine des Controllers ausgebildet, welche mehr oder weniger mächtige Funktionen zur Signalaufnahme und -erzeugung in zeitlicher Abhängigkeit von einem oder mehreren Takten zur Verfügung stellen.
Heute kommen in Mikrokontrollern unterschiedliche Konzepte zur Realisierung von Timern zum Einsatz. Hierbei kann grundsätzlich zwischen komplexen und weniger komple- xen Implementierungen unterschieden werden.
In die Kategorie der weniger komplexen Timer fällt beispielsweise die MTU (Multi-function Timer pulse Unit) des Renesas™ Controllers SH7741 - HD6417641. Dieser bietet dem Benutzer 5 Zeitsteuereinheiten, die mit 16 I/O-Pins verbunden sind. Unter Zeitsteuerein- heiten versteht man Module, die abhängig von einem oder mehreren Takten und/oder
Eingangssignalen ihren inneren Zustand wie z.B. einen Zähler ändern, Zeitpunkte von einer oder mehrerer Zeitbasen speichern und/oder Signalverläufe ausgeben. Von der MTU können beispielsweise 8 Taktquellen ausgewertet und Muster aufgenommen werden. Darüber hinaus kann ein bis zu 12-Phasen-PWM(Pulse Width Modulated)-Signal erzeugt werden. PWM-Signale sind Ein- oder Ausgangssignale, die ihren Signalpegel nach bestimmten Signaldauern, die u. A. durch die Zeitsteuereinheiten bestimmt werden können, ändern. Bei einem 12-Phasen PWM-Signal sind beispielsweise bis zu 12 unter- schiedlich lange Signalpegel auf einer Leitung aktiv. Mit diesen Bausteinen sind nur eingeschränkte Timer- Funktionen auf wenigen I/O-Pins darstellbar, was die Kontroller zwar kostengünstig aber viel Software-Interaktion erforderlich macht, um komplexe Anwendungen zu realisieren.
Neben diesen einfachen Timer- Bausteinen existieren komplexere Bausteine, zu denen beispielsweise die eTPU (Enhanced Time Processing Unit) von Freescale™ und der GPTA (General Purpose Timer Array) von Infineon gehören. Die eTPU bietet neben dedi- zierter Timer- Hardware einen programmierbaren Mikroprozessor. Die eTPU verfügt über 32 Zeitsteuereinheiten, die mit dedizierter Hardware zur Signalaufnahme und -erzeugung ausgestattet sind. Jeder Kanal ist an dedizierte I/O-Pins angeschlossen. Eine Erweiterung der Ressourcen wird bei Freescale dadurch erreicht, dass die komplette Einheit der 32 Zeitsteuereinheiten zusammen mit dem Microprozessor verdoppelt wird. Ein anderes Konzept für einen komplexen Timer- Baustein ist der GPTA. Dieser stellt eine reine Hard- ware-lmplementierung eines Timer- Bausteins dar. Die Kontrollsoftware läuft entweder auf dem TriCore™ Mikrokontroller oder seinem Co-Prozessor PCP (Peripheral Control Pro- cessor). Der GPTA verfügt neben Hardware zur Signalaufnahme und — generierung über Module zur Filterung und Erzeugung digitaler Takte und die einzelnen Einheiten können mit bis zu 8 Taktquellen arbeiten. Bei den Einheiten des GPTA wird zwischen 32 GTCs (Global Timer CeIIs) und 63 LTCs (Local Timer CeIIs) unterschieden, die jeweils in einem Array angelegt sind. In einem Array liegen die Elemente hintereinander und können jeweils mit ihrem Vorgänger und Nachfolger kommunizieren. Das erste Element in einem Array kann nur mit seinem Nachfolger und das letzte Element nur mit seinem Vorgänger kommunizieren. GTCs basieren auf zwei globalen 24-Bit Zeitbasen und können mit den jeweiligen Nachbarn im Array und mit I/O-Pins verbunden werden. Die Zuordnung von
I/O-Pins und GTCs erfolgt über eine Multiplexer-Schaltung. Multiplexer sind Netzwerke, die abhängig von Steuerleitungen ein/oder mehrere Eingangssignale auf ein oder mehrere Ausgangssignale schalten. Dadurch kann jede GTC mit jedem I/O-Pin verbunden werden. Die LTCs sind 16-Bit basiert und reagieren im Unterschied zu GTCs zusätzlich noch auf die acht Taktquellen. Die LTCs können Signale aufnehmen, vergleichen und als Zähler fungieren. Die Ansteuerung von I/O-Pins durch die LTCs wird ebenfalls wieder über einen Multiplexer realisiert.
Die einfacheren Timer- Bausteine sind aufgrund ihrer eingeschränkten Funktionalität kos- tengünstig zu realisieren, benötigen allerdings zur Darstellung komplexer Funktionalität viel Rechenleistung des Microcontollers. Die komplexeren Timer- Bausteine sind dagegen teuer und nur eingeschränkt skalierbar. So wird bei Freescale die gesamte eTPU und bei Infineon der gesamte GPTA oder der LTC-Array verdoppelt, um mehr Ressourcen zur Verfügung zu haben. Dies kann dazu führen, dass einige Ressourcen nicht ausgelastet sind. Bei der eTPU sind die I/O-Pins darüber hinaus dedizierten Zeitsteuereinheiten zugeordnet. Der GPTA umgeht diese Einschränkung, indem die I/O-Pins auf die GTCs und LTCs gemultiplext werden. Diese Realisierung benötigt allerdings sehr viele Logikressourcen. Darüber hinaus können die GTCs und LTCs aufgrund ihrer geographischen Anordnung in einem Array nur mit angrenzenden Zellen direkt kommunizieren, um beispielsweise ein komplexes PWM-Signal zu erzeugen.
Offenbarung der Erfindung
Es ist Aufgabe der vorliegenden Erfindung, eine Schaltungsanordnung zur Signalaufnahme und -erzeugung bereitzustellen, die eine hohe Skalierbarkeit, Kommunikationsflexibilität und Verarbeitungsgeschwindigkeit erlaubt, und die zudem einfach und kostengünstig realisierbar ist.
Diese Aufgabe wird vorrichtungsseitig durch eine Schaltungsanordnung gelöst, die wenigstens ein Zeitgebermodul zum Bereitstellen einer Zeitbasis an mehrere damit verbundene Zeitsteuermodule umfasst, und eine Zeit- Routing- Einheit, die zum Verschalten der genannten Module und ihrer Signale mit diesen verbunden ist.
Unter dem Begriff Signal soll dabei jede Art der Darstellung von Informationen durch den Wert oder Wertverlauf einer physikalischen Größe verstanden werden. Der im Folgenden verwendete Begriff Daten soll dagegen die in erkennungsfähiger Form dargestellten EIe- mente dieser Information beschreiben, die in Systemen verarbeitet werden können.
Ein wesentlicher Punkt der erfindungsgemäßen Schaltungsanordnung besteht in ihrer flexiblen Verbindungsstruktur. Das zentrale Element dieser Struktur ist die Zeit- Routing- Einheit oder der Router, an welchen flexibel Module angeschlossen werden können. Der Router sorgt dabei für eine Verschaltung der Module und ihrer Signale. Da sich die Anzahl der Module anforderungsabhängig variieren lässt, ist eine besonders feingranulare Skalierbarkeit der Schaltung möglich. Zum anderen wird ermöglicht, I/O-Pins und Zeitsteuereinheiten beliebig miteinander zu verschalten, ohne dass dafür eine ressourcenintensive Multiplexerschaltung benötigt wird. So kann im Unterschied zum GPTA der Multiplexer für die Ansteuerung der I/O-Pins durch den Router ersetzt werden. Die einzelnen Module können dann über diesen Router mit einem oder mehrerer I/O-Modulen flexibel kommuni- zieren. Durch den Router müssen darüber hinaus auch keine Timer-Zellen mehr als Routing-Ressourcen verwendet werden, um eine flexiblere Verschaltung zu erhalten.
Bevorzugte Weiterbildungen der erfindungsgemäßen Schaltungsanordnung sind in den Unteransprüchen 2 bis 8 angegeben.
Danach ist es in einer vorteilhaften Ausführungsform der Schaltung vorgesehen, dass die Zeit- Routing- Einheit bezüglich der Anzahl damit verbundener Module einstellbar ist. Ein derart programmierbarer zentraler Router ermöglicht eine feinere Granularität und An- passbarkeit an die gestellten Aufgaben. Im Unterschied dazu wird die eTPU um einen ganzen Microprozessor und 32 Zeitsteuereinheiten und der GTPA um einen kompletten Baustein oder ein LTC-Array erweitert. Durch die sich daraus ergebenden geringeren Gatterzahlen können Kosten eingespart werden.
Die Zeit-Routing-Einheit weist vorzugsweise einen Speicherbereich zum Schreiben und zum Lesen der zwischen Modulen übermittelten Daten auf. Dies erlaubt ein Halten der zwischen Modulen übermittelten Signale und damit eine zeitversetzte, z.B. zyklische Bedienung der Module durch den Router. Die Weiterleitung der Daten an das jeweils adressierte Modul kann aber auch prioritätsgesteuert erfolgen, um eine Optimierung der Kom- munikation zu erreichen.
Eine besonders einfache Speicherung wird dadurch erzielt, dass die Zeit- Routing- Einheit für jedes damit verbundene Modul eine feste Schreibadresse in dem Speicherbereich enthält. Abhängig von der Speichergröße lassen sich dadurch weitere Module besonders einfach anschließen, ohne dass die Speicheraufteilung bezüglich schon eingebundener
Module zu ändern wäre.
Dabei weist der Speicherbereich der Zeit- Routing- Einheit in bevorzugter Weise Speicherstellen auf, die einen festen Wert oder keine verfügbaren Daten beinhalten. Dadurch wird gewährleistet, dass sich die angeschlossenen Module bei einem System-Reset in einem definierten Zustand befinden.
Zum Analysieren und Manipulieren des Speicherbereichs der Zeit-Routing-Einheit ist es von Vorteil, wenn eine Schnittstelle für einen Debugger vorgesehen ist. Diese ist bevor- zugt an den internen Bus eines Gesamtsystems angeschlossen, das die Schaltungsanordnung enthält. Damit ist der Speicherbereich über die Schnittstelle zu diesem System zugreifbar. In einer weiteren vorteilhaften Ausführungsform der Schaltung ist es vorgesehen, dass an Zeitgeber- oder Zeitsteuermodulen eine Leseadresse für an der Zeit- Routing- Einheit zu lesende Daten über ein Register des Moduls einstellbar ist. Dies ermöglicht die flexible Anbindung der Module an den Router, ohne diesen selbst umkonfigurieren zu müssen.
Bevorzugt ist es dabei, wenn ein Zeitgeber- oder Zeitsteuermodul zum Stoppen seiner internen Datenverarbeitung bei an der Zeit- Routing- Einheit nicht verfügbaren Daten ausgebildet ist. Das Modul blockiert damit und läuft erst wieder an, wenn Daten verfügbar sind. Damit wird die Kommunikationslast innerhalb der Schaltung reduziert und deren Verarbeitungsgeschwindigkeit erhöht. Zudem ist ein definierter Zustand der Module bei System- Reset einstellbar.
Die eingangs genannte Aufgabe wird auch durch ein Betriebsverfahren für die Schal- tungsanordnung gelöst, bei dem die Zeit- Routing- Einheit zyklisch mit den Zeitgeber- und Zeitsteuermodulen kommuniziert, wobei Daten von einem sendenden Modul in einen Speicherbereich der Einheit geschrieben und von einem empfangenden Modul aus diesem Speicherbereich gelesen werden.
Ein wesentlicher Punkt des erfindungsgemäßen Verfahren besteht dabei in der einfachen Kommunikationsabwicklung über die Zeit- Routing- Einheit, was eine beliebige Skalierbarkeit der Schaltung durch flexible Anbindung weiterer Module zulässt. Durch die Verschal- tung über den Router entsteht gleichzeitig eine hohe Kommunikationsflexibilität zwischen den Modulen. Da zudem immer eine direkte Kopplung der Module über den Router mög- lieh ist, ist eine hohe Verarbeitungsgeschwindigkeit gewährleistet. Gleichzeitig ist das Verfahren einfach und kostengünstig zu realisieren.
In einer vorteilhaften Ausführungsform des Verfahrens stoppen die Zeitgeber- und Zeitsteuermodule bei nicht an der Zeit- Routing- Einheit verfügbaren Daten ihre interne Daten- Verarbeitung. Dadurch können zum einen die Module bei einem System-Rest in einen definierten Zustand zurückgesetzt werden. Zum anderen wird die Kommunikationslast in der Schaltung reduziert und deren Verarbeitungsgeschwindigkeit erhöht.
Bevorzugt wird die Schaltungsanordnung z.B. als Timer- Baustein zum Steuern des Mo- tors eines Kraftfahrzeugs verwendet.
Kurze Beschreibung der Zeichnungen Die erfindungsgemäße Schaltung und ihr Betriebsverfahren werden im Folgenden anhand eines Ausführungsbeispiels näher erläutert. Gleiche oder gleichwirkende Teile sind mit gleichen Bezugszeichen versehen. Es zeigen:
Figur 1 ein Zeitsteuermodul zum Erläutern des Prinzips der zeitabhängigen Verarbeitung und Generierung von Signalen im Stand der Technik;
Figur 2 ein Blockschaltbild einer ersten Ausführungsform der erfindungsgemäßen Schaltungsanordnung zum Erläutern ihrer Funktionsweise;
Figur 3 ein Blockschaltbild einer zweiten Ausführungsform der erfindungsgemäßen
Schaltungsanordnung zum Erläutern der Signaldurchschaltung, und
Figur 4 eine schematische Darstellung der zeitbehafteten Signalverarbeitung in
Modulen einer erfindungsgemäßen Schaltungsanordnung.
Ausführungsform der Erfindung
Die Figur 1 zeigt ein Zeitsteuermodul TCx (Time Controller) zum Erläutern des Prinzips der zeitabhängigen Verarbeitung und Generierung von Signalen im Stand der Technik. In dem Modul TCx werden dabei ein oder mehrere Eingangssignale Sl (Signal In) abhängig von einem Takt CLKx (CLocK) aufgenommen und/oder gezählt und abhängig davon ein oder mehrere Ausgangssignale SO (Signal Out) erzeugt.
Die Figur 2 zeigt ein Blockschaltbild einer ersten Ausführungsform der erfindungsgemäßen Schaltungsanordnung CA (Circuit Arrangement) zum Erläutern ihrer Funktionsweise. Eine Zeit-Routing-Einheit TRU (Timer Routing Unit) ermöglicht dabei eine effiziente, auf einer oder mehreren Zeitbasen TM (Timer Modul) basierende Signalauswertung und/oder -generierung, wie sie in Figur 1 dargestellt ist. Die Zeitbasen TM stehen über feste Leitungen Wl ... W4 (Wiring) mit Zeitsteuermodulen TCl ... TC4 (Time Controller) in Verbindung. In einem Zeitsteuermodul TCl ... TC4 wird die in Figur 1 beschriebene Signaldurchschaltung vorgenommen. Dabei können auch ein oder mehrere Zeitsteuereinheiten miteinander verschaltet werden, um komplexere Signale zu verarbeiten und/oder aus- zugeben. Diese Verschaltung wird von der zentralen TRU vorgenommen und ist in Figur 2 dargestellt. Innerhalb der TRU befindet sich ein Speicherbereich S, über den die Daten und Signale zwischen den angeschlossenen Modulen TCl ... TC4 transferiert werden können. Die Anzahl der adressierbaren Module richtet sich nach der Größe des Speichers S und der Datenrate, mit der die Anwendung betrieben werden muss. Die Anzahl der TRU- Speicheradressen richtet sich umgekehrt nach der Anzahl der angeschlossenen Module TCx.
Jedes Modul, das mit der TRU verbunden ist, besitzt eine feste Schreibadresse wie z.B. TC3-W (für Modul TC3) oder TC4-W (für Modul TC4). Auf diese Schreibadresse kann geschrieben werden, wenn die Speicherstelle leer ist. Dies kann über ein spezielles Flag signalisiert werden. Die Leseadresse ist über ein Register wie z.B. TC3-REG (für Modul TC3) oder TC4-REG (für Modul TC4) in dem jeweiligen Modul einstellbar. Die Module TCl ... TC4 werden dann von der TRU zyklisch bedient, indem Daten bzw. Signale, die geschrieben werden sollen, in dem Speicherbereich S abgelegt und verfügbare Daten aus dem Speicherbereich S z.B. über die Adresse TC3-R (für Modul TC3) oder TC4-R (für Modul TC4) an das jeweilige Modul übergeben werden.
Bei Lesezugriffen eines Moduls TCx liefern zwei spezielle Speicherstellen der TRU einen vordefinierten Wert oder keine Daten. So liefert beispielsweise die Speicherstelle VD (Va- lue Defined) einen Festwert und die Speicherstelle ED (Empty Defined) keine verfügbaren Daten. Die beiden Speicherstellen VD, ED sind nicht modulspezifisch angelegt und können über das jeweilige Register der angeschlossenen Module TCx, beispielsweise über TC3-REG oder TC4-REG adressiert werden. Dadurch wird gewährleistet, dass sich die Module TCl ... TC4 bei einem System-Reset in einem definierten Zustand befinden. Die Module blockieren bei nicht vorhandenen Daten und stoppen die interne Verarbeitung. Dies kann bei einem System-Reset durch Lesen der Speicherstelle ED, die keine Daten enthält, erreicht werden. So zeigt beispielsweise das Leseregister TC4-REG des Moduls TC4 auf die leere Speicherstelle ED und blockiert damit seine Ausführung.
Für den Zugriff auf den Speicherbereich S, der z.B. für das Debugging der TRU notwendig ist, ist die TRU mit einer Schnittstelle I (Interface) ausgestattet. Um eine leichte Zu- greifbarkeit zu gewährleisten, kann diese Schnittstelle beispielsweise an den internen Bus des Gesamtsystems angeschlossen werden. Die Figur 3 zeigt ein Blockschaltbild einer zweiten Ausführungsform der erfindungsgemä- ßen Schaltungsanordnung zum Erläutern der Signaldurchschaltung. Dabei ist ein zeitbehafteter Signalverarbeitungspfad mit Signaleingang Sl und Signalausgang SO dargestellt. Ein Modul TC5 stellt in dem Beispiel ein I/O-Modul dar, an das ein Eingabe- und ein Aus- gabepin angeschlossen sind. Ein Modul TC6 blockiert solange, bis das Modul TC5 einen Wert an seine Speicheradresse TC5-W geschrieben hat. Dieser Wert wird dann vom Modul TC6 weiterverarbeitet, das die Speicherstelle TC6-R adressiert. Das Modul TC6 könnte z.B. einen Zähler abhängig von einem Takt CLK6 zählen und dann bei einem vorher programmierten Zählerstand einen Wert an die Speicherstelle TC6-W schreiben. Ein Mo- dul TC7 blockiert wiederum auf dieser Speicherstelle TC7-R und läuft los sobald ein Datum verfügbar ist. Nach Ablauf einer bestimmten Zeitspanne wird ein weiterer Wert an die Speicherstelle TC7-W des Moduls TC7 geschrieben. Diese Speicherstelle TC7- W wird dann wieder von dem Modul TC5 über TC5-R ausgelesen und der Pegel des Signals ausgegeben.
Für den oben beschriebenen Mechanismus müssen bestimmte zeitliche Rahmenbedingungen erfüllt sein. Die Frequenz des TRU-Taktes CLK hängt von zwei Faktoren ab. Zum einen von der maximalen Frequenz eines Datenstroms oder Signals, welche ohne die Verarbeitung durch den Timer hindurchgeschleust werden müssen, und zum anderen von der maximalen Frequenz eines Datenstroms oder Signals, welche von dem Modul mit der höchsten Laufzeit bearbeitet werden. Die Zeit tTRu-zykius, die zwischen zwei sukzessiven Zugriffen der TRU auf ein Modul TC5 ... TC7 vergeht, wird als TRU Zyklus bezeichnet. Damit kein Datum verloren geht, muss dieser TRU-Zyklus höher sein als die maximale Frequenz der Eingangs- und Ausgangssignale Sl und SO. Dazu muss die Anzahl der Takte bestimmt werden, die notwendig ist, damit jedes der angeschlossenen Module TC5
... TC7 lesend und schreibend auf die TRU zugreifen kann. Für den TRU-Zyklus ergibt sich dann die folgende Gleichung:
_ #Takte
* TRU Zyklus ~
Daraus kann die notwendig Taktfrequenz für die TRU anhand der nachfolgenden Ungleichung bestimmt werden: it: fSyStem >
Benötigen die Module TC5, TC6, TC7 und TM beispielsweise 3 Takte zum Lesen und 2 Takte zum Schreiben von Daten, so sind im schlechtesten Fall 20 Takte für die Behandlung aller Module durch die TRU in einem TRU Zyklus erforderlich. Bei einer maximal möglichen Frequenz der Eingangs- und Ausgangssignale Sl und SO von 1 MHz müsste die TRU mit einem Takt von 20 MHz betrieben werden. Dies gilt für den Fall, dass die Signale Sl, SO nur durch die Schaltung geroutet, aber nicht verarbeitet werden. Wenn die Daten bzw. Signale in einem Modul TC5 ... TC7 verarbeitet werden müssen, muss die Bearbeitungszeit des Moduls TCx mit betrachtet werden, welches die für die Bearbeitung meiste Zeit benötigt. Dieses Szenario ist in Figur 4 dargestellt.
Die Figur 4 zeigt eine schematische Darstellung der zeitbehafteten Signalverarbeitung in Modulen TCx einer erfindungsgemäßen Schaltungsanordnung. Zu den Zeitpunkten tl ... t3 (time) laufen Daten und Signale mit einer Frequenz F (Frequency) an den Eingabepins auf. Im schlechtesten Fall läuft die TRU einen Umlauf mit der Zeitspanne pl (period), ehe ein Modul TCx die Daten lesen kann. Danach dauert es im schlechtesten Fall die Zeitspannen p2 + p3, bis das Modul TCx seine Daten wieder zur TRU schreiben kann. Dabei stellt die Zeitspanne p2 die Berechnungszeit und die Zeitspanne pl die Zeit für einen TRU-Zyklus dar. Daraus lässt sich dann der benötigte Systemtakt für die TRU wie folgt ermitteln. Es gilt:
_ 4 n4 λ Tn aMktPC Berechnung i > o2 '
J System
_ #TakteTRU_Umlauf
J Svstei
2 * tF > 2 * tpl + tp2 und
2 2*#TakteTRU_Umlauf # Takte Berechnung (2*# TakteTRU_Umlauf )+# TakteBerechnuni,
J fF J f System J f System J f Sγste, Daraus ergibt sich der Systemtakt mit:
' (2*# TakteTRU_Umlauf )+# Takte j Berechnun
J System ^ J F
Beispielhaft kann die hier beschriebene TRU in einem Timer für Motorsteuergeräte eingesetzt werden. Aufgrund der skalierbaren und programmierbaren Architektur der TRU ist eine darauf aufbauende Schaltungsanordnung äußerst flexibel konfigurierbar, reaktionsschnell, zuverlässig und zudem kostengünstig realisierbar.

Claims

Patentansprüche
1. Schaltungsanordnung (CA) zur Signalaufnahme und -erzeugung, mit wenigstens einem Zeitgebermodul (TM) zum Bereitstellen einer Zeitbasis an mehrere damit verbundene Zeitsteuermodule (TCl ... TCx), und mit einer Zeit- Routing- Einheit (TRU), die zum Verschalten der genannten Module (TM, TCl ... TCx) und ihrer Signale mit diesen verbunden ist.
2. Zeit- Routing- Einheit (TRU) in einer Schaltungsanordnung (CA) nach Anspruch 1, bei der die Anzahl der damit verbundenen Module (TM, TCl ... TCx) einstellbar ist.
3. Zeit- Routing- Einheit (TRU) nach Anspruch 1 oder 2, die einen Speicherbereich (S) zum Schreiben und zum Lesen von zwischen den Modulen (TM, TCl ... TCx) ü- bermittelten Daten aufweist.
4. Zeit- Routing- Einheit (TRU) nach Anspruch 3, bei der für jedes damit verbundene Modul (TM, TCl ... TCx) eine feste Schreibadresse (TCx-W) in dem Speicherbereich (S) vorgesehen ist.
5. Zeit- Routing- Einheit (TRU) nach einem der Ansprüche 3 oder 4, bei welcher der Speicherbereich (S) Speicherstellen (VD, ED) aufweist, die einen festen Wert oder keine verfügbaren Daten beinhalten.
6. Zeit- Routing- Einheit (TRU) nach einem der Ansprüche 3 bis 5, die eine Schnittstelle (I) zum Debuggen und zum Manipulieren des Speicherbereichs (S) aufweist.
7. Zeit- Routing- Einheit (TRU) nach Anspruch 6, bei dem die Schnittstelle (I) an den internen Bus eines Gesamtsystems angeschlossen ist, das die Schaltungsanordnung (CA) enthält.
8. Zeitgeber- oder Zeitsteuermodul (TM, TCl ... TCx) in einer Schaltungsanordnung (CA) nach einem der vorstehenden Ansprüche, bei dem eine Leseadresse (TCx-R) für an der Zeit- Routing- Einheit (TRU) zu lesende Daten über ein Register (TCx- REG) des Moduls (TM, TCl ... TCx) einstellbar ist.
9. Zeitgeber- oder Zeitsteuermodul (TM, TCl ... TCx) nach Anspruch 8, das zum Stoppen seiner internen Datenverarbeitung bei an der Zeit- Routing- Einheit (TRU) nicht verfügbaren Daten ausgebildet ist.
10. Verfahren zum Betreiben einer Schaltungsanordnung (CA) zur Signalaufnahme und -erzeugung nach einem der vorstehenden Ansprüche, bei dem die Zeit-Routing- Einheit (TRU) zyklisch mit einem Zeitgeber- und Zeitsteuermodule (TM, TCl ...
TCx) kommuniziert, wobei Daten von einem sendenden Modul (TM, TCl ... TCx) in einen Speicherbereich der Einheit (TRU) geschrieben und von einem empfangenden Modul (TM, TCl ... TCx) aus diesem Speicherbereich (S) gelesen werden.
11. Verfahren nach Anspruch 10, bei dem die Zeitgeber- und Zeitsteuermodule (TM,
TCl ... TCx) bei nicht an der Zeit- Routing- Einheit (TRU) verfügbaren Daten ihre interne Datenverarbeitung stoppen.
12. Verwendung einer Schaltungsanordnung (CA) nach einem der vorstehenden An- sprüche zum Steuern des Motors eines Kraftfahrzeugs.
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