JP2010532569A - 選択付着による可逆的抵抗スイッチング素子を使用するメモリセルおよびその形成方法 - Google Patents

選択付着による可逆的抵抗スイッチング素子を使用するメモリセルおよびその形成方法 Download PDF

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Abstract

（１）基板上に第１の導体を形成するステップと、（２）第１の導体の上にダイオードを形成するステップと、（３）選択付着プロセスを使用して第１の導体の上に可逆的抵抗スイッチング素子を形成するステップと、（４）第１の導体および可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、を含むメモリセルを形成する方法が提供される。他の数多くの態様も提供される。

Description

本発明は、不揮発性メモリに関し、さらに詳細には、選択付着による可逆的抵抗スイッチング素子を使用するメモリセルおよびその形成方法に関する。
関連出願の相互参照
本願は、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０９０号（代理人整理番号：ＳＤ−ＭＸＤ−０３３３Ｘ）（特許文献１）からの優先権を主張するとともに、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY DEPOSITED REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０８４号（代理人整理番号：ＳＤ−ＭＸＤ−０３３３Ｙ）（特許文献２）からの優先権を主張し、どちらもその全体が本願明細書において参照により援用されている。
本願は、以下の特許出願に関連し、各出願は、あらゆる点でその全体が本願明細書において参照により援用されている。以下の特許出願とは、２００７年６月２９日に出願された「METHOD TO FORM A REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTIVITY-SWITCHING GROWN OXIDE」という米国特許出願第１１／７７２，０８１号（整理番号：ＭＤ−３０４Ｘ）（特許文献３）、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０８２号（整理番号：ＭＤ−３３５Ｘ）（特許文献４）、２００７年６月２９日に出願された「MEMORY CELL THAT EMPLOYS A SELECTIVELY GROWN REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」という米国特許出願第１１／７７２，０８８号（整理番号：ＭＤ−３３５Ｙ）（特許文献５）である。
可逆的抵抗スイッチング素子から形成される不揮発性メモリが知られている。例えば、その全体が本願明細書において参照により援用されている、２００５年５月９日に出願された「REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」という米国特許出願第１１／１２５，９３９号（特許文献６）には、金属酸化物または金属窒化物などの可逆的抵抗率スイッチング材料と直列に接続されるダイオードを含む書換可能不揮発性メモリセルが記載されている。
しかし、書換可能抵抗率スイッチング材料からメモリデバイスを製造するのは困難であり、可逆的抵抗率スイッチング材料を使用するメモリデバイスの形成方法を改良することが望ましい。
米国特許出願第１１／７７２，０９０号 米国特許出願第１１／７７２，０８４号 米国特許出願第１１／７７２，０８１号 米国特許出願第１１／７７２，０８２号 米国特許出願第１１／７７２，０８８号 米国特許出願第１１／１２５，９３９号 米国特許出願第１１／４４４，９３６号 米国特許第６，９５２，０３０号 米国特許出願第１１／６９２，１５１号 米国特許第５，９１５，１６７号 米国特許出願第１１／２９８，３３１号 米国特許第７，１７６，０６４号
N. Takano et al., "Mechanism of the Chemical Deposition of Nickel on Silicon Wafers in Aqueous Solution", Journal of Electrochemical Society, 146(4) pp. 1407-1411 (1999)
本発明の第１の態様では、（１）基板上にステアリング素子を形成するステップと、（２）選択付着プロセスを使用してステアリング素子に接続される可逆的抵抗スイッチング素子を形成するステップと、を含むメモリセルを形成する方法が提供される。
本発明の第２の態様では、（１）基板上に第１の導体を形成するステップと、（２）第１の導体の上にダイオードを形成するステップと、（３）選択付着プロセスを使用して第１の導体の上に可逆的抵抗スイッチング素子を形成するステップと、（４）ダイオードおよび可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、を含むメモリセルを形成する方法が提供される。
本発明の第３の態様では、（１）基板上に第１の導体を形成するステップと、（２）第１の導体の上に垂直多結晶ダイオードを形成するステップと、（３）垂直多結晶ダイオードの上に、酸化ニッケル層を含む可逆的抵抗スイッチング素子を選択的に形成するステップと、（４）垂直多結晶ダイオードの上に第２の導体を形成するステップと、を含むメモリセルを形成する方法が提供される。
本発明の第４の態様では、（１）基板上にソース領域およびドレイン領域を有する薄膜トランジスタを形成するステップと、（２）トランジスタのソース領域またはドレイン領域に接続される第１の導体を形成するステップと、（３）第１の導体の上に酸化ニッケル層を含む可逆的抵抗スイッチング素子を選択的に形成するステップと、（４）可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、を含むメモリセルを形成する方法が提供される。
本発明の第５の態様では、（１）ステアリング素子と、（２）ステアリング素子に接続され、選択付着プロセスを使用して形成される可逆的抵抗スイッチング素子と、を含むメモリセルが提供される。
本発明の第６の態様では、（１）第１の導体と、（２）第１の導体の上に形成される第２の導体と、（３）第１の導体と第２の導体との間に形成されるダイオードと、（４）選択付着プロセスを使用して第１の導体と第２の導体との間に形成される可逆的抵抗スイッチング素子と、を含むメモリセルが提供される。
本発明の第７の態様では、（１）第１の導体と、（２）第１の導体の上に形成される垂直多結晶ダイオードと、（３）垂直多結晶ダイオードの上に選択的に形成される酸化ニッケル層を含む可逆的抵抗スイッチング素子と、（４）垂直多結晶ダイオードの上に形成される第２の導体と、を含むメモリセルが提供される。
本発明の第８の態様では、（１）ソース領域およびドレイン領域を有する薄膜トランジスタと、（２）ソース領域またはドレイン領域に接続される第１の導体と、（３）第１の導体の上に選択的に形成される酸化ニッケル層を含む可逆的抵抗スイッチング素子と、（４）可逆的抵抗スイッチング素子の上に形成される第２の導体と、を含むメモリセルが提供される。
本発明の第９の態様では、（１）第１の方向に延びる第１の複数の実質的に平行で実質的に共平面の導体と、（２）複数のダイオードと、（３）複数の可逆的抵抗スイッチング素子と、（４）第１の方向とは異なる第２の方向に延びる第２の複数の実質的に平行で実質的に共平面の導体と、を含む複数の不揮発性メモリセルが提供される。各メモリセルにおいて、ダイオードのうちの１つと可逆的抵抗スイッチング素子のうちの１つとが、直列に配列され、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置される。さらに、各可逆的抵抗スイッチング素子は、選択付着プロセスを使用して形成される。
本発明の第１０の態様では、基板上に形成される第１のメモリレベルを含むモノリシックな３次元メモリアレイが提供される。第１のメモリレベルは、（１）ステアリング素子と、（２）ステアリング素子に接続され、選択付着プロセスを使用して形成される可逆的抵抗スイッチング素子と、をそれぞれ有する複数のメモリセルを含む。さらに、モノリシックな３次元メモリアレイは、第１のメモリレベルの上にモノリシック的に形成される少なくとも第２のメモリレベルも含む。本発明のこれらの実施形態および他の実施形態による他の数多くの態様も提供される。
本発明の他の特徴および態様は、以下の詳細な説明、添付の特許請求の範囲、および添付の図面からさらに完全に明白になるであろう。
本発明に従って提供される例示的なメモリセルを示す概略図である。 本発明に従って提供されるメモリセルの第１の実施形態を示す略斜視図である。 複数の図２Ａのメモリセルから形成される第１のメモリレベルの一部を示す略斜視図である。 本発明に従って提供される第１の例示的な３次元メモリアレイの一部を示す略斜視図である。 本発明に従って提供される第２の例示的な３次元メモリアレイの一部を示す略斜視図である。 図２Ａのメモリセルの例示的な実施形態を示す断面図である。 本発明に従って単一のメモリレベルを製造する過程の基板の一部を示す断面図である。 本発明に従って単一のメモリレベルを製造する過程の基板の一部を示す断面図である。 本発明に従って単一のメモリレベルを製造する過程の基板の一部を示す断面図である。 本発明に従って単一のメモリレベルを製造する過程の基板の一部を示す断面図である。 本発明に従って提供される代替のメモリセルを示す断面図である。 本発明に従って提供される第２の代替のメモリセルを示す断面図である。
前述したように、書換可能抵抗率スイッチング材料からメモリデバイスを製造するのは困難である。例えば、多くの書換可能抵抗率スイッチング材料は、化学的にエッチングするのが困難なため、集積回路にこれを使用することに関連する製造のコストや複雑さが増大する。
本発明によれば、化学的にエッチングするのが困難な書換可能抵抗率スイッチング材料は、メモリセル内でエッチングされることなく使用されてもよい。例えば、少なくとも１つの実施形態では、可逆的抵抗率スイッチング材料がメモリセル内でエッチングされることなく使用されるように、選択付着プロセスを使用して形成される可逆的抵抗率スイッチング材料を含むメモリセルが提供される。
１つ以上の例示的な実施形態では、可逆的抵抗スイッチング素子は、可逆的抵抗率スイッチング材料として酸化ニッケルを使用して形成されてもよい。酸化ニッケル膜は、例えば、前に援用されている特許文献６で説明されるように、メモリで使用するのに適していることが示されている。
Ｎｉ、Ｎｉx Ｐy 、ＮｉＯ、ＮｉＯx 、ＮｉＯx Ｐy などのニッケル含有膜は、化学的にエッチングするのが困難である。少なくとも１つの実施形態では、選択付着プロセスを使用することによって、酸化ニッケル層がエッチングされることなくメモリセルの可逆的抵抗スイッチング素子で酸化ニッケル層を使用することもできる。例えば、可逆的抵抗スイッチング素子は、電気メッキ、無電解付着、またはその類似方法などの付着プロセスを使用し、基板上に形成される導電面上のみにニッケル含有層を選択的に付着させることによって形成されてもよい。このように、（ニッケル含有層を付着させる前に）基板上の導電面のみがパターニングおよび／またはエッチングされ、ニッケル含有層には実施されない。
ある実施形態では、酸化ニッケルは、選択的に付着されてもよいが、他の実施形態では、ニッケルは選択的に付着され、次に酸化されて酸化ニッケルを形成してもよい。どちらの場合も、ニッケルおよび／または酸化ニッケル層をエッチングする必要がなくなり、メモリセルの製造を大幅に簡略化することもできる。
他の材料が本発明に従って選択的に付着され、次いで必要に応じてアニールおよび／または酸化されて、メモリセルで使用される可逆的または一度だけプログラム可能な抵抗率スイッチング材料を形成してもよい。例えば、Ｎｂ、Ｔａ、Ｖ、Ａｌ、Ｔｉ、Ｃｏ、コバルト−ニッケル合金などの層が、電気メッキなどによって選択的に付着され、酸化されて可逆的抵抗率スイッチング材料を形成してもよい。
例示的な発明に関するメモリセル
図１は、本発明に従って提供される例示的なメモリセル１００の概略図である。メモリセル１００は、ステアリング素子１０４に接続される可逆的抵抗スイッチング素子１０２を含む。
可逆的抵抗スイッチング素子１０２は、２つ以上の状態の間を可逆的にスイッチングすることもできる抵抗率を有する可逆的抵抗率スイッチング材料（個別に図示せず）を含む。例えば、素子１０２の可逆的抵抗率スイッチング材料は、製造時には初期低抵抗率状態であってもよく、この状態は、第１の電圧および／または電流を印加すると高抵抗率状態にスイッチング可能である。第２の電圧および／または電流を印加すると、可逆的抵抗率スイッチング材料は低抵抗率状態に戻ってもよい。あるいは、可逆的抵抗スイッチング素子１０２は、製造時には初期高抵抗率状態であってもよく、この状態は、適切な電圧（単数または複数）および／または電流（単数または複数）を印加すると低抵抗率状態に可逆的にスイッチング可能である。メモリセルに使用される場合、１つの抵抗状態は、２進の「０」を表し、別の抵抗状態は２進の「１」を表してもよいけれども、３つ以上のデータ／抵抗状態が使用されてもよい。例えば、前に援用されている特許文献６には、多くの可逆的抵抗率スイッチング材料および可逆的抵抗スイッチング素子を使用するメモリセルの動作が記載されている。
本発明の少なくとも１つの実施形態では、可逆的抵抗スイッチング素子１０２は、選択付着プロセスを使用して形成される。さらに以下に説明するように、選択付着プロセスを使用することによって、可逆的抵抗率スイッチング材料をエッチングする必要なしに可逆的抵抗スイッチング素子１０２内に可逆的抵抗率スイッチング材料を提供することができる。これにより、可逆的抵抗スイッチング素子１０２の製造が簡略化される。
ステアリング素子１０４は、薄膜トランジスタ、ダイオード、または可逆的抵抗スイッチング素子１０２によって電圧および／または電流を選択的に制限することによって非オーミック伝導を示す別の適切なステアリング素子を含んでもよい。このように、メモリセル１００は、２次元または３次元メモリアレイの一部として使用されてもよく、アレイ内の他のメモリセルの状態に影響を及ぼすことなく、メモリセル１００にデータを書き込んだり、および／またはそこからデータを読み出したりすることもできる。
メモリセル１００、可逆的抵抗スイッチング素子１０２およびステアリング素子１０４の例示的な実施形態は、図２Ａ〜図６を参照しながら以下に説明する。
メモリセルの第１の例示的な実施形態
図２Ａは、本発明に従って提供されるメモリセル２００の第１の実施形態の略斜視図である。図２Ａを参照して、メモリセル２００は、第１の導体２０６と第２の導体２０８との間にダイオード２０４と直列に接続される可逆的抵抗スイッチング素子２０２を含む。ある実施形態では、可逆的抵抗スイッチング素子２０２とダイオード２０４との間に、バリア層２１０および／または導電層２１２が形成されてもよい。例えば、バリア層２１０は、窒化チタン、窒化タンタル、窒化タングステンなどを含んでもよく、導電層２１２は、タングステンまたは別の適切な金属層を含んでもよい。以下にさらに説明するように、バリア層２１０および／または導電層２１２は、ダイオード２０４を形成する過程でハードマスクとして働いてもよい。このようなハードマスクは、例えば、その全体が本願明細書において参照により援用されている、２００６年５月１３日に出願された「CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURES DURING TRENCH ETCH」という米国特許出願第１１／４４４，９３６号（特許文献７）に記載されている。ダイオード２０４と第１の導体２０６との間には、窒化チタン、窒化タンタル、窒化タングステンなどの追加のバリア層２１３も形成されてよい。
以下にさらに説明するように、可逆的抵抗スイッチング素子２０２は、メモリセル２００の製造を簡略化するように、選択的に形成される。少なくとも１つの実施形態では、可逆的抵抗スイッチング素子２０２は、ニッケルを選択的に付着させ、次いでニッケル層を酸化することによって形成される酸化ニッケル層の少なくとも一部を含む。例えば、Ｎｉ、Ｎｉx Ｐy またはニッケルの別の形態が、非電解析出、電気メッキまたは類似の選択プロセスを使用して選択的に付着され、次いで（例えば、急速熱酸化または他の酸化プロセスを使用して）酸化されて酸化ニッケルを形成してもよい。他の実施形態では、酸化ニッケル自体が選択的に付着されてもよい。例えば、ＮｉＯ、ＮｉＯx またはＮｉＯx Ｐy 含有層が、選択付着プロセスを使用してダイオード２０４の上に選択的に付着され、次いで（必要に応じて）アニールおよび／または酸化されてもよい。これらの実施形態および他の実施形態は、図３を参照しながら以下にさらに説明する。図２Ａでは、可逆的抵抗スイッチング素子２０２は、ダイオード２０４の上に位置するように示されるが、当然ながら、代替の実施形態では、可逆的抵抗スイッチング素子２０２は、（例えば、図６を参照して以下に説明するように）ダイオード２０４の下に位置してもよい。ある実施形態では、可逆的抵抗スイッチング素子２０２の１つ以上のフィラメントなどの部分のみがスイッチングしても、および／またはスイッチング可能であってもよい。
ダイオード２０４は、ダイオードのｐ領域の上にｎ領域を有して上を向くか、ダイオードのｎ領域の上にｐ領域を有して下を向くかによらず、垂直多結晶ｐ−ｎまたはｐ−ｉ−ｎダイオードなどの何らかの適切なダイオードを含んでもよい。ダイオード２０４の例示的な実施形態は、図３を参照しながら以下に説明する。
第１および／または第２の導体２０６、２０８は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含んでもよい。図２Ａの実施形態では、第１および／または第２の導体２０６、２０８は、レール状で、（例えば、実質的に互いに直交して）異なる方向に延びる。他の導体形状および／または構造が使用されてもよい。ある実施形態では、第１および／または第２の導体２０６、２０８とともに、バリア層、接着層、反射防止コーティングおよび／またはその類似物（図示せず）が使用され、デバイス性能を改善し、および／またはデバイスの製造に役立てることもできる。
前述したように、他の材料を使用して、可逆的抵抗スイッチング素子２０２を形成してもよい。例えば、Ｎｂ、Ｔａ、Ｖ、Ａｌ、Ｔｉ、Ｃｏ、コバルト−ニッケル合金などの材料が、同様に、（図２Ａに示されるように、バリア層２１０の上および／または導電層２１２の上などの）ダイオード２０４の上に選択的に付着され、必要に応じて酸化および／またはアニールされて、可逆的抵抗スイッチング素子２０２を形成してもよい。
図２Ｂは、複数の図２Ａのメモリセル２００から形成される第１のメモリレベル２１４の一部の略斜視図である。簡単にするため、可逆的抵抗スイッチング素子２０２、ダイオード２０４、バリア層２１０および２１３、および導電層２１２は、個別に示されない。メモリアレイ２１４は、（図に示されるように）複数のメモリセルが接続される複数のビット線（第２の導体２０８）およびワード線（第１の導体２０６）を含む「クロスポイント」アレイである。他のメモリアレイ構造が、マルチレベルのメモリとして使用されてもよい。例えば、図２Ｃは、第２のメモリレベル２２０の下に配置される第１のメモリレベル２１８を含むモノリシックな３次元アレイ２１６の一部の略斜視図である。図２Ｃの実施形態では、各メモリレベル２１８、２２０は、クロスポイントアレイ内に複数のメモリセル２００を含む。当然ながら、第１のメモリレベル２１８と第２のメモリレベル２２０との間に、追加の層（例えば、中間誘電体）が存在してもよいが、簡単にするために図２Ｃでは示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。図２Ｃの実施形態では、すべてのダイオードは、ｐ型領域を有するｐ−ｉ−ｎダイオードがダイオードの下部に使用されるか上部に使用されるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの製造を簡略化することもできる。
ある実施形態では、メモリレベルは、例えば、あらゆる点でその全体が本願明細書において参照により援用されている「High-density three-dimensional memory cell」という米国特許第６，９５２，０３０号（特許文献８）で説明されるように形成されてもよい。例えば、図２Ｄに示されるように、第１のメモリレベルの上部導体は、第１のメモリレベルの上に位置する第２のメモリレベルの下部導体として用いられてもよい。この実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」という米国特許出願第１１／６９２，１５１号（特許文献９）で説明されるように、隣接するメモリレベル上のダイオードは、反対方向に向くのが好ましい。例えば、第１のメモリレベル２１８のダイオードは、（例えば、ダイオードの下部にｐ領域を有して）矢印Ａ1で示されるように上向きダイオードであってもよく、第２のメモリレベル２２０のダイオードは、（例えば、ダイオードの下部にｎ領域を有して）矢印Ａ2で示されるように下向きダイオードであってもよく、あるいはその逆であってもよい。
モノリシックな３次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存のレベル（単数または複数）の層の上に直接付着または成長される。これに対して、積層メモリは、Leedy による「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献１０）の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな３次元メモリアレイではない。
図３は、図２Ａのメモリセル２００の例示的な実施形態の断面図である。図３を参照して、メモリセル２００は、可逆的抵抗スイッチング素子２０２と、ダイオード２０４と、第１および第２の導体２０６、２０８とを含む。
前述したように、ダイオード２０４は、垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよく、このダイオードは上向きでも下向きでもよい。隣接するメモリレベルが導体を共有する図２Ｄの実施形態では、隣接するメモリレベルは、第１のメモリレベルには下向きのｐ−ｉ−ｎダイオード、隣接する第２のメモリレベルには上向きのｐ−ｉ−ｎダイオード（あるいは、その逆）のように反対方向を向くダイオードを有するのが好ましい。
ある実施形態では、ダイオード２０４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウム、または他の何らかの適切な材料などの多結晶半導体材料から形成されてもよい。例えば、ダイオード２０４は、高濃度にドープされたｎ＋ポリシリコン領域３０２と、ｎ＋ポリシリコン領域３０２の上の低濃度にドープされたまたは真性（自然にドープされた）ポリシリコン領域３０４と、真性領域３０４の上の高濃度にドープされたｐ＋ポリシリコン領域３０６とを含んでもよい。ある実施形態では、例えば、あらゆる点でその全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」という米国特許出願第１１／２９８，３３１号（特許文献１１）で説明されるように、シリコン−ゲルマニウム合金層を使用する場合、約１０ａｔ％（アトミックパーセント）以上のゲルマニウムを有する薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）をｎ＋ポリシリコン領域３０２上に形成し、ｎ＋ポリシリコン領域３０２から真性領域３０４内へのドーパントの移動を防止および／または低減することもできる。当然ながら、ｎ＋およびｐ＋領域の位置は逆であってもよい。（例えば、ポリシリコン領域内への金属原子の移動を防止および／または低減するために）第１の導体２０６とｎ＋領域３０２との間に、窒化チタン、窒化タンタル、窒化タングステンなどのバリア層３０８が形成されてもよい。
ダイオード２０４が、付着シリコン（例えば、非晶質または多結晶）から形成される場合、ダイオード２０４上にシリサイド層３１０を形成して、付着シリコンを製造時の低抵抗率状態に置いてもよい。この低抵抗率状態によって、付着シリコンを低抵抗率状態に切り換えるのに高い電圧は必要ないため、メモリセル２００のプログラミングを容易にすることができる。例えば、ｐ＋ポリシリコン領域３０６上に、チタンまたはコバルトなどのシリサイド形成金属層３１２が付着されてもよい。ダイオード２０４を形成する付着シリコンを結晶化するのに使用される（以下に説明する）次のアニールステップの過程で、シリサイド形成金属層３１２とダイオード２０４の付着シリコンとが相互に作用してシリサイド層３１０を形成し、これがシリサイド形成金属層３１２のすべてまたは一部を占める。
その全体が本願明細書において参照により援用されている「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許第７，１７６，０６４号（特許文献１２）に記載されるように、チタンおよび／またはコバルトなどのシリサイド形成材料は、アニール中に付着シリコンと反応してシリサイド層を形成する。チタンシリサイドおよびコバルトシリサイドの格子間隔は、シリコンの格子間隔に近く、このようなシリサイド層は、付着シリコンが結晶化する場合、隣接する付着シリコンの「結晶化テンプレート」または「シード」として働くこともできる（例えば、シリサイド層３１０は、アニール中にシリコンダイオード２０４の結晶構造を強化する）ようである。これによって、低抵抗率シリコンが提供される。シリコン−ゲルマニウム合金および／またはゲルマニウムダイオードについても、同様な結果を得ることもできる。
図３の実施形態では、可逆的抵抗スイッチング素子２０２は、選択付着プロセスによって形成される。ある実施形態では、可逆的抵抗スイッチング素子２０２は、導電性シリサイド形成金属層３１２の上に（またはシリサイド形成金属層３１２の上に形成される導電性バリア層の上に）形成されてもよい。（図４Ａ〜図４Ｄを参照しながら以下に説明するように、このような層は、ダイオード２０４の形成中にパターニングされてもよい）。しかし、他の実施形態では、可逆的抵抗スイッチング素子２０２を形成する前に、シリサイド形成金属層３１２の上に金属ハードマスクが形成されてもよい。例えば、シリサイド形成金属層３１２の上に、バリア層３１４および／または導電層３１６が形成されてもよい。バリア層３１４は、窒化チタン、窒化タンタル、窒化タングステンなどを含んでもよく、導電層３１６は、タングステンまたは別の適切な金属層を含んでもよい。以下にさらに説明するように、バリア層３１４および／または導電層３１６は、ダイオード２０４の形成中にハードマスクとして働いてもよく、（前に援用されている特許文献７に記載されるように）上部導体２０８を形成する過程で発生し得るあらゆるオーバーエッチングを軽減することもできる。例えば、バリア層３１４および導電層３１６は、パターニングおよびエッチングされ、その後ダイオード２０４のエッチング中にマスクとして働いてもよい。導電層３１６、バリア層３１４、シリサイド形成金属層３１２、ダイオード２０４（ｐ＋ポリシリコン層３０６、真性層３０４、ｎ＋ポリシリコン層３０２）およびバリア層３０８をエッチングして、ピラー構造３１８が作られる。メモリセル２００を含むメモリレベル上に製造される他のメモリセル（図示せず）の他の類似のピラー構造からピラー構造３１８を分離するように、ピラー構造３１８の上およびその周囲には、誘電材料３２０が付着される。次いで、ＣＭＰまたは誘電体エッチバックステップが実施され、誘電材料３２０を平坦化し、導電層３１６の上端部から誘電材料を取り除く。
誘電材料３２０の平坦化の後、パターニングされエッチングされた導電層３１６の上に、選択付着プロセスによって可逆的抵抗スイッチング素子２０２が形成されてもよい。例えば、パターニングされエッチングされた導電層３１６の上に、（１）ＮｉＯ、ＮｉＯx 、ＮｉＯx Ｐy などの酸化ニッケルを選択的に付着させ、必要に応じて、酸化ニッケルをアニールおよび／または酸化し、および／または（２）ニッケルを選択的に付着させ、次いでニッケルを酸化することによって、酸化ニッケル層が選択的に形成されてもよい。どちらの場合も、酸化ニッケルは、パターニングされエッチングされた導電層３１６の上面にのみ付着するため、ニッケルおよび／または酸化ニッケル層をエッチングする必要がなくなり、メモリセルの製造を大幅に簡略化することもできる。さらに、所望のあらゆる厚さの酸化ニッケルを形成することもできる。ある実施形態では、可逆的抵抗スイッチング素子２０２に、約１，０００オングストローム以下、さらに好ましくは、約５００オングストローム以下の厚さの酸化ニッケル層が使用される（ただし、他の層厚範囲が使用されてもよい）。
一実施形態では、導電層３１６の形成、パターニングおよびエッチングの後、無電解付着プロセスが使用され、導電層３１６の上にニッケルまたは酸化ニッケルを選択的に付着させる。例えば、水溶液を使用し導電層３１６を水溶液に浸すことによって、導電層３１６の上にニッケルまたは酸化ニッケルを選択的に形成してもよい。水溶液は、例えば、溶液のｐＨを調整するための１つ以上の溶解塩／前駆物質、錯化剤および／または緩衝液を含んでもよい。ある実施形態では、水溶液は、硫酸ニッケル、亜硫酸ニッケル、リン酸ニッケル、亜リン酸ニッケル、水酸化ニッケル、リン酸アンモニア、またはその混合物などのニッケル塩および／または水酸化ニッケル塩を含んでもよい。さらに例示的な組成は、ＮｉＳＯ4 、ＮａＨ2 ＰＯ2 、クエン酸ナトリウム、（ＮＨ4 ）2 ＳＯ4 、またはその類似物を含んでもよい。当然ながら、水溶液および／または他のプロセス条件を形成するのに使用される正確な組成に応じて、導電層３１６の上にニッケルか酸化ニッケルのどちらか（またはその両方）が付着されてもよい。
例示的なプロセス条件は、ニッケル含有水溶液を約２０から８５℃の間の温度に維持しながら、導電層３１６をその水溶液中に約１秒から約５分間浸すステップを含む。あらゆる点でその全体が本願明細書において参照により援用されている、N. Takano et al., "Mechanism of the Chemical Deposition of Nickel on Silicon Wafers in Aqueous Solution", Journal of Electrochemical Society, 146(4) pp. 1407-1411 (1999) （非特許文献１）には、ニッケルまたは酸化ニッケル層を選択的に形成するのに使用される追加の例示的な水溶液および／またはプロセス条件が記載されている。前述したように、付着ニッケルまたは酸化ニッケルは、Ｎｉ、Ｎｉx Ｐy 、ＮｉＯ、ＮｉＯx 、ＮｉＯx Ｐy 、または他の類似の材料を含んでもよい。
ニッケルまたは酸化ニッケルの形成に続いて、熱酸化プロセスを使用して、選択付着ニッケルから酸化ニッケルを形成するか、あるいは選択付着酸化ニッケルの形態および／または電気的特性を改善するかのどちらかを行ってもよい。例示的な酸化条件は、約４００から８００℃の温度による約２０秒から１０分間のＯ2 などの酸素雰囲気中での急速熱酸化を含む。他の酸化またはアニールプロセス、酸素種、時間および／または温度が使用されてもよい。
パターニングおよびエッチングされた導電層３１６の上にニッケル含有層を形成するのに使用されてもよい別の適切な選択付着プロセスは、従来のニッケル電気メッキを含む。いかなる適切な電気メッキプロセスを使用して、導電層３１６の上にニッケルを選択的に付着させてもよい。その後、前述したように、電気メッキされたニッケルを酸化して酸化ニッケルを形成してもよい。
前述したように、他の材料を使用して可逆的抵抗スイッチング素子２０２を形成してもよい。例えば、Ｎｂ、Ｔａ、Ｖ、Ａｌ、Ｔｉ、Ｃｏ、コバルト−ニッケル合金などの材料が、同様に、（図２Ａに示されるように、バリア層２１０の上および／または導電層２１２の上などの）ダイオード２０４の上に選択的に付着され、必要に応じて酸化および／またはアニールされてもよい。
可逆的抵抗スイッチング素子２０２の形成に続いて、上部導体２０８が形成される。ある実施形態では、導電層３２４を付着する前に１つ以上のバリア層および／または接着層３２２が、可逆的抵抗スイッチング素子２０２の上に形成されてもよい。導電層３２４とバリア層３２２とが、一緒にパターニングおよび／またはエッチングされて上部導体２０８を形成してもよい。ある実施形態では、図４Ａ〜図４Ｄを参照して以下に説明するように、ダマシンプロセスを使用して上部導体２０８が形成されてもよい。
上部導体２０８の形成に続いて、メモリセル２００をアニールして、ダイオード２０４の付着半導体材料を結晶化（および／または、シリサイド層３１０を形成）してもよい。少なくとも１つの実施形態では、アニールは、約１０秒から約２分間、約６００から８００℃の温度、さらに好ましくは、約６５０から７５０℃の間の温度の窒素中で実施されてもよい。他のアニール時間、温度および／または雰囲気が使用されてもよい。前述したように、シリサイド層３１０は、アニール中に、ダイオード２０４を形成する下の付着半導体材料の「結晶化テンプレート」または「シード」として働くこともできる。これによって、低抵抗率ダイオード材料が提供される。
本発明に従ってメモリセルを製造する例示的なプロセスを図４Ａ〜図４Ｄを参照しながら以下に説明する。
メモリセルの例示的な製造プロセス
図４Ａ〜図４Ｄは、本発明に従って第１のメモリレベルを製造する過程の基板４００の一部の断面図を示す。以下に説明するように、第１のメモリレベルは、選択付着プロセスを使用して形成される可逆的抵抗スイッチング素子をそれぞれ含む複数のメモリセルを含む。（図２Ｃ〜図２Ｄを参照して前に説明したように）第１のメモリレベルの上には追加のメモリレベルが製造されてもよい。
図４Ａを参照して、基板４００は、幾つかの処理ステップが既に施されたものとして示される。基板４００は、追加回路の有無にかかわらず、シリコン、ゲルマニウム、シリコン−ゲルマニウム、非ドープ、ドープ、バルク、シリコンオンインシュレータ（ＳＯＩ）または他の基板などのどんな適切な基板でもよい。例えば、基板４００は、１つ以上のｎウェルまたはｐウェル領域（図示せず）を含んでもよい。
基板４００の上には、絶縁層４０２が形成される。ある実施形態では、絶縁層４０２は、二酸化シリコン、窒化シリコン、酸窒化シリコン、または他の適切な絶縁層であってもよい。
絶縁層４０２の形成に続いて、（例えば、物理気相付着法または別の方法によって）絶縁層４０２の上に接着層４０４が形成される。例えば、接着層４０４は、約２０から約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、または窒化タンタル、窒化タングステン、１つ以上の接着層の組み合わせ、またはその類似物などの別の適切な接着層であってもよい。他の接着層の材料および／または厚さが使用されてもよい。ある実施形態では、接着層４０４は任意であってもよい。
接着層４０４の形成に続いて、接着層４０４の上に導電層４０６が付着される。導電層４０６は、タングステンまたは別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、または何らかの適切な方法（例えば、化学気相付着（ＣＶＤ）、物理気相付着（ＰＶＤ）など）によって付着される類似物などの何らかの適切な導電性材料を含んでもよい。少なくとも１つの実施形態では、導電層４０６は、約２００から約２，５００オングストロームのタングステンを含んでもよい。他の導電層の材料および／または厚さが使用されてもよい。
導電層４０６の形成に続いて、接着層４０４および導電層４０６がパターニングされエッチングされる。例えば、接着層４０４および導電層４０６は、ソフトまたはハードマスク、およびウェットまたはドライエッチングプロセスを用いる従来のリソグラフィ技術を使用してパターニングされエッチングされてもよい。少なくとも１つの実施形態では、接着層４０４および導電層４０６は、実質的に平行で実質的に共平面の導体４０８（図４Ａに示される）を形成するように、パターニングされエッチングされる。例示的な導体４０８の幅および／または導体４０８同士の間隔は、約２００から約２５００オングストロームの範囲であるが、他の導体の幅および／または間隔が使用されてもよい。
導体４０８が形成された後、導体４０８間の隙間を充填するように、基板４００の上に誘電層４１０が形成される。例えば、基板４００上にほぼ３，０００から７，０００オングストロームの二酸化シリコンが付着され、化学的機械的研磨またはエッチバックプロセスを使用して平坦化されて平面４１２を形成してもよい。（図に示されるように）平面４１２は、誘電材料によって分離される導体４０８の露出された上面を含む。窒化シリコン、酸窒化シリコン、低誘電率（ｌｏｗ Ｋ）誘電体などの他の誘電材料、および／または他の誘電層厚が使用されてもよい。例示的なｌｏｗ Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層、またはその類似物を含む。
本発明の他の実施形態では、ダマシンプロセスを使用して導体４０８が形成されてもよいが、その場合、誘電層４１０が形成されパターニングされて導体４０８のための開口部または隙間が作られる。次いで、開口部または隙間は、接着層４０４および導電層４０６（および／または導電性シード、導電性フィルおよび／または必要に応じてバリア層）で充填されてもよい。次いで、接着層４０４および導電層４０６は、平坦化されて平面４１２を形成してもよい。この実施形態では、接着層４０４は、各開口部または隙間の底部および側壁を内張りする。
平坦化に続いて、各メモリセルのダイオード構造が形成される。図４Ｂを参照して、基板４００の平坦化された上面４１２の上にバリア層４１４が形成される。バリア層４１４は、約２０から約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、あるいは、窒化タンタル、窒化タングステン、１つ以上のバリア層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンの積層などの他の層と組み合わせたバリア層、またはその類似物などの別の適切なバリア層であってもよい。他のバリア層の材料および／または厚さが使用されてもよい。
バリア層４１４の付着の後で、各メモリセルのダイオード（例えば、図２Ａ〜図３のダイオード２０４）を形成するのに使用される半導体材料の付着が開始される。各ダイオードは、前に説明したように、垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよい。ある実施形態では、各ダイオードは、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウムまたは他の何らかの適切な材料などの多結晶半導体材料から形成される。便宜上、本願明細書では、ポリシリコンによる下向きのダイオードの形成について説明する。当然ながら、他の材料および／またはダイオード構造が使用されてもよい。
図４Ｂを参照して、バリア層４１４の形成に続いて、バリア層４１４上に高濃度にドープされたｎ＋シリコン層４１６が付着される。ある実施形態では、ｎ＋シリコン層４１６は、付着時に非晶質状態にある。他の実施形態では、ｎ＋シリコン層４１６は、付着時に多結晶状態にある。ＣＶＤまたは別の適切なプロセスを使用して、ｎ＋シリコン層４１６を付着してもよい。少なくとも１つの実施形態では、ｎ＋シリコン層４１６は、例えば、約１０21ｃｍ-3のドーピング濃度を有する約１００から約１０００オングストローム、好ましくは、約１００オングストロームのリンまたはヒ素ドープシリコンから形成されてもよい。他の層厚、ドーピング型および／またはドーピング濃度が使用されてもよい。ｎ＋シリコン層４１６は、例えば、付着中にドナーガスを流すことによって、その場で(in situ) ドープされてもよい。他のドーピング方法が使用されてもよい（例えば、注入法）。
ｎ＋シリコン層４１６の付着の後で、ｎ＋シリコン層４１６の上に低濃度にドープされた真性シリコン層および／または自然にドープされたシリコン層４１８が形成される。ある実施形態では、真性シリコン層４１８は、付着時に非晶質状態にある。他の実施形態では、真性シリコン層４１８は、付着時に多結晶状態にある。ＣＶＤまたは別の適切な付着方法を使用して、真性シリコン層４１８を付着してもよい。少なくとも１つの実施形態では、真性シリコン層４１８は、厚さが約５００から約４，８００オングストローム、好ましくは、約２，５００オングストロームであってもよい。他の真性層厚が使用されてもよい。
（前に援用されている特許文献１１に記載されるように）真性シリコン層４１８を付着する前に、ｎ＋シリコン層４１６の上に薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）を形成して、ｎ＋シリコン層４１６から真性シリコン層４１８内へのドーパントの移動を防止および／または低減してもよい。
高濃度にドープされたｐ型シリコンが付着されイオン注入によってドープされるか、あるいは付着中にその場でドープされてｐ＋シリコン層４２０を形成する。例えば、ブランケットｐ＋注入を使用して、真性シリコン層４１８内に所定の深さでボロンを注入してもよい。例示的な注入可能分子イオンは、ＢＦ2 、ＢＦ3 、Ｂなどを含む。ある実施形態では、約１〜５×１０15イオン／ｃｍ2 の注入ドーズ量が使用されてもよい。他の注入種および／またはドーズ量が使用されてもよい。さらに、ある実施形態では、拡散プロセスが使用されてもよい。少なくとも１つの実施形態では、その結果得られるＰ＋シリコン領域４２０は、約１００から７００オングストロームの厚さを有するが、他のＰ＋シリコン層サイズが使用されてもよい。
ｐ＋シリコン層４２０の形成に続いて、ｐ＋シリコン層４２０の上にシリサイド形成金属層４２２が付着される。例示的なシリサイド形成金属は、スパッタあるいは付着チタンまたはコバルトを含む。ある実施形態では、シリサイド形成金属層４２２は、約１０から約２００オングストローム、好ましくは、約２０から約５０オングストローム、さらに好ましくは、約２０オングストロームの厚さを有する。他のシリサイド形成金属層の材料および／または厚さが使用されてもよい。
シリサイド形成金属層４２２の上に、バリア層４２４が付着される。バリア層４２４は、約２０から約５００オングストローム、好ましくは、約１００オングストロームの窒化チタン、あるいは、窒化タンタル、窒化タングステン、１つ以上のバリア層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンの積層などの他の層と組み合わせたバリア層、またはその類似物などの別の適切なバリア層であってもよい。他のバリア層の材料および／または厚さが使用されてもよい。
バリア層４２４の形成に続いて、バリア層４２４の上に導電層４２６が形成される。導電層４２６は、約５０から約１０００オングストローム、好ましくは、約５００オングストロームのタングステンなどの導電性材料または別の適切な金属であってもよい。
次いで、バリア層４１４、シリコン領域４１６、４１８および４２０、シリサイド形成金属層４２２、バリア層４２４ならびに導電層４２６は、パターニングされエッチングされてピラー４２８になる。例えば、最初に、導電層４２６およびバリア層４２４がエッチングされる。エッチングは続いて、シリサイド形成金属層４２２、シリコン領域４２０、４１８および４１６ならびにバリア層４１４をエッチングする。導電層４２６およびバリア層４１４は、シリコンのエッチング中にハードマスクとして働く。ハードマスクは、その下の層のエッチングをパターニングする働きをするエッチング層であり、導電層４２６上に存在するすべてのフォトレジストが使用された場合、それの代わりにハードマスクはパターンを提供することができる。このように、ピラー４２８は、単一のフォトリソグラフィステップで形成される。従来のリソグラフィ技術およびウェットまたはドライエッチング処理を使用してピラー４２８を形成してもよい。各ピラー４２８は、ｐ−ｉ−ｎ下向きダイオード４３０を含む。上向きｐ−ｉ−ｎダイオードが同様に形成されてもよい。
ピラー４２８が形成された後、ピラー４２８間の隙間を充填するためにピラー４２８の上に誘電層４３２が付着される。例えば、約２００から７，０００オングストロームの二酸化シリコンが付着され、化学的機械的研磨またはエッチバックプロセスを使用して平坦化され、平面４３４を形成してもよい。平面４３４は、（図に示されるように）誘電材料４３２によって分離されるピラー４２８の露出された上面を含む。窒化シリコン、酸窒化シリコン、ｌｏｗ Ｋ誘電体などの他の誘電材料、および／または他の誘電層厚が使用されてもよい。例示的なｌｏｗ Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層、またはその類似物を含む。
平面４３４の形成に続いて、各ピラー４２８の上に可逆的抵抗スイッチング素子４３６（図４Ｃ）が選択的に形成される。例えば、（１）酸化ニッケルを選択的に付着させる、および／または（２）ニッケルを選択的に付着させてからそのニッケルを酸化することによって、酸化ニッケル層が各導電性ピラー４２８の上に選択的に形成されてもよい。どちらの場合も、ニッケルおよび／または酸化ニッケル層をエッチングする必要がなくなり、メモリセルの製造を大幅に簡略化することもできる。前に説明したように、無電解付着、電気メッキまたはその類似の方法などのニッケルまたは酸化ニッケルを選択的に付着するためのいかなる適切な方法が使用されてもよい。少なくとも１つの実施形態では、各導電性ピラー４２８の上に形成される可逆的抵抗スイッチング素子４３６は、約１，０００オングストローム以下の厚さ、より好ましくは、約５００オングストローム以下の厚さを有する酸化ニッケル層を含む。他の酸化ニッケル層厚が使用されてもよい。酸化ニッケル層は、例えば、ＮｉＯ、ＮｉＯx およびＮｉＯx Ｐy または他の類似の材料を含んでもよい。Ｎｂ、Ｔａ、Ｖ、Ａｌ、Ｔｉ、Ｃｏ、コバルト−ニッケル合金などの他の材料が、同様に、選択的に付着され、酸化および／またはアニールされて、各ピラー４２８の上に選択付着による可逆的抵抗スイッチング素子を形成してもよい。
図４Ｄを参照して、可逆的抵抗スイッチング素子４３６の形成に続いて、第２の一連の導体４３８が、下部の一連の導体４０８の形成と同様な方法でピラー４２８の上に形成されてもよい。例えば、図４Ｄに示されるように、ある実施形態では、上部の第２の一連の導体４３８を形成するのに使用される導体層４４２を付着させる前に、可逆的抵抗スイッチング素子４３６の上に１つ以上のバリア層および／または接着層４４０が付着されてもよい。
導電層４４２は、タングステン、別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、または何らかの適切な方法（例えば、ＣＶＤ、ＰＶＤなど）によって付着される類似物などの何らかの適切な導電性材料から形成されてもよい。他の導電層材料が使用されてもよい。バリア層および／または接着層４４０は、窒化チタン、あるいは窒化タンタル、窒化タングステン、１つ以上の層の組み合わせ、または他の何らかの適切な材料（単数または複数）などの別の適切な層を含んでもよい。付着された導電性層４４２およびバリアおよび／または接着層４４０は、パターニングおよびエッチングされて第２の一連の導体４３８を形成する。少なくとも１つの実施形態では、上部導体４３８は、下部導体４０８と異なる方向に延びる実質的に平行で実質的に共平面の導体である。
本発明の他の実施形態では、ダマシンプロセスを使用して上部導体４３８が形成されてもよいが、その場合、誘電層が形成されパターニングされて導体４３８のための開口部または隙間が作られる。特許文献７に記載されるように、導電層４２６およびバリア層４２４は、上部導体４３８のための開口部または隙間を形成する過程でこの誘電層をオーバーエッチングする作用を軽減し、ダイオード４３０が誤って短絡するのを防ぐこともできる。
開口部または隙間は、接着層４４０および導電層４４２（および／または導電性シード、導電性フィルおよび／または必要に応じてバリア層）で充填されてもよい。次いで、接着層４４０および導電層４４２は、平坦化されて平面を形成してもよい。
上部導体４３８の形成に続いて、本構造をアニールして、ダイオード４３０の付着半導体材料を結晶化（および／またはシリサイド形成金属層４２２とｐ＋領域４２０との反応によってシリサイド領域を形成）してもよい。少なくとも１つの実施形態では、アニールは、約６００から８００℃、さらに好ましくは、約６５０から７５０℃の間の温度の窒素中で、約１０秒から約２分間実施されてもよい。他のアニール時間、温度および／または雰囲気が使用されてもよい。シリサイド形成金属層領域４２２とｐ＋領域４２０とがそれぞれ反応して形成されるシリサイド領域は、アニール中にダイオード４３０を形成する下の付着半導体材料の「結晶化テンプレート」または「シード」として働くこともできる（例えば、何らかの非晶質半導体材料を多結晶半導体材料に変化させる、および／またはダイオード４３０の全体的な結晶特性を改善させる）。これによって、低抵抗率ダイオード材料が提供される。
第１の代替の例示的なメモリセル
図５は、本発明に従って提供される例示的なメモリセル５００の断面図である。メモリセル５００は、基板５０５上に形成される可逆的抵抗スイッチング素子５０４に接続される薄膜金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）５０２などの薄膜トランジスタ（ＴＦＴ）を含む。例えば、ＭＯＳＦＥＴ５０２は、何らかの適切な基板上に形成されるｎチャネルまたはｐチャネル薄膜ＭＯＳＦＥＴであってもよい。図に示される実施形態では、二酸化シリコン、窒化シリコン、酸窒化物などの絶縁領域５０６が基板５０５上に形成され、絶縁領域５０６の上に、付着シリコン、ゲルマニウム、シリコン−ゲルマニウムなどの付着半導体領域５０７が形成される。付着半導体領域５０７内に薄膜ＭＯＳＦＥＴ５０２が形成され、絶縁領域５０６によって基板５０５から分離される。
ＭＯＳＦＥＴ５０２は、ソース／ドレイン領域５０８、５１０およびチャネル領域５１２、ならびにゲート誘電層５１４、ゲート電極５１６およびスペーサ５１８ａ、５１８ｂを含む。少なくとも１つの実施形態では、ソース／ドレイン領域５０８、５１０はｐ型にドープされ、チャネル領域５１２はｎ型にドープされてもよく、他の実施形態では、ソース／ドレイン領域５０８、５１０はｎ型にドープされ、チャネル領域５１２はｐ型にドープされてもよい。薄膜ＭＯＳＦＥＴ５０２には、他の何らかのＭＯＳＦＥＴ構造または何らかの適切な製造技術が使用されてもよい。ある実施形態では、ＭＯＳＦＥＴ５０２は、ＳＴＩ、ＬＯＣＯＳまたは他の類似プロセスを使用して形成される絶縁領域（図示せず）によって電気的に分離されてもよい。あるいは、ＭＯＳＦＥＴ５０２のゲート、ソースおよび／またはドレイン領域は、基板５０５上に形成される他のトランジスタ（図示せず）と共有されてもよい。
可逆的抵抗スイッチング素子５０４は、導電性プラグ５２６の上に形成される可逆的抵抗率スイッチング材料５２２を含む。少なくとも１つの実施形態では、可逆的抵抗スイッチング素子５２２は、図１〜図４Ｄの実施形態を参照しながら前に説明したように、選択付着プロセスを使用して形成される。例えば、（１）酸化ニッケルを選択的に付着させる、および／または（２）ニッケルを選択的に付着させてからそのニッケルを酸化することによって、酸化ニッケル層が導電性プラグ５２６の上に選択的に形成されてもよい。例示的な選択付着プロセスは、無電解付着、電気メッキ、またはその類似プロセスを含む。他の材料が本発明に従って選択的に付着され、酸化され、および／またはアニールされてメモリセル５００で使用される可逆的抵抗率スイッチング材料を形成してもよい（例えば、Ｎｂ、Ｔａ、Ｖ、Ａｌ、Ｔｉ、Ｃｏ、コバルト−ニッケル合金など）。
図５に示されるように、可逆的抵抗スイッチング素子５０４は、第１の導電性プラグ５２６によってＭＯＳＦＥＴ５０２のソース／ドレイン領域５１０に、第２の導電性プラグ５３０によって第１の金属レベル（Ｍ１）線５２８に接続される（これにより誘電層５３２を貫通して延びる）。同様に、第３の導電性プラグ５３４は、ＭＯＳＦＥＴ５０２のソース／ドレイン領域５０８をＭ１線５３６に接続する。導電性プラグおよび／または線は、（バリア層の有無にかかわらず）タングステン、別の金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドまたはその類似物などの何らかの適切な材料から形成されてもよい。ＭＯＳＦＥＴ５０２がｎチャネルデバイスの場合には、領域５０８はＭＯＳＦＥＴ５０２のドレイン、領域５１０はＭＯＳＦＥＴ５０２のソースとして機能し、ＭＯＳＦＥＴ５０２がｐチャネルデバイスの場合には、領域５０８はＭＯＳＦＥＴ５０２のソース、領域５１０はＭＯＳＦＥＴ５０２のドレインとして機能することに留意すべきである。誘電層５３２は、二酸化シリコン、窒化シリコン、酸窒化シリコン、ｌｏｗ Ｋ誘電体などの何らかの適切な誘電体を含んでもよい。
メモリセル５００で、薄膜ＭＯＳＦＥＴ５０２は、図２Ａ〜図４Ｄのメモリセルで使用されるダイオードのステアリング素子と同様な方法で、印加電圧および／または可逆的抵抗スイッチング素子５０４を通って流れる電流を選択的に制限するステアリング素子として動作する。
少なくとも１つの実施形態では、可逆的抵抗スイッチング素子５０４は、約１，０００オングストローム以下、さらに好ましくは、約５００オングストローム以下の厚さを有する酸化ニッケル層を含む。他の酸化ニッケル層厚が使用されてもよい。
第２の代替のメモリセル
図６は、本発明に従って提供される例示的なメモリセル６００の断面図である。メモリセル６００は、可逆的抵抗スイッチング素子２０２がダイオード２０４の下に形成される点を除けば、図３のメモリセル２００と類似している。具体的には、図６に示されるように、可逆的抵抗スイッチング素子２０２は、パターニングされエッチングされた下部導体２０６の上に導電性材料６０２を選択的に付着させることによって形成される。次いで、導電性材料６０２は、本発明に従って、必要に応じてアニールおよび／または酸化されてメモリセル６００で使用される可逆的抵抗率スイッチング材料６０４を形成してもよい。例えば、導電性材料６０２は、電気メッキなどによって選択的に付着され、酸化されて可逆的抵抗率スイッチング材料層６０４を形成するＮｉ、Ｎｉx Ｐy 、ＮｉＯ、ＮｉＯx 、ＮｉＯx Ｐy 、Ｎｂ、Ｔａ、Ｖ、Ａｌ、Ｔｉ、Ｃｏ、コバルト−ニッケル合金などの層を含んでもよい。ダイオード２０４と垂直方向に重なりおよび／またはこれと位置合わせされる可逆的抵抗率スイッチング材料層６０４の一部は、メモリセル６００のダイオード２０４と第１の導体２０６との間の可逆的抵抗スイッチング素子２０２として働いてもよい。ある実施形態では、可逆的抵抗スイッチング素子２０２の１つ以上のフィラメントなどの部分のみがスイッチングしても、および／またはスイッチング可能であってもよい。層６０４は、既にパターニングされエッチングされた下部導体２０６の上に選択的に付着されるため、可逆的抵抗率スイッチング材料層６０４はエッチングを必要としない。
前述した説明は、本発明の例示的な実施形態のみを開示している。本発明の範囲に含まれる上で開示された装置および方法についての変更は、当業者であれば容易に思い当たるであろう。例えば、本発明は、主にニッケルおよび酸化ニッケルの選択付着に関して説明したが、当然ながら、例えば、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ａｌ2 Ｏ3 、Ｖ2 Ｏ5 、ＣｏＯ、（Ｃｏx Ｎｉy ）Ｏz 、およびＴｉＯ2 を形成するＴａ、Ｎｂ、Ａｌ、Ｖ、Ｃｏ、コバルト−ニッケル合金、Ｔｉなどの他の材料が選択的に付着され、可逆的抵抗スイッチング素子に使用されてもよい。
したがって、本発明は、その例示的な実施形態に関連して開示されたが、当然ながら、他の実施形態が、添付の特許請求の範囲によって定義される本発明の趣旨および範囲に含まれてもよい。

Claims (78)

  1. メモリセルを形成する方法であって、
    基板上にステアリング素子を形成するステップと、
    選択付着プロセスを使用して前記ステアリング素子に接続される可逆的抵抗スイッチング素子を形成するステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    前記ステアリング素子を形成するステップが、ダイオードを形成するステップを含む方法。
  3. 請求項１記載の方法において、
    前記ステアリング素子を形成するステップが、多結晶ダイオードを形成するステップを含む方法。
  4. 請求項１記載の方法において、
    前記ステアリング素子を形成するステップが、垂直多結晶ダイオードを形成するステップを含む方法。
  5. 請求項１記載の方法において、
    前記ステアリング素子を形成するステップが、低抵抗率状態にある多結晶材料を有する垂直多結晶ダイオードを形成するステップを含む方法。
  6. 請求項１記載の方法において、
    前記ステアリング素子を形成するステップが、ｐ−ｎダイオードまたはｐ−ｉ−ｎダイオードを形成するステップを含む方法。
  7. 請求項１記載の方法において、
    前記ステアリング素子を形成するステップが、薄膜トランジスタを形成するステップを含む方法。
  8. 請求項１記載の方法において、
    前記ステアリング素子を形成するステップが、薄膜金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するステップを含む方法。
  9. 請求項１記載の方法において、
    前記可逆的抵抗スイッチング素子を形成するステップが、ＮｉＯ、ＮｉＯx およびＮｉＯx Ｐy のうちの少なくとも１つを形成するステップを含む方法。
  10. 請求項９記載の方法において、
    前記可逆的抵抗スイッチング素子を形成するステップが、約１，０００オングストローム以下の酸化層厚を有する可逆的抵抗スイッチング素子を形成するステップを含む方法。
  11. 請求項１０記載の方法において、
    前記可逆的抵抗スイッチング素子を形成するステップが、約５００オングストローム以下の酸化層厚を有する可逆的抵抗スイッチング素子を形成するステップを含む方法。
  12. 請求項１記載の方法において、
    前記可逆的抵抗スイッチング素子を形成するステップが、ニッケル含有層を選択的に形成するステップを含む方法。
  13. 請求項１２記載の方法において、
    前記ニッケル含有層を形成するステップが、ＮｉＯ、ＮｉＯx またはＮｉＯx Ｐy 含有層を選択的に形成するステップを含む方法。
  14. 請求項１３記載の方法において、
    前記ＮｉＯ、ＮｉＯx またはＮｉＯx Ｐy 含有層をアニールまたは酸化するステップをさらに含む方法。
  15. 請求項１２記載の方法において、
    前記ニッケル含有層を形成するステップが、ＮｉまたはＮｉx Ｐy 層を選択的に形成するステップを含み、前記ＮｉまたはＮｉx Ｐy 層を酸化するステップをさらに含む方法。
  16. 請求項１３記載の方法において、
    前記ニッケル含有層を形成するステップが、前記ニッケル含有層を無電解に付着するステップを含む方法。
  17. 請求項１３記載の方法において、
    前記ニッケル含有層を形成するステップが、電気メッキを使用して前記ニッケル含有層を形成するステップを含む方法。
  18. 請求項１記載の方法において、
    前記ステアリング素子と可逆的抵抗スイッチング素子とを直列に接続するステップをさらに含む方法。
  19. 請求項１記載の方法を使用して形成されるメモリセル。
  20. 請求項９記載の方法を使用して形成されるメモリセル。
  21. メモリセルを形成する方法であって、
    基板上に第１の導体を形成するステップと、
    前記第１の導体の上にダイオードを形成するステップと、
    選択付着プロセスを使用して前記第１の導体の上に可逆的抵抗スイッチング素子を形成するステップと、 前記ダイオードおよび前記可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、
    を含む方法。
  22. 請求項２１記載の方法において、
    前記ダイオードを形成するステップが、垂直多結晶ダイオードを形成するステップを含む方法。
  23. 請求項２２記載の方法において、
    前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域を形成するステップをさらに含む方法。
  24. 請求項２１記載の方法において、
    前記可逆的抵抗スイッチング素子を形成するステップが、約５００オングストローム以下の酸化層厚を有する可逆的抵抗スイッチング素子を形成するステップを含む方法。
  25. 請求項２１記載の方法において、
    前記可逆的抵抗スイッチング素子を形成するステップが、ニッケル含有層を選択的に形成するステップを含む方法。
  26. 請求項２５記載の方法において、
    前記ニッケル含有層を形成するステップが、ＮｉＯ、ＮｉＯx またはＮｉＯx Ｐy 含有層を選択的に形成するステップを含む方法。
  27. 請求項２５記載の方法において、
    前記ニッケル含有層を形成するステップが、ＮｉまたはＮｉx Ｐy 層を選択的に形成するステップを含み、前記ＮｉまたはＮｉx Ｐy 層を酸化するステップをさらに含む方法。
  28. 請求項２１記載の方法を使用して形成されるメモリセル。
  29. 請求項２４記載の方法を使用して形成されるメモリセル。
  30. メモリセルを形成する方法であって、
    基板上に第１の導体を形成するステップと、
    前記第１の導体の上に垂直多結晶ダイオードを形成するステップと、
    前記垂直多結晶ダイオードの上に、酸化ニッケル層を含む可逆的抵抗スイッチング素子を選択的に形成するステップと、
    前記垂直多結晶ダイオードの上に第２の導体を形成するステップと、
    を含む方法。
  31. 請求項３０記載の方法において、
    前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域を形成するステップをさらに含む方法。
  32. 請求項３０記載の方法において、
    前記可逆的抵抗スイッチング素子を選択的に形成するステップが、約５００オングストローム以下の酸化層厚を有する可逆的抵抗スイッチング素子を形成するステップを含む方法。
  33. 請求項３０記載の方法において、
    前記垂直多結晶ダイオードを形成するステップが、垂直ポリシリコンダイオードを形成するステップを含む方法。
  34. 請求項３０記載の方法を使用して形成されるメモリセル。
  35. メモリセルを形成する方法であって、
    基板上にソース領域およびドレイン領域を有する薄膜トランジスタを形成するステップと、
    前記トランジスタの前記ソース領域または前記ドレイン領域に接続される第１の導体を形成するステップと、
    前記第１の導体の上に、酸化ニッケル層を含む可逆的抵抗スイッチング素子を選択的に形成するステップと、
    前記可逆的抵抗スイッチング素子の上に第２の導体を形成するステップと、
    を含む方法。
  36. 請求項３５記載の方法において、
    前記薄膜トランジスタを形成するステップが、ｎチャネルまたはｐチャネル薄膜金属酸化膜半導体電界効果トランジスタを形成するステップ含む方法。
  37. 請求項３５記載の方法において、
    前記可逆的抵抗スイッチング素子を選択的に形成するステップが、約５００オングストローム以下の酸化層厚を有する可逆的抵抗スイッチング素子を形成するステップを含む方法。
  38. 請求項３５記載の方法を使用して形成されるメモリセル。
  39. 請求項１記載の方法において、
    前記可逆的抵抗スイッチング素子を形成するステップが、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ａｌ2 Ｏ3 、Ｖ2 Ｏ5 、ＣｏＯ、（Ｃｏx Ｎｉy ）Ｏz およびＴｉＯ2 のうちの少なくとも１つを形成するステップを含む方法。
  40. メモリセルであって、
    ステアリング素子と、
    前記ステアリング素子に接続され、選択付着プロセスを使用して形成される可逆的抵抗スイッチング素子と、
    を含むメモリセル。
  41. 請求項４０記載のメモリセルにおいて、
    前記ステアリング素子が、ダイオードを含むメモリセル。
  42. 請求項４１記載のメモリセルにおいて、
    前記ダイオードが、垂直多結晶ダイオードを含むメモリセル。
  43. 請求項４２記載のメモリセルにおいて、
    前記垂直多結晶ダイオードが、低抵抗率状態にある多結晶材料を含むメモリセル。
  44. 請求項４１記載のメモリセルにおいて、
    前記ダイオードが、ｐ−ｎダイオードまたはｐ−ｉ−ｎダイオードを含むメモリセル。
  45. 請求項４０記載のメモリセルにおいて、
    前記ステアリング素子が、薄膜トランジスタを含むメモリセル。
  46. 請求項４５記載のメモリセルにおいて、
    前記薄膜トランジスタが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含むメモリセル。
  47. 請求項４０記載のメモリセルにおいて、
    前記可逆的抵抗スイッチング素子が、ＮｉＯ、ＮｉＯx およびＮｉＯx Ｐy のうちの少なくとも１つを含むメモリセル。
  48. 請求項４７記載のメモリセルにおいて、
    前記可逆的抵抗スイッチング素子が、約１，０００オングストローム以下の酸化層厚を有するメモリセル。
  49. 請求項４７記載のメモリセルにおいて、
    前記可逆的抵抗スイッチング素子が、約５００オングストローム以下の酸化層厚を有するメモリセル。
  50. 請求項４０記載のメモリセルにおいて、
    ニッケル含有層をさらに含み、前記可逆的抵抗スイッチング素子が前記ニッケル含有層を酸化またはアニールすることによって形成されるメモリセル。
  51. 請求項５０記載のメモリセルにおいて、
    前記ニッケル含有層が、無電解付着または電気メッキプロセスを使用して選択的に付着されるメモリセル。
  52. 請求項４０記載のメモリセルにおいて、
    前記ステアリング素子と前記可逆的抵抗スイッチング素子とが直列に接続されるメモリセル。
  53. メモリセルであって、
    第１の導体と、
    前記第１の導体の上に形成される第２の導体と、
    前記第１の導体と前記第２の導体との間に形成されるダイオードと、
    選択付着プロセスを使用して前記第１の導体と前記第２の導体との間に形成される可逆的抵抗スイッチング素子と、
    を含むメモリセル。
  54. 請求項５３記載のメモリセルにおいて、
    前記ダイオードが、垂直多結晶ダイオードを含むメモリセル。
  55. 請求項５４記載のメモリセルにおいて、
    前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域をさらに含むメモリセル。
  56. 請求項５３記載のメモリセルにおいて、
    前記可逆的抵抗スイッチング素子が、ＮｉＯ、ＮｉＯx およびＮｉＯx Ｐy のうちの少なくとも１つを含むメモリセル。
  57. 請求項４０記載のメモリセルにおいて、
    ニッケル含有層をさらに含み、前記可逆的抵抗スイッチング素子が、前記ニッケル含有層を酸化またはアニールすることによって形成されるメモリセル。
  58. 請求項５３記載のメモリセルにおいて、
    前記ニッケル含有層が、無電解付着または電気メッキプロセスを使用して選択的に付着されるメモリセル。
  59. メモリセルであって、
    第１の導体と、
    前記第１の導体の上に形成される垂直多結晶ダイオードと、
    前記垂直多結晶ダイオードの上に選択的に形成される酸化ニッケル層を含む可逆的抵抗スイッチング素子と、
    前記垂直多結晶ダイオードの上に形成される第２の導体と、
    を含むメモリセル。
  60. 請求項５９記載のメモリセルにおいて、
    前記垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域をさらに含むメモリセル。
  61. 請求項５９記載のメモリセルにおいて、
    前記可逆的抵抗スイッチング素子が、ＮｉＯ、ＮｉＯx およびＮｉＯx Ｐy のうちの少なくとも１つを含むメモリセル。
  62. 請求項６１記載のメモリセルにおいて、
    前記可逆的抵抗スイッチング素子が、約１，０００オングストローム以下の酸化層厚を有するメモリセル。
  63. 請求項６１記載のメモリセルにおいて、
    前記可逆的抵抗スイッチング素子が、約５００オングストローム以下の酸化層厚を有するメモリセル。
  64. メモリセルであって、
    ソース領域およびドレイン領域を有する薄膜トランジスタと、
    前記ソース領域または前記ドレイン領域に接続される第１の導体と、
    前記第１の導体の上に選択的に形成される酸化ニッケル層を含む可逆的抵抗スイッチング素子と、
    前記可逆的抵抗スイッチング素子の上に形成される第２の導体と、
    を含むメモリセル。
  65. 請求項６４記載のメモリセルにおいて、
    前記薄膜トランジスタが、ｎチャネルまたはｐチャネル薄膜金属酸化膜半導体電界効果トランジスタを含むメモリセル。
  66. 請求項６４記載のメモリセルにおいて、
    前記可逆的抵抗スイッチング素子が、ＮｉＯ、ＮｉＯx およびＮｉＯx Ｐy のうちの少なくとも１つを含むメモリセル。
  67. 請求項６６記載のメモリセルにおいて、
    前記可逆的抵抗スイッチング素子が、約１，０００オングストローム以下の酸化層厚を有するメモリセル。
  68. 請求項６６記載のメモリセルにおいて、
    前記可逆的抵抗スイッチング素子が、約５００オングストローム以下の酸化層厚を有するメモリセル。
  69. 複数の不揮発性メモリセルであって、
    第１の方向に延びる第１の複数の実質的に平行で実質的に共平面の導体と、
    複数のダイオードと、
    複数の可逆的抵抗スイッチング素子と、
    前記第１の方向とは異なる第２の方向に延びる第２の複数の実質的に平行で実質的に共平面の導体と、を含み、
    各メモリセルにおいて、前記ダイオードのうちの１つと前記可逆的抵抗スイッチング素子のうちの１つとが、直列に配列され、前記第１の導体のうちの１つと前記第２の導体のうちの１つとの間に配置され、
    各可逆的抵抗スイッチング素子が、選択付着プロセスを使用して形成される複数の不揮発性メモリセル。
  70. 請求項６９記載の複数の不揮発性メモリセルにおいて、
    各ダイオードは、垂直多結晶ダイオードである複数の不揮発性メモリセル。
  71. 請求項７０記載の複数の不揮発性メモリセルにおいて、
    各垂直多結晶ダイオードの多結晶材料が低抵抗率状態にあるように、前記多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニド領域をさらに含む複数の不揮発性メモリセル。
  72. 請求項６９記載の複数の不揮発性メモリセルにおいて、
    各可逆的抵抗スイッチング素子が、ＮｉＯ、ＮｉＯx およびＮｉＯx Ｐy のうちの少なくとも１つを含む複数の不揮発性メモリセル。
  73. モノリシックな３次元メモリアレイであって、
    基板上に形成される第１のメモリレベルであって、
    複数のメモリセルであって、前記第１のメモリレベルの各メモリセルが、
    ステアリング素子と、
    前記ステアリング素子に接続され、選択付着プロセスを使用して形成される可逆的抵抗スイッチング素子と、を含む複数のメモリセルを含む第１のメモリレベルと、
    前記第１のメモリレベルの上にモノリシック的に形成される少なくとも第２のメモリレベルと、
    を含むモノリシックな３次元メモリアレイ。
  74. 請求項７３記載のモノリシックな３次元メモリアレイにおいて、
    各ステアリング素子が、垂直多結晶ダイオードを含むモノリシックな３次元メモリアレイ。
  75. 請求項７４記載のモノリシックな３次元メモリアレイにおいて、
    各垂直多結晶ダイオードが、垂直ポリシリコンダイオードを含むモノリシックな３次元メモリアレイ。
  76. 請求項７３記載のモノリシックな３次元メモリアレイにおいて、
    各可逆的抵抗スイッチング素子が、ＮｉＯ、ＮｉＯx およびＮｉＯx Ｐy のうちの少なくとも１つを含むモノリシックな３次元メモリアレイ。
  77. 請求項７３記載のモノリシックな３次元メモリアレイにおいて、
    各メモリセルの各ステアリング素子と各可逆的抵抗スイッチング素子とが、直列に接続されるモノリシック３次元メモリアレイ。
  78. 請求項４０記載のメモリセルにおいて、
    前記可逆的抵抗スイッチング素子が、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ａｌ2 Ｏ3 、Ｖ2 Ｏ5 、ＣｏＯ、（Ｃｏx Ｎｉy ）Ｏz およびＴｉＯ2 のうちの少なくとも１つを含むメモリセル。
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