JP2010522991A - Memory cell including carbon nanotube structure element and steering element and method of forming the same - Google Patents
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Abstract
カーボンナノチューブ構造と直列のステアリング素子を含む再書込み可能な不揮発性メモリセルが開示される。ステアリング素子は好ましくはダイオードであるが、トランジスタであってもよい。カーボンナノチューブ構造は、適切な電気的パルスにさらされたときに抵抗率を可逆的に変化させる。カーボンナノチューブ構造のいろいろな抵抗率状態を感知することができて、メモリセルの別個のデータ状態に対応させることができる。そのようなメモリセルの第１のメモリレベルを基板より上にモノリシック的に形成することができ、第１のものの上に第２のメモリレベルをモノリシック的に形成することができ、そして以降同様にして、積み重ねられたメモリレベルの非常に密度の高いモノリシックな３次元メモリアレイを形成することができる。再書込み可能な不揮発性メモリセルを形成する方法および他の多数の態様も開示される。 A rewritable nonvolatile memory cell is disclosed that includes a steering element in series with a carbon nanotube structure. The steering element is preferably a diode, but may be a transistor. Carbon nanotube structures reversibly change resistivity when exposed to appropriate electrical pulses. Various resistivity states of the carbon nanotube structure can be sensed and can correspond to distinct data states of the memory cell. A first memory level of such a memory cell can be formed monolithically above the substrate, a second memory level can be formed monolithically on the first, and so on. Thus, a very dense monolithic three-dimensional memory array with stacked memory levels can be formed. A method and numerous other aspects of forming a rewritable non-volatile memory cell are also disclosed.
Description
本発明は、カーボンナノチューブ構造と直列のステアリング素子を含む再書込み可能な不揮発性メモリセルに関する。 The present invention relates to a rewritable nonvolatile memory cell including a steering element in series with a carbon nanotube structure.
本願は、２００７年３月２７日に出願されたHernerらの「Method to Form a Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element 」という米国特許出願第１１／６９２，１４４号（代理人整理番号：ＳＡＮＤ−０１１９３ＵＳ０）（特許文献１）と、２００７年３月２７日に出願されHernerらの「Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element」という米国特許出願第１１／６９２，１４８号（代理人整理番号：ＳＡＮＤ−０１１９３ＵＳ１）（特許文献２）に関連し、あらゆる目的のためにその両方の全体が本願明細書において参照により援用されている。 No. 11 / 692,144 entitled “Method to Form a Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element” filed Mar. 27, 2007 (Attorney Docket Number). : SAND-01193US0) (Patent Document 1) and US Patent Application No. 11 / 692,148, filed Mar. 27, 2007, Herner et al., “Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element”. Attorney Docket Number: SAND-01193US1) (Patent Document 2), both of which are incorporated herein by reference in their entirety for all purposes.
関連出願
本願は、２００７年３月２７日に出願されたHernerの「Method to Form Upward-Pointing P-I-N Diodes Having Large and Uniform Current」という米国特許出願第１１／６９２，１５１号（代理人整理番号：ＳＡＮＤ−０１１７９ＵＳ０）（特許文献３）と、２００７年３月２７日に出願されたHernerの「Large Array of Upward-Pointing P-I-N Diodes Having Large and Uniform Current」という米国特許出願第１１／６９２，１５３号（代理人整理番号：ＳＡＮＤ−０１１７９ＵＳ１）（特許文献４）についての優先権を主張し、あらゆる目的のためにその両方の全体が本願明細書において参照により援用されている。
Related Application This application is a US patent application Ser. No. 11 / 692,151 entitled “Method to Form Upward-Pointing PIN Diodes Having Large and Uniform Current” filed Mar. 27, 2007 (Attorney Docket No. SAND). -01179US0) (Patent Document 3) and US Patent Application No. 11 / 692,153 (Large Array of Upward-Pointing PIN Diodes Having Large and Uniform Current) filed on March 27, 2007 by Herner. Human Rights Number: SAND-01179US1) (Patent Document 4) is claimed and both are incorporated herein by reference in their entirety for all purposes.
カーボンナノチューブメモリは、電界内での個々のカーボンナノチューブまたはカーボンナノチューブリボンの曲がりにより動作すると考えられている。この曲がりメカニズムは、カーボンナノチューブがその中で曲がることのできるスペースを必要とする。ナノテクノロジーでは、そのような空のスペースを形成し維持することは極めて困難である。
容易に製造されるカーボンナノチューブを使用するメモリセルを形成することは有利である。さらに、非常に密度の高い、非常に大きなクロスポイントアレイにおいてそのようなメモリセルを形成することは有利である。
Carbon nanotube memory is believed to operate by bending individual carbon nanotubes or carbon nanotube ribbons within an electric field. This bending mechanism requires a space in which the carbon nanotubes can bend. With nanotechnology, it is extremely difficult to create and maintain such an empty space.
It would be advantageous to form memory cells using carbon nanotubes that are easily manufactured. Furthermore, it would be advantageous to form such memory cells in a very dense, very large crosspoint array.
本発明は添付の特許請求の範囲によって定義され、この節に属するものはこれらの請求項に対する限定と解されるべきではない。一般的に、本発明は、メモリアレイと、メモリアレイを形成する方法とに向けられ、そのメモリアレイでは、メモリセルは電気的に直列に配置されたカーボンナノチューブ構造と、ダイオードあるいはトランジスタのようなステアリング素子とを含む。 The present invention is defined by the appended claims, and nothing in this section should be taken as a limitation on those claims. In general, the present invention is directed to a memory array and a method of forming the memory array, in which the memory cells are electrically connected in series with a carbon nanotube structure, such as a diode or transistor. Steering element.
本発明の第１の態様は、メモリセルを規定し、そのメモリセルは、第１の導体と、ステアリング素子と、カーボンナノチューブ構造と、第２の導体と、を備え、そのステアリング素子とカーボンナノチューブ構造とは第１の導体と第２の導体との間に電気的に直列に配置され、メモリセル全体が基板より上に形成される。 A first aspect of the invention defines a memory cell, the memory cell comprising a first conductor, a steering element, a carbon nanotube structure, and a second conductor, the steering element and the carbon nanotube The structure is electrically arranged in series between the first conductor and the second conductor, and the entire memory cell is formed above the substrate.
本発明の第２の態様は、カーボンナノチューブメモリセルをプログラムする方法であって、メモリセルは第１の導体と、ステアリング素子と、カーボンナノチューブ構造と、第２の導体とを備え、そのステアリング素子とカーボンナノチューブ構造とは第１の導体と第２の導体との間に電気的に直列に配置され、カーボンナノチューブメモリセル全体が基板より上に形成され、カーボンナノチューブ構造は第１の抵抗率を有する方法を規定し、この方法は、第１の導体と第２の導体との間に第１の電気的セットパルスを印加するステップを含み、第１の電気的セットパルスを印加するステップの後に、カーボンナノチューブ構造は第２の抵抗率を有し、その第２の抵抗率は第１の抵抗率より小さい。 A second aspect of the present invention is a method of programming a carbon nanotube memory cell, the memory cell comprising a first conductor, a steering element, a carbon nanotube structure, and a second conductor, the steering element And the carbon nanotube structure are electrically arranged in series between the first conductor and the second conductor, the entire carbon nanotube memory cell is formed above the substrate, and the carbon nanotube structure has a first resistivity. A method comprising: applying a first electrical set pulse between the first conductor and the second conductor, after applying the first electrical set pulse. The carbon nanotube structure has a second resistivity, which is less than the first resistivity.
本発明の１つの好ましい実施形態は、モノリシックな３次元メモリアレイを提供し、このメモリアレイは、ｉ）複数の第１の実質的に平行で、実質的に同一平面上の底部導体と、ｉｉ）複数のステアリング素子と、ｉｉｉ）複数の第１のレベルのカーボンナノチューブ構造素子と、ｉｖ）複数の第１の実質的に平行で、実質的に同一平面上の頂部導体と、ｖ）第１の底部導体のうちの１つと第１の頂部導体のうちの１つとの間に電気的に直列に配置された、ステアリング素子のうちの１つと第１のレベルのカーボンナノチューブ構造素子のうちの１つとをそれぞれ含む複数の第１のレベルのメモリセルと、を含む、基板より上にモノリシック的に形成された第１のメモリレベルと、この第１のメモリレベルより上にモノリシック的に形成された第２のメモリレベルと、を備える。 One preferred embodiment of the present invention provides a monolithic three-dimensional memory array comprising: i) a plurality of first substantially parallel, substantially coplanar bottom conductors; ii ) A plurality of steering elements, iii) a plurality of first level carbon nanotube structure elements, iv) a plurality of first substantially parallel, substantially coplanar top conductors, and v) a first One of the steering elements and one of the first level carbon nanotube structure elements disposed in electrical series between one of the bottom conductors of the first and the first top conductor. A plurality of first level memory cells each including a first memory level monolithically formed above the substrate and monolithically formed above the first memory level. Comprises a second memory level, the.
本願明細書に記載された本発明の態様および実施形態の各々は、単独であるいは互いに組み合わされて使用され得る。
次に、好ましい態様および実施形態が添付図面と関連して記載される。
Each of the aspects and embodiments of the invention described herein can be used alone or in combination with each other.
Preferred aspects and embodiments will now be described with reference to the accompanying drawings.
カーボンナノチューブは、炭素の中空シリンダであり、通常は単一の炭素原子の厚さの巻かれたシートである。カーボンナノチューブは、通常は約１〜２ｎｍの直径と、数百倍あるいは数千倍大きな長さとを有する。
不揮発性メモリは、デバイスへの給電がオフにされたときにも情報を保持する。カーボンナノチューブを使用する不揮発性メモリセルは、例えば、Segal らの「Electromechanical memory having cell selection circuitry constructed with nanotube technology 」という米国特許第６，６４３，１６５号（特許文献５）と、Jaiprakashらの「Devices having vertically-disposed nanofabric articles and methods of making the same 」という米国特許第７，１１２，４６４号（特許文献６）に記載されている。
Carbon nanotubes are hollow carbon cylinders, usually rolled sheets of a single carbon atom thickness. Carbon nanotubes usually have a diameter of about 1-2 nm and a length several hundred or several thousand times larger.
Non-volatile memory retains information even when power to the device is turned off. Non-volatile memory cells using carbon nanotubes include, for example, US Pat. No. 6,643,165 (“Patent Document 5”) “Electromechanical memory having cell selection circuitry constructed with nanotube technology” and “Devices” of Jaiprakash et al. having vertically-disposed nanofabric articles and methods of making the same "is described in US Pat. No. 7,112,464 (Patent Document 6).
Segal らの特許およびJaiprakashらの特許の両方において、カーボンナノチューブ素子（単一のカーボンナノチューブ、あるいは複数のチューブのカーボンナノチューブリボン）は電極から空間的に離れ、カーボンナノチューブ素子は水平に向けられて電極より上に吊るされるかあるいは垂直に向けられて、垂直に向けられた電極に隣接する。メモリセルは、カーボンナノチューブ素子を電荷に対してさらしてカーボンナノチューブ素子を機械的に曲げ、電極と電気的に接触させることによって動作する。メモリセルの、カーボンナノチューブ素子が隣接する電極と接触しているかあるいは接触していないこれらの２つの電気的状態を、感知することができ、デバイスへの給電が除去されたときに残り、メモリセルの２つの区別できるデータ状態に対応する。 In both the Segal et al. Patent and the Jaiprakash et al. Patent, the carbon nanotube element (single carbon nanotube or carbon nanotube ribbon of multiple tubes) is spatially separated from the electrode, and the carbon nanotube element is oriented horizontally to the electrode. Suspended above or vertically oriented, adjacent to vertically oriented electrodes. The memory cell operates by exposing the carbon nanotube element to an electrical charge to mechanically bend the carbon nanotube element and make electrical contact with the electrode. These two electrical states of the memory cell where the carbon nanotube element is in contact or not in contact with the adjacent electrode can be sensed and remain when the power supply to the device is removed, the memory cell Correspond to two distinct data states.
メカニズムはカーボンナノチューブ素子の動きに依存するので、そのような動きを可能にするためにカーボンナノチューブ素子と隣接する電極との間にギャップを有する構造が製造されなければならない。そのようなギャップの製造は非常に小さな寸法では困難であり、寸法が小さくなるにつれてますますそうなる。 Since the mechanism depends on the movement of the carbon nanotube device, a structure with a gap between the carbon nanotube device and an adjacent electrode must be fabricated to allow such movement. The production of such gaps is difficult with very small dimensions and is increasingly so as the dimensions are reduced.
本発明では、不揮発性メモリセルがカーボンナノチューブ構造を用いて形成される。カーボンナノチューブ構造という用語は、本願明細書では、ナノチューブが実質的に並行でなければならないカーボンナノチューブリボンとは対照的に、個々のチューブに必要とされる方向のない隣接する複数のカーボンナノチューブを記述するために使用される。好ましい実施形態では、そのようなカーボンナノチューブ構造はランダムな方向を向くカーボンナノチューブの数個のあるいは多数の層を含む。セルの動作は、個々のナノチューブがその中で曲がることのできる開放空間の作成を必要としないので、頑健で簡単に製造できる。 In the present invention, the nonvolatile memory cell is formed using a carbon nanotube structure. The term carbon nanotube structure is used herein to describe a plurality of adjacent carbon nanotubes without the orientation required for individual tubes, as opposed to carbon nanotube ribbons where the nanotubes must be substantially parallel. Used to do. In a preferred embodiment, such a carbon nanotube structure includes several or multiple layers of carbon nanotubes oriented in a random direction. The operation of the cell is robust and easy to manufacture because it does not require the creation of an open space in which individual nanotubes can bend.
カーボンナノチューブ構造は抵抗率スイッチング挙動を示す、すなわち、この構造は充分な電圧または電流にさらされたときにその抵抗率を変化させるであろうと期待される。高い抵抗率から低い抵抗率へのスイッチングはセット遷移と称され、それは電気的セットパルスにより達成されるが、低抵抗率から高抵抗率へのリセット遷移は電気的リセットパルスにより達成される。セット電圧、セット電流、リセット電圧、およびリセット電流という用語も使用される。 It is expected that the carbon nanotube structure will exhibit a resistivity switching behavior, i.e. the structure will change its resistivity when exposed to sufficient voltage or current. Switching from high resistivity to low resistivity is referred to as a set transition, which is achieved by an electrical set pulse, while a reset transition from low resistivity to high resistivity is achieved by an electrical reset pulse. The terms set voltage, set current, reset voltage, and reset current are also used.
要約すると、一実施形態では、セルは、第１の導体と第２の導体との間に電気的に直列に配置されたステアリング素子とカーボンナノチューブ構造とを含む。カーボンナノチューブ構造は、第１の抵抗率を有する第１の状態にあり得る。第１の導体と第２の導体との間に第１の電気的セットパルスが印加された後、カーボンナノチューブ構造は第２の抵抗率を有し、その第２の抵抗率は第１の抵抗率より小さい。次に、ステアリング素子とカーボンナノチューブ構造とを横断する第１の電気的リセットパルスが印加された後、カーボンナノチューブ構造は第３の抵抗率を有し、その第３の抵抗率は第２の低効率より大きい。メモリセルのデータ状態は、これらの抵抗率状態のいずれにも記憶され得る。第１のセットパルスが印加された後あるいは第１のリセットパルスが印加された後に、データ状態を感知するために読み出し電圧が印加される。 In summary, in one embodiment, the cell includes a steering element and a carbon nanotube structure disposed electrically in series between a first conductor and a second conductor. The carbon nanotube structure can be in a first state having a first resistivity. After the first electrical set pulse is applied between the first conductor and the second conductor, the carbon nanotube structure has a second resistivity, the second resistivity being the first resistance. Less than rate. Next, after a first electrical reset pulse is applied across the steering element and the carbon nanotube structure, the carbon nanotube structure has a third resistivity, the third resistivity being a second low resistivity. Greater than efficiency. The data state of the memory cell can be stored in any of these resistivity states. After the first set pulse is applied or after the first reset pulse is applied, a read voltage is applied to sense the data state.
図１は、本発明の１つの実施形態を示す。カーボンナノチューブ構造１１８とダイオード３０２とが底部導体２００と頂部導体４００との間に電気的に直列に配置されている。オプションの伝導性障壁層１１０および１１１がカーボンナノチューブ構造１１８を挟んでいる。一実施形態では、このメモリセルが形成されるとき、カーボンナノチューブ構造１１８は第１の抵抗率状態、例えば高抵抗率あるいはリセット状態にある。リセット状態では、読み出し電圧が頂部導体４００と底部導体２００との間に印加されたとき、この導体間には電流はほとんどあるいは全く流れない。セットパルスが印加された後、カーボンナノチューブ構造１１８の抵抗率はセット状態へのセット遷移をこうむり、そのセット状態は低抵抗率状態である。カーボンナノチューブ構造１１８がセット状態にあれば、同じ読み出し電圧が頂部導体４００と底部導体２００との間に印加されたとき、大幅に多くの電流がそれらの間を流れる。リセットパルスが印加された後、カーボンナノチューブ構造１１８の抵抗率はリセット遷移をこうむり、高抵抗率リセット状態に戻る。読み出し電圧が頂部導体４００と底部導体２００との間に印加されたとき、大幅に少ない電流がそれらの間を流れる。セット状態とリセット状態との間の、印加された読み出し電圧のもとでの異なる電流は確実に感知され得る。これらの異なる状態はメモリセルの別個のデータ状態に応じることができ、例えば１つの抵抗率状態はデータ「０」に対応することができ、他の１つはデータ「１」に対応する。１つの代わりの実施形態において、カーボンナノチューブ構造１１８の初期状態は低抵抗率状態であり得る。簡略化するために、２つのデータ状態が記述される。しかし、３つ、４つ、あるいはそれ以上の、確実に識別可能な抵抗率状態が或る実施形態で達成され得るということが当業者に理解されるであろう。
FIG. 1 illustrates one embodiment of the present invention. A
図２は、複数の底部導体２００および頂部導体４００をその間の支柱３００と共に示し、支柱３００はダイオードとカーボンナノチューブ構造素子とを含む。１つの代わりの実施形態では、ダイオードは他の何らかの非オーム素子に取って代わられ得る。このようにしてメモリセルの第１のレベルが形成され得る。ここでは、そのようなメモリレベルのほんの小部分が示されているだけである。好ましい実施形態では、付加的なメモリレベルがこの第１のメモリレベルより上に積み重ねられて形成され、非常に密度の高いモノリシックな３次元メモリアレイを形成することができる。メモリアレイは、基板、例えば単結晶シリコン基板、より上に堆積され成長させられた層から形成される。基板内で、メモリアレイより下に、支援回路が有利に形成される。
FIG. 2 shows a plurality of
本発明の１つの代わりの実施形態は、本発明の譲受人に譲渡され、本願明細書において参照により援用されている２００５年６月２日に出願されたPetti らの「Rewriteable Memory Cell Comprising a Transistor and Resistance-Switching Material in Series 」という米国特許出願第１１／１４３，２６９号（特許文献７）に記載されている構造を使用する。Petti らの特許出願は、ＭＯＳトランジスタと直列に形成された抵抗率スイッチング二成分金属酸化物または窒化物の層を有するメモリセルを記述している。Petti らの特許出願の実施形態では、ＭＯＳトランジスタは薄膜トランジスタであり、そのチャネル層は単結晶ウェハ基板内よりはむしろ堆積された多結晶半導体材料内に形成される。 One alternative embodiment of the present invention is described in Petti et al., “Rewriteable Memory Cell Comprising a Transistor,” filed Jun. 2, 2005, assigned to the assignee of the present invention and incorporated herein by reference. The structure described in US patent application Ser. No. 11 / 143,269 (Patent Document 7) entitled “And Resistance-Switching Material in Series” is used. The Petti et al. Patent application describes a memory cell having a resistivity-switching binary metal oxide or nitride layer formed in series with a MOS transistor. In the embodiment of the Petti et al. Patent application, the MOS transistor is a thin film transistor and its channel layer is formed in a deposited polycrystalline semiconductor material rather than in a single crystal wafer substrate.
図３ａに転じて、Petti らの特許出願の１つの好ましい実施形態では、複数の実質的に平行なデータ線１０が形成される。半導体の支柱１２が、それぞれデータ線１０のうちの１つの上に形成される。各支柱１２は、ドレイン領域およびソース領域として役立つ強くドープされた領域１４および１８と、チャネル領域として役立つ軽くドープされた領域１６とを含む。ゲート電極２０が各支柱１２を囲む。
Turning to FIG. 3a, in one preferred embodiment of the Petti et al. Patent application, a plurality of substantially
図３ｂは、上から見た図３ａのセルを示す。繰り返しパターンにおいて、ピッチは、１つの構造物（フィーチャ）と、同じ構造物の次の出現との間の距離である。例えば、支柱１２のピッチは、１つの支柱の中心と、隣接する支柱の中心との間の距離である。１つの方向に支柱１２は第１のピッチＰ1 を有し、他の方向に支柱１２はより大きなピッチＰ2 を有する。例えばＰ2 はＰ1 より１．５倍大きくあり得る。（構造物サイズ(feature size)は、デバイスにおいてフォトリソグラフィにより形成される最小の構造物またはギャップの幅である。他の言い方では、ピッチＰ1 は構造物サイズの２倍であり、ピッチＰ2 は構造物サイズの３倍である。）図３ａに示されている小さいほうのピッチＰ1 を有する方向において、隣接するメモリセル同士のゲート電極２０は合併して単一の選択線２２を形成する。大きいほうのピッチＰ2 を有する方向において、隣接するセル同士のゲート電極２０は合併せず、隣接する選択線２２同士は絶縁されている。図３ａは、図３ｂの線Ｘ−Ｘ’に沿う横断面で構造を示し、図３ｃは、図３ｂの線Ｙ−Ｙ’に沿う横断面で構造を示す。
FIG. 3b shows the cell of FIG. 3a viewed from above. In a repeating pattern, the pitch is the distance between one structure (feature) and the next occurrence of the same structure. For example, the pitch of the struts 12 is the distance between the center of one strut and the center of an adjacent strut. In one direction the struts 12 have a first pitch P 1 and in the other direction the struts 12 have a larger pitch P 2 . For example, P 2 can be 1.5 times larger than P 1 . (The feature size is the width of the smallest structure or gap formed by photolithography in the device. In other words, the pitch P 1 is twice the structure size and the pitch P 2 Is three times the size of the structure.) In the direction with the smaller pitch P 1 shown in FIG. 3a, the
図３ａおよび３ｃを参照すると、好ましくはデータ線１０に垂直な基準線２４は、各支柱１２がデータ線１０のうちの１つと基準線２４のうちの１つとの間に垂直に配置されるように、支柱１２より上に形成される。抵抗スイッチング記憶素子２６が、各メモリセル内で例えばソース領域１８と基準線２４との間に形成される。代わりに、抵抗スイッチング記憶素子２６はドレイン領域１４とデータ線１０との間に形成され得る。本発明の好ましい実施形態では、抵抗スイッチング素子２６はカーボンナノチューブ構造の層を含む。図３ａ〜３ｃの実施形態では、カーボンナノチューブ構造は支柱より下よりもむしろその頂部に存在するということに留意するべきである。
Referring to FIGS. 3 a and 3 c, a
図４は、Petti らの特許出願の他の１つの実施形態を示す。この実施形態は、直列のトランジスタと可逆的抵抗スイッチング記憶素子とをそれぞれ有する、ＴＦＴアレイ内のメモリセルを同様に含むが、異なる構造を有する。実質的に平行なレール３０（横断面で示され、ページの外に延びている）は複数の線セット３１を含み、各線セット３１は２つのデータ線３２と１つの基準線３４とから成り、基準線３４は２つのデータ線３２に直に隣接してそれらの間にある。レール３０より上に、好ましくはそれらに垂直に延びる、実質的に平行な選択線３６がある。選択線３６は、ゲート誘電体層３８およびチャネル層４０と空間的に同一の広がりを有する。メモリレベルは支柱４２を含み、各支柱４２はチャネル層４０のうちの１つとデータ線３２のうちの１つまたは基準線３４のうちの１つとの間に垂直に配置されている。同じ選択線に沿って隣接する支柱同士を含むトランジスタが形成される。トランジスタ４４は、ソース領域５０とドレイン領域５２との間のチャネル領域５１を含む。１つの支柱４２ａは抵抗スイッチング素子４６を含むけれども、他方の支柱４２ｂは含まない。この実施形態において、隣接するトランジスタ同士は１つの基準線を共有し、例えばトランジスタ４８はトランジスタ４４と基準線３４を共有する。隣接するデータ線３２同士の間にはトランジスタは存在しない。本発明の１つの好ましい実施形態では、抵抗スイッチング素子４６はカーボンナノチューブ構造の層を含む。
FIG. 4 shows another embodiment of the Petti et al. Patent application. This embodiment also includes memory cells in the TFT array, each having a series transistor and a reversible resistance switching storage element, but with a different structure. A substantially parallel rail 30 (shown in cross section and extending out of the page) includes a plurality of line sets 31, each line set 31 comprising two
図１、図３ａ〜３ｃ、および図４の実施形態では、カーボンナノチューブ構造はダイオードまたはトランジスタとペアにされる。ダイオードおよびトランジスタは非オーム伝導の特性を共有する。ワイヤのようなオーム導体は、電流を対称的に伝導し、電流はオームの法則に従って電圧と共に線形に増大する。これらの法則に従わないデバイスは非オーム伝導を示し、ステアリング素子として記述される。ステアリング素子をカーボンナノチューブ構造とペアにすることによって、メモリセルは大きなクロスポイントアレイに形成され得る。ステアリング素子は、選択されたセルとワード線またはビット線を共有するセルを偶発的にセットまたはリセットすることなく選択されたセルがセット、リセットまたは感知され得るように、隣接するセル同士の電気的絶縁を提供する。 In the embodiment of FIGS. 1, 3a-3c, and 4, the carbon nanotube structure is paired with a diode or transistor. Diodes and transistors share non-ohmic properties. An ohmic conductor, such as a wire, conducts current symmetrically, and the current increases linearly with voltage according to Ohm's law. Devices that do not follow these laws exhibit non-ohmic conduction and are described as steering elements. By pairing the steering element with the carbon nanotube structure, the memory cells can be formed in a large cross-point array. The steering element is an electrical connection between adjacent cells so that a selected cell can be set, reset or sensed without accidentally setting or resetting a cell that shares a word line or bit line with the selected cell. Provide insulation.
これらの実施形態の各々は第１の導体と、ステアリング素子と、カーボンナノチューブ構造と、第２の導体とを含み、ステアリング素子とカーボンナノチューブ構造とは第１の導体と第２の導体との間に電気的に直列に配置され、メモリセル全体が基板より上に形成される。
これらの実施形態は例として提供され、これら以外のものも想像され得るが、本発明の範囲内に属する。
Each of these embodiments includes a first conductor, a steering element, a carbon nanotube structure, and a second conductor, wherein the steering element and the carbon nanotube structure are between the first conductor and the second conductor. The entire memory cell is formed above the substrate.
These embodiments are provided as examples and others can be envisioned, but are within the scope of the present invention.
本願明細書において参照により援用されている２００５年６月８日に出願されたHernerらの「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献８）に記載されているように、堆積された非晶質シリコンが、二酸化シリコンと窒化チタンのような、それとの顕著な格子不整合を有する材料だけと接触して結晶化されるときには、多結晶シリコンすなわちポリシリコンが多数の結晶欠陥を伴って生じ、それを高抵抗率にする。この高欠陥ポリシリコンを通してのプログラミングパルスの印加はポリシリコンを明らかに変化させ、これを低抵抗率にする。 US Patent Application No. 11 / 148,530 entitled “Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material” filed Jun. 8, 2005, which is incorporated herein by reference. As described in 8), when the deposited amorphous silicon is crystallized in contact only with a material having a significant lattice mismatch with it, such as silicon dioxide and titanium nitride, Crystalline silicon or polysilicon occurs with a number of crystal defects, making it highly resistive. Application of a programming pulse through this highly defective polysilicon will obviously change the polysilicon, making it low resistivity.
本願明細書において参照により援用されている、２００４年９月２９日に出願されたHernerらの「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（特許文献９）にも、またHernerの「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許第７，１７６，０６４号（特許文献１０）にもさらに記載されているように、堆積された非晶質シリコンが適切なシリサイド、例えばチタン・シリサイド、コバルト・シリサイド、あるいは他の指定されたシリサイド形成金属のうちの１つから形成されるシリサイドと接触して結晶化されるとき、結果としてもたらされる結晶化したシリコンは遥かに高品質で、欠陥が少なく、遥かに低い抵抗率を有するということが見出されている。チタン・シリサイドあるいはコバルト・シリサイドの格子面間隔はシリコンのものに非常に近く、そして、非晶質シリコンが適切なシリサイドの層と有利な方向で接触して結晶化されるときにはシリサイドがシリコンの結晶成長のためのテンプレートを提供し、欠陥の形成を最少にすると考えられている。それとの高い格子不整合を有する材料だけに隣接して結晶化された高欠陥シリコンとは違って、大きな電気パルスの印加は、シリサイド層と接触して結晶化されたこの低欠陥、低抵抗率シリコンの抵抗率を感知できるほどに変化させない。 US patent application Ser. No. 10/955, entitled “Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States,” filed Sep. 29, 2004, incorporated by reference herein. No. 549 (Patent Document 9) as well as Herner's US Pat. No. 7,176,064 (Patent Document 10) entitled “Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide”. Next, the deposited amorphous silicon is crystallized in contact with a silicide formed from a suitable silicide, eg, one of titanium silicide, cobalt silicide, or other specified silicide-forming metals. Sometimes the resulting crystallized silicon is much higher quality, has fewer defects, and has a much lower resistivity. It has been found. The lattice spacing of titanium silicide or cobalt silicide is very close to that of silicon, and when amorphous silicon is crystallized in contact with an appropriate silicide layer in an advantageous direction, the silicide is crystalline of silicon. It is believed to provide a template for growth and minimize the formation of defects. Unlike high-defect silicon, which is crystallized adjacent to only a material with a high lattice mismatch with it, the application of a large electrical pulse causes this low-defect, low-resistivity crystallized in contact with the silicide layer. Do not change the resistivity of the silicon to any appreciable extent.
図１を参照すると、１つの好ましい実施形態において、ダイオード３０２は好ましくは接合ダイオードである。接合ダイオードという用語は、本願明細書において、一方向に他方の方向よりも容易に電流を伝導するという特性を有し、２つの端末電極を有し、一方の電極においてはｐ型で他方においてはｎ型である半導体材料から作られた半導体デバイスを指すために使用される。この例として、接触しているｐ型半導体材料とｎ型半導体材料とを有するＰＮダイオードと、ｐ型半導体材料とｎ型半導体材料との間に真性の（ドープされていない）半導体材料が置かれているＰＩＮダイオードとが挙げられる。図１の実施形態では、ダイオード３０２は好ましくはシリコンから形成され、頂部導体４００の底部層はチタンまたはコバルトのようなシリサイド形成金属である。アニーリングはダイオード３０２のシリコンをシリサイド形成金属と反応させてチタン・シリサイドまたはコバルト・シリサイドのようなシリサイドの層を形成させ、それはダイオード３０２のシリコンのために結晶化テンプレートを提供し、それを高品質、低抵抗率のシリコンで形成させる。従って、導体４００および２００の間に印加されるセットパルスあるいはリセットパルスは、カーボンナノチューブファイバ１１８の抵抗率状態をスイッチングさせるのに役立つだけであり、ダイオード３０２のシリコンの抵抗率を変化させるのには役立たない。これはセット遷移およびリセット遷移をより制御可能かつ予測可能とし、必要とされるパルスの振幅を減少させるのに役立ち得る。他の実施形態では、ダイオード３０２のシリコンは、非晶質に堆積されて、それと高度の格子不整合を有する材料にだけ隣接して結晶化されることができ、従って高欠陥、高抵抗率ポリシリコンから形成され得る。
Referring to FIG. 1, in one preferred embodiment,
この説明は、適切なシリサイドと接触して結晶化されたシリコンから形成されるダイオードを記述した。シリコンとゲルマニウムとは充分に混和可能であり、ゲルマニウムの格子面間隔はシリコンのものに非常に近い。（チタン・シリサイド−ゲルマニドまたはコバルト・シリサイド−ゲルマニドのような）適切なシリサイド−ゲルマニドと接触して結晶化された非晶質シリコン−ゲルマニウムの合金は同様に結晶化して低欠陥、低抵抗率ポリシリコン−ポリゲルマニウムを形成すると期待される。
本発明において好ましいダイオードは垂直指向ＰＩＮダイオードであって、第１の伝導タイプの底部の強くドープされた領域と、中間の真性あるいは軽くドープされた領域と、第１のものとは反対の第２の伝導タイプの頂部の強くドープされたシリコンとを有する。
This description described a diode formed from silicon crystallized in contact with a suitable silicide. Silicon and germanium are sufficiently miscible, and the lattice spacing of germanium is very close to that of silicon. Amorphous silicon-germanium alloys crystallized in contact with a suitable silicide-germanide (such as titanium silicide-germanide or cobalt silicide-germanide) are similarly crystallized to yield low defect, low resistivity poly It is expected to form silicon-polygermanium.
A preferred diode in the present invention is a vertically oriented PIN diode, which is a strongly doped region at the bottom of the first conductivity type, an intermediate intrinsic or lightly doped region, and a second opposite to the first. And top doped heavily doped silicon.
基板より上に形成される２つのメモリレベルの製造を記述する詳細な例が提供され、それらのメモリレベルは、底部導体と頂部導体との間に直列に配置されたダイオードとカーボンナノチューブ構造素子とを有するメモリセルを含む。本願明細書において参照により援用されている２００６年１１月１５日に出願されたHernerの「P-I-N Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse」という米国特許出願第１１／５６０，２８３号（特許文献１１）からの詳細事項は、このメモリレベルの製造に有益であると判明する。本発明を不明瞭にするのを避けるために、この文献および他の援用されている文献からの詳細の全てを含めないけれども、これらの特許出願および特許の教示のいずれも除外されるべく意図されてはいないということが理解されるであろう。完全性を目的として、材料、ステップ、および条件を含む多くの詳細事項が提供されるけれども、結果が本発明の範囲内に属する限り、それらの詳細事項の多くが変更され、強化され、あるいは省略され得るということが当業者に理解されるであろう。 Detailed examples describing the fabrication of two memory levels formed above the substrate are provided, the memory levels comprising a diode and a carbon nanotube structure element arranged in series between the bottom conductor and the top conductor. Including a memory cell. US patent application Ser. No. 11 / 560,283 entitled “PIN Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse” filed Nov. 15, 2006, which is incorporated herein by reference. Details from Ref. 11) prove to be beneficial for the production of this memory level. In order to avoid obscuring the present invention, none of these patent applications or the teachings of these patents are intended to be excluded, although not all of the details from this and other incorporated references are included. It will be understood that it is not. For the purposes of completeness, many details are provided, including materials, steps, and conditions, but as long as the results are within the scope of the invention, many of those details may be altered, enhanced, or omitted. Those skilled in the art will appreciate that this can be done.
図５ａに転じると、メモリの形成は基板１００から始まる。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素のようなＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、そのような基板上のエピタキシャル層、あるいは他の任意の半電導性材料のような当該技術分野で知られている任意の半電導性基板であることができる。基板は、その中に製造された集積回路を含むことができる。
絶縁層１０２が基板１００の上に形成される。絶縁層１０２は酸化シリコン、窒化シリコン、Ｓｉ−Ｃ−Ｏ−Ｈ膜、あるいは他の任意の適切な絶縁材料であり得る。
Turning to FIG. 5 a, memory formation begins with the
An insulating
第１の導体２００が基板１００および絶縁体１０２の上に形成される。伝導層１０６が絶縁層１０２に接着するのを助けるために絶縁層１０２と伝導層１０６との間に接着層１０４が含まれ得る。上に横たわる伝導層１０６がタングステンであるならば、接着層１０４としては窒化チタンが好ましい。伝導層１０６は、タングステン、あるいはタンタル、チタン、あるいはそれらの合金を含む他の材料のような当該技術分野で知られている任意の伝導性材料を含むことができる。
導体レールを形成する全ての層が堆積されたならば、この層は、図５ａに横断面をなして示されている実質的に平行で、実質的に同一平面上の導体２００を形成するために、任意の適切なマスキングおよびエッチングプロセスを用いてパターン化されエッチングされる。導体２００はページの外へ広がっている。一実施形態では、フォトレジストが堆積されてフォトリソグラフィによりパターン化され、層がエッチングされ、その後に標準的プロセス技術を用いてフォトレジストが除去される。
A
Once all the layers forming the conductor rail have been deposited, this layer forms the substantially parallel, substantially
次に、誘電体材料１０８が導体レール２００の上および間に堆積される。誘電体材料１０８は、酸化シリコン、窒化シリコン、あるいはオキシ窒化ケイ素のような任意の既知の電気絶縁性材料であり得る。１つの好ましい実施形態では、高密度プラズマ方法により堆積された二酸化シリコンが誘電体材料１０８として使用される。
最後に、導体レール２００の頂部の余分な誘電体材料１０８が除去され、誘電体材料１０８により分離された導体レール２００の頂部を露出させ、実質的に平坦な表面を残す。その結果としての構造が図５ａに示されている。平坦な表面を形成するためのこの誘電体溢れ(overfill)の除去は、化学的機械的平坦化（ＣＭＰ）またはエッチバックのような当該技術分野で知られている任意のプロセスによって実行され得る。１つの代わりの実施形態では、導体２００は代わりにダマシン法によって形成され得る。
Next, a
Finally, excess
図５ｂに転じると、次のオプションの伝導層１１０が堆積される。層１１０は、伝導性材料、例えば窒化チタン、窒化タンタル、あるいはタングステンである。この層は、任意の適切な厚さ、例えば約５０〜約２００オングストローム、好ましくは約１００オングストロームであってよい。或る実施形態では障壁層１１０は省略され得る。
Turning to FIG. 5b, the next optional
次に、任意の在来の方法を用いてカーボンナノチューブ構造の薄い層１１８が形成される。(簡略化するために、基板１００は図５ｂおよび次に続く図から省略されるが、その存在は仮定される。）或る実施形態では、この層は、カーボンナノチューブを含む溶液をスピンキャストあるいはスプレー塗装することによって形成することができ、そのような溶液は市販されている。カーボンナノチューブ構造層１１８は好ましくは約２ｎｍ〜約５００ｎｍの間の厚さを有し、最も好ましくは約４〜約４０ｎｍの間の厚さを有する。
Next, a
伝導層１１１が層１１８上に堆積される。それは、任意の適切な伝導性材料、例えば窒化チタンであることができ、任意の適切な厚さ、例えば約５０〜約２００オングストローム、好ましくは約１００オングストロームを有する。或る実施形態では、伝導層１１１は省略され得る。
それぞれカーボンナノチューブ構造１１８の直ぐ下および直ぐ上にあって、それと永久的に接触している伝導層１１０および１１１は、電極として役立ち、カーボンナノチューブ構造１１８の抵抗率スイッチングを助けることができる。次に堆積されるべき層は、通常、低圧化学蒸着（ＬＰＣＶＤ）プロセスにより堆積されるシリコンのような半導体材料である。ＬＰＣＶＤにより堆積されたシリコンは、優れたステップカバレージを有し、カーボンナノチューブ構造１１８上に直接堆積されたならば、個々のカーボンナノチューブの間に浸透して構造の組成および挙動を変化させがちである。より悪いステップカバレージを有する材料から形成された伝導層１１１は、そのような浸透を防ぐのに役立つ。
次に、パターン化されて支柱とされる半導体材料が堆積される。半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、あるいは他の適切な半導体、または半導体合金であることができる。簡略化するために、この説明で半導体材料をシリコンと称するけれども、当業者が代わりにこれらの他の適切な材料を選択できることが理解されるであろう。 Next, a semiconductor material that is patterned into pillars is deposited. The semiconductor material can be silicon, germanium, a silicon-germanium alloy, or other suitable semiconductor or semiconductor alloy. For simplicity, the semiconductor material is referred to in this description as silicon, but it will be understood that those skilled in the art can select these other suitable materials instead.
底部の強くドープされた領域１１２は、当該技術分野で知られている任意の堆積およびドーピング法によって形成され得る。シリコンは堆積され、その後にドープされ得るけれども、好ましくは、シリコン堆積中に、ｐ型ドーパント原子、例えばホウ素を提供するドナーガスを流すことによってその場でドープされる。好ましい実施形態では、ドナーガスはＢＣｌ3 であり、ｐ型領域１１２は好ましくは約１×１０21原子／ｃｍ3 の濃度にドープされる。強くドープされた領域１１２は、好ましくは約１００〜約８００オングストロームの間の厚さであり、最も好ましくは約２００オングストロームの厚さである。
The bottom heavily doped
次に、当該技術分野で知られている任意の方法により、真性あるいは軽くドープされた領域１１４が形成され得る。領域１１４は好ましくはシリコンであって、約１，２００〜約４，０００オングストロームの間の、好ましくは約３，０００オングストロームの厚さを有する。強くドープされた領域１１２および真性領域１１４のシリコンは、好ましくは堆積時に非晶質である。
The intrinsic or lightly doped
堆積されたばかりの半導体領域１１４および１１２は、下にある伝導層１１１、誘電体破壊アンチヒューズ１１８、および伝導層１１０と共に、支柱３００を形成するためにパターン化されエッチングされる。各支柱３００が導体２００の上に形成されるように、支柱３００は下の導体２００とほぼ同じピッチとほほ同じ幅とを有するべきである。多少の位置ずれは許容され得る。
The just-deposited
支柱３００は、任意の適切なマスキングおよびエッチングプロセスを用いて形成され得る。例えば、フォトレジストが堆積され、標準的なフォトリソグラフィ技術を用いてパターン化され、そしてエッチングされ、その後にフォトレジストは除去され得る。代わりに、他の材料、例えば二酸化シリコンのハードマスクが半導体層スタックの上に、頂部に底面反射防止コーティング（ＢＡＲＣ：bottom antireflective coating ）を伴って形成され、その後にパターン化されエッチングされ得る。同様に、誘電体反射防止コーティング（ＤＡＲＣ：dielectric antireflective coating ）がハードマスクとして使用され得る。
The
本発明の譲受人により所有され、本願明細書において参照により援用されている、２００３年１２月５日に出願されたChenの「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献１２）、あるいは２００４年４月１日に出願されたChenの「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献１３）に記載されているフォトリソグラフィ技術は、本発明に従うメモリアレイの形成に用いられる任意のフォトリソグラフィステップを実行するために有利に使用され得る。 US Patent Application No. 10 entitled “Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting” by Chen filed Dec. 5, 2003, owned by the assignee of the present invention and incorporated herein by reference. No./728,436 (Patent Document 12) or US Patent Application No. 10 / 815,312 entitled “Photomask Features with Chromeless Nonprinting Phase Shifting Window” filed on April 1, 2004 Can be advantageously used to perform any of the photolithography steps used to form a memory array according to the present invention.
支柱３００の直径は希望通りであり、例えば約２２ｎｍ〜約１３０ｎｍの間、好ましくは約３２ｎｍ〜約８０ｎｍの間、例えば約４５ｎｍである。支柱３００間のギャップは、好ましくは支柱の直径とほぼ同じである。非常に小さな構造物が支柱としてパターン化されるときには、フォトリソグラフィプロセスは角を丸める傾向を有し、支柱の横断面は、フォトマスクの対応する構造物の実際の形状に関わらずに円形になりがちであるということに留意するべきである。
The diameter of the
誘電体材料１０８が半導体の支柱３００の上および間に堆積され、それらの間のギャップを満たす。誘電体材料１０８は、酸化シリコン、窒化シリコン、あるいはオキシ窒化ケイ素のような任意の公知の電気絶縁性材料であり得る。１つの好ましい実施形態では、二酸化シリコンが絶縁材料として使用される。
次に、支柱３００の頂部の誘電体材料が除去され、誘電体材料１０８により分離された支柱３００の頂部を露出させ、実質的に平坦な表面を残す。誘電体の溢れのこの除去は、ＣＭＰまたはエッチバックのような当該技術分野で知られている任意のプロセスによって実行され得る。ＣＭＰまたはエッチバックの後に、イオン注入が行われ、強くドープされたｎ型頂部領域１１６を形成する。ｎ型ドーパントは好ましくはヒ素のシャローインプラント(shallow implant) であり、インプラントエネルギーは例えば１０ＫｅＶで、ドーズは約３×１０15／ｃｍ2 である。このインプラントステップはダイオード３０２の形成を完了させる。結果として得られた構造が図５ｂに示されている。ＰＩＮダイオード３０２の製作は、２００７年３月２７日に出願されたHernerの「Method to Form Upward-Pointing P-I-N Diodes Having Large and Uniform Current」という米国特許第１１／６９２，１５１号（代理人整理番号：ＳＡＮＤ−０１１７９ＵＳ０）（特許文献３）により詳しく記載されている。多少の厚さ、例えば約３００〜約８００オングストロームのシリコンがＣＭＰの間に失われ、従ってダイオード３０２の完成された高さは約８００〜約４，０００オングストロームの間（例えば、約４５ｎｍの構造物サイズ(feature size)を有するダイオードについては約２，５００オングストローム）にあろうことに留意すべきである。
Next, the dielectric material on top of the
図５ｃに転じると、次にシリサイド形成金属、例えばチタン、コバルト、クロム、タンタル、白金、ニオブ、あるいはパラジウムの層１２０が堆積される。層１２０は好ましくはチタンまたはコバルトである。層１２０がチタンならば、その厚さは好ましくは約１０〜約１００オングストロームの間にあり、最も好ましくは約２０オングストロームである。層１２０に窒化チタン層４０４が続く。層４０４は好ましくは約２０〜約１００オングストロームの間にあり、最も好ましくは約８０オングストロームである。次に伝導性材料、例えばタングステンの層４０６が堆積される。例えばこの層はＣＶＤにより形成された約１５００オングストロームのタングステンであり得る。層４０６，４０４，および１２０はパターン化されエッチングされてレール状頂部導体４００とされ、好ましくは底部導体２００に垂直な方向に延びる。頂部導体４００のピッチおよび方向は、各導体４００が１列の支柱３００の上に、それに接触して形成されることとなるようなピッチおよび方向である。多少の位置ずれは許容され得る。
Turning to FIG. 5c, a
次に、誘電体材料（図示せず）が導体４００の上および間に堆積される。その誘電体材料は、酸化シリコン、窒化シリコン、あるいはオキシ窒化ケイ素のような任意の公知の電気絶縁性材料であり得る。１つの好ましい実施形態では、酸化シリコンがこの誘電体材料として使用される。
Next, a dielectric material (not shown) is deposited over and between the
図５ｃを参照し、シリサイド形成金属の層１２０が頂部の強くドープされた領域１１６のシリコンと接触していることに留意するべきである。その後の高温ステップの間、層１２０の金属は強くドープされた領域１１６のシリコンの多少の部分と反応してシリサイド層（図示せず）を形成し、ダイオードと頂部導体４００との間に存在する。あるいは、このシリサイド層は頂部導体４００の一部であると考えられ得る。このシリサイド層は、シリコンを結晶化させるために必要な温度より低い温度で生じ、従って、領域１１２，１１４，および１１６が依然として大部分非晶質である間に生じる。頂部の強くドープされた領域１１６のためにシリコン−ゲルマニウム合金が使用されるならば、例えばコバルト・シリサイド−ゲルマニド(cobalt silicide-germanide) またはチタン・シリサイド−ゲルマニド(titanium silicide-germanide) の、シリサイド−ゲルマニド層が生じ得る。
Referring to FIG. 5c, it should be noted that the silicide-forming
今説明したばかりの例において、図５ｃのダイオード３０２は、底部の強くドープされたｐ型領域と、中間の真性領域と、頂部の強くドープされたｎ型領域とを含む。好ましい実施形態では、このメモリレベルより上にモノリシック的に形成されるべき次のメモリレベルは、形成されたばかりの第１のメモリレベルと導体４００を共有する。すなわち、第１のメモリレベルの頂部導体４００は第２のメモリレベルの底部導体として役立つ。導体がこのように共有されるならば、第２のメモリレベルのダイオードは好ましくは反対方向を向き、底部の強くドープされたｎ型領域と、中間の真性領域と、頂部の強くドープされたｐ型領域とを含む。
In the example just described, the
図５ｄに転じると、次のオプションの伝導層２１０、カーボンナノチューブ構造層２１８、およびオプションの伝導層２１１が、好ましくはそれぞれ第１のメモリレベルの支柱３００の層１１０，１１８，および１１１と同じ材料、同じ厚さで、同じ方法を用いて、形成される。
次に、ダイオードが形成される。底部の強くドープされた領域２１２は、当該技術分野で知られている任意の堆積およびドーピング方法により形成され得る。シリコンが堆積され、その後にドープされ得るけれども、好ましくは、シリコンの堆積中にｎ型ドーパント原子、例えばリンを提供するドナーガスを流すことによってその場でドープされる。強くドープされた領域２１２は好ましくは約１００〜約８００オングストロームの間の厚さであり、最も好ましくは約１００〜約２００オングストロームまでの厚さである。
Turning to FIG. 5d, the next optional conductive layer 210, carbon
Next, a diode is formed. The bottom heavily doped
堆積されるべき次の半導体領域は好ましくはドープされない。けれども、堆積されるシリコンにおいて、リンのようなｎ型ドーパントは強い表面活性剤挙動を示し、シリコンが堆積されているときに表面の方へ移動する傾向を有する。シリコンの堆積はドーパントガスが提供されずに続くけれども、上方へ移動し、表面を探しているリン原子はこの領域を意図的にではなくドープし得る。本願明細書において参照により援用されている２００５年１２月９日に出願されたHernerの「Deposited Semiconductor Structure to Minimize N-Type Dopant Diffusion and Method of Masking 」という米国特許出願第１１／２９８，３３１号（特許文献１４）に記載されているように、堆積されたシリコン中でのリンの表面活性剤挙動はゲルマニウムの添加で抑制される。好ましくは、少なくとも１０ａｔ％のゲルマニウムを含むシリコン−ゲルマニウム合金の層（例えば、約２００オングストロームのＳｉ0.8 Ｇｅ0.2 ）がこの時点で堆積され、リンを提供するドーパントガスなしで、ドープされずに堆積される。この薄い層は図５ｄには示されていない。 The next semiconductor region to be deposited is preferably not doped. However, in deposited silicon, n-type dopants such as phosphorus exhibit strong surfactant behavior and tend to migrate towards the surface as silicon is being deposited. Although silicon deposition continues without the provision of dopant gas, it moves upwards and phosphorus atoms looking for the surface can unintentionally dope this region. Herner, “Deposited Semiconductor Structure to Minimize N-Type Dopant Diffusion and Method of Masking,” filed Dec. 9, 2005, incorporated herein by reference. As described in US Pat. No. 6,057,049, the surfactant behavior of phosphorus in the deposited silicon is suppressed by the addition of germanium. Preferably, a layer of silicon-germanium alloy (eg, about 200 Angstrom Si 0.8 Ge 0.2 ) containing at least 10 at% germanium is deposited at this point and deposited undoped without a dopant gas providing phosphorus. The This thin layer is not shown in FIG.
この薄いシリコン−ゲルマニウム層の使用は、形成されるべき真性領域の中へのｎ型ドーパントの望ましくない拡散を最少にし、その厚さを最大にする。より厚い真性領域は、ダイオードに逆バイアスが加わっているときのダイオードを横断するリーク電流を最少にし、電力損失を減少させる。この方法は、ダイオードの全高を増大させずに真性領域の厚さを増大させることを可能にする。理解されるであろうように、ダイオードはパターン化されて支柱にされ、ダイオードの高さを高くすれば、これらの支柱を形成するエッチングステップと、それらの間のギャップを充填するステップとのアスペクト比が大きくなる。エッチングおよび充填の両方が、アスペクト比が大きくなるに連れてますます困難となる。 The use of this thin silicon-germanium layer minimizes the undesirable diffusion of n-type dopants into the intrinsic region to be formed and maximizes its thickness. The thicker intrinsic region minimizes leakage current across the diode when the diode is reverse biased and reduces power loss. This method makes it possible to increase the thickness of the intrinsic region without increasing the overall height of the diode. As will be appreciated, the diodes are patterned into pillars and, if the height of the diodes is increased, the aspect of the etching step to form these pillars and the filling of the gap between them The ratio increases. Both etching and filling become increasingly difficult as the aspect ratio increases.
次に、真性領域２１４は、当該技術分野で知られている任意の方法により形成され得る。領域２１４は、好ましくはシリコンであって、好ましくは約１１００〜約３３００オングストロームの間の、好ましくは約１７００オングストロームの厚さを有する。強くドープされた領域２１２および真性領域２１４のシリコンは、好ましくは堆積時には非晶質である。
堆積されたばかりの半導体領域２１４および２１２は、下にある伝導層２１１、カーボンナノチューブ構造層２１８、および伝導層２１０と共に、支柱５００を形成するためにパターン化されエッチングされる。支柱５００は、各支柱５００が１つの導体４００の上に形成されるように、下の導体４００とほぼ同じピッチおよびほぼ同じ幅を有するべきである。多少の位置ずれは許容され得る。支柱５００は、第１のメモリレベルの支柱３００を形成するために使用された同じ技術を用いてパターン化されエッチングされ得る。
The
The just-deposited
誘電体材料１０８が半導体の支柱５００の上および間に堆積され、それらの間のギャップを満たす。第１のメモリレベルの場合のように、支柱５００の上の誘電体材料１０８は除去され、誘電体材料１０８により分離されている支柱３００の頂部を露出させ、実質的に平坦な表面を残す。この平坦化ステップの後に、イオン注入が行われ、強くドープされたｐ型頂部領域２１６を形成する。ｐ型ドーパントは好ましくはホウ素のシャローインプラントであり、インプラントエネルギーは例えば２ｋｅＶで、ドーズは約３×１０15／ｃｍ2 である。このインプラントステップはダイオード５０２の形成を完了させる。その結果としての構造が図５ｄに示されている。多少の厚さのシリコンがＣＭＰステップの間に失われ、完成したダイオード５０２はダイオード３０２のものと同等の高さを有する。
頂部導体６００は、第１および第２のメモリレベルに共有される導体４００と同じ仕方で同じ材料から形成される。シリサイド形成金属の層２２０が堆積され、窒化チタン層６０４と伝導性材料、例えばタングステンの層６０６とが続く。層６０６，６０４，および２２０はパターン化されエッチングされてレール状頂部導体６００とされ、好ましくは導体４００に実質的に垂直で導体２００に実質的に平行な方向に延びる。
The
好ましくは全てのメモリレベルが形成された後にダイオード３０２，５０２および追加のレベルに形成されたダイオードの半導体材料を結晶化させるために単一の結晶化アニーリングが例えば７５０℃で約６０秒にわたって行われるけれども、各メモリレベルは、それが形成されるときにアニーリングされ得る。その結果としてのダイオードは一般的に多結晶質である。これらのダイオードの半導体材料は、それとの良好な格子整合を有するシリサイドまたはシリサイド−ゲルマニド層と接触して結晶化されるので、ダイオード３０２，５０２などの半導体材料は低欠陥で低抵抗率となり得る。
Preferably, a single crystallization annealing is performed at, for example, 750 ° C. for about 60 seconds to crystallize
説明したばかりの実施形態では、導体はメモリレベル間で共有された。すなわち、第１のメモリレベルの頂部導体４００は第２のメモリレベルの底部導体として役立つ。他の実施形態では、図５ｃの第１のメモリレベルより上にレベル間誘電体（図示せず）が形成され、その表面が平坦化され、この平坦化されたレベル間誘電体上で第２のメモリレベルの構築が始まり、共有される導体はない。与えられた例では、第１のメモリレベルのダイオードは下向きで底部にｐ型シリコンを、頂部にｎ型を有し、第２のメモリレベルのダイオードは反転されて上向きであり、底部にｎ型シリコンを、頂部にｐ型を有していた。導体が共有される実施形態では、ダイオードのタイプは好ましくは交互であり、或るレベルでは上向きで、次のレベルでは下向きである。導体が共有されない実施形態では、ダイオードは全て上向きまたは下向きの１つのタイプであり得る。上向きおよび下向きという用語は、ダイオードに順方向バイアスが加わっているときの電流の方向に関連している。
In the embodiment just described, conductors were shared between memory levels. That is, the first memory
説明したばかりの実施形態では、図５ｄを参照すると、第１のメモリレベルにおいて、カーボンナノチューブ構造１１８はダイオード３０２と底部導体２００との間に配置され、第２のメモリレベルにおいてはダイオード５０２と底部導体４００との間に配置されていた。他の実施形態では、カーボンナノチューブ構造素子は垂直指向ダイオードと頂部導体との間に配置され得る。
或る実施形態では、プログラミングパルスは、ダイオードに逆バイアスが加わっている状態で印加されるのが好ましいかもしれない。これは、本発明の譲受人により所有され、本願明細書において参照により援用されている２００６年７月２８日に出願されたKumar らの「Method For Using A Memory Cell Comprising Switchable Semiconductor Memory Element With Trimmable Resistance 」という米国特許出願第１１／４９６，９８６号（特許文献１５）に記載されているように、アレイ内の選択されていないセルを横断するリークを減少させるかあるいはなくすのに有利であり得る。
In the embodiment just described, referring to FIG. 5d, at the first memory level, the
In some embodiments, the programming pulse may be preferably applied with a reverse bias applied to the diode. This is the “Method For Using A Memory Cell Comprising Switchable Semiconductor Memory Element With Trimmable Resistance” filed July 28, 2006, owned by the assignee of the present invention and incorporated by reference herein. As described in US patent application Ser. No. 11 / 496,986, which may be advantageous to reduce or eliminate leakage across unselected cells in the array.
要約すると、説明したものは、ｉ）複数の第１の実質的に平行で、実質的に同一平面上の底部導体と、ｉｉ）複数のステアリング素子と、ｉｉｉ）複数の第１のレベルのカーボンナノチューブ構造素子と、ｉｖ）複数の第１の実質的に平行で、実質的に同一平面上の頂部導体と、ｖ）第１の底部導体のうちの１つと第１の頂部導体のうちの１つとの間に電気的に直列に配置されたステアリング素子のうちの１つと第１のレベルのカーボンナノチューブ構造素子のうちの１つとをそれぞれ含む複数の第１のレベルのメモリセルと、を含む、基板より上にモノリシック的に形成された第１のメモリレベルと、第１のメモリレベルより上にモノリシック的に形成された第２のメモリレベルとである。 In summary, what has been described is: i) a plurality of first substantially parallel, substantially coplanar bottom conductors, ii) a plurality of steering elements, and iii) a plurality of first level carbons. A nanotube structure element; iv) a plurality of first substantially parallel, substantially coplanar top conductors; and v) one of the first bottom conductors and one of the first top conductors. A plurality of first level memory cells each including one of the steering elements and one of the first level carbon nanotube structure elements disposed in series electrically between the two; A first memory level monolithically formed above the substrate and a second memory level monolithically formed above the first memory level.
モノリシックな３次元メモリアレイは、複数のメモリレベルが、介在する基板なしで、ウェハのような単一の基板より上に形成されるものである。１つのメモリレベルを形成する層は、存在する１つまたは複数のレベルの層の直ぐ上に堆積あるいは成長させられる。対照的に、積み重ねられたメモリは、Leedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献１６）の場合のように、別々の基板上にメモリレベルを形成してメモリレベルを互いの上に接着することによって構築されている。基板は接着の前に薄くされるかあるいはメモリレベルから除去され得るけれども、メモリレベルは初めに別々の基板の上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。 A monolithic three-dimensional memory array is one in which multiple memory levels are formed above a single substrate, such as a wafer, without an intervening substrate. The layers that form a memory level are deposited or grown directly on top of the existing level or layers. In contrast, the stacked memory forms memory levels on separate substrates, as is the case in US Pat. No. 5,915,167 of Leedy's “Three dimensional structure memory”. Built by bonding memory levels on top of each other. Although the substrate can be thinned or removed from the memory level prior to bonding, such a memory is not a true monolithic three-dimensional memory array because the memory level is initially formed on a separate substrate. .
基板より上に形成されたモノリシックな３次元メモリアレイは、少なくとも、基板より上の第１の高さに形成された第１のメモリレベルと、その第１の高さとは異なる第２の高さに形成された第２のメモリレベルとを含む。３つ、４つ、８つ、あるいは実際に任意の数のメモリレベルが、そのようなマルチレベルアレイにおいて基板より上に形成され得る。 The monolithic three-dimensional memory array formed above the substrate has at least a first memory level formed at a first height above the substrate and a second height different from the first height. And a second memory level formed. Three, four, eight, or indeed any number of memory levels can be formed above the substrate in such a multi-level array.
ダマシン構築方法を用いて導体が形成される同様のアレイを形成する代わりの方法が、本発明の譲受人に譲渡され、本願明細書において参照により援用されている２００６年５月３１日に出願されたRadigan らの「Conductive Hard Mask to Protect Patterned Features During Trench Etch 」という米国特許出願第１１／４４４，９３６号（特許文献１７）に記載されている。Radigan らの特許出願の方法は、本発明に従ってアレイを形成するために代わりに使用され得る。Radigan らの特許出願の方法では、伝導性のハードマスクが、その下のダイオードをエッチングするために使用される。このハードマスクを本発明に適合させるとき、好ましい実施形態では、ダイオードのシリコンと接触するハードマスクの底部層は、好ましくはチタン、コバルト、または前述した他のシリサイド形成金属のうちの１つである。アニーリングの間にシリサイドが生じ、前述したシリサイド結晶化テンプレートを提供する。 An alternative method of forming a similar array in which conductors are formed using the damascene construction method was filed on May 31, 2006, assigned to the assignee of the present invention and incorporated herein by reference. Radigan et al., US Patent Application No. 11 / 444,936 (Patent Document 17) entitled “Conductive Hard Mask to Protect Patterned Features During Trench Etch”. The method of the Radigan et al. Patent application can alternatively be used to form an array in accordance with the present invention. In the method of the Radigan et al. Patent application, a conductive hard mask is used to etch the underlying diode. When adapting this hard mask to the present invention, in a preferred embodiment, the bottom layer of the hard mask in contact with the silicon of the diode is preferably titanium, cobalt, or one of the other silicide-forming metals described above. . Silicide occurs during annealing, providing the silicide crystallization template described above.
詳細な製造方法を本願明細書において説明してきたが、結果が本発明の範囲に属する限り同じ構造を形成する他の任意の方法が使用され得る。
前の詳細な記述は、本発明がとり得る多くの形のうちのほんの幾つかを記載しているに過ぎない。それ故に、この詳細な記述は、限定ではなくて実例として意図されている。本発明の範囲を定義するべく意図されているのは、あらゆる同等物を含む、次の特許請求の範囲だけである。
Although detailed manufacturing methods have been described herein, any other method of forming the same structure may be used as long as the results are within the scope of the present invention.
The foregoing detailed description has described only a few of the many forms that this invention can take. This detailed description is therefore intended to be illustrative rather than limiting. It is only the following claims, including any equivalents, that are intended to define the scope of this invention.
Claims (48)
第１の導体と、
ステアリング素子と、
カーボンナノチューブ構造と、
第２の導体と、を備え、
前記ステアリング素子と前記カーボンナノチューブ構造とは前記第１の導体と前記第２の導体との間に電気的に直列に配置され、
前記メモリセル全体は基板より上に形成されるメモリセル。 A memory cell,
A first conductor;
A steering element;
Carbon nanotube structure,
A second conductor;
The steering element and the carbon nanotube structure are electrically arranged in series between the first conductor and the second conductor,
The entire memory cell is formed above the substrate.
前記基板は、単結晶シリコンを含むメモリセル。 The memory cell of claim 1, wherein
The substrate is a memory cell including single crystal silicon.
前記ステアリング素子は、接合ダイオードであるメモリセル。 The memory cell of claim 1, wherein
The steering element is a memory cell which is a junction diode.
前記ダイオードは、ＰＩＮダイオードであるメモリセル。 The memory cell of claim 3, wherein
The memory cell is a PIN diode.
前記ダイオードは、垂直に指向されるメモリセル。 The memory cell of claim 4, wherein
The diode is a vertically oriented memory cell.
前記第２の導体は前記第１の導体より上にあり、前記ダイオードと前記カーボンナノチューブ構造とはそれらの間に配置されるメモリセル。 The memory cell of claim 5, wherein
The second conductor is above the first conductor, and the diode and the carbon nanotube structure are disposed between them.
前記カーボンナノチューブ構造は、第１および第２の金属または金属性素子の間にそれらと永久的に接触して配置されるメモリセル。 The memory cell of claim 6, wherein
The carbon nanotube structure is a memory cell disposed between first and second metals or metallic elements in permanent contact therewith.
前記第１または第２の金属または金属性素子は、窒化チタン、窒化タンタル、またはタングステンを含むメモリセル。 The memory cell of claim 7, wherein
The memory cell in which the first or second metal or metallic element includes titanium nitride, tantalum nitride, or tungsten.
前記第１の金属または金属性素子は前記カーボンナノチューブ構造より下にあって前記カーボンナノチューブ構造と永久的に接触し、前記第２の金属または金属性素子は前記カーボンナノチューブ構造より上にあって前記カーボンナノチューブ構造と永久的に接触するメモリセル。 The memory cell of claim 7, wherein
The first metal or metallic element is below the carbon nanotube structure and is in permanent contact with the carbon nanotube structure, and the second metal or metallic element is above the carbon nanotube structure and is A memory cell that is in permanent contact with the carbon nanotube structure.
前記第２の導体と前記ダイオードとの間に配置されたシリサイド層をさらに備えるメモリセル。 The memory cell of claim 6, wherein
A memory cell further comprising a silicide layer disposed between the second conductor and the diode.
前記シリサイド層は、チタン・シリサイドまたはコバルト・シリサイドであるメモリセル。 The memory cell of claim 10, wherein
The memory cell, wherein the silicide layer is titanium silicide or cobalt silicide.
前記第２の導体は底部層を含み、前記底部層はチタンまたはコバルトであるメモリセル。 The memory cell of claim 11, wherein
The memory cell wherein the second conductor includes a bottom layer, and the bottom layer is titanium or cobalt.
前記カーボンナノチューブ構造は、前記第１の導体と前記ダイオードとの間に配置されるメモリセル。 The memory cell of claim 6, wherein
The carbon nanotube structure is a memory cell disposed between the first conductor and the diode.
前記ダイオードは底部の強くドープされたｎ型領域と、中間の真性あるいは軽くドープされた領域と、頂部の強くドープされたｐ型領域とを含むメモリセル。 The memory cell of claim 4, wherein
The diode includes a bottom heavily doped n-type region, an intermediate intrinsic or lightly doped region, and a top heavily doped p-type region.
前記中間の真性あるいは軽くドープされた領域は、シリコン−ゲルマニウムの層を含むメモリセル。 The memory cell of claim 14, wherein
The intermediate intrinsic or lightly doped region comprises a silicon-germanium layer.
前記シリコン−ゲルマニウムの層は、少なくとも１０ａｔ％ゲルマニウムであるメモリセル。 The memory cell of claim 15, wherein
The memory cell, wherein the silicon-germanium layer is at least 10 at% germanium.
前記ステアリング素子は、多結晶半導体材料に形成されたチャネル領域を有する薄膜トランジスタであるメモリセル。 The memory cell of claim 1, wherein
The steering element is a memory cell that is a thin film transistor having a channel region formed in a polycrystalline semiconductor material.
前記メモリセルのデータ状態は、前記カーボンナノチューブ構造の抵抗率状態に記憶されるメモリセル。 The memory cell of claim 1, wherein
A memory cell in which a data state of the memory cell is stored in a resistivity state of the carbon nanotube structure.
（ａ）基板より上にモノリシックに形成された第１のメモリレベルであって、
ｉ）複数の第１の実質的に平行で、実質的に同一平面上の底部導体と、
ｉｉ）複数のステアリング素子と、
ｉｉｉ）複数の第１のレベルのカーボンナノチューブ構造素子と、
ｉｖ）複数の第１の実質的に平行で、実質的に同一平面上の頂部導体と、
ｖ）前記第１の底部導体のうちの１つと第１の頂部導体のうちの１つとの間に電気的に直列に配置された、前記ステアリング素子のうちの１つと前記第１のレベルのカーボンナノチューブ構造素子のうちの１つとをそれぞれ含む複数の第１のレベルのメモリセルと、を含む、第１のメモリレベルと、
（ｂ）前記第１のメモリレベルより上にモノリシック的に形成された第２のメモリレベルと、
を備えるモノリシックな３次元メモリアレイ。 A monolithic three-dimensional memory array,
(A) a first memory level monolithically formed above the substrate,
i) a plurality of first substantially parallel and substantially coplanar bottom conductors;
ii) a plurality of steering elements;
iii) a plurality of first level carbon nanotube structure elements;
iv) a plurality of first substantially parallel, substantially coplanar top conductors;
v) one of the steering elements and the first level of carbon disposed in electrical series between one of the first bottom conductors and one of the first top conductors. A first memory level comprising a plurality of first level memory cells each comprising one of the nanotube structure elements;
(B) a second memory level monolithically formed above the first memory level;
A monolithic three-dimensional memory array.
前記基板は、単結晶シリコンを含むモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 19,
The substrate is a monolithic three-dimensional memory array including single crystal silicon.
前記ステアリング素子の各々は、第１のレベルの接合ダイオードであるモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 19,
Each of the steering elements is a monolithic three-dimensional memory array that is a first level junction diode.
前記ステアリング素子の各々は、第１のレベルのＰＩＮダイオードであるモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 21,
Each of the steering elements is a monolithic three-dimensional memory array that is a first level PIN diode.
各第１のレベルのＰＩＮダイオードは、垂直に指向されるモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 22
Each first level PIN diode is a vertically oriented monolithic three-dimensional memory array.
各第１のレベルのメモリセルにおいて、前記第１の頂部導体は、前記第１の底部導体より上にあるモノリシックな３次元メモリアレイ。 24. The monolithic three-dimensional memory array of claim 23.
In each first level memory cell, the first top conductor is a monolithic three-dimensional memory array above the first bottom conductor.
各第１のレベルのメモリセルは、前記第１の頂部導体のうちの１つと前記第１のレベルのＰＩＮダイオードのうちの１つとの間に配置されたシリサイド層をさらに含むモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 24.
Each first level memory cell further includes a silicide layer disposed between one of the first top conductors and one of the first level PIN diodes. array.
前記シリサイド層は、チタン・シリサイドまたはコバルト・シリサイドであるモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 25.
The silicide layer is a monolithic three-dimensional memory array made of titanium silicide or cobalt silicide.
前記第１の頂部導体の各々は底部層を含み、前記底部層はチタンまたはコバルトであるモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 26.
Each of the first top conductors includes a bottom layer, and the bottom layer is a monolithic three-dimensional memory array that is titanium or cobalt.
前記カーボンナノチューブ構造素子の各々は、前記第１の底部導体のうちの１つと前記第１のレベルのＰＩＮダイオードのうちの１つとの間に配置されるモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 24.
Each of the carbon nanotube structure elements is a monolithic three-dimensional memory array disposed between one of the first bottom conductors and one of the first level PIN diodes.
前記第１のレベルのＰＩＮダイオードの各々は、底部の強くドープされたｎ型領域と、中間の真性あるいは軽くドープされた領域と、頂部の強くドープされたｐ型領域とを含むモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 22
Each of the first level PIN diodes is a monolithic three-dimensional that includes a bottom heavily doped n-type region, an intermediate intrinsic or lightly doped region, and a top heavily doped p-type region. Memory array.
前記第２のメモリレベルは複数の第２のレベルのメモリセルを含み、各第２のレベルのメモリセルは第２のレベルのＰＩＮダイオードを含み、各第２のレベルのＰＩＮダイオードは底部の強くドープされたｐ型領域と、中間の真性あるいは軽くドープされた領域と、頂部の強くドープされたｎ型領域とを含むモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 19,
The second memory level includes a plurality of second level memory cells, each second level memory cell includes a second level PIN diode, and each second level PIN diode has a strong bottom. A monolithic three-dimensional memory array comprising a doped p-type region, an intermediate intrinsic or lightly doped region, and a top heavily doped n-type region.
前記第２のメモリレベルは第２の複数の底部導体と第２の複数の頂部導体とをさらに含み、前記第２のレベルのＰＩＮダイオードの各々は前記第２の底部導体のうちの１つと前記第２の頂部導体のうちの１つとの間に配置され、前記第２のメモリレベルの前記底部導体と前記第１のメモリレベルの前記頂部導体とは共有されるモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 30,
The second memory level further includes a second plurality of bottom conductors and a second plurality of top conductors, wherein each of the second level PIN diodes includes one of the second bottom conductors and the second conductors. A monolithic three-dimensional memory array disposed between one of the second top conductors and sharing the bottom conductor of the second memory level and the top conductor of the first memory level.
前記第１のレベルのＰＩＮダイオードの各々は底部の強くドープされたｐ型領域と、中間の真性あるいは軽くドープされた領域と、頂部の強くドープされたｎ型領域とを含むモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 22
Each of the first level PIN diodes is a monolithic three-dimensional memory comprising a bottom heavily doped p-type region, an intermediate intrinsic or lightly doped region, and a top heavily doped n-type region. array.
前記第２のメモリレベルは複数の第２のレベルのメモリセルを含み、各第２のレベルのメモリセルは第２のレベルのＰＩＮダイオードを含み、各第２のレベルのＰＩＮダイオードは底部の強くドープされたｎ型領域と、中間の真性あるいは軽くドープされた領域と、頂部の強くドープされたｐ型領域とを含むモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 32.
The second memory level includes a plurality of second level memory cells, each second level memory cell includes a second level PIN diode, and each second level PIN diode has a strong bottom. A monolithic three-dimensional memory array comprising a doped n-type region, an intermediate intrinsic or lightly doped region, and a top heavily doped p-type region.
前記ステアリング素子の各々は、薄膜トランジスタであるモノリシックな３次元メモリアレイ。 The monolithic three-dimensional memory array of claim 19,
Each of the steering elements is a monolithic three-dimensional memory array that is a thin film transistor.
前記第１の導体と前記第２の導体との間に第１の電気的セットパルスを印加するステッを含み、前記第１の電気的セットパルスを印加した後、前記カーボンナノチューブ構造は前記第１の抵抗率より小さい第２の抵抗率を有する方法。 A method of programming a carbon nanotube memory cell, the memory cell comprising a first conductor, a steering element, a carbon nanotube structure, and a second conductor, wherein the steering element and the carbon nanotube structure are In a method in which the carbon nanotube memory cell has a first resistivity, wherein the carbon nanotube memory cell is disposed above the substrate, electrically disposed in series between the first conductor and the second conductor. ,
A step of applying a first electrical set pulse between the first conductor and the second conductor, and after applying the first electrical set pulse, the carbon nanotube structure has the first electrical set pulse; A method having a second resistivity that is less than the resistivity.
前記第１の電気的セットパルスを印加するステップの後に、前記ステアリング素子と前記カーボンナノチューブ構造とを横断する第１の電気的リセットパルスを印加するステップをさらに含み、前記第１の電気的リセットパルスを印加した後、前記カーボンナノチューブ構造は前記第２の抵抗率より大きい第３の抵抗率を有する方法。 36. The method of claim 35, wherein
After the step of applying the first electrical set pulse, the method further includes the step of applying a first electrical reset pulse across the steering element and the carbon nanotube structure, the first electrical reset pulse After applying the carbon nanotube structure, the carbon nanotube structure has a third resistivity greater than the second resistivity.
前記カーボンナノチューブメモリセルのデータ状態は、前記カーボンナノチューブ構造の前記第１、第２、または第３の抵抗率状態に記憶される方法。 The method of claim 36, wherein
The data state of the carbon nanotube memory cell is stored in the first, second, or third resistivity state of the carbon nanotube structure.
前記ステアリング素子は、ダイオードである方法。 36. The method of claim 35, wherein
The method wherein the steering element is a diode.
前記ダイオードは、接合ダイオードである方法。 40. The method of claim 38, wherein
The method wherein the diode is a junction diode.
前記ダイオードは、垂直指向ＰＩＮダイオードである方法。 40. The method of claim 39, wherein
The diode is a vertically oriented PIN diode.
前記第１の導体は前記基板より上にあり、前記第２の導体は前記第１の導体より上にあり、前記ダイオードと前記カーボンナノチューブ構造とは前記第１の導体と前記第２の導体との間に垂直に配置される方法。 41. The method of claim 40, wherein
The first conductor is above the substrate, the second conductor is above the first conductor, and the diode and the carbon nanotube structure are the first conductor, the second conductor, Method placed vertically between.
前記メモリセルは、前記ダイオードと接触するシリサイド層をさらに含む方法。 42. The method of claim 41, wherein
The memory cell further includes a silicide layer in contact with the diode.
前記シリサイド層は、チタン・シリサイドまたはコバルト・シリサイドである方法。 43. The method of claim 42, wherein
The method wherein the silicide layer is titanium silicide or cobalt silicide.
前記カーボンナノチューブ構造は頂部電極と底部電極との間に配置されて前記頂部電極と前記底部電極とに接触し、前記頂部電極は前記カーボンナノチューブ構造の直ぐ上にあり、前記底部電極は前記カーボンナノチューブ構造の直ぐ下にある方法。 42. The method of claim 41, wherein
The carbon nanotube structure is disposed between a top electrode and a bottom electrode and is in contact with the top electrode and the bottom electrode, the top electrode is directly above the carbon nanotube structure, and the bottom electrode is the carbon nanotube. Method just below the structure.
前記第１の電気的セットパルスを印加するステップの後で、前記第１の電気的リセットパルスを印加するステップの前に、前記第１の導体と前記第２の導体との間に読み出し電圧を印加し、これにより前記メモリセルの第１のデータ状態を感知するステップをさらに含む方法。 The method of claim 36, wherein
After the step of applying the first electrical set pulse and before the step of applying the first electrical reset pulse, a read voltage is applied between the first conductor and the second conductor. Applying, thereby sensing a first data state of the memory cell.
前記第１の電気的リセットパルスを印加するステップの後に、前記第１の導体と前記第２の導体との間に読み出し電圧を印加し、これにより前記メモリセルの第２のデータ状態を感知するステップをさらに含み、前記第１のデータ状態と前記第２のデータ状態とは同じでない方法。 46. The method of claim 45, wherein
After the step of applying the first electrical reset pulse, a read voltage is applied between the first conductor and the second conductor, thereby sensing a second data state of the memory cell. The method further comprises the step wherein the first data state and the second data state are not the same.
前記ステアリング素子は薄膜トランジスタであり、前記薄膜トランジスタは多結晶半導体材料に形成されたチャネル層を有する方法。 The method of claim 36, wherein
The steering element is a thin film transistor, and the thin film transistor has a channel layer formed in a polycrystalline semiconductor material.
前記基板は、単結晶シリコンを含む方法。 36. The method of claim 35, wherein
The method wherein the substrate comprises single crystal silicon.
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