JP2010505335A - 低電力センサシステム用の容量性インタフェース回路 - Google Patents

Abstract

本開示は、低電力システム用の容量性インタフェース回路を記載する。容量性インタフェース回路は、高分解能及び低電力で、微小電子機械システム（ＭＥＭＳ）ベースセンサのような静電容量ベース変換器のノイズが非常に低い検知を達成するように構成される。容量性インタフェース回路は、差動増幅器と、相関トリプルサンプリング（ＣＴＳ）とを使用して、ｋＴ／Ｃノイズ、並びに増幅器オフセット及びフリッカ（１／ｆ）ノイズを増幅器の出力から実質的に消去又は少なくとも低減する。容量性インタフェース回路は、増幅器出力における過渡現象を落ち着かせることを可能にすることによって出力信号におけるグリッチング、すなわち、クロック過渡現象を低減する出力段をさらに備えることができる。このように、低電力システムにおいて回路を使用して、安定した低ノイズ出力を生成することができる。
【選択図】図４

Description

本発明は、センサインタフェース回路に関し、より詳細には、低電力センサシステム用の容量性インタフェース回路部に関する。

微小電子機械システム（ＭＥＭＳ）センサのようなマイクロマシン加工されたシステムでは、可変キャパシタは、センサ、たとえば、加速度計、ジャイロスコープ、圧力センサ、湿度センサ、又は他のタイプのマイクロマシン加工されたセンサと、測定回路部との間のインタフェースとしての役割を果たす。このようなセンサは、産業用モニタリング、環境モニタリング、及び／又は生理学的モニタリングを含む多種多様な用途を有する。生理学的モニタリングは、姿勢、行動、歩行、静脈圧、頭蓋内圧、心臓音等のモニタリングを含む様々な生物医学用途を有する。

加速度計では、たとえば、プルーフマスに結合されているビーム上のフィンガ及び慣性フレームに結合されている固定フィンガによって容量性プレートを形成することができる。フィンガのセットは、互いにかみ合わせられ、電気的に接続されて可変差動キャパシタを形成するキャパシタプレートとして動作する。プルーフマスは、ばねによって基板の上に吊り下げられる。プルーフマスが特定の方向に偏向されると、プルーフマスに取り付けられているビームフィンガと、慣性フレームに結合されている対応する固定フィンガのうちの１つとの間で測定される静電容量が変化し、特定の方向における加速を示す。

軸に沿った加速に起因する静電容量の変化は容量性インタフェース回路によって出力電圧に変換され、この容量性インタフェース回路は検知回路部として機能する。加速度計の場合、容量性インタフェース回路は、可変キャパシタからの信号を処理して、動きの測定値を表すセンサ信号を生成する。加速度計は、１つの軸、２つの軸、又は３つの軸に沿った動きを検知することができる。

センサ内の可変差動キャパシタは概して、プレートの重なり合うエリア又はプレート間の間隔がビームフィンガの変位の関数である平行プレートキャパシタに近似させることができる。典型的なスイッチドキャパシタ静電容量検知回路の出力電圧は以下の式を使用して計算することができる：
ｖ_ｏ＝（ΔＣ／Ｃ_Ｉ）Ｖ_Ｓ
ここで、ｖ_ｏは静電容量検知回路の出力電圧であり、Ｃ_Ｉは、検知回路に関連付けられるフィードバック静電容量であり、ΔＣは、可変キャパシタの静電容量の変化であり、Ｖ_Ｓは供給電圧である。

マイクロマシン加工されたシステムにおける検知素子のサイズ制約に起因して、可変キャパシタの静電容量及び静電容量の変化は非常に小さく、たとえば、概ね数百フェムトファラドから１〜１００アトファラドである。フィードバック静電容量が検知静電容量と概ね同じ量である場合、出力電圧範囲は概ね１０μＶ〜１ｍＶであり、サンプリングノイズ（ｋＴ／Ｃノイズ）を含む。概して、ｋＴ／Ｃノイズは、フィルタリングキャパシタの存在下における熱ノイズを指す。ｋＴ／Ｃノイズは、スイッチドキャパシタ回路のリセットスイッチによってもたらされ、回路の検知ノード上へサンプリングされる。したがって、増幅器の出力におけるセンサ信号は、センサの精度及び性能を徐々に低下させる増幅器オフセット、フリッカノイズ（１／ｆ）ノイズ、及びｋＴ／Ｃノイズを含むおそれがある。

本開示は、低電力システム用の容量性インタフェース回路を記載する。容量性インタフェース回路は、高分解能及び低電力消費で、微小電子機械システム（ＭＥＭＳ）ベースセンサのような静電容量ベース変換器の、ノイズが非常に低い検知を達成するように構成される。容量性インタフェース回路は、差動増幅器と、相関トリプルサンプリング（ＣＴＳ）とを使用して、ｋＴ／Ｃノイズ及びフリッカ（１／ｆ）ノイズを実質的に低減し、増幅器オフセット及びドリフトを抑制する。ｋＴ／Ｃノイズの排除は、より遅いインタフェースクロックを可能にし、結果的に電力を低減することができる。容量性インタフェース回路は、増幅器出力における過渡現象を落ち着かせることを可能にすることによって出力信号におけるグリッチングを低減する出力段をさらに含むことができる。

一実施の形態では、本発明は、差動センサ信号を増幅することであって、出力信号を生成する、増幅すること、サンプリングキャパシタ上に出力信号を記憶すること、及び相関トリプルサンプリング処理を適用することであって、出力信号内の１つ又は複数のノイズ成分を低減する、適用することを含む、方法を提供する。

別の実施の形態では、本発明は、センサと、センサから受け取られるセンサ信号を増幅して出力信号を生成する差動増幅器と、出力信号を記憶するサンプリングキャパシタと、出力信号内の１つ又は複数のノイズ成分を低減する相関トリプルサンプリング回路とを備えるセンサデバイスを提供する。

さらなる一実施の形態では、本発明は、センサ信号を増幅して出力信号を生成する差動増幅器と、出力信号を記憶するサンプリングキャパシタと、出力信号内の１つ又は複数のノイズ成分を低減する相関トリプルサンプリング回路とを備える容量性インタフェース回路を提供する。

センサデバイスを示すブロック図である。 図１のセンサデバイス内で使用するためのインタフェース回路を示すブロック図である。 図１のセンサデバイス内のセンサの一例のモデルを示す回路図である。 図１のセンサデバイス内で使用するためのインタフェース回路の一例を示す回路図である。 図１のセンサデバイス内で使用するためのインタフェース回路の別の例を示す回路図である。 図１のセンサデバイス内で使用するためのインタフェース回路のさらに別の例を示す回路図である。 図４〜図６のうちの任意の図のインタフェース回路のうちの任意のインタフェース回路と共に使用するためのピンポン復調器を示す回路図である。 図４〜図６のうちの任意の図のインタフェース回路のタイミング波形を示す図である。 図４〜図６のうちの任意の図のインタフェース回路内で使用するための計装用増幅器の回路部を示す回路図である。

本開示は、低電力センサシステム用の容量性インタフェース回路を記載する。容量性インタフェース回路は、高分解能及び低電力で、微小電子機械システム（ＭＥＭＳ）ベースセンサのような静電容量ベースセンサを介する、ノイズが非常に低い検知を達成するように構成される。容量性インタフェース回路は、差動増幅器と、相関トリプルサンプリング（ＣＴＳ）とを使用して、ｋＴ／Ｃノイズ及びフリッカ（１／ｆ）ノイズを低減し、増幅器オフセット及びドリフトを抑制する。容量性インタフェース回路は、増幅器出力における過渡現象を落ち着かせることを可能にすることによって出力信号におけるグリッチングを低減する出力段をさらに含むことができる。このように、回路を低電力システムにおいて使用して、安定した低ノイズ出力を生成することができる。

容量性インタフェース回路は、加速度計、ジャイロスコープ、圧力センサ、湿度センサ等のようなＭＥＭＳベースセンサ内の検知素子からの信号を処理するように構成することができる。本開示による容量性インタフェース回路を使用することができる例示的用途は、姿勢、行動、歩行、静脈圧、頭蓋内圧、心臓音、湿度、液面等のモニタリングのような生理学的モニタリング用途を含む。本明細書に記載する容量性インタフェース回路は、特に非常に低い電力消費が望ましい場合に、産業用モニタリング用途又は環境モニタリング用途においても有用であり得る。

概して、本開示に記載する容量性インタフェース回路は、非常に電力が低い用途のために構成することができる。このような低電力用途は、様々な医療測定用途及び非医療測定用途を含む。埋め込み可能医療デバイス（ＩＭＤ）は、たとえば、数ヶ月又は数年にわたって持続することが要求される有限の電源によって特徴付けられ得る。幾つかの場合では、ＩＭＤは、心臓ペーシング又はディフィブリレーションのような生命維持治療をセンサ入力に基づいて提供することができる。代替的に、ＩＭＤは、たとえば、脊髄刺激、骨盤底刺激、深部脳刺激、胃刺激、又は末梢神経刺激のための、神経刺激のような様々な他の有益な治療を提供することができる。センサは、ＩＭＤハウジング、リード線、又はカテーテル内に含めることができる。ＩＭＤに関連付けられるセンサは、非常に低い電力を使用しながらも、依然として精密且つ正確な測定を提供するように要求される場合がある。したがって、ＩＭＤに関連付けられる検知及び治療回路が非常に小さいレベルの電力を消費してデバイスの寿命を長くすることが望ましい。一例として、本開示に記載する、容量性インタフェース回路を組み込んでいるセンサの動作は、連続した又は定期的な検知中、概ね１００ナノアンペア〜概ね２．０マイクロアンペア、より好ましくは概ね５００ナノアンペア〜概ね１．０マイクロアンペアの範囲内の供給電流を必要とすることができる。これらの範囲内で動作するセンサは一般的に、微小電力センサと呼ばれることがある。

本開示の様々な実施形態によれば、容量性インタフェース回路は、差動増幅器と、差動増幅器の出力に結合されるサンプリングキャパシタとを備えることができる。容量性インタフェース回路は動作し、相関トリプルサンプリング（ＣＴＳ）信号処理技法を使用して、出力からｋＴ／Ｃノイズ、増幅器オフセット、及び１／ｆ（フリッカ）ノイズを実質的に消去する。ＣＴＳは、その名前が示唆しているように、３ステップ処理である。最初の２つのステップは第１のクロック位相中に生じ、第３のステップは後続の第２のクロック位相中に生じる。概して、ＣＴＳ処理は、第１のクロック位相と後続の第２のクロック位相との間で変化しない信号成分を増幅器の出力から実質的に除去又は消去する。ｋＴ／Ｃノイズ、増幅器オフセット、及びフリッカ（１／ｆ）ノイズは、第１のクロック位相と第２のクロック位相との間で変化しない。したがって、これらのノイズ成分は、増幅器の出力からＣＴＸ処理によって実質的に消去される。

第１のステップは、サンプリングキャパシタがシステム接地に接続されている間にセンサノードをリセットするリセットステップと呼ばれる。サンプリングステップと呼ばれる第２のステップ中、可変検知キャパシタからのｋＴ／Ｃノイズが、差動増幅器を通じてサンプリングキャパシタ上にサンプリングされる。オフセット及びフリッカノイズが、差動増幅器によってｋＴ／Ｃノイズに加えられ、サンプリングキャパシタ上にまとめて記憶される。

第３のステップは検知ステップと呼ばれ、センサ信号を差動増幅器に印加することを含む。差動増幅器はセンサ信号を増幅して、センサ信号及びノイズ成分の増幅表現を含む出力信号を生成する。センサ信号は、サンプリングステップ中、ｋＴ／Ｃノイズと同じ信号経路を進み、第３のステップにおける差動出力のノイズ成分はｋＴ／Ｃノイズ、増幅器オフセット、及びフリッカノイズを含む。したがって、サンプリングキャパシタ上に記憶されるノイズは、検知（第３の）ステップ中、差動増幅器によって生成される出力信号のノイズ成分を実質的に消去する。

容量性インタフェース回路は、２つのインターリーブサンプルホールド（Ｓ／Ｈ）段を含む出力段も備えることができる。この出力段はピンポン復調器（ping-pong demodulator）と呼ぶことができる。動作時に、第１のクロックサイクル中、ピンポン復調器の１つの段（ピン段）が差動増幅器の出力をサンプリングし、一方、他方の段（ポン段）は同時に信号を出力する。ポン段による信号出力は、前のクロックサイクル中の差動増幅器の出力に基づく。第１のサイクルに続く第２のクロックサイクル中、ピン段は、第１のクロックサイクル中にサンプリングされた信号に基づく信号を出力し、ポン段は、差動増幅器の現在の出力をサンプリングする。このように、ピンポン復調器の２つの段は、交互に差動増幅器の出力をサンプリングし、それを１つのクロックサイクルにわたってホールドし、その後信号を出力する。信号をホールドすることによって、信号における過渡現象が落ち着くことができ、それによって、ピンポン復調器による信号出力がグリッチングを低減し、より安定化する。

加えて、容量性インタフェース回路は、負のフィードバックを提供して、信号を制限する対向電荷を印加することができる。負のフィードバックは、出力段（ピンポン復調器）への入力において印加されるか、又は差動増幅器への入力に対する全体的なフィードバックとして印加され、それによって信号を小さく保つ。フィードバックは、差動増幅器の両方の入力に印加され、差動からシングルエンドへの変換を提供することができる。さらに、容量性インタフェース回路は、アナログ／デジタル変換器（ＡＤＣ）のような追加の信号処理回路部を備えることができる。このような実施形態では、負のフィードバックは離散した全体的なフィードバックとして印加することができる。

容量性インタフェース回路は、本開示の様々な実施形態によれば、非常に低い電力で動作しながら、安定した低ノイズ信号を生成することができる。回路は、速い回路ダイナミクス、すなわち、より多くの電力を使用する速いクロックレートにおける動作を必要とすることなく、ノイズ、より具体的にはｋＴ／Ｃノイズを出力から実質的に消去することによって低電力を達成する。実際に、回路は、５００Ｈｚ、より好ましくは、概ね２００Ｈｚ〜概ね３００Ｈｚ未満の又はこれらに概ね等しいクロックレートで動作することができる。

様々な、例としての実施形態を提示する。センサインタフェースノードが離隔される場合に有用である幾つかの実施形態によれば、インタフェース回路は、共通プレートが駆動されることができ且つ差動インタフェースが検知キャパシタの静電容量の差に比例する信号電圧を抽出するように構成される。この実施形態は、マイクロマシン加工された加速度計に使用されるセンサアーキテクチャに有用である。

上記の、例としての実施形態の変更を表す他の実施形態によれば、インタフェース回路は、検知キャパシタの差動プレートの片側が共通電位、たとえばシステム接地に保たれることを必要とするセンサを収容するように構成される。この後者の、例としての実施形態は、圧力センサアーキテクチャに有用である可能性があり、湿度センサ及び液面検出のような多くの容量性センサ用途に拡張することができる。

既に述べたように、容量性インタフェース回路は、ＩＭＤに関連付けられる生理学的センサと併せて有用であり得る。これらの場合、センサが低ノイズ性能を提供し、その結果、ノイズが結果的に感度を低減しないか又は不正確な若しくは誤解を招くような診断情報を生成しないことが重要である。特に、センサが低電力で動作し、それによって、限られた電池資源を節約し、それによって動作寿命を長くすることも重要である。微小電力センサは、本開示において説明する場合、ＭＥＭＳベースセンサのようなセンサと、低電力で安定した精密測定を達成するように構成される容量性インタフェース回路とを含む。容量性インタフェース回路部及び関連付けられるセンサ回路部は多種多様な用途において有用であり得る。しかしながら説明の目的のために、このような回路部の使用は概して、本開示では医療用途の文脈で説明する。

図１は、高分解能及び低電力で静電容量変動の測定を可能にする微小電子機械システム（ＭＥＭＳ）センサ２を示すブロック図である。図１に示されているように、ＭＥＭＳセンサ２は、キャパシタベースセンサ４と、このセンサとインタフェースするセンサインタフェース６とを備える。ＭＥＭＳセンサ２は、ｋＴ／Ｃサンプリングノイズと、増幅器オフセットと、フリッカ（１／ｆ）ノイズとを実質的に低減又は消去すること、及び信号における過渡現象を低減することによって、正確且つ安定した測定を達成することができる。さらに、幾つかの実施形態では、ＭＥＭＳセンサ２は、たとえば、概ね５００Ｈｚ、概ね２００Ｈｚ〜３００Ｈｚ、より好ましくは概ね２５０Ｈｚ未満か又はこれらに等しい低クロックレートで動作しながらこの性能を達成するように構成される。結果として、幾つかの実施形態では、ＭＥＭＳセンサ２は微小電力システムの制約下で動作することができ、たとえば、概ね１００ナノアンペア〜概ね２．０マイクロアンペア、より好ましくは概ね５００ナノアンペア〜概ね１．０マイクロアンペアの電流を電源から使用することができる。

説明の目的のために、限定ではなく、ＭＥＭＳセンサ２を概して、本開示において、長期間埋め込みな可能デバイス、すなわち埋め込み可能医療デバイス（ＩＭＤ）における生理学的慣性検知を可能にする加速度計として説明する。生理学的慣性検知は、患者の病状又は治療処置は行動及び姿勢によって表すか又は示すことができるため、重要である。たとえば、幾つかの治療の提供は、患者の行動、行動レベル、若しくは姿勢に従って、又は運動障害若しくは癲癇の場合における震え若しくは発作のような病状の検出に関して制御することができる。したがって、慣性検知によって提供される情報は、診断目的及び治療提供のための制御ループの実施に有用である。たとえば、長期的に使用される１軸ＭＥＭＳセンサは、患者の行動レベルに基づいて心臓ペーシングレートを調整するために使用することができる。別の例として、多軸ＭＥＭＳ加速度計は、患者の姿勢、すなわち、座っている、立っている、横たわっている等に基づいて、神経刺激治療のような治療を調整するために使用することができる。しかしながら、患者内に埋め込まれる場合、ＭＥＭＳセンサ２は、微小電力システムとして動作して、限られた電池資源を節約し、それによってＩＭＤの動作寿命を長くすべきである。ＭＥＭＳセンサ２はまた、許容可能なノイズフロア、すなわち低ノイズ性能を維持すべきであり、それによって、ノイズは、感度の低減、又は信号が不正確な若しくは誤解を招くような診断情報を示すように見える事態をもたらさなくなる。

微小電力システムの電力制限内で動作するために、ＭＥＭＳセンサ２を、概ね５００Ｈｚ以下でクロック制御するべきである。しかしながら、ＭＥＭＳセンサの検知素子のサイズ制約に起因して、可変キャパシタの静電容量の変化は小さく、たとえば、概ね数百ｆＦ〜１００ａＦ以下である。したがって、微小電力ＭＥＭＳセンサの出力電圧範囲は、センサ回路に関連付けられるフィードバック静電容量が検知静電容量と概ね同じ量である場合、概ね１０μＶ〜概ね１ｍＶである可能性がある。この小さな出力電圧範囲において、ＭＥＭＳセンサの出力における信号は、増幅器からのｋＴ／Ｃノイズ、並びに増幅器オフセット及びフリッカ（１／ｆ）ノイズを含む。ｋＴ／Ｃノイズは、サンプリング処理中にセンサノードをリセットすることによってもたらされる。これらのノイズ成分は、信号電圧の大部分を占めている可能性があり、それによってＭＥＭＳセンサの精度及び性能を徐々に低下させる。

ＭＥＭＳセンサ２は、相関トリプルサンプリング（ＣＴＳ）処理を利用して、センサ信号からｋＴ／Ｃノイズ、増幅器オフセット、及びフリッカ（１／ｆ）ノイズを実質的に消去する。ＣＴＳ処理は、クロックレートの上昇を必要とせず、したがって、ＭＥＭＳセンサ２が微小電力システムの電力制約下で動作することを可能にする。ＭＥＭＳセンサ２はまた、信号チェーンにおける過渡現象を低減して安定した出力信号を生成するための出力段を備える。ＣＴＳ処理及び出力段は以下においてより詳細に説明する。

図１の例において、ＭＥＭＳセンサ２は、基板８上に実装されるセンサ４及びセンサインタフェース６を備える。センサ４はＭＥＭＳ技術を使用して製造することができ、ＭＥＭＳ技術は、マイクロマシン加工処理を使用して、選択的にシリコン基板の部分をエッチング除去するか又は新しい構造層を追加して、機械式デバイス及び電気機械式デバイスを形成する。ＭＥＭＳ技術は、機械要素、センサ、アクチュエータ、及び電子装置を共通のシリコン基板上に一体化する。センサインタフェース６は、集積回路処理を使用して製造することができ、業界標準ワイヤーボンドを介してセンサ４に結合することができる。

センサ４及びセンサインタフェース６は、基板８上の分離した別個の構成要素とすることができる。センサ４は、たとえば、マイクロマシン加工された１軸加速度計又は多軸加速度計のような市販のＭＥＭＳセンサとすることができる。このように、ＭＥＭＳセンサ２のアーキテクチャを分割して、既存のセンサ技術を再使用し、市販用の製品量を増大し（leverage commercial volumes）、ひいては高信頼性及び低コストを保証することができる。信頼性は、ＭＥＭＳセンサ２がＩＭＤと共に、患者の姿勢及び行動のような生理学的信号のモニタリングに使用される場合、センサ４に関しては特に重要である。

センサインタフェース６は、低電力における信頼可能な精密検知のための自立型インタフェースを提供する、特別に設計される構成要素とすることができる。図１に示されている実施形態では、センサインタフェース６は、低電力でセンサ４からの小さな容量偏差を安定した精密アナログ出力信号に変換するように設計される。センサインタフェース６はセンサ４とは別個に製造されるが、センサ４と共に較正及び動作検査されることができる。センサインタフェース４を製造業者から受け取ると、センサ４を、基板８上にセンサインタフェース６と共に実装することができる。

例示的な一実施形態では、センサ４及びセンサインタフェース６は、基板８上のランドグリッドアレイ（ＬＧＡ）パッケージに成型することができる。一例として、ＬＧＡパッケージは、幅が概ね３ミリメートル（ｍｍ）、長さが概ね３ｍｍ、厚さが概ね１ｍｍの寸法を有することができる。ＬＧＡパッケージは、ＭＥＭＳセンサ２の損傷を受けやすい高インピーダンスノードを、静電放電（ＥＳＤ）のような、攻撃を与える環境上のものから保護する。ＭＥＭＳセンサ２は、１０ｋＧを超える衝撃に対する耐性を有するように設計することもできる。結果として、ＭＥＭＳセンサ２は、ＭＥＭＳセンサ２を外科的移植処置中に落とすことのような、乱用による落下に耐えることができる。

ＬＧＡパッケージは、ウェハ間接合ステップにおいて密封することができる。「キャップ」を基板８の上方に形成して、センサ４及びセンサインタフェース６を湿気、プラスチック、及びパッケージ製造における他の汚染物質から保護することができる。キャップは、幾つかの実施形態において、小さいフォームファクタの場合、センサインタフェース６を積み重ねるダイのための基板としての役割を果たすこともできる。一例の実施形態では、センサ４は、共振において有限のセンサ品質係数Ｑを維持することを促すと共に、衝撃の存在下における非線形スクイーズ膜減衰を提供するガス混合物内に保持することができる。センサのＱは約８であり得る。

図１において説明するように、ＭＥＭＳセンサ２は概して、ＩＭＤの一部として実施される。一例では、ＭＥＭＳセンサ２を、「カン（can）」と呼ばれることもあるＩＭＤハウジング内に含むか、又はデバイスハウジング上に配置することができる。別の例では、ＭＥＭＳセンサ２は、ＩＭＤから延在するリード線又はカテーテル内で、たとえば、遠位先端において、又はこのようなリード線若しくはカテーテルの長さに沿った或る点において配置することができる。この場合、ＭＥＭＳセンサ２は、ＭＥＭＳセンサ２とデバイスのカンとの間で延在する、リード線内の導電体を介してＩＭＤに電気的に結合される。この例としての実施形態は、ＭＥＭＳセンサ２が心臓音をモニタリングするのに使用される圧力センサである場合に有用であり得る。リード線は、電気的刺激の提供及び／又は検知のための導体及び電極を備えることができる。カテーテルは、流体を送出するか又は体内の領域から流体を引き込むために内腔を含むことができ、センサ２に結合される１つ又は複数の導体を備えることができる。代替的に、センサ２は、センサ信号の無線テレメトリのために備え付けることができる。

概して、センサ４は機械エネルギーをアナログ出力電圧に変換し、このアナログ出力電圧はセンサインタフェース６によって処理されて出力信号を生成する。たとえば、センサ４は、加速の３つの軸を３つの独立したアナログチャネルに変換することによって、面積、パワーペナルティ、及び配線の問題を最小にして慣性測定を可能にする、マイクロマシン加工された３軸加速度計として実施することができる。したがって、センサインタフェース６は、複数のインタフェース回路を備えることができ、これらの回路のそれぞれを３つの軸のうちの１つのために専用することができる。加速の３つの軸は、パッケージ寸法に位置調整することができる、すなわち、ｘ方向、ｙ方向、及びｚ方向（長さ、幅、及び高さ）において位置調整することができる。センサ４の製造のための適切な例示的処理は、ST Microelectronicsによって開発されたＴＨＥＬＭＡ（マイクロアクチュエータ及び加速度計のための厚いエピポリ層（Thick Epi-Poly Layer for Microactuators and Accelerometers））処理であるが、他のＭＥＭＳ処理を使用してもよい。

加速度計のためのアーキテクチャは、幾つかの実施形態では、ｘ加速度及びｙ加速度の測定のための単一の横方向加速度計を備えることができ、一方、ｚ軸に沿った加速度の測定値は、差動シーソー配置を使用して測定することができる。センサ４のための他の構成が可能である。したがって、本開示において記載される特定のアーキテクチャは、多くの可能な構成のうちの１つとしての例示的なものであり、決して限定するものとしてみなされるべきではない。しかしながら、本開示において記載される例としての構成に関して、加速度計の各軸は、かみ合わせられているビームフィンガによって形成される差動キャパシタを使用して、加速度をアナログ出力電圧に変換することができる。かみ合わせられているフィンガは、電気的に接続されて可変差動キャパシタを形成するキャパシタプレートとして動作する。プルーフマスが、ビームフィンガと呼ばれる、かみ合わせられているフィンガの１つのセットに結合され、ばねによって基板の上に吊り下げられる。プルーフマスが特定の方向に偏向されると、プルーフマスに取り付けられているビームフィンガと、対応する固定フィンガのうちの１つとの間の静電容量が変化する。静電容量の変化は特定の方向における加速を示す。したがって、センサ４は、プレートの重なり合うエリア又はプレート間の間隔が検知素子の変位の関数であるキャパシタの等価なセットによってモデル化することができる。

センサインタフェース６は、センサ４に結合され、静電容量の変化を電圧に変換し、この電圧は処理されて、動きの測定値を表すセンサ信号を生成する。既に述べたように、可変キャパシタの静電容量は典型的には概ね数百ｆＦの範囲内にあり、概ね１ａＦ〜１００ａＦ程度の変動を示す。結果として、センサインタフェース６によって検知される電圧は、概ね１０μＶ〜１ｍＶの範囲内にあり得る。ＭＥＭＳセンサ２が微小電力システムとして動作する、すなわち、概ね５００Ｈｚ以下のクロックレートで動作し、且つ概ね２．０マイクロアンペア未満の電流を電源から使用する場合、ｋＴ／Ｃノイズ、並びに増幅器オフセット及びフリッカ（１／ｆ）ノイズのような他のエラーは、信号電圧の大部分を占める可能性あがる。センサインタフェース６は、しかしながら、相関トリプルサンプリング（ＣＴＳ）を採用して、欠陥、すなわちｋＴ／Ｃノイズ、増幅器オフセット、及びフリッカノイズを信号から実質的に消去又は除去する。

既に述べたように、ＣＴＳは、クロックサイクルの２つのクロック位相間で変化しない信号成分を消去するサンプリング処理である。特に、ＣＴＳは、ノイズ信号を第１のクロック位相中にサンプリングすること、及びセンサ信号を第２のクロック位相中にサンプリングすることを含む。センサ信号はノイズ信号と同じ信号経路を進むため、ノイズ成分、たとえば、ｋＴ／Ｃノイズ、増幅器オフセット、及びフリッカノイズは両方の信号に共通している。したがって、ｋＴ／Ｃノイズ、並びに増幅器オフセット及びフリッカノイズは、相殺によってセンサ信号から除去することができる。このように、センサインタフェース６は低ノイズセンサ出力信号を生成する。

センサインタフェース６は、ＣＴＳ処理のためのインタフェースを提供する。インタフェースは、差動増幅器と、サンプリングキャパシタと、複数のスイッチとを備える。概して、差動増幅器の入力は、一対のスイッチを通じてセンサ４に結合される。差動増幅器の出力は、サンプリングキャパシタの一方の端部に結合される。サンプリングキャパシタの他方の端部はスイッチに結合される。このように、スイッチは信号経路内の様々なノードに配置され、ＣＴＳ処理のステップのシーケンスを制御するためにそれぞれのクロック信号によって駆動することができる。

ここでも同様に、ＣＴＳ処理は３ステップ処理である。最初の２つのステップは、ノイズ信号をサンプリングし、クロックサイクルの第１の位相中に生じる。第３のステップはセンサ信号をサンプリングし、クロックサイクルの第２の位相中に生じる。リセットステップとも呼ばれる第１のステップは、クロック信号の第１のクロック位相の第１の部分中、センサノードをリセットする。サンプリングキャパシタはまた、第１のステップ中、接地に接続される。換言すると、センサインタフェース６内の差動増幅器は、第１のステップ中、センサ４から切り離されて、可変検知キャパシタ上でｋＴ／Ｃノイズを構築する。

第１のクロック位相の第２の部分中に生じる第２のステップ中、差動増幅器は可変検知キャパシタに接続され、ｋＴ／Ｃノイズが差動増幅器を通じてサンプリングキャパシタ上にサンプリングされる。増幅器はまた、オフセット及びフリッカノイズを信号内に導入し、これらのオフセット及びフリッカノイズはｋＴ／Ｃノイズと共に、サンプリングキャパシタ上にまとめて記憶される。

第３のステップは、クロックサイクルの第２の位相によって開始され、検知ステップと呼ばれる。このステップの名前が示唆しているように、センサ信号が可変キャパシタをわたって差動増幅器に印加される。差動増幅器が電圧信号の振幅を増幅し、増幅信号を生成する。増幅信号は、センサ信号及びノイズ成分の増幅表現を含む。

センサ信号は、サンプリングステップ中、ｋＴ／Ｃノイズと同じ信号経路を進むため、ｋＴ／Ｃノイズ、増幅器オフセット、及びフリッカノイズは２つのクロック位相間で共通である。すなわち、増幅信号のノイズ成分は、サンプリングステップ中にサンプリングキャパシタ上に記憶される信号と実質的に同じである。したがって、サンプリング（第２の）ステップ中にサンプリングキャパシタ上に記憶されるノイズ信号は、検知（第３の）ステップ中に差動増幅器によって生成される増幅信号のノイズ成分を実質的に消去する。

結果的に得られる信号は、しかしながら依然として、信号チェーンにおける速いダイナミクスによってもたらされる過渡現象、すなわちグリッチを含む可能性がある。したがって、センサインタフェース６は、クロック過渡現象を抑制するサンプリングキャパシタに結合される出力段を備えることができる。出力段は、２つのインターリーブサンプルホールド（Ｓ／Ｈ）段を備え、ピンポン復調器と呼ぶことができる。ピンポン復調器の一方の段（ピン段）は第１のクロックサイクル中、より具体的には、第１のクロックサイクル中のＣＴＳ処理の第３のステップ中に差動増幅器の出力をサンプリングし、一方、他方の段（ポン段）は同時に信号を出力する。ポン段による信号出力は、前のクロックサイクルからのＣＴＳ処理の第３のステップ中に差動増幅器からサンプリングされる信号に基づく。

第１のクロックサイクルに続く第２のクロックサイクル中、ピン段は、第１のクロックサイクル中にサンプリングされる信号に基づく信号を出力し、一方、ポン段は同時に、差動増幅器の出力をサンプリングする。このように、ピンポン復調器は交互に差動増幅器の出力をサンプリングし、それを１つのクロックサイクルにわたってホールドし、その後、次のクロックサイクルにおいて信号を出力する。信号を１つのクロックサイクルにわたってホールドすることによって、信号における過渡現象（グリッチ）が落ち着くことができる。結果として、ＭＥＭＳセンサ２内のセンサインタフェース６の出力は安定した低ノイズ信号である。

出力段は、信号変化を小さく保つ負のフィードバックを提供するように構成することもできる。フィードバックは、出力段の入力に印加することができるか、又は、代替的に、差動増幅器の入力に全体的に印加することができる。フィードバックが全体的なフィードバックとして印加される場合、フィードバックは差動増幅器の入力に差動的に印加され、差動からシングルエンドへの変換を提供する。全体的なフィードバックは、アナログフィードバック又は離散フィードバックとして印加することができる。離散フィードバックの場合、センサインタフェース６はアナログ／デジタル変換器（ＡＤＣ）を備えることができる。

ＣＴＳ処理のための回路部及び出力段に加えて、センサインタフェース６は、サポート回路部を備えることができる。たとえば、センサインタフェース６はクロック状態マシンと、基準電圧及びバイアス電圧発生器と、オフセット及び感度を調整する（trimming）ためのオンチップ調整メモリとを備えることができる。オンチップメモリは、製造全体を通じてデータを追跡する必要性を除去するために、生産中に不揮発性メモリに書き込まれる調整コードを記憶することができる。特に、調整コードは、センサインタフェース６によって使用されて、センサ４から得られる測定値を較正することができる。さらに、インタフェース回路は、ＭＥＭＳセンサ２の使用可能性を判断するのに使用される静電自己試験を提供することができる。自己試験コマンドは、製造処理において、供給業者に出荷する前にＭＥＭＳセンサ２が使用可能であるか否かを判断するのに有用であり得る。自己試験コマンドはまた、ＭＥＭＳセンサ２が患者内に埋め込まれ且つ生理学的信号をモニタリングするのに使用されるときのＭＥＭＳセンサの動作を確認するのに有用であり得る。

センサインタフェース６の出力は、チップから離れている、すなわちＬＧＡパッケージの外側の追加の処理回路部に送ることができる。追加の回路部は、たとえば、ＩＭＤ内のプロセッサ、又はＭＥＭＳセンサ２の出力を処理することができる他のデバイスとすることができる。たとえば、ＩＭＤ内のプロセッサは、センサ出力信号を処理して、診断目的のために又は治療提供のための制御ループを実施するために使用することができる、信号における特性を特定することができる。

ＭＥＭＳセンサ２を、生理学的に基づく動きの検知を提供するものとして本開示において説明するが、ＭＥＭＳセンサ２はこのようには限定されない。むしろ、ＭＥＭＳセンサ２、及びより詳細にはセンサインタフェース６は、様々な医療用途及び非医療用途に適合することができることを理解されたい。たとえば、センサ４は、センサインタフェース６と共に使用される場合に有用なセンサデータを提供することができる任意の容量ベースセンサとすることができる。したがって、センサ４は、ジャイロスコープ、圧力センサ、マイクロアクチュエータ、又は、ＭＥＭＳ技術を使用して製造される他のタイプの慣性センサ、化学センサ、若しくは磁気センサとすることができ、このようなセンサの組み合わせを含む。ＭＥＭＳセンサ２は、圧力センサを用いるカテーテルモニタリング用途、圧力センサを用いる心臓音のモニタリング、並びに、加速度、圧力、湿度、及び液面のような精密測定のために微小電力システムを必要とする他の生理学的モニタリング用途において使用することもできる。

図２は、図１のセンサインタフェース６の様々な構成要素をより詳細に示すブロック図である。図２に示されているように、センサインタフェース６は、インタフェース回路１２Ｘ、１２Ｙ、１２Ｚと、調整メモリレジスタ及び回路１０と、クロック分配ネットワーク１８と、基準及びバイアス発生器１９とを備える。図２の例では、インタフェース回路１２Ｘ〜１２Ｚ（まとめて「インタフェース回路１２」）は、加速の３つの軸（Ｘ、Ｙ、及びＺ）を３つの独立したアナログ出力チャネル（Ｘ_ＯＵＴ、Ｙ_ＯＵＴ、及びＺ_ＯＵＴ）に変換する。したがって、インタフェース回路１２のそれぞれは、Ｘ検知軸、Ｙ検知軸、及びＺ検知軸のうちの１つに対応する。インタフェース回路１２のそれぞれは、対応する相関トリプルサンプラ１４Ｘ〜１４Ｚ（まとめて「相関トリプルサンプラ１４」）と、対応するピンポン復調器１６Ｘ〜１６Ｚ（まとめて「ピンポン復調器１６」）とをそれぞれ備えることができる。

相関トリプルサンプラ１４のそれぞれは、その出力において低ノイズ信号を生成し、差動増幅器と、差動増幅器の出力に結合されるサンプリングキャパシタとを備える。差動増幅器は、センサ４とインタフェースして、コモンモード信号及び漏れ電流を排除する完全差動アーキテクチャを有する計装用増幅器とすることができる。計装用増幅器は、安定した利得特性と、良好な線形性と、広いコモンモード範囲とを有する低電力計装用増幅器を含むことができる。例示的な計装用増幅器を図９に示す。例示的な相関トリプルサンプラの回路図を図４、図５、及び図６に示す。

ピンポン復調器１６のそれぞれは、相関トリプルサンプラ１４のうちの対応する１つによって生成される低ノイズ信号を入力として受信し、対応する安定した低ノイズ信号を出力する。ピンポン復調器１６は、第１の出力段５４Ａ及び第２の出力段５４Ｂにおいて交互にサンプリングキャパシタ３４の出力をサンプルホールドする。ピンポン復調器１６の入力において、低ノイズ信号は、信号経路においてダイナミクスを速く切り替えることによってもたらされる過渡現象を含む場合がある。ピンポン復調器１６はそれぞれ、交互に、或るクロックサイクル中に、相関トリプルサンプラ１４のうちの対応する１つのサンプラの出力をサンプリングし、次のクロックサイクル中に信号を出力する一対のインターリーブ出力段を備える。このように、ピンポン復調器１６によって、たとえば１つのクロックサイクルにわたって信号における過渡現象が落ち着くことができ、その後、結果的に得られる安定した低ノイズ信号が追加の処理回路部に印加される。既に述べたように、追加の処理回路部は、センサインタフェース６上に配置されるＡＤＣ（図示せず）、又は、診断目的のために若しくは治療提供のための制御ループを実施するために使用することができる、信号における特性を特定する、ＩＭＤに関連付けられる回路部のような、センサインタフェース６から離れて配置される回路部を含むことができる。一例のピンポン復調器の回路図を図７において提供する。

調整メモリレジスタ及び回路１０は、電気的消去可能プログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）セル、又は、調整較正コードを含む不揮発性メモリの他のセルを含むことができる。ＥＥＰＲＯＭセルのようなパッケージ内メモリによって、センサデバイス２を、大量生産ライン上で較正し、その後、治療を患者に提供すると共に、治療提供アルゴリズムにおいて、診断目的のために、又はその両方においてセンサデバイス２によって生成される出力を使用するＩＭＤの一部として組み立てるために転送することが可能になる。

幾つかの実施形態では、調整メモリレジスタ及び回路１０は、電荷をセンサノード上に注入することによってクロックと増幅器との間のより大きな受動結合静電容量をエミュレートするキャパシタデジタル／アナログ変換器（ＤＡＣ）を備えるオフセット調整ブロックを備えることができる。この静電容量は加速力から独立している。

例示的なオフセット調整ブロックは、センサクロックのリセット位相中にセンサノードをゼロにするのに必要なリセットスイッチを備えることができる。注入される電荷の絶対的大きさは、センサクロックによって駆動される集積ポリ−ポリキャパシタ（poly-poly caps）によって求めることができる。２進重み付けキャパシタＤＡＣコードは、注入される電荷の相対的大きさ、及びどのプレートに電荷が送られるかを確定する。ＤＡＣコードは調整メモリレジスタ１０から得ることができる。

クロック分配ネットワーク１８は、チップ上で、単一のマスタ外部クロックから、信号チェーン及びセンサクロッキングを生成する。マスタ外部クロックは、センサインタフェース６から離れて配置することができ、センサインタフェース６の出力を使用するＩＭＤのための処理回路部に関連付けることができる。クロック分配ネットワーク１８は、たとえば、相関トリプルサンプラ１４及びピンポン復調器１６を制御するために１つ又は複数のクロック信号を生成することができる。すなわち、クロック分配ネットワーク１８は、ＣＴＳ処理のステップのシーケンスを制御するために、信号チェーン内で、様々なノードにおいて位置決めされるスイッチを駆動するクロック信号を生成することができる。

たとえば、信号チェーンの公称クロック周波数は概ね１ｋＨｚとすることができ、これは、クロック分配ネットワーク１８によって、相関トリプルサンプラ１４及びピンポン復調器１６を駆動するのに必要な位相に分割される。既存のセンサ４のためのクロックドライバは、センサ４を、センサリセットクロックにおいて−ＡＶＤＤに合わせて（to）、また読み出し部分において＋ＡＶＤＤに合わせてクロック制御する負の電荷ポンプを含むことができる。センサ４上での著しい容量性負荷は、センサパッケージ内に収めることができるオンチップキャパシタを使用する場合に負のクロックをＡＶＤＤの概ね８０％に制限することができる。この駆動量は、ノイズ要件を満たすのに十分である。

基準及びバイアス発生器１９は、基準電圧及びバイアス電圧をＭＥＭＳセンサ２に提供する。たとえば、発生器１９は、相関トリプルサンプラ１４内のサンプリングキャパシタに基準電圧を供給し、相関トリプルサンプラ１４内の差動増幅器及びピンポン復調器１６内のＳ／Ｈ回路内の増幅器のような、インタフェース回路１２内の能動回路素子にバイアス電圧を供給することができる。

以下の説明は、例示的なＭＥＭＳセンサの大まかな部品仕様を提供する。たとえば、センサインタフェース６を形成するＡＳＩＣのおおよその最大サイズは、概ね２１００μｍ、概ね１３００μｍとすることができる（ハム及びスクライブ（hams and scribes）を含まない）。センサダイは、概ね２１００μｍ、概ね１９００μｍとすることができる。センサ４、保護キャップ、及びＡＳＩＣベースセンサインタフェース６は、業界標準ランドグリッドアレイ（ＬＧＡ）において積み重ねられると共に配置されるダイとすることができる。１つの例示的な実施形態では、ＬＧＡパッケージの寸法は、長さが概ね３ｍｍ、幅が概ね３ｍｍ、高さが概ね１ｍｍとすることができる。

基準及びバイアス発生器１９には、センサインタフェース６の公称供給電圧及び調整メモリレジスタ１０をプログラムするための最大供給電圧を供給することができる。公称供給電圧及び最大供給電圧はそれぞれ、たとえば１．９Ｖ（＋／−５％）及び１４Ｖである。最小供給電圧は、感度及びオフセットに関する仕様の幾らかの電位低下を伴って、１．７Ｖの機能（functionality）に拡張することができる。ＭＥＭＳセンサ２の公称供給電流は、加速の３つの軸の連続した測定の場合、最大概ね１μＡとすることができる。ＭＥＭＳセンサ２はまた、電流を概ね５００ｎＡに低下させる低電力モードでも動作することができる。これらの値は例示に過ぎず、決して制限するものとみなされるべきではない。

さらに、通常モード、又は低電力モードとは異なる電流量を使用する、ｚ軸に沿った心臓のソノグラムを測定する「ソノグラムモード」も存在し得る。ソノグラムモードに必要な駆動するもの（requirement driver）は、最小５０Ｈｚ帯域幅の５ｍｇ二乗平均平方根（ｒｍｓ）ノイズである。信号チェーンの公称クロック周波数は概ね１ｋＨｚであり、これは、小さな状態マシンによって、センサ及びピンポン復調増幅器を駆動するのに必要な位相に分割される。センサを励起するためのクロックドライバは負の電荷ポンプを含み、それによって、センサは、センサリセットクロックにおいて−ＡＶＤＤに合わせて、そして読み出し部分において＋ＡＶＤＤに合わせてクロック制御される。実際には、センサ上の著しい容量性負荷（たとえば、概ね６ｐＦ）が、センサパッケージ内に収めることができるオンチップキャパシタを使用する場合に負のクロックをＡＶＤＤの概ね８０％に制限する。この駆動量は、ノイズ要件を満たすのに十分である。

以下は、センサインタフェース６上のボンディングパッド（図示せず）において利用可能な信号のそれぞれの性質及び機能を簡潔に説明する。センサインタフェース６は、６つの差動検知パッドＸ＋、Ｘ−、Ｙ＋、Ｙ−、Ｚ＋、Ｚ−と、共通「ロータ」ドライブＣＯＭと、全てのセンサに配線される２つの接地パッドＧＮＤとを備えることができる。電極は、センサインタフェース６の上部に沿って配置することができる。電極の順序はＧＮＤ：Ｚ＋：Ｙ＋：Ｘ＋：ＣＯＭ：Ｘ−：Ｙ−：Ｚ−：ＧＮＤとすることができる。パッドピッチは概ね１１０μｍである。ＣＯＭパッドセンタラインは、各端から概ね１０５０μｍ離れてセンサインタフェース６のセンタラインに一致し得る。

入力静電容量を低減するために、幾つかの実施形態では、静電放電（ＥＳＤ）セルがこれらのパッド上に存在しないことが可能である。センサパッド上のＥＳＤ保護は、２ｋＶ ＨＢＭ（人体モデル）に関してサイズ設定された直列５００ｋＷ抵抗器によって提供することができる。コア上のスイッチ拡散（switch diffusion）がＩＣゲートを保護する。ボンドパッドをセンサインタフェース６のソースによってブートして、センサの容量性負荷を低下させることができる。

ＶＳＳ及びＶｒｅｆパッドはそれぞれ、接地基準及び基準電圧を提供する。センサインタフェース６は、アナログ出力のためのパッド、たとえばＸ_ＯＵＴ、Ｙ_ＯＵＴ、及びＺ_ＯＵＴも備えることができる。アナログ出力Ｘ_ＯＵＴ、Ｙ_ＯＵＴ、Ｚ_ＯＵＴは、３つの異なる軸（Ｘ、Ｙ、及びＺ）に沿った加速度計信号の３つの異なるチャネルを提供する。信号電圧は、Ｖｒｅｆ／２を中心とすることができ、感度はＶｒｅｆにレシオメトリックとすることができる。これは、ロバストな検知のためのレシオメトリックＡＤＣの使用を可能にする。Ｖｒｅｆは、レシオメトリック動作のためにＡＶＤＤに、又は絶対基準のためにバンドギャップに接続することができる。センサインタフェース６の出力は、概ね５０ナノアンペアの最小値を供給することが可能であり得る。

センサインタフェース６は、それぞれ、調整メモリレジスタ及び回路１０のＥＥＰＲＯＭセルをプログラムしてデータを提供するために、且つ調整コードが揮発性レジスタから来るのか又は調整メモリ１０内のＥＥＰＲＯＭから来るのかを選択するために、直列Ｉ２Ｃポートを通じる追加の４つのピンを備えることができる。オフセットの６ビットをオフセットに関する各軸に割り当てることができ、オンチップデジタル／アナログ変換器（ＤＡＣ）（図示せず）はオフセット電荷をセンサインタフェースノードに送出することができる。軸ごとのオフセットは、０．２５Ｇ内に調整することができる。ＩＭＤの埋め込み後、センサ４の地面に対する最終の向きに基づいて最終較正を実行することができる。感度調整は、ピンポン復調器１６内の出力キャパシタ及びホールドキャパシタにおけるスケーリングを調節することができ、５０ｍＶ／Ｇ／Ｖｄｄ＋／−５％の正味の許容誤差を設定することができる。ここで、Ｖｄｄは供給電圧である。

センサチャネルの目標ノイズは、概ね２．４Ｖのセンサ励起電圧（２×バンドギャップ）の場合、Ｘ及びＹにおいて概ね５００μｇ／ｒｔＨｚ、Ｚにおいて７５０μｇ／ｒｔＨｚとすることができる。これは、姿勢検出の場合（１０Ｈｚ帯域幅、１次ローパス）に、Ｘ及びＹにおいて概ね２ｍｇ ｒｍｓ、Ｚにおいて３ｍｇ ｒｍｓの公称ノイズフロアを提供する。幾つかの実施形態では、所望の推定ノイズフロア要件は、１０Ｈｚ帯域幅において１０ｍｇ ｒｍｓであり得る。目標とされるより低いノイズフロアは、電力仕様を損なうことなく、ＭＥＭＳ処理の極値のプロセスコーナを捉えることができる。ＭＥＭＳセンサ２は、ＭＥＭＳ処理安定性が設計マージンを必要としないことが分かった場合、ゼロ入力電流を低減するための調整を含むことができる。

ＭＥＭＳセンサ２が心臓音を測定するために圧力センサを備える実施形態では、Ｚ軸は、ノイズフロアを低減するブーストモードも有することができる。より速いクロックと組み合わせて、ブーストモードは、１００Ｈｚの実効ノイズ帯域幅で概ね５ｍｇ ｒｍｓノイズフロアを提供することができる。このモードは、ＩＭＤ用途において心臓のソノグラムをモニタリングするために使用することができる。

Ｘ加速度計チャネル及びＹ加速度計のチャネル公称帯域幅要件は概ね２０Ｈｚとすることができる（−３ｄＢ点）。Ｚ加速度計チャネルの最小帯域幅は、心臓音の測定を可能にするために、概ね５０Ｈｚとすることができる（−３ｄＢ点）。さらに、ローパス特性は、１次とすることができ、インタフェース回路１２の出力段におけるキャパシタ比及びシステムクロックによって求めることができる。

Ｘ軸、Ｙ軸、及びＺ軸間の、センサ４に使用される加速度計の交差軸感度は概ね５％未満とすることができる。交差軸感度における主要なエラーはパッケージ配列である。ＭＥＭＳベースセンサデバイス２の非線形性は、＋／−６Ｇの指定の範囲に関して、概ね５％未満とすることができる。センサ４の絶対的オフセットは＋／−０．５Ｇ／ｓに調整することができる。患者の姿勢を検出するために患者内で加速度計として実施される場合、センサ４の向きは、患者内で姿勢に関して較正すべきである。したがって、ダイナミックレンジが許容可能である限り、絶対的オフセットは重要ではない。しかしながら、加速度計のオフセットは好ましくは、概ね３７℃＋／−５℃の温度範囲にわたって且つセンサの寿命にわたって、＋／−１００ｍＧを超えて変動すべきでない。

図３は、説明の目的のためにキャパシタの等価なセットとしてモデル化されている、図１のセンサ４を示す回路図である。図３のモデルは、多軸ＭＥＭＳ加速度計の単一の軸を表す。図３では、センサ４は、検知キャパシタ２０Ａ及び２０Ｂ（まとめて「検知キャパシタ２０」と呼ばれる）と、寄生キャパシタ２１Ａ及び２１Ｂ（まとめて「寄生キャパシタ２１」と呼ばれると）と、自己試験キャパシタ２２Ａ及び２２Ｂ（まとめて「自己試験キャパシタ２２」と呼ばれる）と、駆動キャパシタ２４とを備える。検知キャパシタ２０は加速度計の可変静電容量を表し、この可変静電容量は、キャパシタプレートとして動作する、かみ合わせられているフィンガキャパシタによって形成することができる。

電圧が駆動ノード４４を通じてセンサ４に印加され、この駆動ノードは３つのセンサ軸の間で共通である。駆動ノード４４はセンサインタフェース４によって生成することができる。したがって、駆動キャパシタ２４は、多軸ＭＥＭＳ加速度計のための３つのセンサ間で共有される駆動静電容量を表す。検知キャパシタ２０のそれぞれは、一方の側において駆動ノード４４に結合され、対応する寄生キャパシタ２１を通じて他方の側で接地に分路される。検知キャパシタ２０は、図２のインタフェース回路１２のうちの１つのようなインタフェース回路によって差動的に読み取られる。一例として、検知静電容量は、概ね１ｆＦ／Ｇだけ概ね３３０ｆＦの公称検知静電容量と異なり得る。寄生キャパシタ２１の静電容量は概ね１．４ｐＦであり得る。

概して、自己試験キャパシタ２２は、一方の端部において駆動ノード４４に結合され、センサ４の使用可能性を判断するために使用される。他方の端部において、自己試験キャパシタは、たとえばインタフェース回路上の特別なピンを介してインタフェース回路に結合することができる。電位が自己試験中に自己試験キャパシタ２２に印加されるとき、自己試験キャパシタ２２上の電圧が測定される。測定された電圧が所定の範囲内にある場合、センサ４の使用可能性が実証される。測定された電圧が所定の範囲内にない場合、センサ４は使用不可能であるとみなされる。自己試験は、センサが供給業者に出荷される前に使用可能であることを確認するために製造処理中に実行することができる。自己試験は、センサが患者内に埋め込まれるているときに実行することもできる。

様々なパラメータの典型的な値を以下の表１にまとめる。表１はまた、検知静電容量の主な変動又は拡散を提供する。これらの数字は、本開示において説明する例示的な容量性インタフェース回路の設計のための基礎として使用することができる。静電気引力が動いているセンサフィンガを折り畳んで固定フィンガにする場合のセンサ４の捕捉電圧は５Ｖを超えることに留意されたい。これは、センサ４にノイズ性能を向上させるために、供給電圧を安全に２倍にすることができることを意味する。表１では、Ｃｏ（全軸）は、全キャパシタの総出力静電容量を示し、Ｃｓｅｎｓｅ（ｘ，ｙ）は、ｘ軸及びｙ軸の検知キャパシタ２０の値を示し、Ｃｓｅｎｓｅ（ｚ）は、ｚ軸の検知キャパシタ２０の値を示し、Ｃｓｅｎｓｅ＿ｐａｒ（ｘ，ｙ）は、ｘ軸及びｙ軸の検知キャパシタ寄生静電容量２１の値を示し、Ｃｓｅｎｓｅ＿ｐａｒ（ｚ）は、ｚ軸の検知キャパシタ寄生静電容量２１の値を示し、Ｃｄｒｉｖｅ＿ｐａｒ（共有される全軸）は、全軸の結合駆動静電容量２４を示す。Ｃｄｒｉｖｅ＿ｐａｒは共通ノードに関連付けられ、この共通ノードは、駆動されて、センサ上の共通ロータ（ＭＥＭＳビーム）に送られ、それによってこのノード上の寄生静電容量が３つの軸に共通となる。

図３では、センサインタフェース６への入力がＳｅｎｓｅ＋、Ｓｅｎｓｅ−、Ｓｅｌｆ−Ｔｅｓｔ＋、及びＳｅｌｆ−Ｔｅｓｔのノードによって示されている。特に、このような入力は、それぞれがＸ検知軸、Ｙ検知軸、及びＺ検知軸に対応することができるインタフェース回路１２のうちの１つに結合することができる。センサインタフェース６のインタフェース回路１２内のＣＴＳ回路の一部を形成する差動増幅器は、検知キャパシタ２０Ａ、２０Ｂの出力を、それぞれＳｅｎｓｅ＋ノード及びＳｅｎｓｅ−ノードを介して受け取る。

図４は、図２のインタフェース回路１２の一例の実施態様を表すインタフェース回路１２Ａを示す回路図である。１つ又は複数のインタフェース回路１２Ａをセンサインタフェース６内に設けることができる。３軸加速度測定法の場合、センサインタフェース６は３つの異なるインタフェース回路１２Ａを備えることができ、たとえばＸ軸、Ｙ軸、及びＺ軸ごとに１つである。インタフェース回路１２Ａは、低電力及び低クロックレートで動作しながら、センサ４内の差動キャパシタ２０Ａ及び２０Ｂの両端間の小さな容量偏差を、安定した低ノイズアナログ出力信号に変換する。

図４の例では、インタフェース回路１２Ａは、相関トリプルサンプラ１４と、ピンポン復調器１６とを備える。相関トリプルサンプラ１４及びピンポン復調器１６。図４は、多軸加速度計の１つの軸に沿った容量偏差を、この軸に沿った加速の測定値を表すアナログ信号に変換するのに使用することができるインタフェース回路を示す。ピンポン復調器１６はインターリーブ出力段５４Ａ及び５４Ｂを備える。図４では、出力段５４Ａを詳細に示している一方、出力段５４Ｂをブロックとして表している。出力段５４Ｂの詳細は説明を簡単にするために省略するが、出力段５４Ａの詳細と同一である。両方の出力段を示す、ピンポン復調器のより詳細な回路図は図７において提供する。

図４では、センサ４を、検知キャパシタ２０Ａ及び２０Ｂが代表している。検知キャパシタ２０Ａ及び２０Ｂは、一方の端部においてスイッチ３３に、他方の端部において相関トリプルサンプラ１４に結合される。スイッチ３３はタイミング信号Φ２によって制御される。概して、検知キャパシタ２０Ａ及び２０Ｂは、加速度計、ジャイロスコープ、圧力センサ、湿度センサ等のような容量ベースセンサの静電容量の変化を表す。ここでまた、加速度計を一例として使用すると、検知キャパシタ２０Ａ及び２０Ｂは、特定の方向に動いてフィンガの重なり合うエリア又はフィンガ間の間隔を変えることができる、加速度計のかみ合わせられているフィンガを表すことができる。

相関トリプルサンプラ１４は、差動増幅器１５と、抵抗器３５と、サンプリングキャパシタ３４と、スイッチ３６Ａ及び３６Ｂとを備える。スイッチ３６Ａ及び３６Ｂは、差動増幅器１５の正の入力３８Ａ及び負の入力３８Ｂにそれぞれに結合され、タイミング信号Φ１’によって制御される。スイッチ３６Ａ及び３６Ｂは、まとめて「リセットスイッチ３６」と呼ぶことができる。サンプリングキャパシタ３４は、抵抗器３５を通じて差動増幅器１５の出力に結合される。反対の端部において、サンプリングキャパシタ３４は、タイミング信号Φ１によって制御されるスイッチ４２を通じて基準電位、すなわち、Ｖｒｅｆ／２に結合される。

既に述べたように、相関トリプルサンプラ１４は、ＣＴＳ処理を使用して、ｋＴ／Ｃノイズ、並びに増幅器オフセット及びフリッカノイズを信号から実質的に消去することによって、センサ４から受信されるセンサ信号を低ノイズ信号に変換する。ＣＴＳ処理の３つのステップはタイミング信号Φ１’、Φ１、及びΦ２によって駆動され、これらのタイミング信号はクロック分配ネットワーク１８によって提供される。クロック分配ネットワーク１８は、単一のクロック信号からタイミング信号Φ１’、Φ１、及びΦ２を生成することができる。特に、タイミング信号は、Φ１’がクロック信号の第１の位相の第１の部分中高く、第１の位相の第２の部分中及びクロック信号の第２の位相中低く、Φ１が、クロック信号の第１の位相の全体中高く、クロック信号の第２の位相の全体中低く、且つΦ２がクロック信号の第２の位相中高く、第１の位相中低いように生成することができる。クロック信号の相対的タイミングの一例を図８に示す。

図４におけるスイッチ、すなわちスイッチ３３、３６Ａ、３６Ｂ、４２、４３、５０Ａ、及び５０Ｂは対応するタイミング信号が高いときに閉じ、信号が低いときに開く。最初は、タイミング信号Φ１’及びΦ１は高く、Φ２は低い。これは、ＣＴＳ処理の第１のステップ、すなわちリセットステップに対応する。リセットステップ中、スイッチ３３は開いており、検知キャパシタ２０Ａ及び２０Ｂは、リセットスイッチ３６Ａ及び３６Ｂをそれぞれ通じてシステム接地に接続される。したがって、ｋＴ／Ｃノイズが検知キャパシタ２０Ａ及び２０Ｂ上で構築される。同時に、サンプリングキャパシタ３４は、スイッチ４２を通じて基準電圧Ｖｒｅｆ／２に結合される。

ＣＴＳ処理の第２のステップは、Φ１が高く且つΦ１’及びΦ２が低いときの間隔、すなわちΦ１’が低下し且つΦ１が高いままであるときに開始する間隔によって特徴付けられる。この状態は、クロック分配ネットワーク１８に提供されるクロック信号の第１の位相の第２の部分に対応する。Φ１のみが高いとき、リセットスイッチ３６Ａ及び３６Ｂは開き、検知キャパシタ２０Ａ及び２０Ｂは、差動増幅器１５の入力３８Ａ及び３８Ｂにそれぞれ結合される。したがって、センサ４は検知キャパシタ２０Ａ及び２０Ｂを介して増幅器１５によって差動的に読み出され、電磁干渉及び漏れ電流がコモンモード現象として排除される。差動増幅器１５によって生成される増幅信号は、直列抵抗器３５を介してサンプリングキャパシタ３４上に記憶される。増幅信号は、増幅器１５に関連付けられるｋＴ／Ｃノイズ並びにオフセット及びフリッカノイズを含むノイズ信号である。

第３のステップは、Φ１の低下及びΦ２の上昇によって特徴付けられる。第３のステップの間隔は、クロック分配ネットワーク１８に供給されるクロック信号の第２の位相に対応する。スイッチ３３及び４３は、Φ２の上昇に応じて閉じる。結果として、検知キャパシタ２０Ａ及び２０Ｂを結合する共通ノード４４は基準電位Ｖｒｅｆにされ、一方サンプリングキャパシタ３４はピンポン復調器１６に結合される。検知キャパシタ２０Ａ及び２０Ｂにおける任意の不均衡が差動増幅器１５によって増幅され、電圧ステップが出力に転送される。基準電圧及びバイアス電圧発生器１９は、基準電圧を共通ノード４４に供給することができる。

このように、差動増幅器１５によって生成される増幅信号は、センサ信号と、検知キャパシタ２０Ａ及び２０Ｂに関連付けられるｋＴ／Ｃノイズ並びに増幅器１５に関連付けられる増幅器オフセット及びフリッカノイズを含むノイズ成分との増幅表現を含む。増幅器１５のこの出力は、サンプリングキャパシタ３４上でホールドされる信号によって減算され、それによってｋＴ／Ｃノイズ、増幅器オフセット、及びフリッカノイズが実質的に消去される。

ｋＴ／Ｃノイズ並びにフリッカノイズ及びオフセットが実質的に除去されるが、ピンポン復調器１６が追加の処理を提供して、クロック過渡現象によってもたらされるグリッチング及びエイリアス白色ノイズを低減する。ピンポン復調器１６は、インターリーブ出力段５４Ａ及び５４Ｂと選択器５６とを備える。選択器５６は、タイミング信号Φ３の制御下で相関トリプルサンプラ１４の出力を出力段５４Ａと５４Ｂとの間で切り替える。特に、選択器５６は、Φ３が高いときに相関トリプルサンプラ１４の出力を出力段５４Ａに印加し、Φ３が低いときに出力を出力段５４Ｂに印加する。タイミング信号Φ３の極性は、信号Φ１、Φ１’、及びΦ２に結び付けられるマスタクロックのサイクルごとに交互に変わる。このように、相関トリプルサンプラ１４の出力は、第１のクロックサイクル中に出力段５４Ａに印加される一方、出力段５４Ｂは、同時に信号を追加の処理回路部に出力する。段５４Ｂによる信号出力は、第１のクロックサイクルの前の第２のクロックサイクル中に段５４Ｂに印加される信号に基づく。第１のクロックサイクルに続く第３のクロックサイクル中、相関トリプルサンプラ１４の出力が出力段５４Ｂに印加され、出力段５４Ａは、第１のクロックサイクル中にサンプリングされる信号に基づく信号を出力する。

以下は、図４に示される構成要素に関して、出力段５４Ａの動作を詳細に説明する。より具体的には、以下は、Φ３が高く且つ相関トリプルサンプラ１４の出力が出力段５４Ａに印加されるときの動作を説明する。
出力段５４Ａは図４において、増幅器１７と、ホールドキャパシタ４８と、フィードバックキャパシタ４６とを備える。増幅器１７及びホールドキャパシタ４８は積分器を形成する一方、フィードバックキャパシタ４６は負のフィードバックを相関トリプルサンプラ１４’の出力に提供する。フィードバックキャパシタ４６上に記憶される電圧は、スイッチ５０Ａ及び５０Ｂによって制御される。特に、図４において、Φ１が高く且つΦ２が低いとき、スイッチ５０Ａはフィードバックキャパシタ４６をＶｒｅｆ／２に結合する。したがって、サンプリングキャパシタ３４は、Φ１が高いときＶｒｅｆを保つ。しかしながら、Φ２が高く且つΦ１が低いとき、スイッチ５０Ｂはフィードバックキャパシタ４６を増幅器１７の出力に結合する。

ＣＴＳ処理の最初の２つのステップ中、すなわちΦ１が高いとき、ピンポン復調器１６（選択器５６）は相関トリプルサンプラ１４の出力に接続されない。しかしながら、Φ２が高いとき、スイッチ４３は閉じており、相関トリプルサンプラ１４の出力はピンポン復調器１６（選択器５６）に接続される。この説明の文脈においてΦ３は高いため、選択器５６は、相関トリプルサンプラ１４の出力を増幅器１７の非反転入力に印加する。同時に、スイッチ４２は開いており、増幅器１７の反転入力は基準電圧Ｖｒｅｆ／２に結合される。したがって、増幅器１７及びホールドキャパシタ４８は、積分器として動作を開始する。しかしながら、Φ２が高いとき、積分器によって生成される信号は、追加の回路部、たとえばセンサインタフェース６から離れて配置される回路部による処理のための出力（Ｖｏｕｔ）において与えられない。これは、Φ３’によって制御されるスイッチ５２が、Φ３が高いときに低いためである。したがって、積分器は、次のクロックサイクル中にスイッチ５２が閉じるまで、サンプリングされた信号をホールドする。次のクロックサイクルまで信号をホールドする目的は、信号経路における長い過渡現象によってもたらされる、出力に向かうクロック過渡現象を低減することである。特に、ピンポン復調器１６は、出力ノードにおける信号が落ち着くための時間を有した後に、前にサンプリングされた状態を出力に与える。

スイッチ５２はタイミング信号Φ３が低下したときに閉じ、これは次のクロックサイクル中に生じる。次のクロックサイクル中、相関トリプルサンプラ１４は、前のクロックサイクル中と同じように動作する。すなわち、相関トリプルサンプラ１４は、ＣＴＳ処理に従って低ノイズ信号を生成する。選択器５６は、しかしながら、低ノイズ信号を、第３のステップ（サンプリングステップ）中、出力段５４Ａの代わりに出力段５４Ｂに印加する。このサンプリングステップ中、スイッチ５２は閉じ、出力段５４Ａは、前のクロックサイクル中にホールドしていた信号を出力（Ｖｏｕｔ）に与える。同時に、出力段５４Ｂは、出力段５４Ａ内の積分器に類似した積分器を使用して、相関トリプルサンプラ１４の出力をサンプリングする。サンプリングされた信号は、処理が繰り返され、相関トリプルサンプラ１４によって生成される低ノイズ信号が出力段５４Ａによってサンプリングされる次のクロックサイクルまでホールドされる。

軸ごとのインタフェース回路１２Ａを使用する、多軸加速度計の特定の実施態様の場合、オンチップボンドパッド及びインタフェース配線がブートされて寄生負荷が低減されると仮定すると、正味電荷再分配は、ｘ軸チャネル及びｙ軸チャネルの両方において別個に概ね１．８ｍＶ／Ｇを、ｚ軸チャネルにおいて１．２ｍＶ／Ｇをもたらし得る。コモンモードステップは概ね５００ｍＶである。差動増幅器１５はセンサ４のコモンモードシフトを排除する一方、Ａ_ｉｎａ＝５０（ｘ−ｙ）及び７５（ｚ）の利得によって小さな差動電圧を増幅する。電圧におけるこのシフトは、サンプリングキャパシタ３４を通じて電荷を送り、この電荷は、フィードバックキャパシタ４６からのフィードバック電荷によって打ち消される。スイッチ５０Ａ及び５０ＢはΦ１及びΦ２にそれぞれ反応し、フィードバックキャパシタ４６をＶｒｅｆ／２及び増幅器１７の出力にそれぞれ結合するため、増幅器１５の入力と増幅器１７の出力との間の総信号チェーン利得Ａはしたがって以下の通りである：
Ａ＝２×Ｖｒｅｆ×［（ｄＣ／Ｇ）／（Ｃｔｏｔ）]×Ａ_ｉｎａ×Ｃｓ／Ｃｆｂ
ここでＡは利得であり、Ｖｒｅｆは基準電圧であり、ｄＣ／Ｇは、加速度Ｇ当たりの静電容量の変化であり、Ｃｔｏｔはセンサの総静電容量であり、Ａｉｎａは差動増幅器１５の利得であり、Ｃｓはサンプリングキャパシタ３４の静電容量であり、Ｃｆｂはフィードバックキャパシタ４４の静電容量である。検知キャパシタ３４のフィードバックキャパシタ４６に対する比率（Ｃｓ／Ｃｆｂ）が１．１である場合、これは、信号チェーンの出力において概ね１００ｍＶ／Ｇの正味の変換比をもたらすことができる。

図４の回路において、容量性インタフェース回路１４は、差動増幅器１５と、サンプリングキャパシタ３４と、出力信号内の１つ又は複数のノイズ成分を低減する相関トリプルサンプリング回路とを備える。図４の例では、相関トリプルサンプリング回路は、スイッチ４２、４３、３６Ａ、３６Ｂ、及び３３によって形成され、これらのスイッチは、サンプリングキャパシタ３４によって受信される信号に関して相関トリプルサンプリング処理を実施するために、異なるクロック位相に従って動作する。上述したように、相関トリプルサンプリング回路は、第１のクロック位相Φ１中、サンプリングキャパシタ３４の出力を接地に結合し、第１のクロック位相の第１の（リセット）部分Φ１’中、差動増幅器１５の第１の入力及び第２の入力を接地に結合し、第１のクロック位相Φ１の第２の部分中、差動増幅器１５の第１の入力及び第２の入力を接地から分離し、第２のクロック位相Φ２中、サンプリングキャパシタ３４の出力を接地から分離し、第２のクロック位相Φ２中、第１の容量性センサ素子２０Ａ及び第２の容量性センサ素子２０Ｂを基準電圧に結合し、第１のクロック位相Φ１中、第１の容量性センサ素子２０Ａ及び第２の容量性センサ素子２０Ｂを基準電圧から分離する。

このように、サンプリングキャパシタ３４は、第１のクロック位相Φ１の第２の部分及び第２のクロック位相Φ２の両方の間、１つ又は複数のノイズ成分を受け取り、第２のクロック位相Φ２中、複数のノイズ成分のうちの１つの少なくとも一部をブロックして、出力信号内の１つ又は複数のノイズ成分を低減する。特に、ノイズ成分は第１のクロック位相と第２のクロック位相との間で変化しないため、キャパシタ３４は、これらのノイズ成分をスイッチ４３を介して選択器５６に送らない。代わりに、変化しないノイズ成分は、相関トリプルサンプリング処理によって出力信号からフィルタリング除去される。このように、回路１４は、ピンポン復調器１６に印加される出力信号内のｋＴ／Ｃノイズ、増幅器オフセット、及びフリッカノイズを低減することができる。相関トリプルサンプリング回路は、差動増幅器が第１のクロック位相Φ１の少なくとも一部において１つ又は複数のノイズ成分を増幅すると共に、第２のクロック位相Φ２中、１つ又は複数のノイズ成分を有するセンサ信号を増幅するように、差動増幅器１５への入力を制御する。

図４の例では、相関トリプルサンプリング回路１４は、第１のクロック位相Φ１中、サンプリングキャパシタ３４の出力を接地に結合すると共に、第２のクロック位相Φ２中、サンプリングキャパシタの出力を接地から分離する第１のスイッチ４２と、第１のクロック位相Φ１の第１の部分Φ１’中、増幅器１５の第１の入力を接地に結合すると共に、第１のクロック位相Φ１の第２の部分中、増幅器１５の第１の入力を接地から分離する第２のスイッチ３６Ａと、第１のクロック位相Φ１の第１の部分Φ１’中、増幅器１５の第２の入力を接地に結合すると共に、第１のクロック位相Φ１の第２の部分中、増幅器の第２の入力を接地から分離する第３のスイッチ３６Ｂと、第２のクロック位相Φ２中、基準電圧を第１の容量性センサ素子２０Ａ及び第２の容量性センサ素子２０Ｂに結合すると共に、第１のクロック位相Φ１中、基準電圧を第１の容量性センサ素子及び第２の容量性センサ素子から分離する第４のスイッチ３３とを備える。第５のスイッチ４３は、キャパシタ３４の出力を選択器５６に結合する。

図５は、本開示においてインタフェース回路１２Ｂと呼ばれる、インタフェース回路１２のうちの１つの、別の例としての実施態様を示す回路図である。インタフェース回路１２Ａと同様に、図５のインタフェース回路１２Ｂは、トリプル相関サンプラ１４及びピンポン復調器１６を備える。したがって、インタフェース回路１２Ａ及びインタフェース回路１２Ｂは、相関トリプルサンプラ１４及びピンポン復調器１６に関しては同様に動作する。しかしながら、インタフェース回路１２Ａに関連付けられる相関トリプルサンプラ１４の出力へのアナログフィードバックは、インタフェース回路１２Ｂにおける全体的なアナログフィードバックに取って代わられる。

図５では、インタフェース回路１２Ｂはセンサ４とインタフェースし、このセンサは、検知キャパシタ２０Ａ及び２０Ｂと、励起キャパシタ６４Ａ及び６４Ｂ（まとめて「励起キャパシタ６４」と呼ばれる）とを備える。検知キャパシタ２０のそれぞれは、自身の容量性プレートのうちの、システム接地に接続される一方の容量性プレートと、励起キャパシタ６４のうちの対応する１つに結合される他方のプレートとを有する。検知キャパシタ２０の容量性プレートのうちの一方を共通電位に保つことは、圧力センサの特性である。したがって、図５のインタフェース回路１２Ｂは、圧力センサアーキテクチャを有するＭＥＭＳセンサに特に有用であり得る。

図５に示されている例では、全体的なフィードバックは、差動全体フィードバックをセンサ４内のそれぞれの信号経路に提供する２つのフィードバック経路を含む。図５に示されている上側フィードバック経路は、一方の端部において、励起キャパシタ６４Ａ及び検知キャパシタ２０Ａと共に共有されるノードに結合されるフィードバックキャパシタ６０Ａを含む。他方の端部において、フィードバックキャパシタ６０Ａは、スイッチ６１Ｂを介して接地又は基準電位に、スイッチ６１Ａを介してピンポン復調器１６’の出力に結合される。スイッチ６１Ｂ及び６１Ａはそれぞれ、タイミング信号Φ２及びΦ１によって制御される。

同様に、図５の下側フィードバック経路はフィードバックキャパシタ６０Ｂを含む。フィードバックキャパシタ６０Ｂは、一方の端部において、励起キャパシタ６４Ｂ及び検知キャパシタ２０Ｂと共に共有されるノードに結合される。他方の端部において、フィードバックキャパシタ６０Ｂは、スイッチ６３Ａを介して接地又は基準電位に、スイッチ６３Ｂを介してピンポン復調器１６の出力に結合される。スイッチ６３Ａ及び６３Ｂはそれぞれ、タイミング信号Φ１及びΦ２によって制御される。スイッチ６３Ａ及び６３Ｂの位相整合は、差動フィードバックをシングルエンド測定値から提供するように設定される。

概して、フィードバックキャパシタ６０によって提供される全体フィードバックは、インタフェース回路１２Ｂの出力（Ｖｏｕｔ）を線形化する。インタフェース回路１２Ｂの正味の伝達関数を式１に提供する。ここで、Ｖｄｒはキャパシタ６４を励起するΦ２の振幅であり、Ｃｃｍはキャパシタ６４の静電容量であり、Ｃｆｂはフィードバックキャパシタ６０の静電容量であり、Ｃｓ１は検知キャパシタ２０Ａのキャパシタであり、Ｃｓ２は
検知キャパシタ２０Ｂの静電容量である。
Ｖｏｕｔ＝Ｖｄｒ（Ｃｃｍ／Ｃｆｂ）（Ｃｓ１−Ｃｓ２）［１＋２（（Ｃｃｍ＋Ｃｆｂ）／（Ｃｓ１−Ｃｓ２））］
（１）
式１の［１＋２（（Ｃｃｍ＋Ｃｆｂ）／（Ｃｓ１−Ｃｓ２））］成分は非線形である。非線形成分は、姿勢、運動、落下の検出のような用途では小さい場合がある。したがって、インタフェース回路１２Ｂの帯域幅は、１次積分経路、すなわち、出力段５４Ａに関連付けられるホールドキャパシタ４８及び出力段５４Ｂに関連付けられる対応するホールドキャパシタの静電容量によって設定される。加えて、インタフェース回路１２Ｂの精度は、励起キャパシタ６４とフィードバックキャパシタ６０との比、及びセンサ４の特性によって設定される。

図６は、本開示においてインタフェース回路１２Ｃと呼ばれる、インタフェース回路１２の、さらなる別の例としての実施態様を示す回路図である。インタフェース回路１２Ｂと同様に、インタフェース回路１２Ｃは、センサ４に結合され、トリプル相関サンプラ１４を備える。しかしながら、インタフェース回路１２Ｃは、ピンポン復調器１６の代わりにピンポン復調器１６Ｂを使用し、ピンポン復調器１６Ｂは、センサ４に差動全体フィードバックとして印加される離散信号を出力する。

図６では、相関トリプルサンプラ１４は、既に述べたように動作する。すなわち、相関トリプルサンプラ１４は、センサ４’からサンプリングされる低ノイズ信号を出力する。ピンポン復調器１６Ｂ、より詳細には、出力段５４は、低ノイズ信号を既に述べたように処理して、安定した低ノイズ信号を生成し、この信号は量子化器５６によって受信される。図６では、量子化器５６は、タイミング信号Φ１によってクロック制御され、出力段５４のアナログ出力を、振幅Ｖｒｅｆを有する離散パルスのデジタルビットストリームに変換する。量子化器５６によって生成されるデジタルビットストリーム、すなわちＶｏｕｔＤｉｓｃは、平均して、出力段５４によって生成されるアナログ信号を表す。このように、出力段５４内の積分器及び量子化器５６は、シグマデルタ変換器と同様に動作する。デジタル信号プロセッサ又は他の等価回路部量子化器５６は、デジタルビットストリームを平均し、離散パルスの平均として出力信号ＶｏｕｔＤｉｓｃを生成する。

離散出力ＶｏｕｔＤｉｓｃは、フィードバックキャパシタ６０を通じてセンサ４への全体フィードバックとして印加される。全体フィードバックは、図５のアナログ全体フィードバックと同様に提供される。したがって、正味の伝達関数が以下の式２において提供されるように、フィードバックキャパシタ６０によって提供される全体フィードバックはセンサ４の出力を線形化する。ここで、ＶｏｕｔＤｉｓｃは、キャパシタ６４を励起する離散全体フィードバックの振幅であり、Ｃｃｍはキャパシタ６４の静電容量であり、Ｃｆｂはフィードバックキャパシタ６０の静電容量であり、Ｃｓ１は検知キャパシタ２０Ａのキャパシタであり、Ｃｓ２は検知キャパシタ２０Ｂの静電容量である。

Ｖｏｕｔ＝ＶｏｕｔＤｉｓｃ（Ｃｃｍ／Ｃｆｂ）（Ｃｓ１−Ｃｓ２）［１＋２（（Ｃｃｍ＋Ｃｆｂ）／（Ｃｓ１−Ｃｓ２））］
（２）
図５のインタフェース１２Ｂと同様に、積分器回路１２Ｃの帯域幅は１次積分経路によって設定され、精度は、励起キャパシタ６４とフィードバックキャパシタ６０との比、及びセンサ４の特性によって設定される。

図７は、ピンポン復調器１６の一例の回路図を示す。概して、ピンポン復調器１６は、復調器及び出力サンプルホールドバッファの両方としての役割を果たす。既に述べたように、ピンポン復調器１６は、２つのインターリーブ出力段、すなわち図４〜図６の出力段５４Ａ及び５４Ｂを備える。これらの段のうちの一方（ピン段）は、相関トリプルサンプラ１４からの出力をサンプリングし、次のクロックサイクルまでサンプリングされたデータをホールドし、他方の段（ポン段）は相関トリプルサンプラ１４の既にサンプリングされた出力を出力に与える。ポン段は、信号が落ち着いた後、前のクロックサイクル中にサンプリングされた信号を出力に与える。このように、ピンポン復調器１６は、出力におけるクロック過渡現象を実質的に低減する。

図７において、ピンポン復調器１６をより詳細に示す。すなわち、出力段５４Ａ、５４Ｂを実現するために使用することができる、例としての構成要素を示す。図７に関しては、相関トリプルサンプラ１４からの出力は、サンプリングキャパシタ３４の一方の側に印加され、一方、サンプリングキャパシタの他方の側は、基準電圧と選択器５６の入力との間でそれぞれスイッチ４２及び４３によって切り替えられる。基準電圧は、既に述べたように、Ｖｒｅｆ／２に等価とすることができ、図７では電流源１２２及びトランジスタ１２０によって提供される。タイミング信号Φ１及びΦ２の位相整合は、Φ２中、サンプリングキャパシタ３４上にサンプリングされる信号から、ｋＴ／Ｃノイズ、増幅器オフセット、及びフリッカノイズを除去する。

Φ２が高いとき、スイッチ４３は閉じ、サンプリングキャパシタ３４上でホールドされている低ノイズ信号を選択器５６に印加する。図７に示されているように、選択器５６は、タイミング信号Ｉの制御下で自身の入力における信号を出力ノード５７のうちの一方に印加するマルチプレクサ１１０とすることができる。たとえば、Ｉが高いとき、マルチプレクサ１１０は、自身の入力における低ノイズ信号を、出力段５４Ａに結合される出力ノード５７Ａに印加することができる。しかしながら、Ｉが低いとき、マルチプレクサ１１０は、自身の出力における低ノイズ信号を、出力段５４Ｂに結合される出力ノード５７Ｂに印加する。タイミング信号Ｉの位相整合によって、マルチプレクサ１１０は、マスタクロック信号のクロックサイクルごとにサンプリングキャパシタ３４上でホールドされている低ノイズ信号を出力段５４Ａ及び５４Ｂに交互に印加するようになる。

出力段５４のそれぞれはサンプルホールド（Ｓ／Ｈ）回路を備える。図７では、出力段５４ＡのＳ／Ｈ回路は、トランジスタ１１７とホールドキャパシタ４８とを備え、出力段５４ＢのＳ／Ｈ回路は、トランジスタ１１９とホールドキャパシタ１１８とを備える。この構成によって、出力上のレールツーレールスイングが可能になる。トランジスタ１１７及び１１９並びにホールドキャパシタ４８及び１１８は良好に整合されるべきである。トランジスタ１１７のゲート及びソースはそれぞれ、出力ノード５７Ａ及び電流源１２６に結合される。同様に、トランジスタ１１９のゲート及びソースは、出力ノード５７Ｂ及び電流源１２８に結合される。トランジスタ１１７及び１１９のドレインは、出力キャパシタ１２４の一方の側に結合される。キャパシタ１２４の他方の側は、ピンポン復調器１６’の出力に結合される。

出力段５４Ａ、５４Ｂによって生成される信号はそれぞれ、マルチプレクサ１１２及び１１４に結合され、これらのマルチプレクサはそれぞれ、タイミング信号Φ３及びΦ３’によって制御される。マルチプレクサ１１２及び１１４は、自身の入力における信号のうちの１つを自身の出力に選択的に印加する。Φ３が高く且つΦ３’が低いとき、たとえば、マルチプレクサ１１０は、サンプリングキャパシタ３４上の信号を出力段５４Ａに印加することができる。したがって、出力段５４Ａ内のトランジスタ１１７及びホールドキャパシタ４８は、積分器として動作してこの信号をホールドする。同時に、マルチプレクサ１１２は、出力段５４Ｂによって生成される信号をフィードバックとしてフィードバックキャパシタ４６を通じて印加する。また、同時に、マルチプレクサ１１４は、出力段５４Ｂによって生成される信号をピンポン復調器１６の出力にＶｏｕｔとして印加する。既に述べたように、出力段５４Ｂによって生成される信号は、この時点では、前のクロックサイクル中にサンプリングキャパシタ３４上にサンプリングされた信号に基づいている。信号が前のクロックサイクル中にサンプリングされたとき、信号は、信号経路における速いダイナミクスに起因する過渡現象（グリッチ）を含んでいた。この信号が、次のクロックサイクルにおいてマルチプレクサ１１４によってピンポン復調器１６の出力に印加されるときには、過渡現象は落ち着いており、それによってピンポン復調器１６の出力において安定した低ノイズ信号が生成される。Φ３が低く且つΦ３’が高いとき、出力段５４Ａはアクティブになる。特に、マルチプレクサ１１０は、キャパシタ３４の出力を出力段５４Ｂに印加し、マルチプレクサ１１２は、出力段５４Ａによって生成される信号をフィードバック信号として印加し、マルチプレクサ１１４は、出力段５４Ａによって生成される信号をピンポン復調器１６の出力にＶｏｕｔとして印加する。

図８は、インタフェース回路のタイミング信号又は波形を示す。タイミング波形Φ１ １３０、Φ１’ １３２、Φ２ １３４は、信号チェーンからｋＴ／Ｃノイズを除去するための３ステップＣＴＳ処理を駆動する。タイミング波形Φ３ １３６及びΦ３’ １３８は、ピンポン復調器１６の動作を制御する。タイミング波形Φ１ １３０、Φ１’ １３２、並びにΦ２ １３４、Φ３ １３６、及びΦ３’ １３８の位相整合は、本開示において記載されるインタフェース回路の適切な動作に重要である。しかしながら、図８に示されている正確なタイミングそのものは、説明の目的のために提示され、限定するものとしてみなされるべきではない。

図８は、タイミング波形Φ１’ １３２及びタイミング波形１３０が同時に上昇するが、Φ１’ １３２が高い時間間隔がΦ１ １３０が高い時間間隔より短いことを示している。加えて、図８は、タイミング波形Φ１ １３０が低下するのと同時にΦ２ １３４が上昇することを示している。

タイミング波形Φ３ １３６及びΦ３’ １３８に関して、図８は、これらの波形のそれぞれが、長さがタイミング波形Φ２ １３４の期間の２倍である期間を有することを示している。特に、タイミング波形Φ３１３６及びΦ３’ １３８が高い間隔は、タイミング波形Φ２が高い間隔と一致する。しかしながら、タイミング波形Φ３ １３６及びΦ３’ １３８が高い間隔は、タイミング波形Φ２ １３４の１つおきの間隔に一致する。

図９は、相関トリプルサンプラ１４内の差動増幅器１５の一例の回路図を示す。概して、差動増幅器１５は、安定した利得特性、良好な線形性、たとえば、２％未満の積分非線形性（ＩＮＬ）＋／−２０ｍＶ、及び広いコモンモード範囲を有する低電力計装用増幅器とすることができる。図９の例では、差動増幅器１５は、電界効果トランジスタ（ＦＥＴ）１４０Ａ、１４０Ｂ、１４２Ａ、１４２Ｂ、１６０、１６１、１６２、１６３、１６４及び１６５と、定電流源１５２、１５４、１５６、及び１５８と、抵抗器１４４と、出力ノード１４６において結合される抵抗器１５０Ａ及び１５０Ｂとを備える。ＦＥＴ１４０Ａ、１４０Ｂのゲートは、バイアス電圧Ｖｂを受け取る。電流源１５２、１５４はバイアス電流Ｉｂ１を生成し、電流源１５６、１５８はバイアス電流Ｉｂｏを生成する。ＦＥＴ１４０Ａ、１４０Ｂのゲートは、センサから、たとえば可変キャパシタ２０Ａ、２０Ｂから差動入力信号を受け取る。抵抗器１４４はＦＥＴ１４０Ａ、１４０Ｂのソースにわたって且つＦＥＴ１６０、１６１のドレインにわたって結合される。フロントエンドの電界効果トランジスタ（ＦＥＴ）１４２Ａ及び１４２Ｂを通じる電流は、ミラーサーボループ（mirror servo loop）によって一定に保たれる。ミラーサーボループによって、入力ＦＥＴ１４０Ａ及び１４０Ｂのゲートにおいて受け取られる差動電圧が、ソース抵抗器１４４の両端において低下する。上側電流、すなわち、電流源１５２及び１５４によって生成される電流は、ＦＥＴ１６２、１６３、１６４、１６５を介して出力抵抗器タップ１４６にミラーされる。特に、ＦＥＴ１６２のゲートは電流源１５４に結合され、ＦＥＴ１６３のゲートはＦＥＴ１６０のゲートに結合される。差動増幅器１５は抵抗器比Ｒｏ／Ｒｉによって設定される利得を有し、ここでＲｏは、抵抗器１５０Ａ及び１５０Ｂのそれぞれの抵抗であり、Ｒｉは、ソース抵抗器１４４の抵抗である。この利得は、複数のプロセスコーナにわたって安定し得る。さらに、基準（Ｖｒｅｆ）を一連の抵抗器の最上の抵抗器、すなわち、抵抗器１５０Ａに供給することによって、出力のための任意のバイアス点Ｖｏｕｔ＿ｓｅｎｓｅを設定することができる。たとえば、１．２Ｖの基準電圧は、０．６Ｖを中心としたセンサをもたらすことができる。差動増幅器１５の他の特徴は、センサのダイナミックレンジ、たとえば、＋／−２０ｍＶにわたる改善された線形性と、０Ｖ〜概ね１．２Ｖのような広いコモンモード範囲と、ゲート電圧をサーボ追跡する（servo track）低インピーダンスソースを通じるパッド及び他の重要な信号線をブートする固有の能力とを含むことができる。

本開示において記載するセンサデバイス、並びに関連付けられる回路部、デバイス、システム及び方法は様々な用途において有用であり得る、たとえば、本発明は、心不整脈、心細動、慢性疼痛、震え、パーキンソン病、癲癇、尿失禁若しくは便失禁、性機能障害、肥満、又は胃不全麻痺のような様々な症状又は疾患のための電気的刺激又は薬剤送達治療に関連する検知をサポートするために適用することができ、患者の心臓、脳、脊髄、骨盤神経、末梢神経、又は消化管のような様々な組織部位に対する電気的刺激又は薬剤送達に適用することができる。

センサデバイス２は、カーディオバータ／ディフィブリレータ、脊髄刺激器、骨盤神経刺激器、深部脳刺激器、胃腸刺激器、末梢神経刺激器、又は筋肉刺激器のような外部医療デバイス又は埋め込み可能医療デバイスに、一体化、格納、結合、又は他の様態で関連付けることができる。センサデバイス２はまた、埋め込み可能デバイス又は外部薬剤送達デバイスと共に使用することができる。たとえば、センサデバイス２は、埋め込み可能医療デバイスハウジング又はこのようなデバイスに結合されるリード線若しくはカテーテル内に存在することができる。センサデバイス２は、心刺激、深部脳刺激（ＤＢＳ）、脊髄電気刺激（ＳＣＳ）、骨盤痛、失禁、若しくは性機能障害のための骨盤刺激、胃不全麻痺、肥満若しくは他の病気のための胃刺激、又は疼痛管理のための末梢神経刺激のような異なる治療用途と共に使用することができる。刺激はまた、筋肉運動を促すか又は萎縮を防止するために、筋肉刺激、たとえば、機能的電気刺激（ＦＥＳ）にも使用することができる。

センサデバイス２及びセンサインタフェース６の図示されている構成要素は、相補型金属酸化膜半導体（ＣＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）等のような様々なＩＣ処理技術を含む、様々な異なる製造技法のうちの任意の製造技法によって実現することができる。加えて、センサデバイス２の動作は、１つ若しくは複数のＤＳＰ、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は任意の他の等価な集積回路部若しくはディスクリート回路部、及びこれらの構成要素の組み合わせによって実現される追加の構成要素又は機能によって部分的に実施することができるか、又は支援することができる。

Claims (38)

1. 回路であって、
   差動センサ信号を増幅する手段であって、出力信号を生成する、増幅する手段と、
   前記出力信号を記憶するサンプリングキャパシタと、
   相関トリプルサンプリング処理を適用する手段であって、前記出力信号内の１つ又は複数のノイズ成分を低減する、適用する手段と、
   を備える、回路。
2. 前記増幅する手段は、前記差動センサ信号を増幅して前記出力信号を生成する差動増幅器を含み、前記相関トリプルサンプリング処理を適用する手段は、前記出力信号内の前記１つ又は複数のノイズ成分を低減する相関トリプルサンプリング回路を含む、請求項１に記載の回路。
3. 前記差動増幅器は、第１の容量性センサ素子に結合される第１の入力と、第２の容量性センサ素子に結合される第２の入力と、前記サンプリングキャパシタの入力に結合される出力とを備える、請求項２に記載の回路。
4. 前記相関トリプルサンプリング回路は、第１のクロック位相中、前記サンプリングキャパシタの出力を接地に結合し、前記第１のクロック位相の第１の部分中、前記第１の入力及び前記第２の入力を接地に結合し、前記第１のクロック位相の第２の部分中、前記第１の入力及び前記第２の入力を接地から分離し、第２のクロック位相中、前記サンプリングキャパシタの前記出力を接地から分離し、前記第２のクロック位相中、前記第１の容量性センサ素子及び前記第２の容量性センサ素子を基準電圧に結合し、前記第１のクロック位相中、前記第１の容量性センサ素子及び前記第２の容量性センサ素子を前記基準電圧から分離する、請求項３に記載の回路。
5. 前記サンプリングキャパシタは、前記第１のクロック位相の前記第２の部分及び前記第２のクロック位相の両方の間、前記１つ又は複数のノイズ成分を受け取り、前記第２のクロック位相中、複数のノイズ成分のうちの前記１つの少なくとも一部をブロックして、前記出力信号内の前記１つ又は複数のノイズ成分を低減する、請求項４に記載の回路。
6. 前記１つ又は複数のノイズ成分はｋＴ／Ｃノイズを含む、請求項５に記載の回路。
7. 前記１つ又は複数のノイズ成分は、ｋＴ／Ｃノイズ、増幅器オフセット、及びフリッカノイズのうちの少なくとも１つを含む、請求項５に記載の回路。
8. 前記差動増幅器は、第１の容量性センサ素子に結合される第１の入力と、第２の容量性センサ素子に結合される第２の入力と、出力とを備え、
   前記サンプリングキャパシタは、前記差動増幅器の前記出力に結合される入力を有し、前記出力信号を受け取り、
   前記相関トリプルサンプリング回路は、
   前記第１のクロック位相中、前記サンプリングキャパシタの出力を接地に結合すると共に、前記第２のクロック位相中、前記サンプリングキャパシタの前記出力を接地から分離する第１のスイッチと、
   前記第１のクロック位相の前記第１の部分中、前記増幅器の前記第１の入力を接地に結合すると共に、前記第１のクロック位相の第２の部分中、前記増幅器の前記第１の入力を接地から分離する第２のスイッチと、
   前記第１のクロック位相の前記第１の部分中、前記増幅器の前記第２の入力を接地に結合すると共に、前記第１のクロック位相の前記第２の部分中、前記増幅器の前記第２の入力を接地から分離する第３のスイッチと、
   前記第２のクロック位相中、基準電圧を前記第１の容量性センサ素子及び前記第２の容量性センサ素子に結合すると共に、前記第１のクロック位相中、前記基準電圧を前記第１の容量性センサ素子及び前記第２の容量性センサ素子から分離する第４のスイッチと、
   を備える、請求項２に記載の回路。
9. 前記相関トリプルサンプリング回路は、前記差動増幅器への入力を制御し、それによって、前記差動増幅器は第１のクロック位相の少なくとも一部において前記１つ又は複数のノイズ成分を増幅し、第２のクロック位相中、前記１つ又は複数のノイズ成分を有する前記センサ信号を増幅する、請求項２に記載の回路。
10. 前記サンプリングキャパシタは、前記第１のクロック位相の少なくとも一部において前記差動増幅器からの前記１つ又は複数の増幅ノイズ成分を記憶し、前記第２のクロック位相中、前記差動増幅器から、前記１つ又は複数の増幅ノイズ成分を有する前記増幅センサ信号を受け取り、該１つ又は複数の増幅ノイズ信号をブロックして、前記出力信号内の前記１つ又は複数のノイズ成分を低減する、請求項９に記載の回路。
11. 前記差動増幅器は、１対の容量性センサ素子から前記センサ信号を受け取り、前記センサ素子のそれぞれは、前記増幅器の入力に結合される第１のキャパシタプレートと、基準電圧に結合される第２のキャパシタプレートとを有する、請求項２に記載の回路。
12. 前記差動増幅器は、１対の容量性センサ素子から前記センサ信号を受け取り、前記センサ素子のそれぞれは、前記増幅器の入力に結合される第１のキャパシタプレートと、接地に結合される第２のキャパシタプレートとを有する、請求項２に記載の回路。
13. 第１の出力段及び第２の出力段において交互に前記サンプリングキャパシタの出力をサンプルホールドするピンポン復調器をさらに備える、請求項１に記載の回路。
14. 前記出力段のそれぞれは、少なくとも幾つかの望ましくない過渡現象が落ち着くのを可能にするのに十分な時間にわたって前記サンプリングキャパシタの前記出力をホールドする、請求項１３に記載の回路。
15. 前記ピンポン復調器の出力と該ピンポン復調器への入力との間のフィードバック経路をさらに備える、請求項１３に記載の回路。
16. 前記回路は、第１の差動フィードバック経路及び第２の差動フィードバック経路をさらに備え、該第１の差動フィードバック経路は、前記ピンポン復調器の出力と前記差動増幅器の第１の入力との間に結合され、該第２の差動フィードバック経路は、前記ピンポン復調器の出力と前記差動増幅器の第２の入力との間に結合される、請求項１３に記載の回路。
17. 前記相関トリプルサンプリング回路は、実質的に５００Ｈｚ未満のクロックレートにおいて動作する、請求項２に記載の回路。
18. 前記相関トリプルサンプリング回路は、実質的に３００Ｈｚ未満のクロックレートにおいて動作する、請求項２に記載の回路。
19. 前記回路は実質的に２マイクロアンペア未満の電流を消費する、請求項２に記載の回路。
20. 前記回路は実質的に１マイクロアンペア未満の電流を消費する、請求項２に記載の回路。
21. 前記回路は埋め込み可能医療デバイス内に格納される、請求項２に記載の回路。
22. センサデバイスであって、センサと、請求項１〜２１のいずれか一項に記載の回路とを備え、前記センサは前記センサ信号を生成する、センサデバイス。
23. 差動センサ信号を増幅することであって、出力信号を生成する、増幅すること、
    サンプリングキャパシタ上に前記出力信号を記憶すること、及び
    相関トリプルサンプリング処理を適用することであって、前記出力信号内の１つ又は複数のノイズ成分を低減する、適用すること、
    を含む、方法。
24. 前記差動増幅器は、第１の容量性センサ素子に結合される第１の入力と、第２の容量性センサ素子に結合される第２の入力と、前記サンプリングキャパシタの入力に結合される出力とを備える、請求項２３に記載の方法。
25. 前記相関トリプルサンプリング回路は、第１のクロック位相中、前記サンプリングキャパシタの出力を結合し、前記第１のクロック位相の第１の部分中、前記第１の入力及び前記第２の入力を接地に結合し、前記第１のクロック位相の第２の部分中、前記第１の入力及び前記第２の入力を接地から分離し、第２のクロック位相中、前記サンプリングキャパシタの前記出力を接地から分離し、前記第２のクロック位相中、前記第１の容量性センサ素子及び前記第２の容量性センサ素子を基準電圧に結合し、前記第１のクロック位相中、前記第１の容量性センサ素子及び前記第２の容量性センサ素子を前記基準電圧から分離する、請求項２４に記載の方法。
26. 前記第１のクロック位相の前記第２の部分及び前記第２のクロック位相の両方の間、前記サンプリングキャパシタにおいて前記１つ又は複数のノイズ成分を受け取ること、並びに前記第２のクロック位相中、前記サンプリングキャパシタを介して複数のノイズ成分のうちの１つの少なくとも一部をブロックすることであって、前記出力信号内の前記１つ又は複数のノイズ成分を低減する、ブロックすることをさらに含む、請求項２５に記載の方法。
27. 前記１つ又は複数のノイズ成分は、ｋＴ／Ｃノイズ、増幅器オフセット、及びフリッカノイズのうちの少なくとも１つを含む、請求項２６に記載の方法。
28. 前記差動増幅器は、第１の容量性センサ素子に結合される第１の入力と、第２の容量性センサ素子に結合される第２の入力と、出力とを備え、
    前記サンプリングキャパシタは、前記差動増幅器の前記出力に結合される入力を有し、前記出力信号を受け取り、
    前記相関トリプルサンプリング処理は、
    前記第１のクロック位相中、前記サンプリングキャパシタの出力を接地に結合すると共に、前記第２のクロック位相中、前記サンプリングキャパシタの前記出力を接地から分離すること、
    前記第１のクロック位相の前記第１の部分中、前記増幅器の前記第１の入力を接地に結合すると共に、前記第１のクロック位相の第２の部分中、前記増幅器の前記第１の入力を接地から分離すること、
    前記第１のクロック位相の前記第１の部分中、前記増幅器の前記第２の入力を接地に結合すると共に、前記第１のクロック位相の前記第２の部分中、前記増幅器の前記第２の入力を接地から分離すること、及び
    前記第２のクロック位相中、基準電圧を前記第１の容量性センサ素子及び前記第２の容量性センサ素子に結合すると共に、前記第１のクロック位相中、前記基準電圧を前記第１の容量性センサ素子及び前記第２の容量性センサ素子から分離すること、
    を含む、請求項２３に記載の方法。
29. 前記相関トリプルサンプリング処理は、前記差動増幅器への入力を制御することであって、それによって、前記差動増幅器が第１のクロック位相の少なくとも一部において前記１つ又は複数のノイズ成分を増幅し、第２のクロック位相中、前記１つ又は複数のノイズ成分を有する前記センサ信号を増幅する、制御することを含む、請求項２３に記載の方法。
30. 前記第１のクロック位相の少なくとも一部において、前記サンプリングキャパシタ内に前記差動増幅器からの前記１つ又は複数の増幅ノイズ成分を記憶すること、前記第２のクロック位相中、前記サンプリングキャパシタにおいて、前記差動増幅器から、前記１つ又は複数の増幅ノイズ成分を有する前記増幅センサ信号を受け取ること、及び前記サンプリングキャパシタを介して前記１つ又は複数の増幅ノイズ信号をブロックすることであって、前記出力信号内の前記１つ又は複数のノイズ成分を低減する、ブロックすることをさらに含む、請求項２９に記載の方法。
31. １対の容量性センサ素子から前記センサ信号を受け取ることをさらに含み、該容量性センサ素子のそれぞれは、前記増幅器の入力に結合される第１のキャパシタプレートと、基準電圧に結合される第２のキャパシタプレートとを有する、請求項２３に記載の方法。
32. １対の容量性センサ素子から前記センサ信号を受け取ることをさらに含み、該容量性センサ素子のそれぞれは、前記増幅器の入力に結合される第１のキャパシタプレートと、接地に結合される第２のキャパシタプレートとを有する、請求項２３に記載の方法。
33. ピンポン復調器の第１の出力段及び第２の出力段において交互に前記サンプリングキャパシタの出力をサンプルホールドすることをさらに含み、前記出力段のそれぞれは、少なくとも幾つかの望ましくない過渡現象が落ち着くのを可能にするのに十分な時間にわたって前記サンプリングキャパシタの前記出力をホールドする、請求項２３に記載の方法。
34. 前記ピンポン復調器の出力から該ピンポン復調器への入力にフィードバック信号を印加することをさらに含む、請求項３３に記載の方法。
35. 前記ピンポン復調器の出力と前記差動増幅器の第１の入力との間に結合される第１の差動フィードバック経路、及び前記ピンポン復調器の出力と前記差動増幅器の第２の入力との間に結合される第２の差動フィードバック経路を介してフィードバック信号を印加することをさらに含む、請求項３３に記載の方法。
36. 前記相関トリプルサンプリング処理を、実質的に５００Ｈｚ未満のクロックレートにおいて動作させることをさらに含む、請求項３７に記載の方法。
37. 前記相関トリプルサンプリング処理を、実質的に５００Ｈｚ未満のクロックレートにおいて動作させることをさらに含む、請求項３７に記載の方法。
38. 前記差動増幅器及び前記サンプリングキャパシタは、埋め込み可能医療デバイス内に格納される、請求項３７に記載の方法。

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