JP2010501116A - エッチングステップ中の電極の適正なアンダーカットの試験方法 - Google Patents
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Abstract
基板上のプローブ電極構造を記載し、このプローブ電極構造は、第1プローブ電極及びこれに隣接する第2プローブ電極を層配列上に備え、この層配列は全体的に、基板からプローブ電極に向かって、導電性の最下層、電気絶縁性の中央層、及び導電性の最上層を備えている。本発明のプローブ電極構造は、第1プローブ電極外の領域から最上層を除去することを目的としたエッチングステップ中の、第1プローブ電極のアンダーカットを検出する手段を提供する。第1電極の第1エッジからの許容可能な距離を超えるアンダーカットは、第1プローブ開口部内の第1最上層プローブ部分を除去し、このことは、第1プローブ電極と第2プローブ電極との間の電気抵抗の検出可能な変化を生じさせる。
Description
本発明は基板上のプローブ電極構造に関するものであり、このプローブ電極構造は、層配列上に第1プローブ電極及びこれに隣接する第2プローブ電極を備え、この層配列は全体的に、基板からプローブ電極に向かって、導電性の最下層、電気絶縁性の中央層、及び導電性の最上層を含む。本発明はさらに、こうしたプローブ電極構造を備えた集積回路デバイス、プローブ電極構造を製造する方法、集積回路デバイスを製造する方法、及び処理中に集積回路デバイスを、電極の下に配置された最上層のオーバーエッチングについて試験する方法に関するものである。
集積回路デバイスの製造中には、集積回路デバイスの動作中の電気的短絡を回避するために、電極の外部での上記導電性最上層の適切なエッチングが要求される。上記導電性の最上層は例えばシード金属化(メタライゼーション)層を形成することができ、このシード金属化層は、集積回路デバイスの活性領域を外部電極に接続する上記電極のガルバニック成長中に、共通電極を形成する。
信頼性のリスクを生じさせる最上層のオーバーエッチングを回避するために、エッチングの精密な制御が要求される。
特許文献1(米国特許第6417089号明細書)及び特許文献2(米国特許第52930006号明細書)は、バンプ材料とバンプ下金属材料(UBM:under-bump metallurgy)との間に液体または固体を拡散させることによってUBMのアンダーカットを低減する方法を記載している。しかし、こうした現象を検出して、製造した集積回路デバイスが、最終顧客によるその後の動作中に短絡及びクラックをもたらす高い信頼性リスクを有するか否かを評価することは困難なままである。
本発明の第1の態様によれば、基板上のプローブ電極構造が提供され、このプローブ電極構造は、層配列上に第1プローブ電極及びこれに隣接する第2プローブ電極を備え、この層配列は全体的に、基板からプローブ電極に向かって、導電性の最下層、電気絶縁性の中央層、及び導電性の最上層を含む。本発明の第1の態様のプローブ電極構造では、上記中央層が第1接触開口部及び第2接触開口部を有し、これらのそれぞれの開口部内では、上記最上層が、その一方の側にあるそれぞれ第1または第2プローブ電極と、その他方の側にある上記最下層のそれぞれ第1または第2最下層部分との間に配置されている。上記中央層はさらに第1プローブ開口部を有し、この第1プローブ開口部は、第2最下層部分上であるが第1プローブ電極の下の、第1プローブ電極の第1エッジと上記第1接触開口部の第1エッジとの間に配置されている。
本発明の第1の態様のプローブ電極構造は、許容可能なしきい値距離を超えた電極下のオーバーエッチングを検出することを可能にする。このプローブ電極構造では、上記最上層が上記第1最下層部分と上記第2最下層部分とを電気接続し、さもなければ、これらの部分は互いに電気絶縁されている。さらに、上記最上層は上記第1プローブ開口部内に第1最上層プローブ部分を有し、この第1最上層プローブ部分は第2最下層部分上にある第1プローブ電極の下に配置されている。
本発明のプローブ電極構造は、上記最上層を第1プローブ電極外の領域から除去することを目的としたエッチングステップ中に、第1プローブ電極のアンダーカットを検出する手段を提供する。第1電極の第1エッジからの許容可能な距離を超えたアンダーカットは、第1プローブ開口部内の第1最上層プローブ部分を除去する。第1最上層プローブ部分の除去は、第1プローブ電極とこれに隣接する第2プローブ電極との間の電気接続の電気抵抗を変化させる、というのは、第1最下層部分と第2最下層部分とを電気接続するものは上記最上層であり、従って好適例では、上記最上層が、第1プローブ電極と第2プローブ電極との間の唯一の電気接続を形成することができるからである。
電気抵抗の変化は異なるプロセスによって生じ得るし、これらのプロセスは第1プローブ電極の過度のアンダーカットの結果として生じ得る。1つの影響は、第1プローブ電極の材料の最下層の材料との直接接触のような不所望な金属のプロセスであり得る。両材料が金属であれば、元の層構造とは異なる電気抵抗を有する金属間化合物が形成され得る。発生し得る他の影響は、第1プローブ電極の過度のアンダーカットが、第1プローブ電極と第2プローブ電極との間の電気接続を分断し得ることである。
一般に、過度のアンダーエッチングが第1プローブ電極で検出された場合は、同じ処理を施した同じ基板上に設けた他のすべての電極でも同程度に過度のアンダーエッチングが生じている。従って、本発明のプローブ電極構造は、第1プローブ電極の第1エッジに対する第1プローブ開口部の位置によって与えられる尺度を超える電極のアンダーカットによって形成される信頼性リスクを検出する手段を提供する。
上記プローブ電極は、上述した過度のアンダーカットの試験機能を超えた追加的機能を有することも有しないこともできる。しかし、アンダーカットについて試験することは、第1プローブ電極と第2プローブ電極との間に電圧を印加する必要があるので、これらのプローブ電極の1つだけを用いて電気信号を外部に搬送することができる。プローブ電極は、応力緩和バンプとして働くこともできる。なお、本発明のプローブ電極構造は、第1プローブ電極、従って同じ処理によって製造した他のすべての電極の側面方向の位置決め及び側面方向の延長の適正さの監視装置としても働く。不適正な位置決めまたは小さ過ぎる側面方向の延長も、最上層のエッチング中に第1プローブ開口部内の第1最上層プローブ部分の除去をもたらす。第1または第2プローブ電極は、支持機能も有することができる。
本発明のプローブ電極構造は、処理パラメータを調整する際に使用することのできるスタンドアローン(独立型)の試験装置を形成することができる。このプローブ電極構造は、プロセス評価モジュール内で使用することもできる。このプローブ電極構造は、特に大量に製造される製品の処理の関係で使用する際に、統計データを増加して提供する利点を有する。
以下では、本発明の第1の態様のプローブ電極構造の好適例を説明する。これらの好適例は、代案の好適例として明示的に記さなければ、互いに組み合わせることができる。1つの好適例では、第1プローブ開口部を、第1プローブ電極の第1エッジから所定のプローブ距離の所に配置する。この所定のプローブ距離は、特定電極構造の要求に応じて、そして処理技術の状況に応じて選択することができる。例えば現在の技術は、電極の下にあるUBMによって形成される最上層のオーバーエッチングを、約1μmだけ要求する。従って、上記プローブ距離は、第1プローブ電極の第1エッジから約1μmに選択すべきである。
第1プローブ開口部は、第1プローブ電極の第1エッジ及び他のエッジから所定のプローブ距離の所にある隅部(コーナー)に配置することが好ましい。この配置により、プローブ電極構造は2つの異なる方向からのアンダーカットに対して敏感になり、このことは側面方向のミスアラインメント(位置不整合)の検出ももたらす。
他の好適例では、上記第1最下層部分と第2最下層部分とが最下層開口部によって分離され、この最下層開口部の側壁及び底面が、第1及び第2プローブ電極の下にある上記中央層によって覆われ、この最下層開口部内に堆積された上記中央層が、液体の搬送に適した大きさの凹部を囲む。この凹部を最上層の材料で満たすことができる。処理中に、この構造は、エッチング液のアクセス(流入)を可能にする利点を提供する。
代案の好適例では、上記第1プローブ電極または最下層の各々が、金(Au)、銅(Cu)、アルミニウム(Al)、鉛(Pb)及びスズ(Sn)から選択した1つの材料製であるか、あるいはAu、Cu、Al、Pb及びSnから選択した材料の組合せで作製されている。このプローブ電極構造は、上記最下層及び最上層が、相互作用して不所望な化合物を形成し易い異なる材料を含む所で、特に利点を有する。例えば、電極内の金と最下層内のアルミニウムとの直接接触は、「パープルプレイグ」としても知られている不所望な多孔質金属間化合物の形成をもたらす。この不所望な影響は、上記プローブ電極構造の使用によって検出することができ、従って、金属間化合物の形成を回避するように処理を適応させることができる。
従って、上記中央層が、第1または第2プローブ電極の材料と最下層の材料との間に、相互浸透に対する障壁を形成することが好ましい。このようにして、中央層が存在する所で不所望な金属間化合物の形成が回避される。この中央層は、この好適な実施例ではパシベーション層の機能を有する。
他の好適例では、上記最上層が、チタン(Ti)またはチタン−タングステン化合物を含むか、これらで構成されるかのいずれかである。
1つの好適例では、上記プローブ電極構造がさらに、第3プローブ電極を備えている。この好適例では、上記中央層が第3接触開口部を有し、この開口部内では、上記最上層が、その一方の側にある第3プローブ電極と、その他方の側にある上記最下層の第3最下層部分との間に配置されている。さらに、上記中央層は第2プローブ開口部を有し、この第2プローブ開口部は、第3最下層部分上であるが第1プローブ電極の下の、第1プローブ電極の第2エッジと第1接触開口部の第2エッジとの間に配置されている。上記最上層は上記第1最下層部分と上記第3最下層部分とを電気接続し、さもなければこれらの部分は互いに電気絶縁されている。最後に、この好適例では、上記最上層は上記第2プローブ開口部内に第2最上層プローブ部分を有し、この第2最上層プローブ部分は第3最下層部分上にある第1プローブ電極の下に配置されている。
この好適例は3つのプローブ電極を備え、試験は、第1プローブ電極と第3プローブ電極との間に電圧を印加することによって実行し、これらのプローブ電極は第1プローブ電極を介して共に接続されている。プローブ電極の異なるエッジ(側部)にある2つの異なるプローブ開口部を使用することは、側面方向のミスアラインメントの影響の検出可能性を改善する。これらのプローブ開口部は、第1プローブ開口部の異なる隅部(コーナー)位置に、即ち対角線上に配置することが好ましい。あるいはまた、試験は、第1プローブ電極と第2プローブ電極との間、及び第1プローブ電極と第3プローブ電極との間の2つの異なる測定値を用いて実行することができ、それぞれに対応するプローブ開口部内にある異なる最上層プローブ部分を別個に試験することができる。
この概念はさらに、第4プローブ電極を設けることに発展させることができる。第4プローブ電極を有するこの好適例では、上記中央層が第4接触開口部を有し、この開口部内では、上記最上層が、その一方の側にある第4プローブ電極と、その他方の側にある上記最下層の第4最下層部分との間に配置されている。さらに、上記中央層は第3プローブ開口部を有し、この第3プローブ開口部は、第3最下層部分上であるが第1プローブ電極の下の、第1プローブ電極の第3エッジと上記第1接触開口部の第3エッジとの間に配置されている。上記最上層は第1最下層部分と第4最下層部分とを電気接続し、さもなければ、これらの部分は互いに電気絶縁されている。最後に、この好適例では、上記最上層は第3プローブ開口部内に第3最上層プローブ部分を有し、この第3最上層プローブ部分は第4最下層部分上にある第1プローブ電極の下に配置されている。
この好適例では、試験は、4つのプローブ電極の異なる対間に電圧を印加することによって実行することができる。それぞれのプローブ開口部の配置に応じて、2つのプローブ電極間の特定の試験が、上記最上層のエッチングステップ中に生成されたアンダーカットが許容可能な限度内であるか否かの情報を提供する。
本発明の第2の態様によれば、本発明の第1の態様によるプローブ電極構造を備えた集積回路デバイスが提供される。本発明の第2の態様の集積回路デバイスの好適例は、本発明の第1態様のプローブ電極構造の好適例の追加的特徴を取り入れる。
本発明の第2の態様の集積回路デバイスの他の好適例では、上記プローブ電極の1つが、集積回路デバイス内に設けた回路に接続されている。この好適例では、回路に接続したプローブ電極を用いて、試験機能に加えて、電気信号を外界に伝達することができる。例えば、回路は試験回路によって形成することができ、この試験回路はプローブ電極構造の電気的試験中に動作する。
本発明の第3の態様によれば、プローブ電極構造を製造する方法が提供される。この方法は次のステップを備えている:
基板を用意するステップ;
この基板上に、互いに電気絶縁された第1最下層部分及び第2最下層部分を有する導電性の最下層を作製するステップ;
この最下層上に電気絶縁性の中央層を作製し、第1最下層部分及び第2最下層部分上にある中央層内に、それぞれ第1接触開口部及び第2接触開口部を作製し、第2最下層部分上にある中央層内に少なくとも1つのプローブ開口部を作製するステップ;
上記中央層上、第1接触開口部及び第2接触開口部内、及び第1プローブ開口部内に導電性の最上層を堆積させ、これにより、第1最下層部分と第2最下層部分とを互いに電気接続するステップ;
第1最下層部分上及び第2最下層部分上に第1プローブ電極及び第2プローブ電極を作製し、これにより、第1プローブ開口部は、第2最下層部分上であるが第1プローブ電極の下に、第1プローブ電極の第1エッジと第1接触開口部の第1エッジとの間に配置されるステップ。
基板を用意するステップ;
この基板上に、互いに電気絶縁された第1最下層部分及び第2最下層部分を有する導電性の最下層を作製するステップ;
この最下層上に電気絶縁性の中央層を作製し、第1最下層部分及び第2最下層部分上にある中央層内に、それぞれ第1接触開口部及び第2接触開口部を作製し、第2最下層部分上にある中央層内に少なくとも1つのプローブ開口部を作製するステップ;
上記中央層上、第1接触開口部及び第2接触開口部内、及び第1プローブ開口部内に導電性の最上層を堆積させ、これにより、第1最下層部分と第2最下層部分とを互いに電気接続するステップ;
第1最下層部分上及び第2最下層部分上に第1プローブ電極及び第2プローブ電極を作製し、これにより、第1プローブ開口部は、第2最下層部分上であるが第1プローブ電極の下に、第1プローブ電極の第1エッジと第1接触開口部の第1エッジとの間に配置されるステップ。
本発明の方法は、本発明の第1の態様のプローブ電極構造を製造することを可能にし、従って上述した利点を共有する。
本発明の第4の態様によれば、集積回路デバイスを基板上に製造する方法が提供される。この方法は次のステップを備えている:
少なくとも1つの電極を層配列上に作製するステップであって、この層配列は全体的に、基板からこの電極に向かって、導電性の最下層、電気絶縁性の中央層、及び導電性の最上層を含むステップ;
本発明の第1の態様またはその好適例の1つによるプローブ電極構造を製造するステップ。
少なくとも1つの電極を層配列上に作製するステップであって、この層配列は全体的に、基板からこの電極に向かって、導電性の最下層、電気絶縁性の中央層、及び導電性の最上層を含むステップ;
本発明の第1の態様またはその好適例の1つによるプローブ電極構造を製造するステップ。
この方法はさらに、上記電極外、第1プローブ電極外、及び第2プローブ電極外の領域内の上記最上層をエッチングして、上記電極及びプローブ電極の下にある上記最上層の部分的除去を許容するステップを備えている。上記少なくとも1つの電極及びプローブ電極構造を製造するステップは、任意順序で、あるいは同時に実行する。
本発明の第4の態様の方法は、本発明の第1態様の方法の利点を共有する。上記プローブ電極構造を集積回路デバイス上に集積することは、実際の処理デバイスまたはウェハを処理精度について試験することを可能にする。このようにして、デバイスの製造を監視することができる。
本発明の第5の態様によれば、集積回路デバイスの電極の下に配置された最上層のオーバーエッチングを処理中に試験する方法が提供される。この方法は次のステップを備えている:
本発明の第4の態様の方法による処理後の集積回路デバイス用意するステップ;
第1プローブ電極と第2プローブ電極との間に電圧を印加するステップ;及び、
第1プローブ電極と第2プローブ電極との間の電気接続の電気抵抗に依存する量を測定するステップ。
本発明の第4の態様の方法による処理後の集積回路デバイス用意するステップ;
第1プローブ電極と第2プローブ電極との間に電圧を印加するステップ;及び、
第1プローブ電極と第2プローブ電極との間の電気接続の電気抵抗に依存する量を測定するステップ。
本発明のこの態様の試験方法は、前述した集積回路デバイスの製造中の電極のアンダーカット処理から生じる信頼性の問題を防止することを可能にする。この試験方法は、集積回路デバイスの処理中に電極の下のオーバーエッチングを検出することを可能にする。このようにして、許容できないほど大きいアンダーカットを検出することができ、試験に合格しないデバイス選別することができる。さらに、この試験方法は、処理直後のウェハの電気的試験を可能にする。この試験方法は、エッチング温度またはエッチング液にさらす持続時間等のような製造パラメータを設定または調整する処理中に使用することもできる。
以下、本発明を、図面を参照しながらより詳細に説明する。
図1に、プローブ電極構造100の第1実施例の概略上面図を示す。図1と並列的に記載する図2は、図1に示す点線II−IIを切断線とするプローブ電極構造100の概略断面図を示す。
プローブ電極構造100は基板101上に設けられている。一実施例では、基板101は、所望用途に応じた集積回路を有する完全に処理されたウェハまたはチップである。この回路、及び基板上の他の構造要素の詳細は当業者にとって既知であり、従ってこれらの図には図示しない。
プローブ電極構造100は、第1プローブ電極102及び第2プローブ電極104を備えている。図1の概略上面図には、第1プローブ電極及び第2プローブ電極の外形のみを示している。本実施例では、第1プローブ電極及び第2プローブ電極は矩形の外形を有する。この特定の外形は例示的な性質である。現在技術では、「バンプ」とは、電極を参照するためにも使用される。
プローブ電極102、104は導電材料製、一般に金属製である。適切な金属は例えば、金(Au)、銅(Cu)またはアルミニウム(Al)である。
第1プローブ電極及び第2プローブ電極は層配列106上に配置され、層配列106は全体的に、基板101からこれらのプローブ電極に向かって、導電性の最下層108、電気絶縁性の中央層110、及び導電性の最上層112を含む。層配列106が「全体的に」層108〜112を含むことを述べる際に、特定領域内の層配列の特定の修正にも言及し、これについては次の段落で説明する。層配列106に加えられる第1の修正は、接触開口部104によって形成され、その外形を図1に矩形の破線で示す。第2プローブ電極104の接触開口部は参照符号116で示す。最上層112は接触開口部114内に、その形に従って堆積し、従って側壁及び底面を覆い、最下層108に直接接している。電極102の材料が、接触開口部114によって最上層112上に作られる残りの空間を満たす。
最下層108を、第1プローブ電極102及び第2プローブ電極104の領域内で分離した最下層部分に分割する。第1最下層部分118及び第2最下層部分120は中央層114の下に配置されているが、図1の概略上面図では、その側面方向の形状が見えるようにそれぞれ示している。第2最下層部分120は、文字Lに似た側面方向の形状を有する。文字Lの縦棒に相当する副部分120.1は第2プローブ電極104の下に延びる。第2プローブ電極の副部分120.1の側面方向の延長は、電極の延長よりも幾分大きい。最下層は、現在技術による集積回路デバイスより既知である最上金属層の機能を有する。最上層部分120の副部分120.1の側面方向の延長は一般に、既存のデザインルールに従う。
最下層部分120は横方向の副部分120.2も有し、副部分120.2は、第1プローブ電極102と第2プローブ電極104との間に延び、第1プローブ電極102の左下エッジの下部に続く。第2最下層部分120は、トレンチ(溝)122の形の最下層開口部によって、第1プローブ電極102の残り部分の下にある第1最下層部分118から分離され、最下層開口部は、その形に従うように中央層110で覆われている。最下層部分118と120とは互いに直接接続されていないが、最上層112による電気接続が設けられている。最上層は最上層プローブ部分を有し、この部分は第1プローブ電極の左側エッジ124と中央層110内のプローブ開口部126との間に延びる。プローブ開口部は、第1プローブ電極の左側エッジ124と接触開口部114の最寄りのエッジとの間に配置することができる。本実施例では、プローブ開口部126は、第1プローブ電極の左側エッジ124及び下側エッジ128に近い左下隅の下に配置されている。なお、プローブ開口部126は、第2最下層部分120上、即ち本実施例では、トレンチ122の左側に配置しなければならない。
第1プローブ電極の左側エッジ124からのプローブ開口部126の距離は、技術的要求に応じて選定する。例えば、現在の技術状況は、最上層112のオーバーエッチングを約1μmだけ要求する。従って、この距離を超える最上層のオーバーエッチングを検出することができるために、プローブ開口部126は第1プローブ電極102の左側エッジ124の約1μm内側に配置すべきである。許容可能な範囲を超えずにオーバーエッチングを実行した状態のプローブ層を図2に示す。従って、プローブ開口部126は、その形に従うように最上層112で覆われている。製造中の堆積によって生成された残りの空間は電極材料で満たされている。
トレンチ122内への、その形に従うような中央層の堆積は、凹部130の形成をもたらし、凹部130は最上層材料で満たされる。凹部130は一般に、滴状または鍵穴状の形を有する。その実際形状は、図形表現を簡略化する理由で、図2では正確に表現していない。製造中には、凹部130は、最上層112の堆積前のエッチング液の分散を可能にする。凹部130は狭い細管を形成し、この細管は、例えば処理酸によって初期の濡れを導通させる。しかし、この「鍵穴」は、その長さ/断面積の比により、例えば脱イオン(純)水の上昇によってエッチングを停止させる役割をしない。この鍵穴は、最下層副部分120.2及び第1最下層部分118によって形成される2つの金属の適切な距離を用いて作製される。一実施例(図示せず)では、これらの層部分の断面形状は、製造パラメータ次第で突き出る。さらに、絶縁性の中央層の適切な厚さが必要である。中央層110は、凸状部の点ではより速い堆積速度を有し、窪んだ隅部(コーナー)及び凹部では、反応物質の減少により堆積が減少する。これと共に、このことは、滴形の断面を生じさせる。こうした鍵穴は、臨界的な最上層112の連続的なエッチングのための大きな貯留部を生じさせることができる。
一般的なデバイス構造では、層配列106は、アルミニウム(Al)製の最下層を有する。中央層の材料は、シリコン(Si)の酸化物、窒化物または酸窒化物とすることができる。最上層は、チタン(Ti)製またはTi−Wの合成物製とすることができる。この構成では、最上層はアンダーバンプ金属層112とも称するのに対し、前述したように、中央層はパシベーション層110と称し、最下層は、その下にある集積回路デバイスの最上部金属層と称する。
プローブ電極構造100の動作中には、第1プローブ電極102と第2プローブ電極104との間に電圧を印加する。この電圧は、最上層材料を除去するエッチングステップの前及び後に印加することができる。第1プローブ電極と第2プローブ電極との間の電気接続の抵抗は、最上層112の最上層プローブ部分132における変化に強く影響される。例えば、電極の左側エッジ124とトレンチ122との間の最上層112を完全に除去すれば、第1最下層部分118と第2最下層部分120との間の電気接続が分断される。その結果、第1プローブ電極と第2プローブ電極との間の電流測定において電流が検出されない。プローブ開口部126内に及ぶか、あるいはプローブ開口部126を超える過度のオーバーエッチングの結果として、他の材料の変化があり得る。例えば、プローブ電極102の材料と最下層108の材料とが相互作用すれば、多孔質で不所望な金属間化合物が形成され得る。この化合物は、元の最上部金属層とは異なる抵抗を有し、このことは例えば電流測定において検出可能な信号コントラストをもたらす。従って、第1プローブ電極102と第2プローブ電極104との間の増加した抵抗を示す信号は、プローブ開口部126内の最上層プローブ部分132に影響を与えた過度のオーバーエッチングの明らかな標示(サイン)となる。
このような過度のアンダーエッチングの検出は、従来技術では不可能であった、影響を受けたデバイスの検出及び除去を可能にする。このことは、後の動作中に低品質または低信頼性を有するデバイスを送達する恐れを低減する。
なお、第1プローブ開口部の側面方向の延長は、良好に処理したデバイスと、過度のオーバーエッチングを施したデバイスとの間に十分な信号コントラストを与えるように選択すべきである。一実施例では、プローブ開口部の側面方向の伸張は約2μmである。より小さいサイズは感度を増加させるが、他方では、この開口部のリソグラフィー及びエッチングの影響をより受け易く、このことはデータを変えてしまうことがある。パシベーション層110のリソグラフィー及びエッチング処理は進歩しているので、プローブ開口部のより小さい側面方向の寸法への全体的進化は、時間と共に期待することができる。
プローブ開口部の形状は、必ずしも対称的である必要はない。図1の例では、プローブ開口部は正方形の形状を有する。しかし、異なる辺の長さを有する長方形の形状を用いることもできる。プローブ開口部の側面方向の形状は、卵形、楕円形または円形とすることもできる。
なお、パシベーション層110内の他の特徴(フィーチャ)はずっと大きく、最上部金属を有する接触バンプへの標準的な開口部は一般に6×6μm(デザインルール)より大きく、一部の実施例では、バンプとほぼ同じ大きさの15×50μmの範囲内である。
図3及び図4に、プローブ電極構造の他の2つの実施例の概略上面図を示す。
図3に示すプローブ電極構造300は、第1プローブ電極302、第2プローブ電極304、及び第3プローブ電極340を有する。第1プローブ電極302及び第2プローブ電極304は、図1及び図2に示す前の実施例の第1プローブ電極102及び第2プローブ電極104に概ね類似している。従って、参照符号302〜332は、その下2桁が前の実施例の参照符号102〜132に相当し、プローブ電極構造300の対応する構造要素に対して使用し、これらの構造要素は、ここでは詳細に説明しない。この構造は、対応する層配列を有する基板にも基づく。従って、第3プローブ電極構造の断面形状については、図1及び図2に関係して説明した以上の追加的情報を提供する必要はない。
前の実施例と比べた構造の相違は、第1プローブ電極402にあり、そして第3プローブ電極を設けたことにある。これらを次に説明する。
3つのプローブ電極により、プローブ電極構造300は、第1プローブ電極の異なるエッジにおけるオーバーエッチングの問題を検出する働きをする。図3の上面図では、第2プローブ電極304は図1及び図2の実施例のように第1電極の左側に配置され、第3プローブ電極340は第1プローブ電極の右側に配置されている。中央層(ここでは図示せず)は第3接触開口部344を有し、この開口部内では、最上層が、その一方の側にある第3プローブ電極340と、その他方の側にある最下層の第3最下層部分342との間に配置されている。中央層はさらに第2プローブ開口部346を有し、第2プローブ開口部346は、第1プローブ電極302の下の、第1プローブ電極の上部エッジ348と第1接触開口部314の上部エッジ352との間にある第3最下層部分の副部分342.2上に配置されている。第2プローブ開口部346は、第1プローブ電極302の右上隅の下の、第1プローブ電極302の右側エッジ350にも近い所に配置されている。
第2プローブ開口部内の範囲の断面構造は、前の実施例の第2プローブ開口部内の範囲の断面構造に正確に相当するので、図2で参照した点線II−IIは、図1に相当する方法で示す。従って、最上層(図3の上面図では見えない)は、第1最下層部分と第3最下層部分とを電気接続し、さもなければこれらの最下層部分は、トレンチ322に類似したトレンチ354によって互いに絶縁されている。最上層はさらに、第1最上層プローブ部分132に相当する第2最上層プローブ部分(図示せず)を第2プローブ開口部346内に有する。第2最上層プローブ部分は、第1プローブ電極302の下に、かつ第3最下層部分上に配置され、図3の上面図では、逆「L」字形の形状である。
この実施例における最上層プローブ部分の対角線上の配置は、下層構造に対する電極の側面方向のミスアラインメントによって生じるアンダーエッチング問題の検出可能性を改善する。
試験は、第1プローブ電極と第3プローブ電極との間に電圧を印加することによって実行することができる。この場合は、第1最上層プローブ部分及び第3最上層プローブ部分が信号に寄与し、この信号は、エッチングステップ後に適正な試験性能を有しないデバイスを選別するために十分なものである。第1プローブ電極と第2プローブ電極との間で、または第1プローブ電極と第3プローブ電極との間で試験を実行することもでき、あるいは完全な情報のために、プローブ電極の可能なすべての対を試験することもできる。
エッチング性能についての情報のさらなる増加が図4の実施例で達成され、この実施例は4つのプローブ電極402、404、440、及び460を備えている。第1電極402、第2電極404、及び第3電極440は全体的に、図3に示す前の実施例の第1プローブ電極302、第2プローブ電極304、及び第3プローブ電極340に類似している。従って、参照符号402〜454は、その下2桁が前の実施例の参照符号302〜354に相当し、プローブ電極構造400の対応する構造要素に対して使用し、これらの構造要素は、ここでは詳細に説明しない。この構造も、対応する層配列を有する基板に基づく。従って、第3プローブ電極構造の断面形状については、図1及び図2に関係して説明した以上の追加的情報を提供する必要はない。
前の実施例と比べた構造の相違は、第1プローブ電極402にあり、そして第4プローブ電極を設けたことにある。これらを次に説明する。
4つのプローブ電極により、プローブ電極構造400は、第1プローブ電極の3つの異なるエッジにおけるオーバーエッチングの問題を検出する働きをする。図4の上面図では、第2プローブ電極404は図1及び図2の実施例のように第1電極の左側に配置され、第3プローブ電極440は図3の実施例のように第1電極の右側に配置され、図4の上面図に見られるように、第4プローブ電極は第1プローブ電極の上側に配置されている。中央層(ここでは図示せず)は第4接触開口部462を有し、この開口部内では、最上層が、その一方の側にある第4プローブ電極460と、その他方の側にある最下層の第4最下層部分464との間に配置されている。中央層はさらに、第3プローブ開口部466を有し、第3プローブ開口部466は、第1プローブ電極402の下の、第1プローブ電極402の上部エッジ448と第1接触開口部414の左側エッジ424との間にある第4最下層部分の副部分464.2上に配置されている。第3プローブ開口部466は、第1プローブ電極402の左上隅の下に配置されている。
第3プローブ開口部内の範囲の断面構造は、前の実施例の第3プローブ開口部内の範囲の断面構造に正確に相当するので、ここでも図2を参照することができる。従って、最上層(図示せず)は、第1最下層部分と第3最下層部分とを電気接続し、さもなければこれらの最下層部分は、トレンチ422に類似したトレンチ468によって互いに絶縁されている。最上層はさらに、図2の第1最上層プローブ部分132に相当する第3最上層プローブ部分(図示せず)を第3プローブ開口部466内に有する。第3最上層プローブ部分は、第1プローブ電極402の下に、かつ第4最下層部分上に配置され、図4の上面図では、文字「L」を回転させた形状である。
この実施例における3つの最上層プローブ部分の配置は、下層構造に対する電極の側面方向のミスアラインメントによって生じるアンダーエッチング問題の検出可能性をさらに改善する。
試験は、第1プローブ電極と第2プローブ電極との間、または第1プローブ電極と第4プローブ電極との間に電圧を印加することによって実行することができる。この場合は、第1最上層プローブ部分及び第2最上層プローブ部分、または第1最上層プローブ部分及び第3最上層プローブ部分が信号に寄与し、この信号は、エッチングステップ後に適正な試験性能を有しないデバイスを選別するのに十分なものである。さらなる情報を得るために、他の任意対のプローブ電極間で試験を実行してより多くの情報を得ることもできる。
図5に、図1及び図2のプローブ電極構造100に類似したプローブ電極構造を製造する方法の流れ図を示す。
この方法は次のステップを備えている:
502:基板を用意するステップ;
504:最下層を作製するステップ。このステップでは、集積回路デバイスとの関係では最上部金属層とも称する導電性の最下層を基板上に作製する。この最下層は、第1最下層部分及び第2最下層部分を有し、これらは互いに電気絶縁されている;
506:中央層を作製して構造化するステップ。このステップでは、パシベーション層とも称する電気絶縁性の中央層を最下層上に作製する。さらに、第1接触開口部及び第2接触開口部を、中央層内のそれぞれ第1最下層部分及び第2最下層部分上に作製し、少なくとも1つのプローブ開口部を、中央層内の第2最下層部分上に作製する;
508:最上層を作製するステップ。このステップでは、シード層またはUBM層とも称する導電性の最上層を、中央層上、第1接触開口部及び第2接触開口部内、及び第1プローブ開口部内に作製し、これにより、第1最下層部分と第2最下層部分とを互いに電気接続する;
510:第1プローブ電極及び第2プローブ電極を作製するステップ。このステップでは、第1プローブ電極及び第2プローブ電極を、それぞれ第1最下層部分及び第2最下層部分上に作製し、これにより、第1プローブ開口部が、第2最下層部分上であるが第1プローブ電極の下の、第1プローブ電極の第1エッジと第1接触開口部の第1エッジとの間に配置される。
502:基板を用意するステップ;
504:最下層を作製するステップ。このステップでは、集積回路デバイスとの関係では最上部金属層とも称する導電性の最下層を基板上に作製する。この最下層は、第1最下層部分及び第2最下層部分を有し、これらは互いに電気絶縁されている;
506:中央層を作製して構造化するステップ。このステップでは、パシベーション層とも称する電気絶縁性の中央層を最下層上に作製する。さらに、第1接触開口部及び第2接触開口部を、中央層内のそれぞれ第1最下層部分及び第2最下層部分上に作製し、少なくとも1つのプローブ開口部を、中央層内の第2最下層部分上に作製する;
508:最上層を作製するステップ。このステップでは、シード層またはUBM層とも称する導電性の最上層を、中央層上、第1接触開口部及び第2接触開口部内、及び第1プローブ開口部内に作製し、これにより、第1最下層部分と第2最下層部分とを互いに電気接続する;
510:第1プローブ電極及び第2プローブ電極を作製するステップ。このステップでは、第1プローブ電極及び第2プローブ電極を、それぞれ第1最下層部分及び第2最下層部分上に作製し、これにより、第1プローブ開口部が、第2最下層部分上であるが第1プローブ電極の下の、第1プローブ電極の第1エッジと第1接触開口部の第1エッジとの間に配置される。
そして、この方法で製造したプローブ電極構造に、最上層を除去するエッチングステップを施し、その後に試験を施すことができる。
図6に、集積回路デバイスを基板上に製造する方法の流れ図を示す。
この方法は次のステップを備えている:
602:電極を作製するステップ。このステップでは、少なくとも1つの電極を層配列上に作製し、この層配列は全体的に、基板から電極に向かって、導電性の最下層、電気絶縁性の中央層、及び導電性の最上層を含む;
604:プローブ電極構造を作製するステップ。このステップでは、図5の実施例の方法を実行する;
606:最上層をエッチングするステップ。このステップでは、電極外及び第1プローブ電極及び第2プローブ電極外の領域内の最上層をエッチングして、電極及びこれらのプローブ電極の下にある最上層の部分的除去を許容する。
を備える。
602:電極を作製するステップ。このステップでは、少なくとも1つの電極を層配列上に作製し、この層配列は全体的に、基板から電極に向かって、導電性の最下層、電気絶縁性の中央層、及び導電性の最上層を含む;
604:プローブ電極構造を作製するステップ。このステップでは、図5の実施例の方法を実行する;
606:最上層をエッチングするステップ。このステップでは、電極外及び第1プローブ電極及び第2プローブ電極外の領域内の最上層をエッチングして、電極及びこれらのプローブ電極の下にある最上層の部分的除去を許容する。
を備える。
なお、少なくとも1つの電極を作製するステップ602及びプローブ電極構造を作製するステップ604は、任意順序で実行することができる。これらは同時に実行することが好ましい。
図7に、集積回路デバイスを、電極の下に配置された最上層の処理中のオーバーエッチングについて試験する方法の流れ図を示す。
この方法は次のステップを備えている:
702:集積回路デバイスを用意するステップ。このステップでは、図6の方法による処理後に集積回路デバイスを用意する;
704:第1プローブ電極と第2プローブ電極との間に電圧を印加するステップ;及び、
706:抵抗を測定するステップ。このステップでは、第1プローブ電極と第2プローブ電極との間の電気接続の電気抵抗に依存する量を測定する。
702:集積回路デバイスを用意するステップ。このステップでは、図6の方法による処理後に集積回路デバイスを用意する;
704:第1プローブ電極と第2プローブ電極との間に電圧を印加するステップ;及び、
706:抵抗を測定するステップ。このステップでは、第1プローブ電極と第2プローブ電極との間の電気接続の電気抵抗に依存する量を測定する。
本発明は、図面及び以上の記載中に、詳細に図示し説明してきたが、こうした図示及び説明は限定的ではなく例示的または好適なものと考えるべきであり、本発明は開示した実施例に限定されない。
当業者は、図面、開示、及び請求項の検討により、請求項に係る発明の実施に当たり、開示した実施例に対する他の変形例を理解し実行することができる。
請求項は特徴の特定の組合せに指向したものであるが、本発明の開示の範囲は、明示的にせよ暗示的にせよ本明細書に開示したあらゆる新規の特徴、または特徴のあらゆる新規の組合せ、あるいはその一般化を含み、これらの特徴または特徴の組合せが、任意の請求項に記載したのと同じ発明に関係するか否か、及び本発明が軽減するのと同じ技術的問題のいずれかまたはすべてを軽減するか否かにはよらないことは明らかである。
別個の実施例に関連して説明した特徴を組み合わせて、単一実施例において提供することもできる。逆に、簡単のため単一実施例に関連して説明した種々の特徴は、別個に、あるいは任意の適切な副次的組合せで提供することもできる。単に、互いに異なる従属請求項中に特定方策が挙げられていることは、これらの方策の組合せを有利に使用することができないことを示すものではない。
出願人は、本願または本願から派生した他の出願の手続き遂行中に、こうした特徴及び/またはこうした特徴の組合せに合わせた新規の請求項を立てることがあることをここに予告する。
完全にするために、「備えている」等は他の要素またはステップを排除するものではなく、各要素は複数存在し得る。
Claims (14)
- 基板上のプローブ電極構造であって、層配列上に第1プローブ電極及びこれに隣接する第2プローブ電極を備え、前記層配列は全体的に、前記基板から前記第1プローブ電極に向かって、導電性の最下層、電気絶縁性の中央層、及び導電性の最上層を備えているプローブ電極構造において、
前記中央層が第1接触開口部及び第2接触開口部を有し、前記第1接触開口部内及び前記第2接触開口部内において、前記最上層が、その一方の側にあるそれぞれ前記第1プローブ電極または前記第2プローブ電極と、その他方の側にある前記最下層のそれぞれ第1最下層部分または第2最下層部分との間に配置され;
前記中央層がさらに、前記第2最下層部分上であるが前記第1プローブ電極の下の、前記第1プローブ電極の第1エッジと前記第1接触開口部の第1エッジとの間に配置された第1プローブ開口部を有し、
前記最上層が、前記第1最下層部分と前記第2最下層部分とを電気接続し、さもなければ前記第1最下層部分と前記第2最下層部分とは互いに電気絶縁され;
前記最上層が前記第1プローブ開口部内に第1最上層プローブ部分を有し、この第1最上層プローブ部分は、前記第1プローブ電極の下に、かつ前記第2最下層部分上に配置されている
ことを特徴とするプローブ電極構造。 - 請求項1に記載のプローブ電極構造において、前記第1プローブ開口部が、前記第1プローブ電極の前記第1端部から所定のプローブ距離の所に配置されていることを特徴とするプローブ電極構造。
- 請求項1に記載のプローブ電極構造において、前記第1プローブ開口部が、前記第1プローブ電極の、前記第1エッジ及び他のエッジから所定のプローブ距離にある隅部の位置に配置されていることを特徴とするプローブ電極構造。
- 請求項1に記載のプローブ電極構造において、前記第1最下層部分と前記第2最下層部分とが最下層開口部によって分離され、前記最下層開口部の側壁及び底面が、前記第1プローブ電極及び前記第2プローブ電極の下にある前記中央層によって覆われ、前記最下層開口部内の前記中央層が、液体の搬送に適したサイズの凹部を囲むことを特徴とするプローブ電極構造。
- 請求項1に記載のプローブ電極構造において、前記プローブ電極及び前記最下層の各々が、金、銅、アルミニウム、鉛、及び錫から選択した材料の1つ、または前記材料の組合せで作製されていることを特徴とするプローブ電極構造。
- 請求項1に記載のプローブ電極構造において、前記最上層が、チタンまたはチタン−タングステンの合成物を含むことを特徴とするプローブ電極構造。
- 請求項1に記載のプローブ電極構造において、前記中央層が、前記第1プローブ電極の材料と前記最下層部分の材料との間に、相互浸透に対する障壁を形成することを特徴とするプローブ電極構造。
- 請求項1に記載のプローブ電極構造において、
さらに、第3プローブ電極を備え、
前記中央層が第3接触開口部を有し、この第3接触開口部内において、前記最上層が、その一方の側にある前記第3プローブ電極と、その他方の側にある前記最下層の第3最下層部分との間に配置され;
前記中央層がさらに、前記第3最下層部分上であるが前記第1プローブ電極の下の、前記第1プローブ電極の第2エッジと前記第1接触開口部の第2エッジとの間に配置された第2プローブ開口部を有し;
前記最上層が、前記第1最下層部分と前記第3最下層部分とを電気接続し、さもなければ前記第1最下層部分と前記第3最下層部分とは互いに電気絶縁され;
前記最上層が前記第2プローブ開口部内に第2最上層プローブ部分を有し、この第2最上層プローブ部分は、第1プローブ電極の下に、かつ記第3最下層部分上に配置されている
ことを特徴とするプローブ電極構造。 - 請求項8に記載のプローブ電極構造において、
さらに第4プローブ電極を備え、
前記中央層が第4接触開口部を有し、この第4接触開口部内において、前記最上層が、その一方の側にある前記第4プローブ電極と、その他方の側にある前記最下層の第4最下層部分との間に配置され;
前記中央層がさらに、前記第4最下層部分上であるが前記第1プローブ電極の下の、前記第1プローブ電極の第3エッジと前記第1接触開口部の第3エッジとの間に配置された第3プローブ開口部を有し;
前記最上層が、前記第1最下層部分と前記第4最下層部分とを電気接続し、さもなければ前記第1最下層部分と前記第4最下層部分とは互いに電気絶縁され;
前記最上層が前記第3プローブ開口部内に第3最上層プローブ部分を有し、この第3最上層プローブ部分は、第1プローブ電極の下に、かつ前記第4最下層部分上に配置されている
ことを特徴とするプローブ電極構造。 - 請求項1に記載のプローブ電極構造を備えた集積回路デバイス。
- 請求項10に記載の集積回路デバイスにおいて、前記第1プローブ電極、前記第2プローブ電極、前記第3プローブ電極、及び前記第4プローブ電極のうちの1つが回路に接続されていることを特徴とする集積回路デバイス。
- プローブ電極構造を製造する方法において、
基板を用意するステップと;
前記基板上に導電性の最下層を作製するステップであって、前記最下層が、互いに電気絶縁された第1最下層部分及び第2最下層部分を有するステップと;
前記最下層上に電気絶縁性の中央層を作製し、前記中央層内の前記第1最下層部分上及び前記第2最下層部分上に、それぞれ第1接触開口部及び第2接触開口部を作製し、前記中央層内の前記第2最下層部分上に、少なくとも1つの第1プローブ開口部を作製するステップと;
前記中央層上、前記第1接触開口部内及び前記第2接触開口部内、及び前記第1プローブ開口部内に、導電性の最上層を堆積させ、これにより、前記第1最下層部分と前記第2最下層部分とを互いに電気接続するステップと;
前記第1最下層部分及び前記第2最下層部分上に、それぞれ第1プローブ電極及び第2プローブ電極を作製し、これにより、前記第1プローブ開口部が、前記第2最下層部分上であるが前記第1プローブ電極の下の、前記プローブ電極の第1エッジと前記第1接触開口部の第1エッジとの間に配置されるステップと
を備えていることを特徴とするプローブ電極構造の製造方法。 - 基板上に集積回路デバイスを製造する方法において、
層配列上に少なくとも1つの電極を作製するステップであって、前記層配列は、前記基板から前記電極に向かって、導電性の最下層、電気絶縁性の中央層、及び導電性の最上層を含むステップと;
請求項1に記載のプローブ電極構造を少なくとも1つ作製するステップと;
前記電極外、及び前記プローブ電極構造の前記第1プローブ電極及び前記第2プローブ電極外の領域内にある前記最上層をエッチングするステップあって、前記電極及び前記第1プローブ電極及び前記第2プローブ電極の下にある前記最上層の部分的除去を許容するステップとを備え、
前記少なくとも1つの電極を作製するステップ及び前記プローブ電極構造を作製するステップを、任意の順序で、または同時に実行することを特徴とする集積回路デバイスの製造方法。 - 集積回路デバイスを、電極の下に配置された最上層の処理中のオーバーエッチングについての試験を実行する方法において、
請求項13に記載の方法による処理後の集積回路デバイスを設けるステップと;
前記第1プローブ電極と前記第2プローブ電極との間に電圧を印加するステップと;
前記第1プローブ電極と前記第2プローブ電極との間の電気接続の電気抵抗に依存する量を測定するステップと
を備えていることを特徴とする集積回路デバイスの試験方法。
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Families Citing this family (1)
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---|---|---|---|---|
US10078107B2 (en) | 2015-10-27 | 2018-09-18 | Globalfoundries Inc. | Wafer level electrical test for optical proximity correction and/or etch bias |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003124274A (ja) * | 2001-08-08 | 2003-04-25 | Matsushita Electric Ind Co Ltd | 半導体ウェハーならびに半導体装置およびその製造方法 |
JP2006005232A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | エッチング条件の設定方法、半導体装置の製造方法、及び半導体装置 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2473789A1 (fr) * | 1980-01-09 | 1981-07-17 | Ibm France | Procedes et structures de test pour circuits integres a semi-conducteurs permettant la determination electrique de certaines tolerances lors des etapes photolithographiques. |
IT1186523B (it) * | 1985-12-31 | 1987-11-26 | Sgs Microelettronica Spa | Procedimento per la valutazione dei parametri di processo nella fabbricazione di dispositivi a semiconduttore |
US5148265A (en) | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies with fan-in leads |
JPH04280462A (ja) * | 1991-03-08 | 1992-10-06 | Mitsubishi Electric Corp | リードフレームおよびこのリードフレームを使用した半導体装置 |
US5162257A (en) * | 1991-09-13 | 1992-11-10 | Mcnc | Solder bump fabrication method |
JPH07188841A (ja) * | 1993-12-27 | 1995-07-25 | Kanto Special Steel Works Ltd | 冷間圧延用ワークロール |
US6117299A (en) * | 1997-05-09 | 2000-09-12 | Mcnc | Methods of electroplating solder bumps of uniform height on integrated circuit substrates |
KR100267105B1 (ko) * | 1997-12-09 | 2000-11-01 | 윤종용 | 다층패드를구비한반도체소자및그제조방법 |
TW430935B (en) * | 1999-03-19 | 2001-04-21 | Ind Tech Res Inst | Frame type bonding pad structure having a low parasitic capacitance |
KR100319813B1 (ko) * | 2000-01-03 | 2002-01-09 | 윤종용 | 유비엠 언더컷을 개선한 솔더 범프의 형성 방법 |
JP2002222811A (ja) * | 2001-01-24 | 2002-08-09 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP2002222832A (ja) * | 2001-01-29 | 2002-08-09 | Nec Corp | 半導体装置及び半導体素子の実装方法 |
TW558772B (en) * | 2001-08-08 | 2003-10-21 | Matsushita Electric Ind Co Ltd | Semiconductor wafer, semiconductor device and fabrication method thereof |
US6781150B2 (en) * | 2002-08-28 | 2004-08-24 | Lsi Logic Corporation | Test structure for detecting bonding-induced cracks |
US6959856B2 (en) * | 2003-01-10 | 2005-11-01 | Samsung Electronics Co., Ltd. | Solder bump structure and method for forming a solder bump |
JP2005116632A (ja) * | 2003-10-03 | 2005-04-28 | Rohm Co Ltd | 半導体装置の製造方法および半導体装置 |
US7057296B2 (en) * | 2003-10-29 | 2006-06-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bonding pad structure |
TWI262347B (en) * | 2004-08-02 | 2006-09-21 | Hannstar Display Corp | Electrical conducting structure and liquid crystal display device comprising the same |
-
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Patent Citations (2)
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JP2003124274A (ja) * | 2001-08-08 | 2003-04-25 | Matsushita Electric Ind Co Ltd | 半導体ウェハーならびに半導体装置およびその製造方法 |
JP2006005232A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | エッチング条件の設定方法、半導体装置の製造方法、及び半導体装置 |
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