JP2010287997A - 増幅器および発振器 - Google Patents
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Abstract
【課題】MOSトランジスタの高周波領域におけるトランスコンダクタンスの劣化を招くことなく、低消費電力化を図ることが可能な増幅器などの提供。
【解決手段】この発明は、MOSトランジスタQ1などを含む増幅器である。MOSトランジスタQ1のゲートには第1の入力信号が入力され、MOSトランジスタQ1のバルクには第2の入力信号が入力され、MOSトランジスタQ1のソースから出力信号が出力される。そして、第1の入力信号と第2の入力信号とは同相の信号である。
【選択図】 図1
【解決手段】この発明は、MOSトランジスタQ1などを含む増幅器である。MOSトランジスタQ1のゲートには第1の入力信号が入力され、MOSトランジスタQ1のバルクには第2の入力信号が入力され、MOSトランジスタQ1のソースから出力信号が出力される。そして、第1の入力信号と第2の入力信号とは同相の信号である。
【選択図】 図1
Description
本発明は、低消費電力を必要とする各種のアプリケーションに好適である増幅器などに関する。
従来、MOSトランジスタからなる増幅器の一例としては、図4に示すものが知られている(例えば非特許文献1の59頁参照)。
この増幅器は、図4に示すように、MOSトランジスタQ1とその負荷抵抗RDとが直列に接続され、負荷抵抗RDの一端に電源電圧VDDが印加され、MOSトランジスタのソースがグランドに接続されている。そして、入力信号VinはMOSトランジスタQ1のゲートに入力され、出力信号VoutはMOSトランジスタのドレインから出力されるようになっている。
図4に示す増幅器おいて、MOSトランジスタQ1が飽和領域で動作し、MOSトランジスタQ1のバルクがグランド(GND)に接続されている場合には、MOSトランジスタQ1のトランスコンダクタンスgmは(1)式のように表される。
この増幅器は、図4に示すように、MOSトランジスタQ1とその負荷抵抗RDとが直列に接続され、負荷抵抗RDの一端に電源電圧VDDが印加され、MOSトランジスタのソースがグランドに接続されている。そして、入力信号VinはMOSトランジスタQ1のゲートに入力され、出力信号VoutはMOSトランジスタのドレインから出力されるようになっている。
図4に示す増幅器おいて、MOSトランジスタQ1が飽和領域で動作し、MOSトランジスタQ1のバルクがグランド(GND)に接続されている場合には、MOSトランジスタQ1のトランスコンダクタンスgmは(1)式のように表される。
ここで、Idはドレイン電流、Vgsはゲート・ソース間電圧、μはキャリア移動度、Cはゲート容量、Wはチャネル幅、Lはチャネル長である。なお、(1)式では、簡易化するためにMOSトランジスタのチャネル長変調効果を無視している。
ところで、図4に示す従来の増幅器では、MOSトランジスタのトランスコンダクタンスgmは(1)式で表されるため、利得(ゲイン)を維持したままドレイン電流Idを減らすと、W/Lを大きくする必要がある。チャネル長Lが最小値でさらにドレイン電流Idを減らそうとすると、チャネル幅Wを大きくすることになるが、そうするとゲート容量Cが大きくなり、MOSトランジスタの高周波領域におけるトランスコンダクタンスgmの劣化を招くことになる。
ところで、図4に示す従来の増幅器では、MOSトランジスタのトランスコンダクタンスgmは(1)式で表されるため、利得(ゲイン)を維持したままドレイン電流Idを減らすと、W/Lを大きくする必要がある。チャネル長Lが最小値でさらにドレイン電流Idを減らそうとすると、チャネル幅Wを大きくすることになるが、そうするとゲート容量Cが大きくなり、MOSトランジスタの高周波領域におけるトランスコンダクタンスgmの劣化を招くことになる。
アナログCMOS集積回路の設計、BehzadRazavi著/黒田 忠広 監訳、 基礎編
そこで、本発明の目的は、MOSトランジスタの高周波領域におけるトランスコンダクタンスの劣化を招くことなく、低消費電力化を図ることが可能な増幅器などを提供することにある。
上記の課題を解決し本発明の目的を達成するために、各発明は以下のような構成からなる。
第1の発明は、MOSトランジスタを含む増幅器であって、前記MOSトランジスタのゲートには第1の入力信号が入力され、前記MOSトランジスタのバルクには第2の入力信号が入力され、前記MOSトランジスタのドレインまたは前記ソースから出力信号が出力され、前記第1の入力信号と前記第2の入力信号とは同相の信号である。
第1の発明は、MOSトランジスタを含む増幅器であって、前記MOSトランジスタのゲートには第1の入力信号が入力され、前記MOSトランジスタのバルクには第2の入力信号が入力され、前記MOSトランジスタのドレインまたは前記ソースから出力信号が出力され、前記第1の入力信号と前記第2の入力信号とは同相の信号である。
第2の発明は、第1の発明において、第1のキャパシタと、第2のキャパシタとを、さらに備え、前記ゲートには前記第1のキャパシタを介して前記第1の入力信号が入力され、前記バルクには前記第2のキャパシタを介して前記第2の入力信号が入力される。
第3の発明は、第1または第2の発明において、前記バルクに印加させる所定のバイアスを生成する第1のバイアス回路を、さらに備える。
第3の発明は、第1または第2の発明において、前記バルクに印加させる所定のバイアスを生成する第1のバイアス回路を、さらに備える。
第4の発明は、第1乃至第3の発明のうちの何れにおいて、前記ゲートに印加させる所定のバイアスを生成する第2のバイアス回路を、さらに備える。
第5の発明は、所定の周波数で発振する発振器であって、前記所定の周波数の発振信号を生成する共振部と、前記共振部で生成する発振信号を一定の振幅に調整して出力するMOSトランジスタを含む増幅器と、を備え、前記MOSトランジスタのゲートとバルクとの間にキャパシタを設け、前記ゲートの入力信号を前記キャパシタを介して前記バルクに入力するようにした。
第5の発明は、所定の周波数で発振する発振器であって、前記所定の周波数の発振信号を生成する共振部と、前記共振部で生成する発振信号を一定の振幅に調整して出力するMOSトランジスタを含む増幅器と、を備え、前記MOSトランジスタのゲートとバルクとの間にキャパシタを設け、前記ゲートの入力信号を前記キャパシタを介して前記バルクに入力するようにした。
第6の発明は、制御電圧に応じて発振周波数を変更できる発振器であって、前記制御電圧に応じた発振信号を生成する共振部と、前記共振部で生成する発振信号を一定の振幅に調整して出力するMOSトランジスタを含む増幅器と、を備え、前記MOSトランジスタのゲートとバルクとの間にキャパシタを設け、前記ゲートの入力信号を前記キャパシタを介して前記バルクに入力するようにした。
第7の発明は、第5または第6の発明において、前記MOSトランジスタのバルクに印加させる所定のバイアスを生成するバイアス回路をさらに含む。
第7の発明は、第5または第6の発明において、前記MOSトランジスタのバルクに印加させる所定のバイアスを生成するバイアス回路をさらに含む。
このような構成の本発明によれば、MOSトランジスタの高周波領域におけるトランスコンダクタンスの劣化を招くことなく、低消費電力化を図ることが可能となる。
以下、本発明の実施形態について、図面を参照して説明する。
(増幅器の実施形態)
図1は、本発明の増幅器の実施形態の回路例を示す回路図である。
この増幅器に係る実施形態の概要を図1を参照して説明すると、N型のMOSトランジスタQ1と、抵抗またはインダクタなどからなる負荷RLとを備え、MOSトランジスタQ1のゲート端子には入力信号Vin1が入力され、MOSトランジスタQ1のバルク端子には入力信号Vin2が入力され、入力信号Vin1と入力信号Vin2とは同位相の信号からなる。そして、MOSトランジスタQ1のドレイン端子からは、出力信号Voutを出力する。
(増幅器の実施形態)
図1は、本発明の増幅器の実施形態の回路例を示す回路図である。
この増幅器に係る実施形態の概要を図1を参照して説明すると、N型のMOSトランジスタQ1と、抵抗またはインダクタなどからなる負荷RLとを備え、MOSトランジスタQ1のゲート端子には入力信号Vin1が入力され、MOSトランジスタQ1のバルク端子には入力信号Vin2が入力され、入力信号Vin1と入力信号Vin2とは同位相の信号からなる。そして、MOSトランジスタQ1のドレイン端子からは、出力信号Voutを出力する。
ここで、入力信号Vin1と入力信号Vin2は、位相が同じ信号であれば良いので、同一の信号または異なる信号の何れでも良い。また、入力信号Vin1と入力信号Vin2は、位相が同じであれば良いので、その波形の形状は問わない。
さらに詳述すると、この実施形態は、MOSトランジスタQ1および負荷RLの他に、第1入力端子1と、第2入力端子2と、出力端子3と、電源端子4と、第1キャパシタC1と、第2キャパシタC2と、第1バイアス回路5と、第2バイアス回路6と、をさらに備えている。
さらに詳述すると、この実施形態は、MOSトランジスタQ1および負荷RLの他に、第1入力端子1と、第2入力端子2と、出力端子3と、電源端子4と、第1キャパシタC1と、第2キャパシタC2と、第1バイアス回路5と、第2バイアス回路6と、をさらに備えている。
MOSトランジスタQ1は、ゲート端子、ソース端子、ドレイン端子、およびバルク端子(基板端子)を有している。MOSトランジスタQ1と負荷RLとは直列に接続され、負荷RLの一端は電源端子4に接続され、MOSトランジスタQ1のソース端子はグランドに接続されている。電源端子4には、電源電圧VDDが印加される。
入力端子1とMOSトランジスタQ1のゲート端子の間には、交流成分を通過させるための第1キャパシタC1が接続されている。従って、入力端子1に供給される入力信号Vin1は、第1キャパシタC1を介してMOSトランジスタQ1のゲート端子に供給されるようになっている。
入力端子1とMOSトランジスタQ1のゲート端子の間には、交流成分を通過させるための第1キャパシタC1が接続されている。従って、入力端子1に供給される入力信号Vin1は、第1キャパシタC1を介してMOSトランジスタQ1のゲート端子に供給されるようになっている。
入力端子2とMOSトランジスタQ1のバルク端子の間には、交流成分を通過させるための第2キャパシタC2が接続されている。従って、入力端子2に供給される入力信号Vin2は、第2キャパシタC2を介してMOSトランジスタQ1のバルク端子に供給されるようになっている。
出力端子3は、MOSトランジスタQ1のドレイン端子に接続されて出力信号Voutを出力するようになっている。
出力端子3は、MOSトランジスタQ1のドレイン端子に接続されて出力信号Voutを出力するようになっている。
第1バイアス回路5は、所定のバイアス電圧を生成し、この生成されるバイアス電圧がMOSトランジスタQ1のゲート端子に印加されるように構成される。このため、第1バイアス回路5は、抵抗R1とバイアス電源VB1とが直列に接続され、抵抗R1の一端側がMOSトランジスタQ1のゲート端子に接続され、バイアス電源VB1の一端側がグランドに接続されている。
第2バイアス回路6は、所定のバイアス電圧を生成し、この生成されるバイアス電圧がMOSトランジスタQ1のバルク端子に印加されるように構成される。このため、第2バイアス回路6は、抵抗R2とバイアス電源VB2とが直列に接続され、抵抗R2の一端側がMOSトランジスタQ1のバルク端子に接続され、バイアス電源VB2の一端側がグランドに接続されている。
次に、このように構成される増幅器の実施形態のMOSトランジスタQ1のトランスコンダクタンスについて、図1を参照して説明する。
いま、MOSトランジスタQ1のバルク端子に対して、入力信号Vin2を入力した場合を考える。この場合のMOSトランジスタQ1のしきい値電圧Vthは、(2)式のように表され、MOSトランジスタQ1のしきい値電圧Vthは、ソース端子に対するバルク端子の電圧(バルク電圧)Vbsによって変化することが分かる。ここで、バルク電圧Vbsは、バルク端子に入力される入力信号Vin2の変化に応じて変化する。
いま、MOSトランジスタQ1のバルク端子に対して、入力信号Vin2を入力した場合を考える。この場合のMOSトランジスタQ1のしきい値電圧Vthは、(2)式のように表され、MOSトランジスタQ1のしきい値電圧Vthは、ソース端子に対するバルク端子の電圧(バルク電圧)Vbsによって変化することが分かる。ここで、バルク電圧Vbsは、バルク端子に入力される入力信号Vin2の変化に応じて変化する。
(2)式において、Vth0はバルク端子とソース端子との間の電位が0〔V〕のときのしきい値電圧、Φfはフェルミポテンシャル、γは基板バイアス係数を表し、何れもMOSトランジスタQ1の製造プロセスによって決まる定数である。また、反転層が形成されるため、2Φf−Vbs>0とする。
次に、(2)式からバルク電圧Vbsに対するしきい値電圧Vthの変化率は、(3)式のようになる。
次に、(2)式からバルク電圧Vbsに対するしきい値電圧Vthの変化率は、(3)式のようになる。
(3)式において、符号は常に負であることから、ソース端子に対するバルク電圧Vbsを大きくするとしきい値電圧Vthは小さくなり、ドレイン電流Idは増加することが分かる。
次に、バルク端子に入力するバルク電圧Vbsに対するドレイン電流Idの変化率をgmbとすると、gmbは(4)式のようになる。
次に、バルク端子に入力するバルク電圧Vbsに対するドレイン電流Idの変化率をgmbとすると、gmbは(4)式のようになる。
ここで、ゲート端子とソース端子との間の電圧Vgsに対するドレイン電流Idの変化率であるトランスコンダクタンスgmは、(1)式に示すように常に正符号となる。また、(4)式によれば、バルク電圧Vbsに対するドレイン電流Idの変化率の符号は、常に正符号となる。
このため、ゲート・ソース間電圧Vgsとバルク電圧Vbsが同相の信号である場合、言い換えると入力信号Vin1と入力信号Vin2との位相が同じである場合、MOSトランジスタQ1の全体のトランスコンダクタンスgmtは、(5)式のようになる。
このため、ゲート・ソース間電圧Vgsとバルク電圧Vbsが同相の信号である場合、言い換えると入力信号Vin1と入力信号Vin2との位相が同じである場合、MOSトランジスタQ1の全体のトランスコンダクタンスgmtは、(5)式のようになる。
(5)式によれば、ゲート端子に入力信号Vin1を入力すると同時にバルク端子にも入力信号Vin1と同相の入力信号Vin2を入力した場合のトランスコンダクタンスgmtの値は、ゲート端子のみに入力信号Vin1を加えた場合のトランスコンダクタンスgmの値に比べて大きくなる。
次に、図1に示す実施形態のMOSトランジスタQ1における各部の波形例を、図2に示す。
図2は、図1の実施形態において、入力端子1に対して入力信号Vin1を入力し、入力端子2に対して入力信号Vin1と同相の入力信号Vin2を入力した場合の各部の波形例を示す。
図2(A)は入力信号Vin1に応じたゲート・ソース間電圧Vgsを示し、図2(B)は入力信号Vin2に応じたバルク電圧Vbsを示す。そして、図2(C)(D)はそれらに応じて変化する波形を示し、図(C)はMOSトランジスタQ1のしきい値電圧Vthを示し、図2(D)はドレイン電流Idを示す。
図2は、図1の実施形態において、入力端子1に対して入力信号Vin1を入力し、入力端子2に対して入力信号Vin1と同相の入力信号Vin2を入力した場合の各部の波形例を示す。
図2(A)は入力信号Vin1に応じたゲート・ソース間電圧Vgsを示し、図2(B)は入力信号Vin2に応じたバルク電圧Vbsを示す。そして、図2(C)(D)はそれらに応じて変化する波形を示し、図(C)はMOSトランジスタQ1のしきい値電圧Vthを示し、図2(D)はドレイン電流Idを示す。
ここで、図2(C)の破線は、入力端子2に対して入力信号Vin2が入力されないために、バルク端子にバルク電圧Vbsが入力されない場合のドレイン電流Idを示す。
図2によれば、バルク電圧Vbsの値が大きくなる場合には、これに応じてしきい値電圧Vthが小さくなるので、ドレイン電流Idはより大きな値となる。そして、バルク電圧Vbsの値がピーク(最大値)を過ぎて小さくなると、逆にしきい値電圧Vthが大きくなるので、ドレイン電流Idはより大きくなる。
図2によれば、バルク電圧Vbsの値が大きくなる場合には、これに応じてしきい値電圧Vthが小さくなるので、ドレイン電流Idはより大きな値となる。そして、バルク電圧Vbsの値がピーク(最大値)を過ぎて小さくなると、逆にしきい値電圧Vthが大きくなるので、ドレイン電流Idはより大きくなる。
以上のように、増幅器の実施形態では、ゲート端子には図2(A)に示すようなゲート・ソース間電圧Vgsを入力し、これと同時にバルク端子には図2(B)に示すようなゲート・ソース間電圧Vgsと同相のバルク電圧Vbsを入力するようにした。このため、ゲート端子のみに図2(A)に示すようなゲート・ソース間電圧Vgsを入力した場合に比べて、すなわち図4の従来の増幅器に比べて、ドレイン電流Idの過渡的な変化をより大きくすることができる。
また、増幅器の実施形態では、図1に示すように、ドレイン電流Idが負荷RLに流れることによって発生または変換される電圧を出力信号Voutとして取り出すようにした。このため、上記のように得られるドレイン電流Idのより大きな変化を、より大きな電圧振幅に変換できることになり、図4の従来の増幅器に比べて増幅器自体の利得が大きくなる。
(増幅器の他の実施形態)
図1の実施形態では、MOSトランジスタQ1としてN型のMOSトランジスタに適用した場合について説明したが、これに代えてP型のMOSトランジスタに適用することも可能である。
また、図1の実施形態では、MOSトランジスタQ1はソース接地型の増幅器として説明したが、これに代えてドレイン接地型の増幅器として使用するようにしても良い。この場合には、図1に示す負荷RLはMOSトランジスタQ1のソース端子側に接続され、出力信号Voutはソース端子から出力することになる。
図1の実施形態では、MOSトランジスタQ1としてN型のMOSトランジスタに適用した場合について説明したが、これに代えてP型のMOSトランジスタに適用することも可能である。
また、図1の実施形態では、MOSトランジスタQ1はソース接地型の増幅器として説明したが、これに代えてドレイン接地型の増幅器として使用するようにしても良い。この場合には、図1に示す負荷RLはMOSトランジスタQ1のソース端子側に接続され、出力信号Voutはソース端子から出力することになる。
(発振器の実施形態)
図3は、本発明の発振器の実施形態の回路例を示す回路図である。
この発振器に係る実施形態は、図1に示す増幅器を含む発振器であって、図3に示すような電圧制御発振器(VCO)に適用したものである。
すなわち、この実施形態は、図3に示すように、制御端子7に印加される制御電圧VCPに応じて発振周波数を変更できる電圧制御発振器であって、共振部8と、増幅器9と、電流源10と、を備えている。
図3は、本発明の発振器の実施形態の回路例を示す回路図である。
この発振器に係る実施形態は、図1に示す増幅器を含む発振器であって、図3に示すような電圧制御発振器(VCO)に適用したものである。
すなわち、この実施形態は、図3に示すように、制御端子7に印加される制御電圧VCPに応じて発振周波数を変更できる電圧制御発振器であって、共振部8と、増幅器9と、電流源10と、を備えている。
共振部8は、所定の周波数で共振して発振信号を生成するとともに、その発振信号の共振周波数が制御電圧VCPに応じて変更できるものである。増幅器9は、図1に示す増幅器を適用したものであって、共振部8で生成される発振信号を増幅するとともに、一定の振幅に調整して出力させるものである。電流源10は、増幅器9を構成するMOSトランジスタQ2、Q3に所定の電流を供給するものである。
次に、共振部8、増幅器9、および電流源10の構成について、具体的に説明する。
共振部8は、図3に示すように、インダクタンスが固定のインダクタL1、L2と、容量値が固定のキャパシタC3と、制御電圧VCPの値によって容量値が変化する可変キャパシタCt1、Ct2と、を備えている。
さらに詳述すると、インダクタL1、L2の各一端側は共通接続され、その共通接続部が電源端子11に接続されている。電源端子11には、電源電圧VDDが供給される。インダクタL1、L2の各他端側は、キャパシタC3の両端に接続されている。可変キャパシタCt1、Ct2は直列に接続されて直列回路を構成し、この直列回路はキャパシタC3に並列に接続されている。可変キャパシタCt1、Ct2の共通接続部は、制御端子7に接続されている。
共振部8は、図3に示すように、インダクタンスが固定のインダクタL1、L2と、容量値が固定のキャパシタC3と、制御電圧VCPの値によって容量値が変化する可変キャパシタCt1、Ct2と、を備えている。
さらに詳述すると、インダクタL1、L2の各一端側は共通接続され、その共通接続部が電源端子11に接続されている。電源端子11には、電源電圧VDDが供給される。インダクタL1、L2の各他端側は、キャパシタC3の両端に接続されている。可変キャパシタCt1、Ct2は直列に接続されて直列回路を構成し、この直列回路はキャパシタC3に並列に接続されている。可変キャパシタCt1、Ct2の共通接続部は、制御端子7に接続されている。
増幅器9は、図3に示すように、増幅用のMOSトランジスタQ2、Q3と、交流成分を通過させるためのキャパシタCb1、Cb2と、バイアス回路91、92と、を備えている。
さらに詳述すると、MOSトランジスタQ2、Q3は、互いにクロスカップリング接続されている。すなわち、MOSトランジスタQ2のゲート端子がMOSトランジスタQ3のドレイン端子に接続され、MOSトランジスタQ3のゲート端子がMOSトランジスタQ2のドレイン端子に接続されている。
さらに詳述すると、MOSトランジスタQ2、Q3は、互いにクロスカップリング接続されている。すなわち、MOSトランジスタQ2のゲート端子がMOSトランジスタQ3のドレイン端子に接続され、MOSトランジスタQ3のゲート端子がMOSトランジスタQ2のドレイン端子に接続されている。
また、MOSトランジスタQ2、Q3の各ソース端子は共通接続され、その共通接続部は電流源10を介してグランドに接続されている。MOSトランジスタQ2のドレイン端子は、インダクタL1を介して電源端子11に接続されている。MOSトランジスタQ3のドレイン端子は、インダクタL2を介して電源端子11に接続されている。
さらに、キャパシタCb1は、MOSトランジスタQ2のゲート端子とバルク端子との間に設けられている。このため、MOSトランジスタQ2のゲート端子に入力される信号と同相の信号が、キャパシタCb1を介してMOSトランジスタQ2のバルク端子に入力されることになる。
さらに、キャパシタCb1は、MOSトランジスタQ2のゲート端子とバルク端子との間に設けられている。このため、MOSトランジスタQ2のゲート端子に入力される信号と同相の信号が、キャパシタCb1を介してMOSトランジスタQ2のバルク端子に入力されることになる。
また、キャパシタCb2は、MOSトランジスタQ3のゲート端子とバルク端子との間に設けられている。このため、MOSトランジスタQ3のゲート端子に入力される信号と同相の信号が、キャパシタCb2を介してMOSトランジスタQ3のバルク端子に入力されることになる。
バイアス回路91は、所定のバイアス電圧を生成し、この生成されるバイアス電圧がMOSトランジスタQ2のバルク端子に印加されるように構成される。このため、バイアス回路91は、抵抗R3とバイアス電源VB3とが直列に接続され、抵抗R3の一端側がMOSトランジスタQ2のバルク端子に接続され、バイアス電源VB3の一端側がグランドに接続されている。
バイアス回路91は、所定のバイアス電圧を生成し、この生成されるバイアス電圧がMOSトランジスタQ2のバルク端子に印加されるように構成される。このため、バイアス回路91は、抵抗R3とバイアス電源VB3とが直列に接続され、抵抗R3の一端側がMOSトランジスタQ2のバルク端子に接続され、バイアス電源VB3の一端側がグランドに接続されている。
バイアス回路92は、所定のバイアス電圧を生成し、この生成されるバイアス電圧がMOSトランジスタQ3のバルク端子に印加されるように構成される。このため、バイアス回路92は、抵抗R4とバイアス電源VB4とが直列に接続され、抵抗R4の一端側がMOSトランジスタQ3のバルク端子に接続され、バイアス電源VB4の一端側がグランドに接続されている。
以上説明したように、発振器の実施形態では、MOSトランジスタQ2、Q3の各ゲート端子に入力される入力信号と同相の信号を、キャパシタCb1、Cb2を介してMOSトランジスタQ2、Q3の各バルク端子に対して入力するようにした。また、MOSトランジスタQ2、Q3の各ゲート端子には、バイアス回路91、92によって所定のバイアス電圧を印加するようにした。
このため、発振器の実施形態によれば、MOSトランジスタQ2、Q3自体のトランスコンダクタンスが大きくなり、消費電流を削減することが可能となる。
このため、発振器の実施形態によれば、MOSトランジスタQ2、Q3自体のトランスコンダクタンスが大きくなり、消費電流を削減することが可能となる。
(発振器の他の実施形態)
図3では、図1に示す増幅器を含む発振器の一例として、電圧制御発振器について説明した。しかし、本発明の発振器は、図1に示す増幅器を含む発振器であれば良く、水晶発振器、LC発振器などにも適用可能である。
水晶発振器に適用される場合には、図1に示す増幅器と水晶振動子などを組み合わせたものとなる。また、LC発振器に適用される場合には、図1に示す増幅器とLC共振回路との組み合わせになる。
図3では、図1に示す増幅器を含む発振器の一例として、電圧制御発振器について説明した。しかし、本発明の発振器は、図1に示す増幅器を含む発振器であれば良く、水晶発振器、LC発振器などにも適用可能である。
水晶発振器に適用される場合には、図1に示す増幅器と水晶振動子などを組み合わせたものとなる。また、LC発振器に適用される場合には、図1に示す増幅器とLC共振回路との組み合わせになる。
本発明の増幅器は、電圧制御発振器、水晶発振器、LC発振器などの各種の発振器に適用できる。
また、本発明の発振器は、PLL回路などの電圧制御発振器(VCO)などに適用できる。
また、本発明の発振器は、PLL回路などの電圧制御発振器(VCO)などに適用できる。
Q1〜Q3・・・MOSトランジスタ
C1、C2・・・キャパシタ
Cb1、Cb2・・・キャパシタ
Vin1、Vin2・・・入力信号
5、6、91、92・・・バイアス回路
8・・・共振部
9・・・増幅器
10・・・電流源
C1、C2・・・キャパシタ
Cb1、Cb2・・・キャパシタ
Vin1、Vin2・・・入力信号
5、6、91、92・・・バイアス回路
8・・・共振部
9・・・増幅器
10・・・電流源
Claims (7)
- MOSトランジスタを含む増幅器であって、
前記MOSトランジスタのゲートには第1の入力信号が入力され、前記MOSトランジスタのバルクには第2の入力信号が入力され、
前記MOSトランジスタのドレインまたは前記ソースから出力信号が出力され、
前記第1の入力信号と前記第2の入力信号とは同相の信号であることを特徴とする増幅器。 - 第1のキャパシタと、第2のキャパシタとを、さらに備え、
前記ゲートには前記第1のキャパシタを介して前記第1の入力信号が入力され、
前記バルクには前記第2のキャパシタを介して前記第2の入力信号が入力されることを特徴とする請求項1に記載の増幅器。 - 前記バルクに印加させる所定のバイアスを生成する第1のバイアス回路を、さらに備えることを特徴とする請求項1または請求項2に記載の増幅器。
- 前記ゲートに印加させる所定のバイアスを生成する第2のバイアス回路を、さらに備えることを特徴とする請求項1乃至請求項3のうちのいずれかの請求項に記載の増幅器。
- 所定の周波数で発振する発振器であって、
前記所定の周波数の発振信号を生成する共振部と、
前記共振部で生成する発振信号を一定の振幅に調整して出力するMOSトランジスタを含む増幅器と、を備え、
前記MOSトランジスタのゲートとバルクとの間にキャパシタを設け、前記ゲートの入力信号を前記キャパシタを介して前記バルクに入力するようにしたことを特徴とする発振器。 - 制御電圧に応じて発振周波数を変更できる発振器であって、
前記制御電圧に応じた発振信号を生成する共振部と、
前記共振部で生成する発振信号を一定の振幅に調整して出力するMOSトランジスタを含む増幅器と、を備え、
前記MOSトランジスタのゲートとバルクとの間にキャパシタを設け、前記ゲートの入力信号を前記キャパシタを介して前記バルクに入力するようにしたことを特徴とする発振器。 - 前記増幅器は、
前記MOSトランジスタのバルクに印加させる所定のバイアスを生成するバイアス回路をさらに含むことを特徴とする請求項5または請求項6に記載の発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009139141A JP2010287997A (ja) | 2009-06-10 | 2009-06-10 | 増幅器および発振器 |
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Application Number | Priority Date | Filing Date | Title |
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JP2009139141A JP2010287997A (ja) | 2009-06-10 | 2009-06-10 | 増幅器および発振器 |
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JP2009139141A Withdrawn JP2010287997A (ja) | 2009-06-10 | 2009-06-10 | 増幅器および発振器 |
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JP (1) | JP2010287997A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015005985A (ja) * | 2013-06-21 | 2015-01-08 | スンシル ユニバーシティー リサーチ コンソルティウム テクノーパークSoongsil University Research Consortium Techno−Park | 電圧制御発振器 |
-
2009
- 2009-06-10 JP JP2009139141A patent/JP2010287997A/ja not_active Withdrawn
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