JP2010283830A - Communication device and returning test method - Google Patents
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Abstract
Description
本発明は、スペクトラム拡散クロックを生成するPLL(Phase Locked Loop)回路とこれを用いた通信装置に関する。 The present invention relates to a PLL (Phase Locked Loop) circuit that generates a spread spectrum clock and a communication apparatus using the same.
電子装置によるEMI(ElectroMagnetic Interference)の発生を抑制するために、スペクトラム拡散クロック(SSC:Spread Spectrum Clocking)が利用されている。例えば、SSCは、PLL回路等によって生成されるクロック信号を所定の変調周波数及び変調度に従って周波数変調することにより生成される。特許文献1〜5には、SSCを生成する装置が開示されている。
In order to suppress the generation of EMI (ElectroMagnetic Interference) by an electronic device, a spread spectrum clocking (SSC) is used. For example, the SSC is generated by frequency-modulating a clock signal generated by a PLL circuit or the like according to a predetermined modulation frequency and modulation degree.
特許文献1に開示されたSSC生成装置は、PLL回路等のクロック生成回路により生成された出力クロック信号の位相を位相補間器によって進めたり遅らせたりすることによって、周波数変調されたSSCを生成する。
The SSC generation device disclosed in
一方、特許文献2〜5には、SSC生成機能を有するPLL回路が開示されている。このうち、特許文献2及び3に開示されたPLL回路は、電圧制御発振器(VCO:voltage controlled oscillator)の出力クロック信号を基準信号との位相比較のために位相比較器又は位相周波数比較器へ供給するフィードバック経路上に配置された位相補間器を有する。当該位相補間器が出力クロック信号の位相を周期的に進めたり遅らせたりすることによってVCOの出力クロック信号が周波数変調され、これによりSSCが得られる。また、特許文献4に開示されたPLL回路は、PLL回路のフィードバック経路上に配置された遅延回路によって帰還クロック信号に与える遅延量を周期的に変更することによってSSCを生成する。また、特許文献5に開示されたPLL回路は、PLL回路のフィードバック経路上に配置された分周器の分周率を周期的に変更することによってSSCを生成する。
On the other hand,
特許文献1に開示された方式でクロック生成回路の出力を周波数変調する場合、位相補間器の位相制御により発生する高周波ジッタ成分がSSCに重畳されるために、SCCのジッタが大きくなる傾向がある。これに対して、特許文献2及び3に開示されているPLL回路は、周波数変調のための構成要素である位相補間器をフィードバック経路上に配置することによってVCOの制御電圧を周期的に増減させ、この周期変動する制御電圧によってVCOの出力クロック信号を周波数変調する。このため、特許文献2〜5に開示されているPLL回路によって生成されるSSCは、位相補間器の位相制御により発生する高周波ジッタ成分が、PLLの閉ループ周波数特性(つまり、ローパスフィルタ特性)によって減衰されるため、SSCのジッタ特性の改善が期待できる。
When the output of the clock generation circuit is frequency-modulated by the method disclosed in
ところで、PLL回路では、基準クロック信号の周波数を低く抑えるために、VCOの出力クロック信号を分周器によって分周した後に位相比較器にフィードバック供給する構成が一般的である。なお、以下では、位相比較器にフィードバックされる分周後の出力クロック信号を「帰還クロック信号」と呼ぶ。 By the way, in the PLL circuit, in order to keep the frequency of the reference clock signal low, a configuration in which the output clock signal of the VCO is frequency-divided by a frequency divider and then fed back to the phase comparator is common. Hereinafter, the divided output clock signal fed back to the phase comparator is referred to as a “feedback clock signal”.
本願の発明者は、特許文献2及び3に開示されたPLL回路のように、SSCの変調度を変更するために帰還クロック信号の位相を変更する場合、帰還クロックの位相変化量を適切に制御しなければ、PLLの過渡応答によってVCO出力、つまりSSCのジッタを十分に抑制できない問題があることを見出した。
The inventors of the present application appropriately control the phase change amount of the feedback clock when the phase of the feedback clock signal is changed in order to change the modulation degree of the SSC, as in the PLL circuits disclosed in
なお、特許文献2は、(1)PLLフィードバック経路に位相補間器を挿入し、VCOの出力クロック信号からそれぞれ異なる位相シフト量だけ位相シフトされたn個のクロック信号CLK0〜CLK(n−1)を生成すること、(2)n個のクロック信号CLK0〜CLK(n−1)を増加順、減少順で順番に選択して位相比較器に供給すること、を開示している。しかしながら、特許文献1は、位相シフトされたクロック信号を分周器を介して位相比較器にフィードバックする構成を開示しておらず、上述した問題点を解決するための示唆はなされていない。
In
一方、特許文献3は、VCOの出力クロック信号の位相を位相補間器によって周期的に変更するとともに、位相シフトされたクロック信号を分周して得られる帰還クロック信号を位相比較器に供給する構成を開示している。しかしながら、特許文献3の図16に示される変調波形及びこれを説明するための明細書の記述から明らかであるように、特許文献3に開示されたPLL回路は、帰還クロック信号の一周期の間に帰還クロック信号に与える総位相シフト量を、直前の一周期前における総位相シフト量と比べて1Δ(特許文献3では1dt)増減したり2Δ増減したりする。このような位相シフト量の制御では、PLLの過渡応答のためにSSCのジッタを十分に抑制できないおそれがある。ここで、Δは、位相補間器の基本遅延量(特許文献3では基本遅延時間)である。基本遅延量は、位相補間器によって生成されるn通りのクロック信号間の最小時間差に相当する。よって、本明細書で使用する"位相シフト量"は、時間の次元を持つ。
On the other hand, in
本発明の第1の態様は、スペクトラム拡散クロック(SSC)を生成するPLL回路である。当該PLL回路は、位相比較部、電圧制御発振器(VCO)、位相補間器、分周回路、及び制御部を有する。前記位相比較部は、基準クロック信号及び帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相差に応じた制御電圧を生成する。前記VCOは、前記制御電圧に対応した発振周波数で発振し、前記SSCとしての出力クロック信号を生成する。前記位相補間器は、前記出力クロック信号を入力し、基本遅延量の整数倍ずつ異なる複数の位相シフト量の中から選択された1の位相シフト量だけ前記出力クロック信号を位相シフトさせた信号を出力する。前記分周回路は、前記位相シフトさせた信号を分周して前記帰還クロック信号を生成し、前記位相比較器に供給する。前記制御部は、前記SSCの変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう前記位相補間器を制御し、前記出力クロックの変調度を周期的に変更させる。さらに、前記制御部は、前記帰還クロック信号の一周期内において前記位相シフトさせた信号に与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に前記基本遅延量1つ分以下となるよう制御する。 A first aspect of the present invention is a PLL circuit that generates a spread spectrum clock (SSC). The PLL circuit includes a phase comparison unit, a voltage controlled oscillator (VCO), a phase interpolator, a frequency dividing circuit, and a control unit. The phase comparator receives a reference clock signal and a feedback clock signal, and generates a control voltage according to a phase difference between the reference clock signal and the feedback clock signal. The VCO oscillates at an oscillation frequency corresponding to the control voltage, and generates an output clock signal as the SSC. The phase interpolator receives the output clock signal, and outputs a signal obtained by phase-shifting the output clock signal by one phase shift amount selected from a plurality of phase shift amounts different from each other by an integral multiple of the basic delay amount. Output. The frequency dividing circuit divides the phase-shifted signal to generate the feedback clock signal, and supplies the feedback clock signal to the phase comparator. The control unit controls the phase interpolator to change the phase shift amount at a predetermined timing according to the modulation profile of the SSC, and periodically changes the modulation degree of the output clock. Further, the control unit is configured so that a total phase shift amount given to the phase-shifted signal within one cycle of the feedback clock signal is always a difference between the total phase shift amount and the total phase shift amount in the immediately preceding cycle. Control is performed so as to be equal to or less than one basic delay amount.
本発明の第1の態様にかかるPLL回路によれば、前記出力クロック信号を分周して前記帰還クロック信号を生成する場合において、SSC変調度の変更のために前記帰還クロックに発生する位相ステップ幅(前記帰還クロックの一周期における総位相シフト量と直前の一周期における総位相シフト量との差分)が、前記基本遅延量1つ分以下となるように抑えることができる。これにより、SSCのジッタを抑制しつつ、SSCの変調度を滑らかに遷移させることができる。 According to the PLL circuit of the first aspect of the present invention, in the case of generating the feedback clock signal by dividing the output clock signal, the phase step generated in the feedback clock for changing the SSC modulation degree The width (difference between the total phase shift amount in one cycle of the feedback clock and the total phase shift amount in the immediately preceding cycle) can be suppressed to be equal to or less than one basic delay amount. As a result, the modulation degree of SSC can be smoothly changed while suppressing the jitter of SSC.
本発明により、SSCのジッタを抑制し、SSCの変調度を滑らかに遷移させることが可能なSSC生成機能を有するPLL回路を提供することができる。 According to the present invention, it is possible to provide a PLL circuit having an SSC generation function capable of suppressing SSC jitter and smoothly transitioning the modulation degree of SSC.
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。 Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings. In the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted as necessary for the sake of clarity.
<実施の形態1>
図1は、本実施の形態にかかるPLL回路1の構成を示すブロック図である。スペクトラム拡散された出力クロック信号C_OUTを生成するためのPLL回路1の動作の概要は以下の通りである。PLL回路1は、フィードバック経路上に配置された位相補間器15によってVCO14の出力クロック信号C_OUTの位相を進めたり遅らせたりすることにより、位相比較部10に入力される帰還クロック信号C_FBと参照クロック信号C_REFとの位相差を周期的に増減させる。この位相差の周期的な変動に応じて、位相比較部10からVCO14に供給される制御電圧Vcが周期的に増減し、出力クロック信号C_OUTが周波数変調される。以下では、図1に示した各構成要素について順に説明する。
<
FIG. 1 is a block diagram showing a configuration of a
位相比較部10は、C_REFとC_FBを受信し、C_REFとC_FBとの間の位相差に応じた制御電圧Vcを生成する。図1の構成例では、位相比較部10は、位相比較器11、チャージポンプ12及びループフィルタ13を有する。位相比較器11は、C_REFとC_FBの位相差を示す位相差信号を生成する。なお、位相比較器11は、周波数引き込み可能な位相周波数比較器としてもよい。チャージポンプ12は、位相差信号に応じて動作し、ループフィルタ13への電荷供給又はループフィルタ13からの電荷引き込みを行なう。ループフィルタ13は、チャージポンプ12から供給される電荷(電流)を積分し、制御電圧Vcを生成する。
The
電圧制御発振器(VCO)14は、制御電圧Vcに対応した発振周波数で発振し、出力クロック信号C_OUTを生成する。C_REFとC_FBとの位相差の変動に伴って周期的に増減を繰り返す制御電圧VcがVCO14に供給されることによって、VCO14の出力クロック信号C_OUTの周波数が変調される。
The voltage controlled oscillator (VCO) 14 oscillates at an oscillation frequency corresponding to the control voltage Vc, and generates an output clock signal C_OUT. By supplying a control voltage Vc that periodically increases and decreases with a change in the phase difference between C_REF and C_FB to the
位相補間器15は、VCO14から出力される出力クロック信号C_OUTを受信し、基本遅延量Δの整数倍ずつ異なるNr個の位相シフト量ΔP0〜ΔP(Nr−1)の中から選択された1の位相シフト量だけC_OUTを位相シフトさせる。そして、位相補間器15は、位相シフトさせたクロック信号(以下、位相シフト信号)C_PSを第1分周器16に供給する。ここで、基本遅延量Δは、出力クロック信号C_OUTの周期T_OUTをNrで除算した値(T_OUT/Nr)である。つまり、基本遅延量Δは、位相補間器15の位相分解能に相当する。
The
また、位相補間器15は、SSCコントローラ18から供給される制御信号S_UDに応じて動作する。制御信号S_UDは、C_OUTに対して与えるべき位相シフト量を指示するための信号である。例えば、制御信号S_UDは、その信号値によって位相シフト量を示すデジタル信号とすればよい。また、制御信号S_UDはパルス信号としても良く、この場合、パルス数又はパルス幅によって位相シフト量を表せばよい。
The
制御信号S_UDが位相を進めることを指示するUP信号である場合、位相補間器15は、位相シフト信号C_PSの位相を進める。位相シフト信号C_PSの位相が進むと、帰還クロック信号C_FBの位相も進むため、VCO14の発振周波数が参照クロック信号C_REFの周波数(以下、参照クロック周波数)F_REFに比べて高いと位相比較部10が判定して制御電圧Vcを低下させる。これにより、VCO14の発振周波数が低下し、ダウンスプレッドのSSCが生成される。一方、制御信号S_UDが位相を遅らせることを指示するDOWN信号である場合、位相補間器15は、位相シフト信号C_PSの位相を遅らせる。位相シフト信号C_PSの位相が遅れると、帰還クロック信号C_FBの位相も遅れるため、VCO14の発振周波数が参照クロック周波数F_REFに比べて低いと位相比較部10が判定して制御電圧Vcを上昇させる。これにより、VCO14の発振周波数が上昇し、アップスプレッドのSSCが生成される。
When the control signal S_UD is an UP signal instructing to advance the phase, the
ところで、位相補間器15の具体的な構成は、公知の構成のいずれかとすればよい。例えば、特許文献1の図10又は11に開示されている構成を位相補間器15に適用すればよい。また、特許文献2及び3に開示されるように、VCO14をリング発振器として構成し、VCO14によって各々位相の異なるNr個のクロック信号C0〜C(Nr−1)を生成してもよい。この場合、位相補間器15は、制御信号S_UDに応じて、VCO14によって生成されたNr個のクロック信号C1〜C(Nr−1)の中から1つのクロック信号を選択すればよい。
By the way, the specific configuration of the
第1分周器16及び第2分周器17は、位相シフト信号C_PSを分周して帰還クロック信号C_FBを生成する。より具体的に述べると、第1分周器16は、位相シフト信号C_PSを分周して制御クロック信号C_CNTを生成する。第2分周器17は、制御クロック信号C_CNTをさらに分周して帰還クロック信号C_FBを生成する。よって、第1分周器16の分周数をm、第2の分周器17の分周数をnとすると、帰還クロック信号C_FBの周期は、位相シフト信号C_PSの周期のm×n倍である。
The
SSCコントローラ18は、予め定められたSSCの変調プロファイルに従って制御信号S_UDを生成して位相補間器15に供給し、位相補間器15による位相シフト動作を制御する。なお、SSCの変調プロファイルとは、変調周波数F_SSC及び最大変調度D_SSCなどを含み、SSCとしての出力クロック信号C_OUTの波形、スペクトラムを規定する。なお、制御信号S_UDによるUP/DOWNの指示頻度は、分周器16及び17の分周数m×nに応じて決定される。後述するように、SSCコントローラ18によるUP/DOWNの指示頻度は、帰還クロック信号C_FBの周期T_FBを指標として行なわれるためである。なお、帰還クロック信号C_FBの周期は分周数m×nによって定まる。
The
SSCコントローラ18は、帰還クロック信号C_FBの一周期T_FB内において位相シフト信号C_PSに与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に基本遅延量Δ以下となるよう制御する。具体例を示すと、ある一周期T_FB(j)内において位相シフト信号C_PSに与える総位相シフト量が基本遅延量Δの11個分(11Δ)であった場合、次の一周期T_FB(j+1)内において位相シフト信号C_PSに与える総位相シフト量を基本遅延量Δの12個分(12Δ)又は10個分(10Δ)とする。
The
続いて以下では、SSCコントローラ18の構成例について説明する。SSCコントローラ18の構成例を図2に示す。図2において、ステージカウンタ180は、制御クロック信号C_CNTのパルス数を計数し、現在のステージ数SC(k)を出力するカウンタである。ステージカウンタ180は、制御クロック信号C_CNTのパルス数が規定数に到達した場合に、ステージ数SC(k)を1だけ増加又は減少させる。
Next, a configuration example of the
ここで、ステージとは、出力クロック信号C_OUTに対して1つの変調度が適用される期間であり、ステージ毎に出力クロック信号C_OUTの変調度が変更される。つまり、1つのステージの継続時間及び合計ステージ数によって、出力クロック信号C_OUTの変調周波数F_SSCが規定される。例えば、1ステージの継続期間が帰還クロック信号C_FBの周期(以下、帰還クロック周期)T_FBの30倍であり、第2分周器17の分周数nが10である場合、ステージカウンタ180は、制御クロック信号C_CNTを300パルス計数する毎にステージ数SC(k)を1だけ増加又は減少させればよい。
Here, the stage is a period in which one modulation degree is applied to the output clock signal C_OUT, and the modulation degree of the output clock signal C_OUT is changed for each stage. That is, the modulation frequency F_SSC of the output clock signal C_OUT is defined by the duration of one stage and the total number of stages. For example, when the duration of one stage is 30 times the period of the feedback clock signal C_FB (hereinafter referred to as feedback clock period) T_FB and the frequency division number n of the
制御信号発生器181は、ステージカウンタ180からステージ数SC(k)を受信し、ステージ数SC(k)に対応した位相シフト量を示す制御信号S_UDを出力する。先の例と同様に、第2分周器17の分周数nが10である場合を考えると、帰還クロック周期T_FBは、制御クロック信号C_CNTの周期T_CNTの10倍である。よってこの例の場合、制御信号発生器181は、制御クロック信号C_CNTの10パルス毎にステージ数SC(k)に対応した位相シフト量を示す制御信号S_UDを出力すればよい。
The
ところで、分周器は、一般的にカウンタを用いて構成される。カウンタを用いた分周器は、入力クロック信号のパルス数をカウンタによって計数し、カウンタ値が分周数に応じた規定数に到達したことに応じて、カウンタ値をリセットするとともに、パルス信号を出力する。よって、第2分周器17に内蔵されるカウンタ171のカウンタ値をSSCコントローラ18に供給してもよい。これにより、SSCコントローラ18の回路規模を縮小することができる。ただし、この回路構成は第2分周器17に内蔵されるカウンタ171とSSCコントローラ18のリセット周期が同期系であることが一つの構成要件になる。
Incidentally, the frequency divider is generally configured using a counter. The frequency divider using the counter counts the number of pulses of the input clock signal by the counter, resets the counter value in response to the counter value reaching a specified number corresponding to the frequency division number, and outputs the pulse signal. Output. Therefore, the counter value of the
また、SSCコントローラ18が高速クロックに対応可能であるならば、第1分周器16を省略し、SSCコントローラ18を位相シフト信号C_PSによって動作させてもよい。
Further, if the
続いて、図3のタイミングチャートを参照しながら、PLL回路1の動作について説明する。なお、図3に関する説明では、各パラメータの具体例として以下の値を使用する。
・参照クロック周波数F_REF:30MHz
・参照クロック周期T_REF:33.33ns
・出力クロックの基準周波数F_OUT0:1.5GHz
・SSC変調周波数F_SSC:32.15kHz
・SSC変調周期T_SSC:32μs
・SSC最大変調度D_SSC:−5000ppm
・1ステージ期間:1μs=30×T_REF
・位相補間器15の分解能Nr:64
・第1分周器16の分周数m:5
・第2分周器17の分周数n:10
Next, the operation of the
-Reference clock frequency F_REF: 30 MHz
Reference clock cycle T_REF: 33.33 ns
-Output clock reference frequency F_OUT0: 1.5 GHz
-SSC modulation frequency F_SSC: 32.15 kHz
SSC modulation period T_SSC: 32 μs
SSC maximum modulation degree D_SSC: -5000 ppm
・ One stage period: 1μs = 30 × T_REF
-Resolution Nr of phase interpolator 15: 64
The frequency division number m of the first frequency divider 16: 5
The frequency division number n of the
図3(A)は、スペクトラム拡散された出力クロック信号C_OUTの周波数(出力クロック周波数)F_OUTを示している。図3(B)は、ステージ期間に対応したマイクロ秒単位の時刻を示している。1ステージ期間である1マイクロ秒は、帰還クロック周期T_FBの30倍である。言い換えると、1ステージ期間には、帰還クロック信号C_FBの30パルスが含まれる。 FIG. 3A shows the frequency (output clock frequency) F_OUT of the spectrum-spread output clock signal C_OUT. FIG. 3B shows a time in microseconds corresponding to the stage period. One microsecond that is one stage period is 30 times the feedback clock period T_FB. In other words, 30 pulses of the feedback clock signal C_FB are included in one stage period.
図3の例では、変調度が最大となる第16ステージにおける位相シフト量は、基本遅延量Δの16倍(16Δ)である。当該ステージでは、帰還クロック周期T_FB毎、言い換えると位相シフト信号C_PSの50パルス毎に、位相シフト信号C_PSの位相が16/Nrだけ進められる。したがって、第16ステージでの変調度は、以下の(1)式に示すとおり、−5000ppmとなる。図3(C)は、制御信号S_UDで指定されるステージ毎の位相シフト量(UP/DOWN数)を示している。
ところで、本実施の形態では、SSCコントローラ18が、出力クロック信号C_OUTの変調度を変更するために帰還クロック信号C_FBに発生する位相ステップ幅の最大値を1基本遅延量Δに抑制する。具体的には、SSCコントローラ18は、制御クロック信号C_CNTの10パルス期間内で位相シフト信号C_PSに与える総位相シフト量と、直前の10パルス期間内で位相シフト信号C_PSに与える総位相シフト量との差が1Δ又はゼロとなるよう制御する。なお、制御クロック信号C_CNTの10パルス期間は、帰還クロック信号C_FBの1パルス期間(1周期)に相当する。
By the way, in the present embodiment, the
また、図3(D)及び(E)は、第10〜12ステージ周辺での制御信号S_UD(図3(C))の拡大図を示している。図3(F)及び(G)は、ステージ変化時のC_REF及びC_FBの位相差を示している。つまり、図3(D)〜(G)に示すように、隣接するステージ間での帰還クロック信号C_FBの位相シフト量の差は、Δ以下である。なお、隣接するステージ間での帰還クロック信号C_FBの位相差は、2πΔ/(m×n×T_OUT)=2π/(Nr×m×n)ラジアンである。 3D and 3E show enlarged views of the control signal S_UD (FIG. 3C) around the 10th to 12th stages. FIGS. 3F and 3G show the phase difference between C_REF and C_FB when the stage changes. That is, as shown in FIGS. 3D to 3G, the difference in the phase shift amount of the feedback clock signal C_FB between adjacent stages is Δ or less. Note that the phase difference of the feedback clock signal C_FB between adjacent stages is 2πΔ / (m × n × T_OUT) = 2π / (Nr × m × n) radians.
上述したように、PLL回路1によれば、出力クロック信号C_OUTを分周して帰還クロック信号C_FBを生成する場合において、スペクトラム拡散される出力クロック信号C_OUTの変調度を変更するために帰還クロック信号C_FBに発生する位相ステップ幅の最大値を、基本遅延量Δに抑えることができる。これにより、SSCとしての出力クロック信号C_OUTのジッタを抑制し、その変調度を滑らかに遷移させることができる。
As described above, according to the
図4は、PLL回路1の出力クロック信号C_OUTのジッタ分布シミュレーションの結果を示すグラフである。シミュレーション条件は以下の通りである。
・参照クロック周波数F_REF:30MHz
・分周器16及び17の分周数m×n:50
・出力クロックの基準周波数F_OUT0:1.5GHz
・位相補間器15の分解能Nr:64
・SSC変調周波数F_SSC:32.15kHz
・SSC最大変調度D_SSC:−2500ppm
図4のグラフは、SSC1周期分に含まれるジッタ成分の計算結果であり、ジッタ分布としてSSC変調周波数の低周波数成分を除去するためのハイパスフィルタ(−3dB@2MHz,−40dB/dec)処理後の値である。結果は、Peak−to−Peakジッタが約13.8psである。この値は、位相補間器15の位相分解能(約10.4ps)に近い値である。
FIG. 4 is a graph showing the result of jitter distribution simulation of the output clock signal C_OUT of the
-Reference clock frequency F_REF: 30 MHz
The frequency division number of the
-Output clock reference frequency F_OUT0: 1.5 GHz
-Resolution Nr of phase interpolator 15: 64
-SSC modulation frequency F_SSC: 32.15 kHz
SSC maximum modulation degree D_SSC: -2500 ppm
The graph of FIG. 4 is a calculation result of jitter components included in one SSC period, and after high pass filter (−3 dB @ 2 MHz, −40 dB / dec) processing for removing low frequency components of the SSC modulation frequency as a jitter distribution. Is the value of The result is a peak-to-peak jitter of about 13.8 ps. This value is close to the phase resolution (about 10.4 ps) of the
<実施の形態2>
本実施の形態では、先に説明したSSCコントローラ18による位相シフト制御の改良について説明する。なお、本実施の形態にかかるPLL回路の構成は、図1に示したPLL回路1と同様とすればよい。このため、本実施の形態にかかるPLL回路の全体ブロック図の記載及びその説明は省略する。以下では、本実施の形態にかかるPLL回路が有するSSCコントローラ28の構成例及び動作について説明する。
<
In the present embodiment, improvement of phase shift control by the
図5は、SSCコントローラ28の構成例を示すブロック図である。図2において、ステージカウンタ180及び制御信号発生器181は、図2に示したものと同様である。フラクショナル・カウンタ280は、ステージカウンタ180と制御信号発生器181との間に配置されている。フラクショナル・カウンタ280は、ステージカウンタ180から供給されるステージ数SC(k)に応じてフラクショナル・ステージ数SCF(k)を生成する。制御信号発生器181は、SCF(k)で指定されるステージ数に対応した位相シフト量を示す制御信号S_UDを出力する。
FIG. 5 is a block diagram illustrating a configuration example of the
フラクショナル・カウンタ280は、SC(k−1)、SC(k)、SC(k+1)の間でSCF(k)の値を規則的に変化させる。SCF(k)の変化例を図6のタイミングチャートを用いて説明する。図6の例では、1ステージを参照クロック周期T_REFの32周期分としている。なお実施の形態1で述べたとおり、ステージとは、出力クロック信号C_OUTに対して1つの変調度が適用される期間である。図6の例では、1ステージをさらに4つのサブステージに分割している(図6(C))。各ステージは、参照クロック周期T_REFの8周期分である。また、隣接ステージとの境界部分では、ステージ間を跨いでサブステージが設定されている。
The
フラクショナル・カウンタ280は、サブステージごとにSCF(k)の決定アルゴリズムを変更する。例えば、第4ステージ(不図示)と第5ステージに跨って設定されたサブステージP1では、SCF(5)は、第4ステージを示す値SC(4)及び第5ステージを示す値SC(5)を、交互に1対1の割合で含む。続くサブステージP2では、SCF(5)に含まれるSC(4)及びSC(5)の比率は、1:3である。サブステージP3では、SCF(5)は、第5ステージを示す値SC(5)のみを含む。さらに、サブステージP4では、SCF(5)に含まれるSC(5)及びSC(6)の比率は、3:1である。第5ステージと第6ステージに跨って設定されたサブステージP5では、SCF(5)は、第5ステージを示す値SC(5)及び第6ステージを示す値SC(6)を、交互に1対1の割合で含む。
The
上述したように、第kステージから第k+1ステージへの切り替え点の周囲において、SSCコントローラ28は、制御信号発生器181に供給するステージ数をSC(k)とSC(k+1)との間で規則的に変化させる。これにより、位相シフト信号C_PSに与えられる位相シフト量も、規則的に変更されるステージ数に応じて変更される。このような制御によって、規則的に変化する位相シフト量の平均値がSSCのクロック周波数に反映されるため、SSCの変調度を一層滑らかに遷移させることができる。例えば、図6の場合、サブステージ間の位相ステップ幅は擬似的にΔ/4となる。
As described above, around the switching point from the k-th stage to the k + 1-th stage, the
<実施の形態3>
本実施の形態にかかる通信装置30の構成を図7に示す。図7において、PLL回路3は、上述した発明の実施の形態1にかかるPLL回路1と同様の構成を有する。ただし、図8に示すように、PLL回路3は、位相補間器15によって生成される位相シフト信号C_PSを送信部301に供給するための配線及び端子を有する。
<
FIG. 7 shows a configuration of the
送信部301は、例えばSATA(Serial ATA)等のデータ信号を送信する。送信部301は、PLL回路3から供給されるC_OUT及びC_PSを受信できるよう配置されており、選択的に供給されるこれら2つのクロック信号のいずれかにより動作する。送信部301に供給される動作クロック信号の切り替えは、例えば、通信装置30の外部から操作可能なジャンパーピン、スイッチ等により行なえるよう構成してもよい。また、通信装置30の外部から入力されるモード切替信号に応じて送信部301に供給される動作クロック信号の切り替えを行ってもよい。一方、受信部302は、例えばSATA(Serial ATA)等のデータ信号を受信する。受信部302は、PLL回路3から供給されるC_OUTにより動作する。なお、図7では、差動信号を送受信するものとして送信部301及び302を図示している。しかしながら、送信部301及び302は、シングルエンド信号を送受信するものでもよい。
The
図9及び10は、回路シミュレータによって得られたC_OUT及びC_PSの波形図である。図10は、図9の21マイクロ秒付近を拡大して得た波形図である。図9及び図10から明らかであるように、C_OUTの周波数が所定の変調周期で変調されているのに対して、C_PSの周波数は変調されておらず、C_PSの平均周波数が概ねC_OUTの基準周波数C_OUT0(1.5GHz)に存在する。これは、出力クロック信号C_OUTの負方向への変調度が大きいほど、位相補間器15がC_OUTの位相を大きく進めて位相シフト信号C_PSを生成するためである。言い換えると、位相補間器15による位相シフト操作が、出力クロック信号C_OUTの周波数変化を打ち消すように作用するためである。
9 and 10 are waveform diagrams of C_OUT and C_PS obtained by the circuit simulator. FIG. 10 is a waveform diagram obtained by enlarging the vicinity of 21 microseconds in FIG. As apparent from FIGS. 9 and 10, the frequency of C_OUT is modulated at a predetermined modulation period, whereas the frequency of C_PS is not modulated, and the average frequency of C_PS is approximately the reference frequency of C_OUT. It exists in C_OUT0 (1.5 GHz). This is because the
送信部301を位相シフト信号C_PSによって動作させる動作モードは、通信装置30の折り返し試験を行なう場合に有効である。通信装置30は、スペクトラム拡散されたクロック信号C_OUTと、これと同時に生成されるスペクトラム拡散されていないクロック信号C_PSを利用して折り返し試験を実行する。
The operation mode in which the
折り返し試験を行なう際には、送信部301にスペクトラム拡散されていないクロック信号C_PSを供給して動作させる。一方、受信部302は、スペクトラム拡散されたクロック信号C_OUTによって動作させる。そして、送信部301の出力信号を折り返して受信部302に受信させる。
When performing the loopback test, the transmitting
折り返し試験の実行時に、送信部301及び受信部302をともにスペクトラム拡散されたC_OUTで動作させたのでは、送信部301及び受信部302の動作クロックが同一周波数である同期系の評価しか行うことができない。これに対して、通信装置30は、送信部301をスペクトラム拡散されていないクロック信号C_PSで動作させることができる。このため、受信部302の動作クロックが送信側と同期していない非同期系での受信部302の評価を容易に実行することができる。
When both the
なお、送信部301に対しては、位相シフト信号C_PSそのものでなく、ローパスフィルタ等によって波形整形を行った後の信号を供給してもよい。
Note that the signal after waveform shaping by a low-pass filter or the like may be supplied to the
ところで、実施の形態3で示した通信装置30において新規に採用された構成、すなわちスペクトラム拡散された出力クロック信号C_OUT又は位相補間器15によって出力される位相シフト信号C_PSを選択的に送信部301に供給する構成は、特許文献2及び3に開示されたPLL回路を含めて、PLLフィードバック経路に配置された位相補間器を有するPLL回路を有する通信装置に広く適用可能である。言い換えると、通信装置30において新規に採用された構成は、発明の実施の形態1及び2で述べた位相シフト量の制御を行わないPLL回路を有する通信装置にも適用可能である。
By the way, the configuration newly adopted in the
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。 Furthermore, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present invention described above.
1、3 PLL回路
10 位相比較部
11 位相比較器
12 チャージポンプ
13 ループフィルタ
14 電圧制御発振器(VCO)
15 位相補間器
16 第1分周器
17 第2分周器
18、28 SSCコントローラ
171 カウンタ
180 ステージカウンタ
181 制御信号発生器
280 フラクショナル・カウンタ
30 通信装置
301 送信部
302 受信部
1, 3
15
Claims (4)
(b)前記制御電圧に対応した発振周波数で発振し、スペクトラム変調された出力クロック信号を生成する電圧制御発振器、
(c)前記出力クロック信号を入力し、前記出力クロック信号を位相シフトさせた信号を生成する位相補間器、
(d)前記位相シフトさせた信号又はこれを分周した信号を前記帰還クロック信号として前記位相比較器に供給するフィードバック経路、及び
(e)前記出力クロック信号の変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう前記位相補間器を制御し、前記出力クロックの変調度を周期的に変更させる制御部、
を含むPLL回路と、
前記出力クロック信号の供給を受けて動作する信号受信部と、
前記位相シフトさせた信号又はこれを波形整形した整形クロック信号と前記出力クロック信号とを共に受信可能であり、選択的に供給される前記位相シフトさせた信号若しくは前記整形クロック信号又は前記出力クロック信号によって動作する信号送信部と、
を備える通信装置。 (A) a phase comparator that receives a reference clock signal and a feedback clock signal, and generates a control voltage according to a phase difference between the reference clock signal and the feedback clock signal;
(B) a voltage-controlled oscillator that oscillates at an oscillation frequency corresponding to the control voltage and generates a spectrum-modulated output clock signal;
(C) a phase interpolator that inputs the output clock signal and generates a signal obtained by phase shifting the output clock signal;
(D) a feedback path for supplying the phase-shifted signal or a signal obtained by dividing the phase-shifted signal to the phase comparator as the feedback clock signal; and (e) predetermined according to the modulation profile of the output clock signal. A control unit for controlling the phase interpolator to change the phase shift amount at timing, and periodically changing the modulation degree of the output clock;
A PLL circuit including:
A signal receiving unit that operates in response to the supply of the output clock signal;
The phase-shifted signal or the shaped clock signal obtained by waveform shaping of the phase-shifted signal and the output clock signal can be received together, and the phase-shifted signal, the shaped clock signal, or the output clock signal supplied selectively. A signal transmitter operated by
A communication device comprising:
前記位相補間器は、基本遅延量の整数倍ずつ異なる複数の位相シフト量の中から選択された1の位相シフト量だけ前記出力クロック信号を位相シフトさせることによって、前記位相シフトさせた信号を生成し、
前記基本遅延量は、前記位相補間器によって生成可能な複数の位相シフトさせた信号間の最小時間差に相当し、
前記制御部は、前記帰還クロック信号の一周期内において前記位相シフトさせた信号に与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に前記基本遅延量1つ分以下となるよう制御する、請求項1に記載の通信装置。 A frequency dividing circuit that divides the phase-shifted signal to generate the feedback clock signal and supplies the signal to the phase comparator;
The phase interpolator generates the phase-shifted signal by phase-shifting the output clock signal by one phase shift amount selected from a plurality of phase shift amounts that differ by an integer multiple of the basic delay amount. And
The basic delay amount corresponds to a minimum time difference between a plurality of phase-shifted signals that can be generated by the phase interpolator,
The control unit is configured so that a total phase shift amount given to the phase-shifted signal within one cycle of the feedback clock signal is always the difference between the total phase shift amount and the total phase shift amount in the immediately preceding cycle. The communication apparatus according to claim 1, wherein the communication apparatus is controlled to be equal to or less than one delay amount.
前記信号送信部を前記位相シフトさせた信号又は前記整形信号によって動作させ、情報信号を送信させること、及び
前記情報信号を折り返して前記信号受信部に入力すること、
を含む通信装置の折り返し試験方法。 It is the return | turnback test method of the communication apparatus of any one of Claims 1-3,
Operating the signal transmission unit with the phase-shifted signal or the shaped signal to transmit an information signal, and folding the information signal and inputting it to the signal reception unit,
A method for testing the turn-back of a communication device including:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2010283830A true JP2010283830A (en) | 2010-12-16 |
JP4666670B2 JP4666670B2 (en) | 2011-04-06 |
Family
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Family Applications (1)
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Country Status (1)
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JP (1) | JP4666670B2 (en) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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