JP2010283773A - スイッチトキャパシタ回路及びそれを有するパイプライン型ａｄ変換回路 - Google Patents

スイッチトキャパシタ回路及びそれを有するパイプライン型ａｄ変換回路 Download PDF

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Abstract

【課題】
キャパシタの容量値の相対誤差の影響を抑えた変換回路と，それを有するパイプライン型ＡＤ変換回路を提供する。
【解決手段】
単位変換回路は，第１期間において，差動入力の差電圧が第１のキャパシタＣＳＦに印加され，第２期間において，アンプＡＭＰの入出力間に第１のキャパシタＣＳＦが接続され，差動入力に応じた参照電圧とアンプ入力との間に第２のキャパシタＣＲが接続される。キャパシタ間に相対誤差が存在していても，ＡＤ変換誤差を抑制することができる。
【選択図】図５

Description

本発明は，スイッチトキャパシタ回路及びそれを有するパイプライン型ＡＤ変換回路に関する。
パイプライン型ＡＤ変換回路は，複数ステージの単位変換回路と，各ステージの単位変換回路の出力デジタルコードをエンコードして出力デジタルコードを生成するエンコーダとを有する。また，単位変換回路は，アナログ入力信号をＡＤ変換するサブＡＤコンバータとアナログ入力信号を増幅しＡＤ変換結果に応じて変更を加えるスイッチトキャパシタ回路とを有する。パイプライン型ＡＤ変換回路は，複数ステージの単位変換回路を，第１ステージから順にサンプリング期間とホールド期間にそれぞれパイプライン的に制御することで，高精度の出力デジタルコードを生成する。
パイプライン型ＡＤ変換回路については，たとえば，以下の非特許文献１に記載されている。
また，特許文献１には，単一のコンパレータを時分割で用いる巡回型ＡＤ変換回路が記載されている。
特開２００８−１４１３９６号公報
従来のスイッチトキャパシタ回路は，同一容量値に設計された２種類のキャパシタを有するが，それらのキャパシタの容量値には製造ばらつきによる相対誤差が含まれ，この相対誤差により出力信号の電圧に誤差電圧が発生し，変換精度の低下を招いている。キャパシタの容量値の相対誤差は，キャパシタサイズを大きくして容量値自体を大きくすることで低減できるが，キャパシタの容量値が大きいとスイッチトキャパシタ回路のサンプリング期間とホールド期間の時間が長くなり，パイプライン型ＡＤ変換回路の変換速度が低下しまた消費電力が増大しチップ上の専有面積が増大する。つまり，キャパシタの容量値に関しては，相対誤差と，変換速度，消費電力及び専有面積とがトレードオフの関係になっている。
そこで，本発明の目的は，キャパシタの容量値の相対誤差の影響を抑えた変換回路と，それを有するパイプライン型ＡＤ変換回路を提供することにある。
本発明の一側面によれば、変換回路の第１の側面は，差動入力信号を出力信号に変換する変換回路であって，入力端子と出力端子とを有するアンプと，第１期間において，第１及び第２の端子間に前記差動入力信号の差電圧が印加され，第２期間において，前記第１の端子が前記アンプの出力端子に前記第２の端子が前記アンプの入力端子に接続される第１キャパシタと，前記第２期間において，第１の端子に前記差動入力信号に応じた参照電圧が印加され，第２の端子に前記第１キャパシタの前記第２の端子が接続される第２キャパシタとを有する。
本発明の一側面によれば，変換精度が改善される。
本実施の形態におけるパイプライン型ＡＤコンバータの構成図である。 スイッチトキャパシタ回路の入出力特性図である。 パイプラインＡＤＣの動作原理を示す図である。 パイプライン型ＡＤコンバータの動作を示すタイミング図である。 本実施の形態における単位変換回路の回路図である。 図５の第１の期間の接続状態を示す回路図である。 本実施の形態における単位変換回路の回路図である。 図７の第２の期間の接続状態を示す回路図である。 本実施の形態におけるスイッチトキャパシタ回路の入出力特性図である。 従来のスイッチトキャパシタ回路においてキャパシタ間に容量値の相対誤差がある場合の入出力特性図である。 １２ビットパイプラインＡＤコンバータの動作モデルにおけるキャパシタの容量値の相対誤差に対する有効ビット数を示す図である。 第２の実施の形態における単位変換回路の回路図である。 第２の実施の形態における単位変換回路の回路図である。
図１は，本実施の形態におけるパイプライン型ＡＤコンバータの構成図である。パイプライン型ＡＤコンバータは，アナログ入力信号ＡＩＮを上位ビットから順に検出してサブデジタル信号ＤＢ（１）〜ＤＢ（ｎ）をそれぞれ生成する多段接続された単位変換回路ＵＮ１〜ＵＮｎと，最終ステージの単位変換回路ＵＮｎの出力ＶＯＵＴを最下位ビットのサブデジタル信号ＤＢＬに変換するフラッシュＡＤコンバータ１３と，各単位変換回路ＵＮ１〜ＩＮｎとフラッシュＡＤコンバータ１３とが生成するサブデジタル信号ＤＢを所定の演算式でエンコードしてデジタル出力コードＤＯＵＴを生成するエンコーダ１４とを有する。
単位変換回路ＵＮ１〜ＵＮｎは，アナログの入力信号ＶＩＮを１．５ビットのサブデジタル信号ＤＢに変換する１．５ビットＡＤコンバータ１１と，スイッチトキャパシタ回路１０とを有する。スイッチトキャパシタ回路１０は，アナログ入力信号ＶＩＮをサンプルホールドし，それを例えば２倍に増幅し，１．５ビットＡＤコンバータ１１が生成する参照電圧を加算または減算してアナログ出力信号ＶＯＵＴを出力する。１．５ビットＤＡコンバータ１２は，１．５ビットのサブデジタル信号ＤＢに応じて参照電圧ＶＲ＋，０Ｖ，ＶＲ−のいずれかを生成する。スイッチトキャパシタ回路１０の具体的構成は，後で詳述する。
基準電圧ＶＲ＋，ＶＲ−は，アナログ入力信号ＶＩＮの差動信号ＶＩＮ＋，ＶＩＮ−の上限値（正）と下限値（負）を意味する。したがって，差動アナログ入力信号ＶＩＮ＋，ＶＩＮ−の振幅は，２＊ＶＲ＋〜２＊ＶＲ−の範囲内になる。
多段接続された単位変換回路ＵＮ１〜ＵＮｎは，クロックＣＬＫに同期して，サンプリング期間である第１の期間と，ホールド期間である第２の期間とを交互に繰り返す。そして，第１ステージの単位変換回路ＵＮ１は，アナログ入力信号ＡＩＮを入力電圧ＶＩＮとして入力し，最上位ビットのサブデジタル信号ＤＢ（以下単にデジタル信号ＤＢと称する）に変換する。
アナログ入力電圧ＶＩＮ＋,ＶＩＮ−は，例えば，振幅が基準電圧間の電圧範囲ＶＲ−〜ＶＲ＋にある差動アナログ電圧ＶＩＮ＋,ＶＩＮ−である。１．５ビットＡＤコンバータ１１は，例えばアナログ入力電圧ＶＩＮ＋,ＶＩＮ−を，別の基準電圧ＶＲ＋／４，ＶＲ−／４と比較する１対の比較器（図示せず）を有し，アナログ入力電圧ＶＩＮ＋,ＶＩＮ−が電圧レンジＶＲ＋〜ＶＲ＋／４，ＶＲ＋／４〜ＶＲ−／４，ＶＲ−／４〜ＶＲ−のいずれにあるかを検出する。そして，１．５ビットＡＤコンバータ１１は，２つの比較器の検出結果に応じて，デジタル信号ＤＢ＝００，０１，１０のいずれかを出力する。
ここでは，たとえば，アナログ入力電圧ＶＩＮ＋が電圧レンジＶＲ＋〜ＶＲ＋／４の場合はＤＢ＝１０，ＶＲ＋／４〜ＶＲ−／４の場合はＤＢ＝０１，ＶＲ−／４〜ＶＲ−の場合はＤＢ＝００が生成される。それと逆相のアナログ入力電圧ＶＩＮ−が電圧レンジＶＲ＋〜ＶＲ＋／４の場合はＤＢ＝００，ＶＲ＋／４〜ＶＲ−／４の場合はＤＢ＝０１，ＶＲ−／４〜ＶＲ−の場合はＤＢ＝１０が生成される。
図２は，スイッチトキャパシタ回路の入出力特性図である。スイッチトキャパシタ回路１０は，オペアンプＧを有しサンプリングしたアナログ入力信号ＶＩＮ＋,ＶＩＮ−を例えば２倍に増幅する。そして，スイッチトキャパシタ回路１０は，サブＡＤコンバータ１１の変換結果に応じて，２倍に増幅された電圧２ＶＩＮ＋から電圧ＶＲ＋減じた電圧２ＶＩＮ＋−ＶＲ＋か，２倍に増幅された電圧２ＶＩＮ＋か，２倍に増幅された電圧２ＶＩＮ＋に電圧ＶＲ−を減算した電圧２ＶＩＮ＋−ＶＲ−かのいずれかを出力電圧ＶＯＵＴ＋として出力する。それと逆相の入力電圧ＶＩＮ−とＶＯＵＴ−も，上記と同様である。
図２の入出力特性図から明らかなとおり，アナログ入力電圧ＶＩＮ＋が電圧レンジＶＲ＋〜ＶＲ＋／４の場合は出力電圧ＶＯＵＴ＋＝２ＶＩＮ＋−ＶＲ＋，ＶＲ＋／４〜ＶＲ−／４の場合は出力電圧ＶＯＵＴ＋＝２ＶＩＮ＋，ＶＲ−／４〜ＶＲ−の場合は出力電圧ＶＯＵＴ＋＝２ＶＩＮ＋−ＶＲ−がそれぞれ生成される。
なお，図２に示されるとおり，差動信号の振幅はそれぞれ，
ＶＩＮ＝ＶＩＮ＋−ＶＩＮ−
ＶＲ＝ＶＲ＋−ＶＲ−
ＶＯＵＴ＝ＶＯＵＴ＋−ＶＯＵＴ−
のようになる。
図３は，パイプラインＡＤＣの動作原理を示す図である。図３には，３段階のＡＤＣ動作が示されている。初段ＵＮ１では，アナログ入力電圧ＶＩＮ（ＶＩＮ＋，ＶＩＮ−）が，３つの電圧レンジＶＲ＋〜ＶＲ＋／４，ＶＲ＋／４〜ＶＲ−／４，ＶＲ−／４〜ＶＲ−のいずれにあるかを検出する。つまり，一般的なＡＤＣの原理によれば，アナログ入力電圧ＶＩＮは，入力電圧レンジＶＲ＋〜ＶＲ−の中央の電圧値（ＶＲ＋＋ＶＲ−）／２＝０Ｖより高いか低いかでデジタル信号１，０を決定する。しかし，アナログ入力電圧ＶＩＮが中央値０Ｖ近傍にある場合に誤差が発生する可能性があるので，誤差を補正するために，アナログ入力電圧ＶＩＮが電圧レンジＶＲ＋／４〜ＶＲ−／４にある場合は，次の下位のＡＤＣで再度判定する。
図３によれば，正極側の入力電圧ＶＩＮ＋を例にすると，初段ＵＮ１でアナログ入力電圧ＶＩＮ＋が電圧レンジＶＲ＋〜ＶＲ＋／４内と判定されると，スイッチトキャパシタ回路１０はＶＯＵＴ＋＝２ＶＩＮ＋−ＶＲ＋を出力する。この時最上位のデジタル信号ＤＢ（１）はＤＢ（１）＝１０となる。このＶＯＵＴ＋＝２ＶＩＮ＋−ＶＲ＋は，次段ＵＮ２のアナログ入力になり，再度３つの電圧レンジのいずれかあるかの判定が行われる。図３によれば，２段目ＵＮ２でもアナログ入力電圧ＶＩＮが電圧レンジＶＲ＋〜ＶＲ＋／４内と判定され，スイッチトキャパシタ回路１０がＶＯＵＴ＋＝２ＶＩＮ＋−ＶＲ＋を出力する。そして，３段目ＵＮ３でも同様に判定が行われる。
各アナログ入力ＶＩＮ＋が電圧レンジＶＲ＋／４〜ＶＲ−／４と判定されると，スイッチトキャパシタ回路１０はＶＯＵＴ＋＝２ＶＩＮ＋を出力し，電圧レンジＶＲ−／４〜ＶＲ−と判定されると，スイッチトキャパシタ回路１０はＶＯＵＴ＋＝２ＶＩＮ＋−ＶＲ−を出力する。そして，各２倍に増幅されたアナログ出力電圧ＶＯＵＴ＋は次の段で再度ＡＤＣされる。
負極側の入力電圧ＶＩＮ−の場合は，上記の各電圧の極性（＋，−）が逆になる。
そして，エンコーダ１４が，各段で得られたデジタル信号ＤＢに基づいて，誤差を補正する演算を行う。
図４は，パイプライン型ＡＤコンバータの動作を示すタイミング図である。アナログ入力信号ＡＩＮをＡＤ変換するために，各ステージの単位変換回路ＵＮ１〜ＵＮｎは，クロックＣＬＫに同期して，第１の期間（サンプリング期間）と第２の期間（ホールド期間）とを交互に繰り返し，パイプライン動作により各ステージの単位変換回路が最上位ビットから最下位ビットまでを順次生成する。
図４に示されるとおり，時間Ｔ１では第１ステージの単位変換回路が第１の期間になりアナログ入力信号ＡＩＮ０をサンプリングし，時間Ｔ２では，第１ステージは第２の期間になり，第２ステージは第１の期間になる。つまり，時間Ｔ２では，第１ステージの単位変換回路はＵＮ１は，第２の期間で出力電圧ＶＯＵＴを出力し，第２ステージの単位変換回路ＵＮ２はその出力電圧ＶＯＵＴを入力電圧ＶＩＮとしてサンプリングする。
以下，同様に，時間Ｔ３では，第１ステージの単位変換回路が次のアナログ入力信号ＡＩＮ１をサンプリングする第１の期間の状態に制御され，第２，第３ステージの単位変換回路が，それぞれ第２の期間，第３の期間の状態に制御される。そして，時間Ｔ４では，第１，第３ステージの単位変換回路が第２の期間の状態に制御され，第２ステージの単位変換回路が第１の期間の状態に制御される。つまり，奇数ステージの単位変換回路と，偶数ステージの単位変換回路とが，第１の期間と第２の期間の状態に交互に制御される。やがて，時間Ｔｎで第ｎステージの単位変換回路ＵＮｎがデジタル信号ＤＢ（ｎ）を出力し同時にフラッシュＡＤＣ１３が最下位デジタル信号ＤＢＬを出力すると，エンコーダ１４が，それらのデジタル信号ＤＢを演算してデジタル出力コードＤＯＵＴを生成する。
［完全差動型単位変換回路の実施の形態］
図５，図７は，本実施の形態における単位変換回路の回路図である。図５は，サンプル期間である第１の期間の接続状態を示し，図７は，ホールド期間である第２の期間の接続状態を示す。図６は，図５の第１の期間の接続状態を示す回路図，図８は図７の第２の期間の接続状態を示す回路図である。
図５に示されるとおり，この単位変換回路は，入力，出力共に差動信号の完全差動型である。単位変換回路ＵＮは，アナログの差動入力電圧ＶＩＮ＋，ＶＩＮ−を入力し，１．５ビットＡＤコンバータ１１が１．５ビットのデジタル信号ＤＢを生成する。この差動入力電圧ＶＩＮ＋，ＶＩＮ−は，コモン電圧ＶＣＯＭ＝０Ｖを中心とする同じ振幅の差動電圧である。また，このＡＤコンバータ１１が生成するデジタル信号ＤＢに応じて，１．５ビットＤＡコンバータ１２は，参照電圧としてＶＲ＋，０Ｖ，ＶＲ−のいずれかを，スイッチＳ５ａ，Ｓ５ｂにより生成する。この０Ｖは，参照電圧ＶＲ＋，ＶＲ−の中央値（ＶＲ＋＋ＶＲ−）／２である。
単位変換回路ＵＮは，さらに，オペアンプＡＭＰと，第１の正側，負側キャパシタＣＳＦａ，ＣＳＦｂと，第２の正側，負側キャパシタＣＲａ，ＣＲｂとを有し，また，スイッチ群Ｓ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂ，Ｓ４ａ，Ｓ４ｂ，Ｓ６ａ，Ｓ６ｂ，Ｓ７，Ｓ８を有する。オペアンプＡＭＰは，２つの入力ＩＮ１，ＩＮ２の差電圧に応じて２つのアナログの差動出力電圧ＶＯＵＴ＋，ＶＯＵＴ−を生成し，後述するフィードバック接続により入力ＩＮ１，ＩＮ２の電圧が等しくなるように出力を駆動する。
また，キャパシタ群ＣＳＦａ，ＣＳＦｂ，ＣＲａ，ＣＲｂは全て同じ容量値に設計され，よって，ばらつき誤差を含む範囲で同等の容量値を有する。上記のスイッチ群とキャパシタ群とオペアンプＡＭＰなどで図１のスイッチトキャパシタ回路１０が構成される。
図５に示されるとおり，スイッチ群は第１の期間の状態に制御されている。この第１の期間の状態では，上側では，スイッチＳ１ａ，Ｓ２ａが導通，スイッチＳ３ａ，Ｓ６ａが非導通になり，下側では，スイッチＳ１ｂ，Ｓ２ｂが導通，スイッチＳ３ｂ，Ｓ６ｂが非導通になり，スイッチＳ７，Ｓ８がそれぞれオペアンプの２つの入力ＩＮ１，ＩＮ２を共通電圧ＶＣＯＭであるグランド０Ｖに接続し，キャパシタＣＲａ，ＣＲｂを短絡する。
図６は，図５と同じであるが，導通状態のキャパシタとキャパシタ群とオペアンプＡＭＰなどのみを示している。まず上側のスイッチＳ１ａ，Ｓ２ａが導通することにより第１の正側キャパシタＣＳＦａの２つの端子に，差動入力電圧ＶＩＮ＋，ＶＩＮ−が接続され，その差電圧が印加される。同様に，下側のスイッチＳ１ａ，Ｓ２ｂが導通することにより第１の負側キャパシタＣＳＦｂの２つの端子に，差動入力電圧ＶＩＮ−，ＶＩＮ＋が接続され，その差電圧が印加される。キャパシタＣＳＦａ，ＣＳＦｂに充電される電荷量ＱＳＦａ，ＱＳＦｂは，以下の式の通りになる。なお，VIN+,VIN-はそれぞれ差動入力電圧の正と負を示しそれぞれの絶対値が等しいため，VIN+−VIN-=2*VIN+，VIN-−VIN+=2*VIN-とする。
QSFa=CSFa*(VIN+−VIN-)=2*CSFa*VIN+ （１）
QSFb=CSFb*(VIN-−VIN+)=2*CSFb*VIN- （２）
また，この第１の期間内にステージ内の1.5ビットＡＤコンバータ１１が入力差動電圧ＶＩＮ＋，ＶＩＮ−に対し前述のＡＤ変換を行う。
また，オペアンプＡＭＰの２つの入力ＩＮ１，ＩＮ２は共に共通電圧ＶＣＯＭであるグランドＧＮＤ（０Ｖ）に接続され，キャパシタＣＲａ，ＣＲｂはグランドＧＮＤに短絡されている。
次に，図７に示されるとおり，スイッチ群は第２の期間の状態に制御されている。この第２の期間の状態では，上側では，スイッチＳ３ａ，Ｓ４ａ，Ｓ６ａが導通，スイッチＳ１ａ，Ｓ２ａが非導通になり，下側では，スイッチＳ３ｂ，Ｓ４ｂ，Ｓ５ｂが導通，スイッチＳ１ｂ，Ｓ２ｂが非導通になり，スイッチＳ７，Ｓ８が非導通になる。
また，１．５ビットＤＡコンバータ１２のスイッチＳ５ａ，Ｓ５ｂは，１．５ビットＡＤコンバータ１１のデジタルコードＤＢに応じて参照電圧ＶＲ＋，０Ｖ，ＶＲ−の何れかと接続状態になる。図７の例では，差動アナログ入力電圧の正側入力電圧ＶＩＮ＋がＶＲ＋〜ＶＲ＋／４内でありスイッチＳ５ａが参照電圧ＶＲ＋と接続し，負側入力電圧ＶＩＮ−がＶＲ−／４〜ＶＲ−内でありスイッチＳ５ｂが参照電圧ＶＲ−と接続している。
図８は，図７と同じであるが，導通状態のキャパシタとキャパシタ群とオペアンプＡＭＰなどのみを示している。第１の正側のキャパシタＣＳＦａは，オペアンプＡＭＰの第１の入力ＩＮ１と第１の出力ＶＯＵＴ＋との間に接続され，第２の正側のキャパシタＣＲａは参照電圧ＶＲ＋と第１の正側キャパシタＣＳＦａの一方の端子ＸＰとの間に接続されている。同様に，第１の負側のキャパシタＣＳＦｂは，オペアンプＡＭＰの第２の入力ＩＮ２と第２の出力ＶＯＵＴ−との間に接続され，第２の負側のキャパシタＣＲｂは参照電圧ＶＲ−と第１の負側のキャパシタＣＳＦｂの一方の端子ＸＭとの間に接続されている。
この第２の期間の接続状態で，オペアンプＡＭＰには入力と出力との間にフィードバック接続が形成され，オペアンプＡＭＰの入力電圧差に応じて出力を駆動する動作により，入力ＩＮ１，ＩＮ２は，共通電圧ＶＣＯＭであるグランド０Ｖになる。
第２のキャパシタＣＲａ，ＣＲｂには，グランド電圧０Ｖと参照電圧ＶＲ＋とが印加され，その電圧差に対応して電荷が蓄積される。一方，第１のキャパシタＶＳＦａ，ＣＳＦｂのノードＸＰ，ＸＭは第１の期間と同じ共通電圧であるグランド電圧０Ｖに維持されているので，ノードＸＰ，ＸＭの電荷量は第２の期間も同じである。よって，ノードＸＰ，ＸＭでの電荷保存の法則により，以下の式が成り立つ。
2*CSFa*VIN+ =QSFa＋CRa*VR+ （３ａ）
2*CSFb*VIN- =QSFb＋CRb*VR- （４ａ）
この式を変形すると，
QSFa=2*CSFa*VIN+−CRa*VR+ （３）
QSFb=2*CSFb*VIN-−CRb*VR- （４）
なお，第２の期間での第１のキャパシタＣＳＦａ，ＣＳＦｂの電荷量をＱＳＦａ，ＱＳＦｂとする。
式（３）は，ノードXPにおいて，第２のキャパシタＣＲａに参照電圧ＶＲ＋と０Ｖの印加により電荷が蓄積され，その分の電荷が第１のキャパシタＣＳＦａから引き抜かれたことを意味する。つまり，第１のキャパシタＣＳＦａのノードXPの正電荷が減少する。同様に，式（４）は，ノードXMにおいて，第２のキャパシタＣＲｂに参照電圧ＶＲ−と０Ｖの印加により電荷が蓄積され，その分の電荷が第１のキャパシタＣＳＦｂから引き抜かれたことを意味する。つまり，第１のキャパシタＣＳＦｂのノードXMの負電荷が減少する。
オペアンプＡＭＰの２つの入力ＩＮ１，ＩＮ２は０Ｖであるので，その差動出力信号電圧VOUT+,VOUT-は，ＱＳＦａ／ＣＳＦａ，ＱＳＦｂ／ＣＳＦｂに駆動されている。したがって，式（３），（４）からスイッチトキャパシタ回路の差動出力信号電圧VOUT+,VOUT-は，
VOUT+=QSFa/CSFa=2*VIN+−CRa/CSFa*VR+ （５）
VOUT-=QSFb/CSFb=2*VIN-−CRb/CSFb*VR- （６）
の式になる。
キャパシタCSFa,CSFb,CRa,CRbは全て同一の容量値として設計されるが，実際には製造ばらつきによる相対誤差をもつ。CRaとCSFa及びCRbとCSFbの間の容量値の相対誤差をdCa，ｄCbとすると，
ＣＳＦａ−ＣＲａ＝ｄＣａ，つまり，ＣＲａ＝ＣＳＦａ＋ｄＣａ
ＣＳＦｂ−ＣＲｂ＝ｄＣｂ，つまり，ＣＲｂ＝ＣＳＦｂ＋ｄＣｂ
であるので，これらを式（５），（６）に代入すると，差動出力信号電圧VOUT+,VOUT-は，以下の式で示される。
VOUT+=QSFa/CSFa=2*VIN+−(1+dCa/CSFa)*VR+ （７）
VOUT-=QSFb/CSFb=2*VIN-−(1+dCb/CSFb)*VR- （８）
ここで，差動入力，差動出力，参照電圧のそれぞれの差電圧をVIN,VOUT,VRとすると，
VIN+−VIN-=VIN
VOUT+−VOUT-=VOUT
VR+−VR-=VREF
となり，スイッチトキャパシタ回路の入力信号電圧と出力信号電圧の関係は式（７），（８）から以下の式（９）で示される。
VOUT=2*VIN−(1+dC/CSF)*VREF （９）
ただし，式（９）では相対誤差がｄＣａ＝ｄＣｂ＝ｄＣと仮定している。
次に，１．５ビットＤＡコンバータ１２が参照電圧０Ｖを生成する場合について説明する。この場合は，差動入力電圧の正側電圧ＶＩＮ＋がＶＲ＋／４〜ＶＲ−／４内でありスイッチＳ５ａが参照電圧０Ｖと接続し，負側電圧ＶＩＮ−もＶＲ＋／４〜ＶＲ−／４内でありスイッチＳ５ｂが参照電圧０Ｖと接続している。そのため，第２のキャパシタＣＲａ，ＣＲｂの電極間には０Ｖが印加され，理論的には電荷の蓄積は発生しない。その結果，上記の式（３）（４）は，
QSFa=2*CSFa*VIN+ （１３）
QSFb=2*CSFb*VIN- （１４）
のとおりとなる。
その結果，上記の式（５）（６）（９）は，
VOUT+=QSFa/CSFa=2*VIN+ （１５）
VOUT-=QSFb/CSFb=2*VIN- （１６）
VOUT=2*VIN （１９）
のとおりとなる。
ただし，共通電圧ＶＣＯＭと参照電圧０Ｖとの間に誤差があり，第２のキャパシタＣＲａ，ＣＲｂには何らかの電荷の蓄積が発生し，しかも，必ずしも相対誤差がｄＣａ＝ｄＣｂではないので，上記の式（１９）は，
VOUT=2*VIN−ｄＶ （１９ａ）
のようになる。
さらに，１．５ビットＤＡコンバータ１２が参照電圧ＶＲ−，ＶＲ＋を生成する場合について説明する。この場合は，差動入力電圧の正側電圧ＶＩＮ＋がＶＲ−／４〜ＶＲ−内でありスイッチＳ５ａが参照電圧ＶＲ−と接続し，負側電圧ＶＩＮ−がＶＲ＋〜ＶＲ＋／４内でありスイッチＳ５ｂが参照電圧ＶＲ＋と接続している。その結果，上記の式（３）（４）は，
QSFa=2*CSFa*VIN+−CRa*VR- （２３）
QSFb=2*CSFb*VIN-−CRb*VR+ （２４）
のとおりとなる。
式（２３）は，ノードXPにおいて，第２のキャパシタＣＲａに参照電圧ＶＲ−と０Ｖの印加により電荷が蓄積され，その分の電荷が第１のキャパシタＣＳＦａから引き抜かれたことを意味する。つまり，第１のキャパシタＣＳＦａのノードXPの負電荷が減少する。同様に，式（２４）は，ノードXMにおいて，第２のキャパシタＣＲｂに参照電圧ＶＲ＋と０Ｖの印加により電荷が蓄積され，その分の電荷が第１のキャパシタＣＳＦｂから引き抜かれたことを意味する。つまり，第１のキャパシタＣＳＦｂのノードXMの正電荷が減少する。
その結果，上記の式（５）（６）（７）（８）は，
VOUT+=QSFa/CSFa=2*VIN+−CRa/CSFa*VR- （２５）
VOUT-=QSFb/CSFb=2*VIN-−CRb/CSFb*VR+ （２６）
VOUT+=QSFa/CSFa=2*VIN+−(1+dCa/CSFa)*VR- （２７）
VOUT-=QSFb/CSFb=2*VIN-−(1+dCb/CSFb)*VR+ （２８）
のとおりとなる。
そして，以下の関係から，上記の式（９）は，
VIN+−VIN-=VIN
VOUT+−VOUT-=VOUT
VR+−VR-=VREF
VOUT=2*VIN＋(1+dC/CSF)*VREF （２９）
のとおりである。
図９は，本実施の形態におけるスイッチトキャパシタ回路の入出力特性図である。図中実線がキャパシタ間に容量値の相対誤差ｄCがない理想的な状態を意味し，破線が容量値の相対誤差ｄCが存在する場合を示す。つまり，破線が，上記の式（９）（１９ａ）（２９）と一致している。相対誤差dCの符号により理想的な実線の上側または下側の破線の特性になる。ここに示されるとおり，入出力特性において，キャパシタ間の容量値の相対誤差dCが存在していても，式（９）（１９ａ）（２９）の入力電圧VINの係数には相対誤差dCが存在せず，入出力特性の傾きは理想回路と一致し，オフセット成分のみに相対誤差が影響を与えている。
そのため，図１のように単位変換回路が多段接続された場合，後段に伝達される差動出力電圧には相対誤差によるオフセット値のみが加わるだけで，ＡＤコンバータの精度を高くすることができる。
図１０は，従来のスイッチトキャパシタ回路においてキャパシタ間に容量値の相対誤差がある場合の入出力特性図である。破線が相対誤差が存在する場合の入出力特性であり，上記の式（９）（１９ａ）（２９）のVINの係数に相対誤差が存在していると，入出力特性の傾きも理想回路と不一致となり，後段に伝達される差動出力電圧の精度が大きく低下する。本実施の形態では，この点が改善される。
図１１は，１２ビットパイプラインＡＤコンバータの動作モデルにおけるキャパシタの容量値の相対誤差に対する有効ビット数（ＥＮＯＢ:Effective Number of Bit）を示す図である。図１０に示した相対誤差を有する従来例の場合は，容量値の相対誤差が大きくなるにしたがい有効ビット数が大きく減少しているが，本実施の形態の場合は，ほぼ１２ビット近くなっている。つまり本実施の形態はＡＤ変換の精度が改善されている。
［シングルエンド型の単位変換回路の実施の形態］
図１２，図１３は，第２の実施の形態における単位変換回路の回路図である。図５，図７の単位変換回路内のスイッチトキャパシタ回路が完全差動型であったのに対して，図１２，図１３の例では，シングルエンド型スイッチトキャパシタ回路である。図１２は第１の期間の状態を，図１３は第２の期間の状態をそれぞれ示す。
このシングルエンド型スイッチトキャパシタ回路は，２つの入力を有するオペアンプＡＭＰと，第１の期間に差動入力電圧ＩＮ＋，ＩＮ−の差電圧が印加され第２の期間にオペアンプの入力と出力間に接続される第１のキャパシタＣＳＦと，第２の期間に参照電圧ＶＲ＋，０Ｖ，ＶＲ−のいずれかと第１のキャパシタＣＳＦとの間に接続される第２のキャパシタＣＲとを有する。さらに，スイッチ群Ｓ１〜Ｓ８を有する。オペアンプＡＭＰの第２の入力ＩＮ２は常時基準電圧のグランド０Ｖに接続される。そして，オペアンプＡＭＰは出力信号ＶＯＵＴを出力する。２つのキャパシタＣＳＦ，ＣＲは同じ容量値に設計されるが，実際には製造ばらつきによる相対誤差dCを有する範囲で同じ容量値になる。第１の期間と第２の期間の変化は，図４と同じである。
第１の期間において，スイッチ群は図１２の状態になり，スイッチＳ１，Ｓ２，Ｓ７，Ｓ８が導通し，それ以外のスイッチＳ３，Ｓ４，Ｓ６が非導通になる。この状態において，キャパシタCSFの電極間に正と負のアナログ差動入力電圧VIN+,VIN-が印加される。これによりキャパシタCSFに充電される電荷量QSFは以下の式のとおりである。
QSF=CSF*(VIN+−VIN-)=2*CSF*VIN+ （３１）
但し，VIN+,VIN-はそれぞれ入差動力電圧の正と負を示すため、
VIN+−VIN-=2*VIN+, VIN-−VIN+=2*VIN-とする。
また，この第１の期間内にステージ内の１．５ビットbitＡＤコンバータ１１がアナログ差動入力電圧をデジタル信号ＤＢにＡＤ変換する。
次に，第２の期間において，スイッチ群は図１３の状態になり，スイッチＳ３，Ｓ４，Ｓ６が導通し，スイッチＳ１，Ｓ２，Ｓ７，Ｓ８が非導通になる。そして，１．５ビットＡＤコンバータ１１の出力デジタルコードＤＢに基づき，１．５ビットＤＡコンバータのスイッチＳ５の接続先が決定され，参照電圧ＶＲ＋，０Ｖ，ＶＲ−のいずれかが選択される。この選択は，図７の例と同じである。ここでの例では，参照電圧ＶＲ＋が選択されている。
また，キャパシタCSFはオペアンプＡＭＰの入力のノードＩＮ１と出力のノードＶＯＵＴの間に接続される。この時のキャパシタCSFに充電される電荷量QSFは，ノードＸＰでの電荷保存の法則から以下の式のとおりである。
QSF=2*CSF*VIN+−CR*VR+ （３３）
つまり，式（３３）からスイッチトキャパシタ回路の出力信号電圧VOUTは，
VOUT=QSF/CSF=2*VIN+−CR/CSF*VR+ （３５）
のとおりである。
そして，キャパシタCSF,CRは全て同一の容量値として設計されるが，実際には製造ばらつきによる相対誤差dCをもつ。CRとCSFの間の容量値の相対誤差をdCとして，式（３５）に代入すると出力信号電圧VOUTは，
VOUT=QSF/CSF=2*VIN+−(1+dC/CSF)*VR+ （３９）
の式になる。
従って，第２の実施の形態のスイッチトキャパシタ回路の入出力特性を示す式（３９）は，前述の実施の形態のスイッチトキャパシタ回路の入出力特性を示す式（９）と等価になることがわかる。よって，第２の実施の形態のスイッチトキャパシタ回路においても前述の実施の形態のスイッチトキャパシタ回路と同様に，パイプラインＡＤコンバータでの容量値の相対誤差の影響を緩和することができる。
さらに，１．５ビットＤＡコンバータ１２が参照電圧０Ｖを選択する場合は，
VOUT=QSF/CSF=2*VIN+
参照電圧ＶＲ−を選択する場合は，
VOUT=QSF/CSF=2*VIN+＋CR/CSF*VR-
になる。
上記の式も前述の実施の形態の式（１９）（２９）と等価になっている。
オペアンプＡＭＰの出力電圧ＶＯＵＴは差動電圧ではないので，好ましくは，図１２，１３に示されるとおり，出力電圧ＶＯＵＴのグランド０Ｖからの振幅に基づいて，グランド０Ｖを中心とする出力差動電圧ＶＯＵＴ＋，ＶＯＵＴ−を生成する差動電圧生成回路２０が設けられる。このようにすることで，図１に示したパイプライン型ＡＤコンバータの全てのステージの単位変換回路として利用することができる。
上記の差動電圧生成回路２０がない場合には，例えば，図１のパイプライン型ＡＤコンバータの第１ステージの単位変換回路だけに，図１２，１３の単位変換回路を適用してもよい。その場合でも，最上位ビットの変換精度が高くなり，ＡＤ変換精度が改善される。
以上説明したとおり，本実施の形態によれば，サンプリング期間である第１の期間でサンプル用の第１のキャパシタの両端子間に差動入力電圧ＶＩＮ＋，ＶＩＮ−を印加し，ホールド期間である第２の期間で参照電圧を第２のキャパシタに印加しているので，変換された出力電圧ＶＯＵＴの精度を改善することができる。
以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）
差動入力信号を出力信号に変換する変換回路であって，
入力端子と出力端子とを有するアンプと，
第１期間において，第１及び第２の端子間に前記差動入力信号の差電圧が印加され，第２期間において，前記第１の端子が前記アンプの出力端子に前記第２の端子が前記アンプの入力端子に接続される第１キャパシタと，
前記第２期間において，第１の端子に前記差動入力信号に応じた参照電圧が印加され，第２の端子に前記第１キャパシタの前記第２の端子が接続される第２キャパシタと
を有する変換回路。
（付記２）
付記１において，
さらに，前記差動入力信号の差電圧が基準差動電圧より大きいか，または基準差動電圧以内かを判定してサブデジタル出力を生成するサブＡＤコンバータと，
前記サブＡＤコンバータのサブデジタル出力に応じて前記参照電圧を生成するサブＤＡコンバータとを有し，
前記第２の期間において，前記サブＤＡコンバータが生成する前記参照電圧が前記第２のキャパシタの第１の端子に印加され，
前記サブＡＤコンバータが生成するサブデジタル出力を出力する変換回路。
（付記３）
付記１または２において，
前記第１の期間において，前記第２のキャパシタの前記第１及び第２の端子が共通電圧に短絡され，前記アンプの入力端子が前記共通電圧に接続される変換回路。
（付記４）
付記１または２において，
前記第１のキャパシタと前記第２のキャパシタとが製造ばらつきを含んで同じ容量値を持つことを特徴とする変換回路。
（付記５）
差動入力信号を差動出力信号に変換する変換回路であって，
第１及び第２入力端子と，第１及び第２出力端子とを有するアンプと，
第１期間において，第１及び第２の端子間に前記差動入力信号の差電圧が印加され，第２期間において，前記第１の端子が前記アンプの第１出力端子に前記第２の端子が前記アンプの第１入力端子に接続される第１の正側キャパシタと，
第１期間において，第１及び第２の端子間に前記差動入力信号の差電圧が印加され，第２期間において，前記第１の端子が前記アンプの第２出力端子に前記第２の端子が前記アンプの第２入力端子に接続される第１の負側キャパシタと，
前記第２期間において，第１の端子に前記差動入力信号に応じた正側参照電圧が印加され，第２の端子に前記第１の正側キャパシタの前記第２の端子が接続される第２の正側キャパシタと，
前記第２期間において，第１の端子に前記差動入力信号に応じた負側参照電圧が印加され，第２の端子に前記第１の負側キャパシタの前記第２の端子が接続される第２の負側キャパシタと
を有する変換回路。
（付記６）
付記５において，
さらに，前記差動入力信号の差電圧が基準差動電圧より大きいか，または基準差動電圧以内かを判定してサブデジタル出力を生成するサブＡＤコンバータと，
前記サブＡＤコンバータのサブデジタル出力に応じて前記正側及び負側参照電圧を生成するサブＤＡコンバータとを有し，
前記第２の期間において，前記サブＤＡコンバータが生成する前記正側参照電圧が前記第２の正側キャパシタの第１の端子に印加され，前記負側参照電圧が前記第２の負側キャパシタの第１の端子に印加され，
前記サブＡＤコンバータが生成するサブデジタル出力を出力する変換回路。
（付記７）
付記５または６において，
前記第１の期間において，
前記第２の正側キャパシタの前記第１及び第２の端子が共通電圧に短絡され，前記アンプの第１入力端子が前記共通電圧に接続され，
前記第２の負側キャパシタの前記第１及び第２の端子が前記共通電圧に短絡され，前記アンプの第２入力端子が前記共通電圧に接続される変換回路。
（付記８）
付記５または６において，
前記第１の正側キャパシタと前記第２の正側キャパシタとが製造ばらつきを含んで同じ容量値を持ち，前記第１の負側キャパシタと前記第２の負側キャパシタとが製造ばらつきを含んで同じ容量値を持つことを特徴とする変換回路。
（付記９）
付記２に記載された変換回路を第１ステージから第ｎステージまで有し，
第ｍ（ｍは１以上でｎ−１以下）ステージの変換回路の出力信号が第ｍ＋１ステージの変換回路の差動入力信号として供給され，
前記第１ステージから第ｎステージの変換回路がそれぞれ生成する１．５ビットのサブデジタル出力を入力しデジタル出力を生成するエンコーダを更に有するＡＤコンバータ。
（付記１０）
付記９において，
前記第１ステージから第ｎステージの変換回路のうち，奇数ステージの変換回路が前記第１の期間の状態に制御されるとき偶数ステージの変換回路が前記第２の期間の状態に制御され，その後，奇数ステージの変換回路が前記第２の期間の状態に制御されるとき偶数ステージの変換回路が前記第１の期間の状態に制御され，前記奇数ステージの変換回路と前記偶数ステージの変換回路とが前記第１の期間の状態と第２の期間の状態とに交互に制御されるＡＤコンバータ。
（付記１１）
付記５に記載された変換回路を第１ステージから第ｎステージまで有し，
第ｍ（ｍは１以上でｎ−１以下）ステージの変換回路の差動出力信号が第ｍ＋１ステージの変換回路の差動入力信号として供給され，
前記第１ステージから第ｎステージの変換回路がそれぞれ生成する１．５ビットのサブデジタル出力を入力しデジタル出力を生成するエンコーダを更に有するＡＤコンバータ。
（付記１２）
付記１１において，
前記第１ステージから第ｎステージの変換回路のうち，奇数ステージの変換回路が前記第１の期間の状態に制御されるとき偶数ステージの変換回路が前記第２の期間の状態に制御され，その後，奇数ステージの変換回路が前記第２の期間の状態に制御されるとき偶数ステージの変換回路が前記第１の期間の状態に制御され，前記奇数ステージの変換回路と前記偶数ステージの変換回路とが前記第１の期間の状態と第２の期間の状態とに交互に制御されるＡＤコンバータ。
ＶＩＮ＋，ＶＩＮ−：アナログ差動入力電圧
ＶＯＵＴ＋，ＶＯＵＴ−：アナログ差動出力電圧
ＤＢ：サブデジタル信号，デジタル信号
ＡＭＰ：アンプ，オペアンプ
１１：サブＡＤコンバータ
１２：サブＤＡコンバータ
ＣＳＦａ，ＣＳＦｂ：第１のキャパシタ
ＣＲａ，ＣＲｂ：第２のキャパシタ
ＶＣＯＭ：共通電圧，グランド電圧
ＶＲ＋，０Ｖ，ＶＲ−：参照電圧

Claims (10)

  1. 差動入力信号を出力信号に変換する変換回路であって，
    入力端子と出力端子とを有するアンプと，
    第１期間において，第１及び第２の端子間に前記差動入力信号の差電圧が印加され，第２期間において，前記第１の端子が前記アンプの出力端子に前記第２の端子が前記アンプの入力端子に接続される第１キャパシタと，
    前記第２期間において，第１の端子に前記差動入力信号に応じた参照電圧が印加され，第２の端子に前記第１キャパシタの前記第２の端子が接続される第２キャパシタと
    を有する変換回路。
  2. 請求項１において，
    さらに，前記差動入力信号の差電圧が基準差動電圧より大きいか，または基準差動電圧以内かを判定してサブデジタル出力を生成するサブＡＤコンバータと，
    前記サブＡＤコンバータのサブデジタル出力に応じて前記参照電圧を生成するサブＤＡコンバータとを有し，
    前記第２の期間において，前記サブＤＡコンバータが生成する前記参照電圧が前記第２のキャパシタの第１の端子に印加され，
    前記サブＡＤコンバータが生成するサブデジタル出力を出力する変換回路。
  3. 請求項１または２において，
    前記第１の期間において，前記第２のキャパシタの前記第１及び第２の端子が共通電圧に短絡され，前記アンプの入力端子が前記共通電圧に接続される変換回路。
  4. 差動入力信号を差動出力信号に変換する変換回路であって，
    第１及び第２入力端子と，第１及び第２出力端子とを有するアンプと，
    第１期間において，第１及び第２の端子間に前記差動入力信号の差電圧が印加され，第２期間において，前記第１の端子が前記アンプの第１出力端子に前記第２の端子が前記アンプの第１入力端子に接続される第１の正側キャパシタと，
    第１期間において，第１及び第２の端子間に前記差動入力信号の差電圧が印加され，第２期間において，前記第１の端子が前記アンプの第２出力端子に前記第２の端子が前記アンプの第２入力端子に接続される第１の負側キャパシタと，
    前記第２期間において，第１の端子に前記差動入力信号に応じた正側参照電圧が印加され，第２の端子に前記第１の正側キャパシタの前記第２の端子が接続される第２の正側キャパシタと，
    前記第２期間において，第１の端子に前記差動入力信号に応じた負側参照電圧が印加され，第２の端子に前記第１の負側キャパシタの前記第２の端子が接続される第２の負側キャパシタと
    を有する変換回路。
  5. 請求項４において，
    さらに，前記差動入力信号の差電圧が基準差動電圧より大きいか，または基準差動電圧以内かを判定してサブデジタル出力を生成するサブＡＤコンバータと，
    前記サブＡＤコンバータのサブデジタル出力に応じて前記正側及び負側参照電圧を生成するサブＤＡコンバータとを有し，
    前記第２の期間において，前記サブＤＡコンバータが生成する前記正側参照電圧が前記第２の正側キャパシタの第１の端子に印加され，前記負側参照電圧が前記第２の負側キャパシタの第１の端子に印加され，
    前記サブＡＤコンバータが生成するサブデジタル出力を出力する変換回路。
  6. 請求項４または５において，
    前記第１の期間において，
    前記第２の正側キャパシタの前記第１及び第２の端子が共通電圧に短絡され，前記アンプの第１入力端子が前記共通電圧に接続され，
    前記第２の負側キャパシタの前記第１及び第２の端子が前記共通電圧に短絡され，前記アンプの第２入力端子が前記共通電圧に接続される変換回路。
  7. 請求項２に記載された変換回路を第１ステージから第ｎステージまで有し，
    第ｍ（ｍは１以上でｎ−１以下）ステージの変換回路の出力信号が第ｍ＋１ステージの変換回路の差動入力信号として供給され，
    前記第１ステージから第ｎステージの変換回路がそれぞれ生成する１．５ビットのサブデジタル出力を入力しデジタル出力を生成するエンコーダを更に有するＡＤコンバータ。
  8. 請求項７において，
    前記第１ステージから第ｎステージの変換回路のうち，奇数ステージの変換回路が前記第１の期間の状態に制御されるとき偶数ステージの変換回路が前記第２の期間の状態に制御され，その後，奇数ステージの変換回路が前記第２の期間の状態に制御されるとき偶数ステージの変換回路が前記第１の期間の状態に制御され，前記奇数ステージの変換回路と前記偶数ステージの変換回路とが前記第１の期間の状態と第２の期間の状態とに交互に制御されるＡＤコンバータ。
  9. 請求項４に記載された変換回路を第１ステージから第ｎステージまで有し，
    第ｍ（ｍは１以上でｎ−１以下）ステージの変換回路の差動出力信号が第ｍ＋１ステージの変換回路の差動入力信号として供給され，
    前記第１ステージから第ｎステージの変換回路がそれぞれ生成する１．５ビットのサブデジタル出力を入力しデジタル出力を生成するエンコーダを更に有するＡＤコンバータ。
  10. 請求項９において，
    前記第１ステージから第ｎステージの変換回路のうち，奇数ステージの変換回路が前記第１の期間の状態に制御されるとき偶数ステージの変換回路が前記第２の期間の状態に制御され，その後，奇数ステージの変換回路が前記第２の期間の状態に制御されるとき偶数ステージの変換回路が前記第１の期間の状態に制御され，前記奇数ステージの変換回路と前記偶数ステージの変換回路とが前記第１の期間の状態と第２の期間の状態とに交互に制御されるＡＤコンバータ。
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