JP2010283773A - スイッチトキャパシタ回路及びそれを有するパイプライン型ad変換回路 - Google Patents
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Abstract
キャパシタの容量値の相対誤差の影響を抑えた変換回路と,それを有するパイプライン型AD変換回路を提供する。
【解決手段】
単位変換回路は,第1期間において,差動入力の差電圧が第1のキャパシタCSFに印加され,第2期間において,アンプAMPの入出力間に第1のキャパシタCSFが接続され,差動入力に応じた参照電圧とアンプ入力との間に第2のキャパシタCRが接続される。キャパシタ間に相対誤差が存在していても,AD変換誤差を抑制することができる。
【選択図】図5
Description
VIN=VIN+−VIN−
VR=VR+−VR−
VOUT=VOUT+−VOUT−
のようになる。
図5,図7は,本実施の形態における単位変換回路の回路図である。図5は,サンプル期間である第1の期間の接続状態を示し,図7は,ホールド期間である第2の期間の接続状態を示す。図6は,図5の第1の期間の接続状態を示す回路図,図8は図7の第2の期間の接続状態を示す回路図である。
QSFa=CSFa*(VIN+−VIN-)=2*CSFa*VIN+ (1)
QSFb=CSFb*(VIN-−VIN+)=2*CSFb*VIN- (2)
また,この第1の期間内にステージ内の1.5ビットADコンバータ11が入力差動電圧VIN+,VIN−に対し前述のAD変換を行う。
2*CSFa*VIN+ =QSFa+CRa*VR+ (3a)
2*CSFb*VIN- =QSFb+CRb*VR- (4a)
この式を変形すると,
QSFa=2*CSFa*VIN+−CRa*VR+ (3)
QSFb=2*CSFb*VIN-−CRb*VR- (4)
なお,第2の期間での第1のキャパシタCSFa,CSFbの電荷量をQSFa,QSFbとする。
VOUT+=QSFa/CSFa=2*VIN+−CRa/CSFa*VR+ (5)
VOUT-=QSFb/CSFb=2*VIN-−CRb/CSFb*VR- (6)
の式になる。
CSFa−CRa=dCa,つまり,CRa=CSFa+dCa
CSFb−CRb=dCb,つまり,CRb=CSFb+dCb
であるので,これらを式(5),(6)に代入すると,差動出力信号電圧VOUT+,VOUT-は,以下の式で示される。
VOUT+=QSFa/CSFa=2*VIN+−(1+dCa/CSFa)*VR+ (7)
VOUT-=QSFb/CSFb=2*VIN-−(1+dCb/CSFb)*VR- (8)
ここで,差動入力,差動出力,参照電圧のそれぞれの差電圧をVIN,VOUT,VRとすると,
VIN+−VIN-=VIN
VOUT+−VOUT-=VOUT
VR+−VR-=VREF
となり,スイッチトキャパシタ回路の入力信号電圧と出力信号電圧の関係は式(7),(8)から以下の式(9)で示される。
VOUT=2*VIN−(1+dC/CSF)*VREF (9)
ただし,式(9)では相対誤差がdCa=dCb=dCと仮定している。
QSFa=2*CSFa*VIN+ (13)
QSFb=2*CSFb*VIN- (14)
のとおりとなる。
VOUT+=QSFa/CSFa=2*VIN+ (15)
VOUT-=QSFb/CSFb=2*VIN- (16)
VOUT=2*VIN (19)
のとおりとなる。
VOUT=2*VIN−dV (19a)
のようになる。
QSFa=2*CSFa*VIN+−CRa*VR- (23)
QSFb=2*CSFb*VIN-−CRb*VR+ (24)
のとおりとなる。
VOUT+=QSFa/CSFa=2*VIN+−CRa/CSFa*VR- (25)
VOUT-=QSFb/CSFb=2*VIN-−CRb/CSFb*VR+ (26)
VOUT+=QSFa/CSFa=2*VIN+−(1+dCa/CSFa)*VR- (27)
VOUT-=QSFb/CSFb=2*VIN-−(1+dCb/CSFb)*VR+ (28)
のとおりとなる。
VIN+−VIN-=VIN
VOUT+−VOUT-=VOUT
VR+−VR-=VREF
VOUT=2*VIN+(1+dC/CSF)*VREF (29)
のとおりである。
図12,図13は,第2の実施の形態における単位変換回路の回路図である。図5,図7の単位変換回路内のスイッチトキャパシタ回路が完全差動型であったのに対して,図12,図13の例では,シングルエンド型スイッチトキャパシタ回路である。図12は第1の期間の状態を,図13は第2の期間の状態をそれぞれ示す。
QSF=CSF*(VIN+−VIN-)=2*CSF*VIN+ (31)
但し,VIN+,VIN-はそれぞれ入差動力電圧の正と負を示すため、
VIN+−VIN-=2*VIN+, VIN-−VIN+=2*VIN-とする。
QSF=2*CSF*VIN+−CR*VR+ (33)
つまり,式(33)からスイッチトキャパシタ回路の出力信号電圧VOUTは,
VOUT=QSF/CSF=2*VIN+−CR/CSF*VR+ (35)
のとおりである。
VOUT=QSF/CSF=2*VIN+−(1+dC/CSF)*VR+ (39)
の式になる。
VOUT=QSF/CSF=2*VIN+
参照電圧VR−を選択する場合は,
VOUT=QSF/CSF=2*VIN++CR/CSF*VR-
になる。
上記の式も前述の実施の形態の式(19)(29)と等価になっている。
差動入力信号を出力信号に変換する変換回路であって,
入力端子と出力端子とを有するアンプと,
第1期間において,第1及び第2の端子間に前記差動入力信号の差電圧が印加され,第2期間において,前記第1の端子が前記アンプの出力端子に前記第2の端子が前記アンプの入力端子に接続される第1キャパシタと,
前記第2期間において,第1の端子に前記差動入力信号に応じた参照電圧が印加され,第2の端子に前記第1キャパシタの前記第2の端子が接続される第2キャパシタと
を有する変換回路。
付記1において,
さらに,前記差動入力信号の差電圧が基準差動電圧より大きいか,または基準差動電圧以内かを判定してサブデジタル出力を生成するサブADコンバータと,
前記サブADコンバータのサブデジタル出力に応じて前記参照電圧を生成するサブDAコンバータとを有し,
前記第2の期間において,前記サブDAコンバータが生成する前記参照電圧が前記第2のキャパシタの第1の端子に印加され,
前記サブADコンバータが生成するサブデジタル出力を出力する変換回路。
付記1または2において,
前記第1の期間において,前記第2のキャパシタの前記第1及び第2の端子が共通電圧に短絡され,前記アンプの入力端子が前記共通電圧に接続される変換回路。
付記1または2において,
前記第1のキャパシタと前記第2のキャパシタとが製造ばらつきを含んで同じ容量値を持つことを特徴とする変換回路。
差動入力信号を差動出力信号に変換する変換回路であって,
第1及び第2入力端子と,第1及び第2出力端子とを有するアンプと,
第1期間において,第1及び第2の端子間に前記差動入力信号の差電圧が印加され,第2期間において,前記第1の端子が前記アンプの第1出力端子に前記第2の端子が前記アンプの第1入力端子に接続される第1の正側キャパシタと,
第1期間において,第1及び第2の端子間に前記差動入力信号の差電圧が印加され,第2期間において,前記第1の端子が前記アンプの第2出力端子に前記第2の端子が前記アンプの第2入力端子に接続される第1の負側キャパシタと,
前記第2期間において,第1の端子に前記差動入力信号に応じた正側参照電圧が印加され,第2の端子に前記第1の正側キャパシタの前記第2の端子が接続される第2の正側キャパシタと,
前記第2期間において,第1の端子に前記差動入力信号に応じた負側参照電圧が印加され,第2の端子に前記第1の負側キャパシタの前記第2の端子が接続される第2の負側キャパシタと
を有する変換回路。
付記5において,
さらに,前記差動入力信号の差電圧が基準差動電圧より大きいか,または基準差動電圧以内かを判定してサブデジタル出力を生成するサブADコンバータと,
前記サブADコンバータのサブデジタル出力に応じて前記正側及び負側参照電圧を生成するサブDAコンバータとを有し,
前記第2の期間において,前記サブDAコンバータが生成する前記正側参照電圧が前記第2の正側キャパシタの第1の端子に印加され,前記負側参照電圧が前記第2の負側キャパシタの第1の端子に印加され,
前記サブADコンバータが生成するサブデジタル出力を出力する変換回路。
付記5または6において,
前記第1の期間において,
前記第2の正側キャパシタの前記第1及び第2の端子が共通電圧に短絡され,前記アンプの第1入力端子が前記共通電圧に接続され,
前記第2の負側キャパシタの前記第1及び第2の端子が前記共通電圧に短絡され,前記アンプの第2入力端子が前記共通電圧に接続される変換回路。
付記5または6において,
前記第1の正側キャパシタと前記第2の正側キャパシタとが製造ばらつきを含んで同じ容量値を持ち,前記第1の負側キャパシタと前記第2の負側キャパシタとが製造ばらつきを含んで同じ容量値を持つことを特徴とする変換回路。
付記2に記載された変換回路を第1ステージから第nステージまで有し,
第m(mは1以上でn−1以下)ステージの変換回路の出力信号が第m+1ステージの変換回路の差動入力信号として供給され,
前記第1ステージから第nステージの変換回路がそれぞれ生成する1.5ビットのサブデジタル出力を入力しデジタル出力を生成するエンコーダを更に有するADコンバータ。
付記9において,
前記第1ステージから第nステージの変換回路のうち,奇数ステージの変換回路が前記第1の期間の状態に制御されるとき偶数ステージの変換回路が前記第2の期間の状態に制御され,その後,奇数ステージの変換回路が前記第2の期間の状態に制御されるとき偶数ステージの変換回路が前記第1の期間の状態に制御され,前記奇数ステージの変換回路と前記偶数ステージの変換回路とが前記第1の期間の状態と第2の期間の状態とに交互に制御されるADコンバータ。
付記5に記載された変換回路を第1ステージから第nステージまで有し,
第m(mは1以上でn−1以下)ステージの変換回路の差動出力信号が第m+1ステージの変換回路の差動入力信号として供給され,
前記第1ステージから第nステージの変換回路がそれぞれ生成する1.5ビットのサブデジタル出力を入力しデジタル出力を生成するエンコーダを更に有するADコンバータ。
付記11において,
前記第1ステージから第nステージの変換回路のうち,奇数ステージの変換回路が前記第1の期間の状態に制御されるとき偶数ステージの変換回路が前記第2の期間の状態に制御され,その後,奇数ステージの変換回路が前記第2の期間の状態に制御されるとき偶数ステージの変換回路が前記第1の期間の状態に制御され,前記奇数ステージの変換回路と前記偶数ステージの変換回路とが前記第1の期間の状態と第2の期間の状態とに交互に制御されるADコンバータ。
VOUT+,VOUT−:アナログ差動出力電圧
DB:サブデジタル信号,デジタル信号
AMP:アンプ,オペアンプ
11:サブADコンバータ
12:サブDAコンバータ
CSFa,CSFb:第1のキャパシタ
CRa,CRb:第2のキャパシタ
VCOM:共通電圧,グランド電圧
VR+,0V,VR−:参照電圧
Claims (10)
- 差動入力信号を出力信号に変換する変換回路であって,
入力端子と出力端子とを有するアンプと,
第1期間において,第1及び第2の端子間に前記差動入力信号の差電圧が印加され,第2期間において,前記第1の端子が前記アンプの出力端子に前記第2の端子が前記アンプの入力端子に接続される第1キャパシタと,
前記第2期間において,第1の端子に前記差動入力信号に応じた参照電圧が印加され,第2の端子に前記第1キャパシタの前記第2の端子が接続される第2キャパシタと
を有する変換回路。 - 請求項1において,
さらに,前記差動入力信号の差電圧が基準差動電圧より大きいか,または基準差動電圧以内かを判定してサブデジタル出力を生成するサブADコンバータと,
前記サブADコンバータのサブデジタル出力に応じて前記参照電圧を生成するサブDAコンバータとを有し,
前記第2の期間において,前記サブDAコンバータが生成する前記参照電圧が前記第2のキャパシタの第1の端子に印加され,
前記サブADコンバータが生成するサブデジタル出力を出力する変換回路。 - 請求項1または2において,
前記第1の期間において,前記第2のキャパシタの前記第1及び第2の端子が共通電圧に短絡され,前記アンプの入力端子が前記共通電圧に接続される変換回路。 - 差動入力信号を差動出力信号に変換する変換回路であって,
第1及び第2入力端子と,第1及び第2出力端子とを有するアンプと,
第1期間において,第1及び第2の端子間に前記差動入力信号の差電圧が印加され,第2期間において,前記第1の端子が前記アンプの第1出力端子に前記第2の端子が前記アンプの第1入力端子に接続される第1の正側キャパシタと,
第1期間において,第1及び第2の端子間に前記差動入力信号の差電圧が印加され,第2期間において,前記第1の端子が前記アンプの第2出力端子に前記第2の端子が前記アンプの第2入力端子に接続される第1の負側キャパシタと,
前記第2期間において,第1の端子に前記差動入力信号に応じた正側参照電圧が印加され,第2の端子に前記第1の正側キャパシタの前記第2の端子が接続される第2の正側キャパシタと,
前記第2期間において,第1の端子に前記差動入力信号に応じた負側参照電圧が印加され,第2の端子に前記第1の負側キャパシタの前記第2の端子が接続される第2の負側キャパシタと
を有する変換回路。 - 請求項4において,
さらに,前記差動入力信号の差電圧が基準差動電圧より大きいか,または基準差動電圧以内かを判定してサブデジタル出力を生成するサブADコンバータと,
前記サブADコンバータのサブデジタル出力に応じて前記正側及び負側参照電圧を生成するサブDAコンバータとを有し,
前記第2の期間において,前記サブDAコンバータが生成する前記正側参照電圧が前記第2の正側キャパシタの第1の端子に印加され,前記負側参照電圧が前記第2の負側キャパシタの第1の端子に印加され,
前記サブADコンバータが生成するサブデジタル出力を出力する変換回路。 - 請求項4または5において,
前記第1の期間において,
前記第2の正側キャパシタの前記第1及び第2の端子が共通電圧に短絡され,前記アンプの第1入力端子が前記共通電圧に接続され,
前記第2の負側キャパシタの前記第1及び第2の端子が前記共通電圧に短絡され,前記アンプの第2入力端子が前記共通電圧に接続される変換回路。 - 請求項2に記載された変換回路を第1ステージから第nステージまで有し,
第m(mは1以上でn−1以下)ステージの変換回路の出力信号が第m+1ステージの変換回路の差動入力信号として供給され,
前記第1ステージから第nステージの変換回路がそれぞれ生成する1.5ビットのサブデジタル出力を入力しデジタル出力を生成するエンコーダを更に有するADコンバータ。 - 請求項7において,
前記第1ステージから第nステージの変換回路のうち,奇数ステージの変換回路が前記第1の期間の状態に制御されるとき偶数ステージの変換回路が前記第2の期間の状態に制御され,その後,奇数ステージの変換回路が前記第2の期間の状態に制御されるとき偶数ステージの変換回路が前記第1の期間の状態に制御され,前記奇数ステージの変換回路と前記偶数ステージの変換回路とが前記第1の期間の状態と第2の期間の状態とに交互に制御されるADコンバータ。 - 請求項4に記載された変換回路を第1ステージから第nステージまで有し,
第m(mは1以上でn−1以下)ステージの変換回路の差動出力信号が第m+1ステージの変換回路の差動入力信号として供給され,
前記第1ステージから第nステージの変換回路がそれぞれ生成する1.5ビットのサブデジタル出力を入力しデジタル出力を生成するエンコーダを更に有するADコンバータ。 - 請求項9において,
前記第1ステージから第nステージの変換回路のうち,奇数ステージの変換回路が前記第1の期間の状態に制御されるとき偶数ステージの変換回路が前記第2の期間の状態に制御され,その後,奇数ステージの変換回路が前記第2の期間の状態に制御されるとき偶数ステージの変換回路が前記第1の期間の状態に制御され,前記奇数ステージの変換回路と前記偶数ステージの変換回路とが前記第1の期間の状態と第2の期間の状態とに交互に制御されるADコンバータ。
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