JP2010273059A - バーストデータ受信回路 - Google Patents
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Abstract
【解決手段】3次ローパスフィルタ13,14と加算回路15でオフセット補正回路10を構成し、その出力信号を振幅制限回路20に入力させる。デューティ補正回路30は、振幅制限増幅回路20の出力信号と基準クロックの位相差を検出し、検出した位相差情報に基づいて該出力信号のデューティずれを修正する。3次ローパスフィルタ13,14は、バースト信号先頭でのオフセット補正に要する時間が1次ローパスフィルタを用いた場合と同等かまたは短く、且つ、同符号連続後の3次ローパスフィルタ13,14の出力信号レベルと入力正相信号、入力逆相信号の平均値とのずれの最大値が1次ローパスフィルタを用いた場合のそれと同等か少なくなるように、その時定数を設定する。
【選択図】図1
Description
1次ローパスフィルタは、
であり、3次ローパスフィルタは、
である。τ=1に規格化して、V1(t)とV3(t)を図示すると図10のようになる。
図1(a)に、本発明の第1の実施例のバーストデータ受信回路を示す。10はオフセット補正回路であり、入力する正相信号V11,逆相信号V12を入力端子11,12から2個のローパスフィルタ14,13に入力して平均電圧V14,V13を検出し、検出した平均電圧V13,V14を加算回路15において各々逆位相の入力信号V11,V12と加算する。これにより、入力信号V11,V12間の直流レベル差、つまりオフセット電圧がキャンセルされる。この加算された信号を振幅制限増幅器20に入力する。ここで用いるローパスフィルタ13,14は、図1(b)に示すように、複数の容量C1〜Cnと複数の抵抗R1〜Rnからなる多段構成の3次フィルタとする。
図2に本発明の第2の実施例のバーストデータ受信回路を示す。入力信号V11が入力する入力端子11は、振幅制限増幅回路20の一方の入力端子21とローパスフィルタ14の入力端子に接続される。ローパスフィルタ14の出力端子は振幅制限増幅回路20の他方の入力端子22に接続される。振幅制限増幅回路20は単相差動変換型オフセット補正機能を有する。このとき、ローパスフィルタ14の構成を、図1(b)で示したのと同様に、複数の容量C1〜Cnと複数の抵抗R1〜Rnからなる多段構成の3次フィルタとする。このローパスフィルタの構成でも、第1の実施例と同様の効果を得ることが可能である。
図3(a)に本発明の第3の実施例のバーストデータ受信回路を示す。オフセット補正回路10Aは、入力端子11,12に入力する正相、逆相の入力信号V11、V12を、差動構成された差動ローパスフィルタ16に入力して逆相信号V16a,正相信号V16bを検出し、検出した信号V16a,V16bを加算回路15において、各々逆位相の入力信号に加算する。ここで用いる差動ローパスフィルタ16は、図3(b)に示すように、複数の容量C1〜Cnと複数の抵抗R11〜R1n、R21〜R2nからなる多段構成の3次フィルタとする。この差動ローパスフィルタ16を用いる構成でも、第1の実施例と同様の効果を得ることが可能である。
なお、以上では、3つの実施例を挙げたがこれに限らず、ローパスフィルタを用いて入力信号の平均値を検出して時間連続的にオフセットを補正する機構を持ち、且つデューティ補正回路30を具備するバーストデータ受信回路であれば、本発明を用いることで同様の効果を得ることができる。また、上記第1および第3の実施例では、ローパスフィルタ13,14,16へは振幅制限増幅回路20よりも前段の信号を入力し、ローパスフィルタ13,14,16の出力信号を振幅制限増幅回路20の前段に加算するというフィードフォワード構成としているが、振幅制限増幅回路20の後段からローパスフィルタ13,14,16への信号を取り込み、その出力信号を振幅制限増幅回路20の前段に加算するフィードバック構成としても、本発明の効果を得ることが可能である。
20:振幅制限増幅回路、21:正相入力端子、22:逆相入力端子、23:正相出力端子、24:逆相出力端子
30:デューティ補正回路、21:正相出力端子2:逆相出力端子
Claims (3)
- 入力正相信号を第1のローパスフィルタに入力し、入力逆相信号を第2のローパスフィルタに入力し、前記第1のローパスフィルタの出力信号と前記入力逆相信号を加算し、前記第2のローパスフィルタの出力信号と前記入力正相信号を加算することで、前記入力正相信号および前記入力逆相信号のオフセット補正を行うオフセット補正回路を持った振幅制限増幅回路と、該振幅制限増幅回路の出力信号と基準クロックの位相差を検出し、検出した位相差情報に基づいて該出力信号のデューティずれを修正するデューティ補正回路とを備えたバーストデータ受信回路において、
前記各ローパスフィルタを2次以上の高次ローパスフィルタとするとともに、バースト信号先頭でのオフセット補正に要する時間が前記各ローパスフィルタに1次ローパスフィルタを用いた場合と同等かまたは短く、且つ、同符号連続後の前記各高次ローパスフィルタの出力信号レベルと前記入力正相信号、前記入力逆相信号の平均値とのずれの最大値が前記各ローパスフィルタに前記1次ローパスフィルタを用いた場合のそれと同等か少なくなるように、前記各高次ローパスフィルタの時定数を設定したことを特徴とするバーストデータ受信回路。 - 入力信号を入力する1個のローパスフィルタと、該ローパスフィルタの出力信号と前記入力信号を入力する単相差動変換型オフセット補正機能を有する振幅制限増幅回路と、該振幅制限増幅回路の出力信号と基準クロックの位相差を検出し、検出した位相差情報に基づいて該出力信号のデューティずれを修正するデューティ補正回路とを備えたバーストデータ受信回路において、
前記ローパスフィルタを2次以上の高次ローパスフィルタとするとともに、バースト信号先頭でのオフセット補正に要する時間が前記ローパスフィルタに1次ローパスフィルタを用いた場合と同等かまたは短く、且つ、同符号連続後の前記高次ローパスフィルタの出力信号レベルと前記入力信号の平均値のずれの最大値が前記ローパスフィルタに前記1次ローパスフィルタを用いた場合のそれと同等か少なくなるように、前記高次ローパスフィルタの時定数を設定したことを特徴とするバーストデータ受信回路。 - 入力正相信号と入力逆相信号を差動ローパスフィルタに入力し、該差動ローパスフィルタから出力する出力正相信号と前記入力逆相信号を加算し、該差動ローパスフィルタから出力する出力逆相信号と前記入力正相信号を加算することで、前記入力正相信号および前記入力逆相信号のオフセット補正を行うオフセット補正回路を持った振幅制限増幅回路と、該振幅制限増幅回路の出力信号と基準クロックの位相差を検出し、検出した位相差情報に基づいて該出力信号のデューティずれを修正するデューティ補正回路とを備えたバーストデータ受信回路において、
前記差動ローパスフィルタを2次以上の高次差動ローパスフィルタとするとともに、バースト信号先頭でのオフセット補正に要する時間が前記差動ローパスフィルタに1次差動ローパスフィルタを用いた場合と同等かまたは短く、且つ、同符号連続後の前記高次差動ローパスフィルタの前記出力正相信号レベルと前記入力正相信号の平均値のずれの最大値、前記出力逆相信号レベルと前記入力逆相信号の平均値のずれの最大値が前記差動ローパスフィルタに前記1次差動ローパスフィルタを用いた場合のそれと同等か少なくなるように、前記高次差動ローパスフィルタの時定数を設定したことを特徴とするバーストデータ受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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JP2010273059A true JP2010273059A (ja) | 2010-12-02 |
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Country Status (1)
Country | Link |
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JP (1) | JP4968803B2 (ja) |
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A977 | Report on retrieval |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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