JP2010262991A

JP2010262991A - Al alloy film for display device having superior developer resistance, display device, and sputtering target

Info

Publication number: JP2010262991A
Application number: JP2009110915A
Authority: JP
Inventors: Yoshihiro Kobayashi; 宣裕小林; Toshiki Sato; 俊樹佐藤; Mamoru Nagao; 護長尾; 敏晃 ▲高▼木; Toshiaki Takagi
Original assignee: Kobe Steel Ltd
Current assignee: Kobe Steel Ltd
Priority date: 2009-04-30
Filing date: 2009-04-30
Publication date: 2010-11-18

Abstract

<P>PROBLEM TO BE SOLVED: To provide an Al alloy film for a display device, exhibiting a sufficiently low electric resistivity even when a heat treatment at low temperature is applied, having a sufficiently reduced contact resistivity with a transparent pixel electrode directly connected to the Al alloy film, and having superior developer resistance. <P>SOLUTION: An Al alloy film directly connected to a transparent conductive film on a substrate of a display device contains ≤2.0 atom% (0 atom% is not included) of a Ni and/or Co element belonging to a group A and 0.05-2.5 atom% of at least one element belonging to a group B. The element of the group B comprises Gd, Nd, La, Y, Sc, Pr, Dy, Ce, Ho, Er, Tb, Pm, Tm, Yb, Lu, Hf, Zr, Zn, Mg, Ti, Mn and Ge. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、現像液耐性に優れた表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲットに関するものである。 The present invention relates to an Al alloy film for a display device having excellent developer resistance, a display device, and a sputtering target.

小型の携帯電話から、３０インチを超す大型のテレビに至るまで様々な分野に用いられる液晶表示装置は、薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｔｏｒ、以下「ＴＦＴ」と呼ぶ。）をスイッチング素子とし、透明画素電極と、ゲート配線およびソース−ドレイン配線等の配線部と、アモルファスシリコン（ａ−Ｓｉ）や多結晶シリコン（ｐ−Ｓｉ）などの半導体層を備えたＴＦＴ基板と、ＴＦＴ基板に対して所定の間隔をおいて配置され共通電極を備えた対向基板と、ＴＦＴ基板と対向基板との間に充填された液晶層から構成されている。 A liquid crystal display device used in various fields ranging from a small mobile phone to a large television exceeding 30 inches uses a thin film transistor (hereinafter referred to as “TFT”) as a switching element, and a transparent pixel electrode. A TFT substrate having a wiring portion such as a gate wiring and a source-drain wiring, a semiconductor layer such as amorphous silicon (a-Si) or polycrystalline silicon (p-Si), and a predetermined distance from the TFT substrate. And a counter substrate provided with a common electrode, and a liquid crystal layer filled between the TFT substrate and the counter substrate.

ＴＦＴ基板において、ゲート配線やソース−ドレイン配線などの配線材料には、電気抵抗が小さく、微細加工が容易であるなどの理由により、純ＡｌまたはＡｌ−ＮｄなどのＡｌ合金（以下、これらをまとめてＡｌ系合金ということがある）が汎用されている。Ａｌ系合金配線と透明画素電極の間には、Ｍｏ，Ｃｒ，Ｔｉ，Ｗ等の高融点金属からなるバリアメタル層が通常設けられている。この様に、バリアメタル層を介してＡｌ系合金配線を接続する理由は、Ａｌ系合金配線を透明画素電極と直接接続すると、接続抵抗（コンタクト抵抗）が上昇し、画面の表示品位が低下するからである。すなわち、透明画素電極に直接接続する配線を構成するＡｌは非常に酸化され易く、液晶ディスプレイの成膜過程で生じる酸素や成膜時に添加する酸素などにより、Ａｌ系合金配線と透明画素電極との界面にＡｌ酸化物の絶縁層が生成するためである。また、透明画素電極を構成するＩＴＯ等の透明導電膜は導電性の金属酸化物であるが、上記のようにして生成したＡｌ酸化物層により、電気的なオーミック接続を行うことができない。 In a TFT substrate, wiring materials such as gate wiring and source-drain wiring are made of Al alloy such as pure Al or Al-Nd (hereinafter, these are collectively referred to) because they have low electrical resistance and are easy to process finely. Are sometimes used as Al-based alloys). A barrier metal layer made of a refractory metal such as Mo, Cr, Ti, or W is usually provided between the Al-based alloy wiring and the transparent pixel electrode. In this way, the reason for connecting the Al-based alloy wiring through the barrier metal layer is that when the Al-based alloy wiring is directly connected to the transparent pixel electrode, the connection resistance (contact resistance) increases and the display quality of the screen decreases. Because. That is, Al constituting the wiring directly connected to the transparent pixel electrode is very easily oxidized, and oxygen generated during the film formation process of the liquid crystal display or oxygen added at the time of film formation causes the Al-based alloy wiring and the transparent pixel electrode. This is because an Al oxide insulating layer is formed at the interface. Moreover, although the transparent conductive film such as ITO constituting the transparent pixel electrode is a conductive metal oxide, it cannot be electrically ohmic connected by the Al oxide layer generated as described above.

しかし、バリアメタル層を形成するためには、ゲート電極やソース電極、更にはドレイン電極の形成に必要な成膜用スパッタ装置に加えて、バリアメタル形成用の成膜チャンバーを余分に装備しなければならない。液晶ディスプレイの大量生産に伴い低コスト化が進むにつれて、バリアメタル層の形成に伴う製造コストの上昇や生産性の低下は軽視できなくなっている。 However, in order to form the barrier metal layer, in addition to the film forming sputtering apparatus necessary for forming the gate electrode, the source electrode, and the drain electrode, an extra film forming chamber for forming the barrier metal must be provided. I must. As the cost of the liquid crystal display is reduced along with the mass production, an increase in manufacturing cost and a decrease in productivity due to the formation of the barrier metal layer cannot be neglected.

そこで、バリアメタル層の形成を省略でき、Ａｌ系合金配線を透明画素電極に直接接続することが可能な電極材料や製造方法が提案されている。 Therefore, electrode materials and manufacturing methods that can omit the formation of the barrier metal layer and can directly connect the Al-based alloy wiring to the transparent pixel electrode have been proposed.

例えば本願出願人は、バリアメタル層の省略を可能にすると共に、工程数を増やすことなく簡略化し、Ａｌ系合金配線を透明画素電極に対して直接かつ確実に接続し得るダイレクトコンタクト技術を開示している（特許文献１）。 For example, the applicant of the present application discloses a direct contact technique that enables the omission of the barrier metal layer, simplifies the process without increasing the number of processes, and connects the Al-based alloy wiring directly and securely to the transparent pixel electrode. (Patent Document 1).

詳しくは、特許文献１は、合金成分として、Ａｕ、Ａｇ、Ｚｎ、Ｃｕ、Ｎｉ、Ｓｒ、Ｇｅ、Ｓｍ、およびＢｉよりなる群から選ばれる少なくとも一種を０．１〜６原子％含むＡｌ合金を開示している。Ａｌ系合金配線に該Ａｌ合金からなるものを用いれば、これら合金成分の少なくとも一部が当該Ａｌ合金膜と透明画素電極との界面で析出物または濃化層として存在することによって、バリアメタル層を省略しても、透明画素電極との接触抵抗を低減させることができる。 Specifically, Patent Document 1 discloses an Al alloy containing 0.1 to 6 atomic% of at least one selected from the group consisting of Au, Ag, Zn, Cu, Ni, Sr, Ge, Sm, and Bi as an alloy component. Disclosure. If an Al alloy wiring made of the Al alloy is used, at least a part of these alloy components exist as a precipitate or a concentrated layer at the interface between the Al alloy film and the transparent pixel electrode, whereby a barrier metal layer is formed. Even if is omitted, the contact resistance with the transparent pixel electrode can be reduced.

しかし特許文献１に記載のＮｉ等を含むＡｌ合金の耐熱温度は、いずれも、おおむね１５０〜２００℃であり、表示装置（特にＴＦＴ基板）の製造工程における最高温度よりも低い。 However, the heat-resistant temperatures of Al alloys containing Ni or the like described in Patent Document 1 are all about 150 to 200 ° C., which is lower than the maximum temperature in the manufacturing process of a display device (particularly a TFT substrate).

なお近年、表示装置の製造温度は、歩留りの改善および生産性向上の観点から、ますます低温化する傾向にある。しかし製造工程の最高温度（窒化シリコン膜の成膜温度）を３００℃に下げたとしても、特許文献１に記載のＡｌ合金の耐熱温度を超える。 In recent years, the manufacturing temperature of display devices tends to be further lowered from the viewpoint of improving yield and improving productivity. However, even if the maximum temperature of the manufacturing process (deposition temperature of the silicon nitride film) is lowered to 300 ° C., it exceeds the heat resistance temperature of the Al alloy described in Patent Document 1.

一方で、製造工程での最高温度（本発明において「熱処理温度」と呼ぶ。）が低下すると、Ａｌ系合金配線の電気抵抗が十分に下がらないという弊害がある。そこで本願出願人は、特許文献２で、良好な耐熱性を示しながら、低い熱処理温度でも十分に低い電気抵抗を示すＡｌ合金を開示している。 On the other hand, when the maximum temperature in the manufacturing process (referred to as “heat treatment temperature” in the present invention) is lowered, there is an adverse effect that the electrical resistance of the Al-based alloy wiring is not sufficiently lowered. Therefore, the applicant of the present application discloses, in Patent Document 2, an Al alloy that exhibits a sufficiently low electric resistance even at a low heat treatment temperature while exhibiting good heat resistance.

詳しくは、Ｎｉ，Ａｇ，Ｚｎ，Ｃｕ，およびＧｅよりなる群から選択される少なくとも一種の元素（以下「α成分」と呼ぶ。）、および、Ｍｇ，Ｃｒ，Ｍｎ，Ｒｕ，Ｒｈ，Ｐｄ，Ｉｒ，Ｐｔ，Ｌａ，Ｃｅ，Ｐｒ，Ｇｄ，Ｔｂ，Ｓｍ，Ｅｕ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，Ｌｕ，およびＤｙよりなる群から選択される少なくとも一種の元素（以下「Ｘ成分」と呼ぶ。）を含有するＡｌ−α−Ｘ合金からなるＡｌ合金膜を開示している。 Specifically, at least one element selected from the group consisting of Ni, Ag, Zn, Cu, and Ge (hereinafter referred to as “α component”), and Mg, Cr, Mn, Ru, Rh, Pd, and Ir. , Pt, La, Ce, Pr, Gd, Tb, Sm, Eu, Ho, Er, Tm, Yb, Lu, and Dy, at least one element (hereinafter referred to as “X component”). An Al alloy film made of an Al-α-X alloy containing bismuth is disclosed.

上記Ａｌ合金膜を薄膜トランジスタ基板に用いると、バリアメタル層の省略が可能になると共に、工程数を増やすことなく、Ａｌ合金膜と導電性酸化膜からなる透明画素電極を直接且つ確実に接触することができるとされている。また、Ａｌ合金膜に対し、例えば、約１００℃以上３００℃以下の低い熱処理温度を適用した場合でも、電気抵抗の低減と優れた耐熱性とを達成できるとされている。具体的には、例えば２５０℃で３０分といった低温の熱処理を採用した場合でも、ヒロックなどの欠陥を生じることなく、当該Ａｌ合金膜の電気抵抗率で７μΩ・ｃｍ以下を達成することができると記載されている。 When the Al alloy film is used for a thin film transistor substrate, the barrier metal layer can be omitted, and the transparent pixel electrode made of the Al alloy film and the conductive oxide film can be directly and reliably contacted without increasing the number of steps. It is supposed to be possible. In addition, even when a low heat treatment temperature of, for example, about 100 ° C. or higher and 300 ° C. or lower is applied to the Al alloy film, it is said that reduction in electrical resistance and excellent heat resistance can be achieved. Specifically, for example, even when a low-temperature heat treatment at 250 ° C. for 30 minutes is employed, the electric resistivity of the Al alloy film can be 7 μΩ · cm or less without causing defects such as hillocks. Are listed.

特開２００４−２１４６０６号公報JP 2004-214606 A 特開２００６−２６１６３６号公報JP 2006-261636 A

上記の通り純Ａｌに合金元素を添加することによって、純Ａｌでは見られなかった種々の機能が付与されるが、一方で合金元素の添加量が多くなると、配線自体の電気抵抗が増加してしまう。また、合金元素の添加によって耐食性が悪化するという、好ましくない傾向が現れる。 As described above, by adding an alloy element to pure Al, various functions not found in pure Al are given. On the other hand, when the amount of alloy element added increases, the electrical resistance of the wiring itself increases. End up. In addition, an undesirable tendency appears that the corrosion resistance deteriorates due to the addition of alloy elements.

特に、アレイ基板の製造工程では複数のウェットプロセスを通ることになるが、Ａｌよりも貴な金属を添加すると、ガルバニック腐食の問題が表れ、耐食性が劣化してしまう。例えばフォトリソグラフィ工程（以下、現像工程と呼ぶ場合がある。）では、ＴＭＡＨ(テトラメチルアンモニウムヒドロキシド)を含むアルカリ性の現像液を使用するが、ダイレクトコンタクト構造の場合、バリアメタル層を省略しているためＡｌ合金膜がむき出しとなり、現像液によるダメージを受けやすくなる。 In particular, in the manufacturing process of the array substrate, a plurality of wet processes are passed. However, when a metal nobler than Al is added, a problem of galvanic corrosion appears and the corrosion resistance deteriorates. For example, an alkaline developer containing TMAH (tetramethylammonium hydroxide) is used in a photolithography process (hereinafter sometimes referred to as a development process), but in the case of a direct contact structure, a barrier metal layer is omitted. Therefore, the Al alloy film is exposed and is easily damaged by the developer.

本発明者らの検討結果によれば、特に特許文献１や２に記載のコンタクト抵抗低減元素（Ａｌ膜にＡｕ、Ａｇ、Ｚｎ、Ｃｕ、Ｎｉ、Ｓｒ、Ｓｍ、Ｇｅなど）を添加した場合、現像工程におけるＡｌ合金膜のエッチングレート（溶解速度）が著しく速くなる傾向が見られることが判明した。現像工程でのＡｌ合金膜のエッチングは、添加元素の濃化に伴うガルバニック腐食で促進されることが知られており、特に、Ａｕ、Ａｇ、Ｎｉ、ＣｕなどのＡｌより電気化学的に貴な元素を添加した場合はその傾向が顕著に現れる。現像工程でのエッチングレートが大きくなると、配線のリワークが困難である他、製造時の歩留まりが低下するといった問題が生じる。 According to the examination results of the present inventors, particularly when the contact resistance reducing element described in Patent Documents 1 and 2 (Au, Ag, Zn, Cu, Ni, Sr, Sm, Ge, etc. is added to the Al film) It was found that the etching rate (dissolution rate) of the Al alloy film in the development process tends to be remarkably increased. It is known that the etching of the Al alloy film in the development process is promoted by galvanic corrosion accompanying the concentration of the additive element, and in particular, it is electrochemically more noble than Al such as Au, Ag, Ni, and Cu. When an element is added, the tendency appears notably. When the etching rate in the development process is increased, there are problems that it is difficult to rework the wiring and that the yield in manufacturing is reduced.

更に本発明者らの検討結果によれば、上記の現像液に起因するガルバニック腐食やエッチングレート増大の問題は、環境温度にも起因し、例えば２５℃の室温環境下において優れた現像液耐性を発揮するものであっても、温度が約３０℃程度に上昇すると上記の問題が現れ、現像液耐性に劣る場合があることが判明した。 Further, according to the examination results of the present inventors, the problems of galvanic corrosion and etching rate increase caused by the developer described above are also caused by the environmental temperature. For example, the developer resistance excellent in a room temperature environment of 25 ° C. Even if it does, it has been found that the above problems appear when the temperature rises to about 30 ° C., and the developer resistance may be inferior.

本発明は上記問題に鑑みてなされたものであり、その目的は、低い電気抵抗を示し、且つ、バリアメタル層を省略しても低コンタクト抵抗を示すと共に、現像液耐性に優れた表示装置用Ａｌ合金膜を提供することにある。詳細には本発明の目的は、現像工程の温度を３０℃に高めてもエッチングレートの上昇が見られず、現像液耐性に優れた表示装置用Ａｌ合金膜を提供することにある。 The present invention has been made in view of the above problems, and its object is to provide a display device having low electrical resistance, low contact resistance even when a barrier metal layer is omitted, and excellent developer resistance. The object is to provide an Al alloy film. More specifically, an object of the present invention is to provide an Al alloy film for a display device, which does not show an increase in etching rate even when the temperature of the developing process is increased to 30 ° C. and has excellent developer resistance.

また、本発明の他の目的は、上記表示装置用Ａｌ合金膜の製造に特に有用なスパッタリングターゲットを提供することにある。 Another object of the present invention is to provide a sputtering target particularly useful for the production of the Al alloy film for a display device.

上記目的を達成し得た本発明に係る現像液耐性に優れたＡｌ合金膜は、表示装置の基板上で透明画素電極と直接接続される表示装置用Ａｌ合金膜であって、上記Ａｌ合金膜は、グループＡに属するＮｉおよび／またはＣｏの元素を２．０原子％以下（０原子％を含まない）、並びにグループＢに属する少なくとも一種の元素を０．０５〜２．５原子％含み、上記グループＢの元素はＧｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、Ｄｙ、Ｃｅ、Ｈｏ、Ｅｒ、Ｔｂ、Ｐｍ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｚｒ、Ｚｎ、Ｍｇ、Ｔｉ、Ｍｎ、およびＧｅから構成されているところに要旨を有している。 An Al alloy film excellent in developer resistance according to the present invention that can achieve the above object is an Al alloy film for a display device that is directly connected to a transparent pixel electrode on a substrate of the display device, and the Al alloy film Includes not more than 2.0 atomic percent (not including 0 atomic percent) of Ni and / or Co elements belonging to group A, and 0.05 to 2.5 atomic percent of at least one element belonging to group B, The elements of group B are Gd, Nd, La, Y, Sc, Pr, Dy, Ce, Ho, Er, Tb, Pm, Tm, Yb, Lu, Hf, Zr, Zn, Mg, Ti, Mn, and Ge. It has a gist where it is composed of.

本発明の好ましい実施形態において、上記グループＢの元素は、Ｇｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、およびＤｙから構成されている。 In a preferred embodiment of the present invention, the group B element is composed of Gd, Nd, La, Y, Sc, Pr, and Dy.

本発明の好ましい実施形態において、上記グループＢの元素は、グループＢ１に属するＧｄ、Ｎｄ、Ｌａ、およびＹの元素から構成されている。 In a preferred embodiment of the present invention, the element of group B is composed of elements of Gd, Nd, La, and Y belonging to group B1.

本発明の好ましい実施形態において、上記グループＢ１の含有量（β１）と、上記グループＡの含有量（α）との比（β１／α）は１．５超を満足するものである。 In a preferred embodiment of the present invention, the ratio (β1 / α) between the content of group B1 (β1) and the content of group A (α) (β1 / α) satisfies 1.5.

本発明には、上記のいずれかに記載の表示装置用Ａｌ合金膜が、薄膜トランジスタに用いられている表示装置も包含される。 The present invention includes a display device in which the Al alloy film for a display device described above is used for a thin film transistor.

また、上記目的を達成し得た本発明のスパッタリングターゲットは、グループＡに属するＮｉおよび／またはＣｏの元素を２．０原子％以下（０原子％を含まない）、並びに以下のグループＢに属する少なくとも一種の元素を０．０５〜２．５原子％含むところに要旨を有するものである。
グループＢの元素：Ｇｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、Ｄｙ、Ｃｅ、Ｈｏ、Ｅｒ、Ｔｂ、Ｐｍ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｚｒ、Ｚｎ、Ｍｇ、Ｔｉ、Ｍｎ、およびＧｅ。 In addition, the sputtering target of the present invention that can achieve the above-described object belongs to a group A containing Ni and / or Co elements of 2.0 atomic% or less (not including 0 atomic%) and the following group B: It has a gist where it contains 0.05 to 2.5 atomic% of at least one element.
Group B elements: Gd, Nd, La, Y, Sc, Pr, Dy, Ce, Ho, Er, Tb, Pm, Tm, Yb, Lu, Hf, Zr, Zn, Mg, Ti, Mn, and Ge.

本発明の好ましい実施形態において、上記グループＢ１の含有量（β１）と、上記グループＡの含有量（α）との比（β１／α）が１．５超を満足するものである。 In a preferred embodiment of the present invention, the ratio (β1 / α) of the content of group B1 (β1) to the content of group A (α) (β1 / α) satisfies 1.5.

本発明によれば、バリアメタル層を介在させずに、Ａｌ合金膜を透明画素電極（透明導電膜、酸化物導電膜）と直接接続することができ、且つ、比較的低い熱処理温度（例えば２５０〜３００℃）を適用した場合でも十分に低い電気抵抗を示すと共に、アルカリ現像液耐性に優れた表示装置用Ａｌ合金膜を提供できた。上記の熱処理温度とは、表示装置の製造工程（例えばＴＦＴ基板の製造工程）で最も高温となる処理温度を指し、一般的な表示装置の製造工程においては、各種薄膜形成のためのＣＶＤ成膜時の基板の加熱温度や、保護膜を熱硬化させる際の熱処理炉の温度などを意味する。 According to the present invention, an Al alloy film can be directly connected to a transparent pixel electrode (transparent conductive film, oxide conductive film) without interposing a barrier metal layer, and a relatively low heat treatment temperature (for example, 250). In the case of applying ~ 300 ° C., an Al alloy film for a display device having a sufficiently low electric resistance and excellent in resistance to an alkaline developer can be provided. The above heat treatment temperature refers to the highest processing temperature in a display device manufacturing process (for example, TFT substrate manufacturing process). In a general display device manufacturing process, CVD film formation for forming various thin films is performed. It means the heating temperature of the substrate at the time, the temperature of the heat treatment furnace when the protective film is thermally cured, and the like.

本発明のＡｌ合金膜を表示装置に適用すれば、上記バリアメタル層を省略することができる。従って本発明のＡｌ合金膜を用いれば、生産性に優れ、安価で且つ高性能の表示装置が得られる。 If the Al alloy film of the present invention is applied to a display device, the barrier metal layer can be omitted. Therefore, if the Al alloy film of the present invention is used, a display device with excellent productivity, low cost and high performance can be obtained.

図１は、アモルファスシリコンＴＦＴ基板が適用される代表的な液晶ディスプレイの構成を示す概略断面拡大説明図である。FIG. 1 is an enlarged schematic cross-sectional explanatory view showing a configuration of a typical liquid crystal display to which an amorphous silicon TFT substrate is applied. 図２は、本発明の第１の実施形態に係るＴＦＴ基板の構成を示す概略断面説明図である。FIG. 2 is a schematic cross-sectional explanatory view showing the configuration of the TFT substrate according to the first embodiment of the present invention. 図３は、図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 3 is an explanatory view showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order. 図４は、図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 4 is an explanatory view showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order. 図５は、図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 5 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order. 図６は、図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 6 is an explanatory view showing an example of the manufacturing process of the TFT substrate shown in FIG. 2 in order. 図７は、図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 7 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order. 図８は、図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 8 is an explanatory view showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order. 図９は、図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 9 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order. 図１０は、図２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 10 is an explanatory view showing an example of a manufacturing process of the TFT substrate shown in FIG. 2 in order. 図１１は、本発明の第２の実施形態に係るＴＦＴ基板の構成を示す概略断面説明図である。FIG. 11 is a schematic cross-sectional explanatory view showing a configuration of a TFT substrate according to the second embodiment of the present invention. 図１２は、図１１に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 12 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 11 in order. 図１３は、図１１に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 13 is an explanatory view showing, in order, an example of a manufacturing process of the TFT substrate shown in FIG. 図１４は、図１１に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 14 is an explanatory view showing an example of a manufacturing process of the TFT substrate shown in FIG. 11 in order. 図１５は、図１１に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 15 is an explanatory view showing an example of a manufacturing process of the TFT substrate shown in FIG. 11 in order. 図１６は、図１１に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 16 is an explanatory view showing an example of a manufacturing process of the TFT substrate shown in FIG. 11 in order. 図１７は、図１１に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 17 is an explanatory diagram showing an example of a manufacturing process of the TFT substrate shown in FIG. 11 in order. 図１８は、図１１に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。FIG. 18 is an explanatory view showing, in order, an example of the manufacturing process of the TFT substrate shown in FIG. 図１９は、Ａｌ合金膜と透明画素電極のダイレクト接触抵抗の測定に用いたケルビンパターン（ＴＥＧパターン）を示す図である。FIG. 19 is a diagram showing a Kelvin pattern (TEG pattern) used for measuring the direct contact resistance between the Al alloy film and the transparent pixel electrode. 図２０は、各種Ａｌ−Ｃｏ合金膜における現像液温度とエッチングレートの関係を示すグラフである。FIG. 20 is a graph showing the relationship between the developer temperature and the etching rate in various Al—Co alloy films. 図２１は実施例に用いたＮｏ．１９の現像液耐食試験前後のＸＰＳ深さ方向プロファイルである。21 shows the No. used in the example. 19 shows XPS depth profile before and after 19 developer corrosion resistance test.

本発明は、Ａｌ合金膜を、バリアメタル層を介さずに透明導電膜（画素電極）と直接接続させることが可能なダイレクトコンタクト技術に関するものである。詳細には、ダイレクトコンタクト技術に当然に要求される特性（熱処理温度が低い場合であっても電気抵抗を十分に小さくでき、且つ、バリアメタル層を省略して透明画素電極と直接接続させた場合にコンタクト抵抗を十分に低減させることができること）を備えていることは勿論のこと、特に、表示装置の製造過程で使用される現像液に対する耐性（現像液耐性）に極めて優れたＡｌ合金膜を提供するための技術に関するものである。 The present invention relates to a direct contact technique capable of directly connecting an Al alloy film to a transparent conductive film (pixel electrode) without using a barrier metal layer. In detail, the characteristics required for direct contact technology (when the electrical resistance can be made sufficiently small even when the heat treatment temperature is low, and when the barrier metal layer is omitted and directly connected to the transparent pixel electrode) In particular, an Al alloy film having an extremely excellent resistance (developer resistance) to a developing solution used in the manufacturing process of a display device is provided. It relates to the technology to provide.

本発明者らは、ダイレクトコンタクト技術において、特に現像液耐性に優れたＡｌ合金膜を提供するという観点から検討を進めてきた。特に透明導電膜とのコンタクト抵抗の低減性能に優れるＮｉおよびＣｏに着目し、現像工程におけるＡｌ合金膜のエッチングレート（溶解速度）の上昇を抑制して現像液耐性を向上させるという観点から検討を進めてきた。 The inventors of the present invention have studied in the direct contact technique from the viewpoint of providing an Al alloy film particularly excellent in developer resistance. Pay particular attention to Ni and Co, which are excellent in reducing contact resistance with transparent conductive films, and study from the viewpoint of improving developer resistance by suppressing an increase in the etching rate (dissolution rate) of the Al alloy film in the development process. It has progressed.

現像工程では、現像液に触れた直後にＡｌが溶出し、Ａｌ合金膜がエッチングされる。このとき、Ａｌ合金膜中にＣｏのようなＡｌより電気化学的に貴な元素が含まれているとＡｌ合金膜の表面にＮｉやＣｏが濃化し、カソードサイトとして作用してガルバニック腐食が発生し、エッチングレートが加速される。従って、Ａｌ−Ｎｉ合金膜やＡｌ−Ｃｏ合金膜（以下、これらをまとめて「Ａｌ−Ｎｉ／Ｃｏ合金膜」と呼ぶ場合がある。）の現像工程におけるエッチング速度を抑制するには、カソード反応抑制元素を添加するか、またはＡｌのアノード反応を抑制する保護皮膜（水酸化物）を形成させる必要がある。 In the development step, Al is eluted immediately after touching the developer, and the Al alloy film is etched. At this time, if an element that is electrochemically more noble than Al, such as Co, is contained in the Al alloy film, Ni or Co is concentrated on the surface of the Al alloy film and acts as a cathode site to cause galvanic corrosion. Then, the etching rate is accelerated. Therefore, in order to suppress the etching rate in the development process of the Al—Ni alloy film or the Al—Co alloy film (hereinafter, these may be collectively referred to as “Al—Ni / Co alloy film”), the cathode reaction It is necessary to add a suppressor element or to form a protective film (hydroxide) that suppresses the anode reaction of Al.

このような観点に基づき、本発明者らは、（ア）カソード反応抑制作用を有し、且つ、（イ）現像液環境でアノード反応抑制皮膜を形成し易い元素を探求した。 Based on such a viewpoint, the present inventors have sought an element that (a) has a cathode reaction suppressing action and (a) easily forms an anode reaction suppressing film in a developer environment.

このうち、（ア）カソード反応抑制元素は、現像工程におけるＡｌ膜との交換電流密度が３．０×１０^-3Ａ／ｃｍ²以下のものを選択することにした。本発明者らの検討結果によれば、現像液環境での各種元素の分極曲線を測定して得られる各種元素のカソード曲線とＡｌのアノード曲線との交点の電流密度（交換電流密度）が、腐食速度（溶解速度）と良好な相関関係を有することが判明し、この交換電流密度が上記範囲を満足するものは、実用上支障のないエッチングレートが得られることが分かったからである。一方、（イ）Ａｌのアノード反応抑制元素は、現像液環境で水酸化物が安定な元素を電位−ｐＨ図から選択した。 Among them, (a) the cathode reaction suppressing element is selected such that the exchange current density with the Al film in the development process is 3.0 × 10 ⁻³ A / cm ² or less. According to the examination results of the present inventors, the current density (exchange current density) at the intersection of the cathode curve of various elements obtained by measuring the polarization curves of various elements in the developer environment and the anode curve of Al, It has been found that there is a good correlation with the corrosion rate (dissolution rate), and that this exchange current density satisfies the above range is because an etching rate with no practical problem can be obtained. On the other hand, (a) the element for suppressing the anode reaction of Al was selected from the potential-pH diagram as an element whose hydroxide is stable in the developer environment.

そして上記（ア）および（イ）の両方を満足する元素のうち、Ａｌ−Ｎｉ／Ｃｏ合金膜に適用可能な元素を更に鋭意検討した結果、その結果、以下のグループＢに属する少なくとも一種の元素を所定量添加したＡｌ−Ｎｉ／Ｃｏ−（グループＢ）合金膜を用いれば所期の目的が達成されることを見出し、本発明を完成した。
グループＢ：Ｇｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、Ｄｙ、Ｃｅ、Ｈｏ、Ｅｒ、Ｔｂ、Ｐｍ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｚｒ、Ｚｎ、Ｍｇ、Ｔｉ、Ｍｎ、およびＧｅ。
好ましくはＧｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、およびＤｙであり、より好ましくは、グループＢ１に属するＧｄ、Ｎｄ、Ｌａ、およびＹの元素である。 As a result of further intensive investigation of elements applicable to the Al—Ni / Co alloy film among the elements satisfying both of the above (a) and (b), as a result, at least one element belonging to the following group B The inventors have found that the intended purpose can be achieved by using an Al—Ni / Co— (Group B) alloy film to which a predetermined amount is added, and the present invention has been completed.
Group B: Gd, Nd, La, Y, Sc, Pr, Dy, Ce, Ho, Er, Tb, Pm, Tm, Yb, Lu, Hf, Zr, Zn, Mg, Ti, Mn, and Ge.
Gd, Nd, La, Y, Sc, Pr, and Dy are preferable, and elements of Gd, Nd, La, and Y belonging to the group B1 are more preferable.

特に本発明者らの詳細な検討結果によれば、グループＢの元素を含有しないＡｌ−Ｎｉ／Ｃｏ合金膜は、通常の現像液温度（室温であり約２５℃）の現像液耐性は良好であるが、夏場などのように温度が約３０℃程度に上昇する温度環境下では現像液耐性が低下し、エッチングレートが著しく上昇することが判明した（後記する実施例を参照）。本発明に用いられるグループＢの元素は、特に上記の温度環境下の現像的耐性に優れていることが判明し、本発明を完成した。 In particular, according to the detailed examination results of the present inventors, an Al—Ni / Co alloy film containing no group B element has good developer resistance at a normal developer temperature (room temperature of about 25 ° C.). However, it has been found that the resistance to the developer is lowered and the etching rate is remarkably increased under a temperature environment in which the temperature rises to about 30 ° C. such as in summer (see Examples described later). The elements of Group B used in the present invention were found to be particularly excellent in development resistance under the above temperature environment, and the present invention was completed.

以下、図２０を参照しながら、Ａｌ−Ｃｏ合金膜の現像液エッチングレートが現像液の温度に依存すること（エッチングレートの温度依存性）を説明する。図２０は、Ａｌ−Ｃｏ合金膜の結果をグラフ化したものであるが、後記する実施例に示すように、図２０と同様の傾向は、Ａｌ−Ｎｉ合金膜においても見られた。 Hereinafter, it will be described with reference to FIG. 20 that the developer etching rate of the Al—Co alloy film depends on the temperature of the developer (temperature dependency of the etching rate). FIG. 20 is a graph of the results of the Al—Co alloy film. As shown in the examples described later, the same tendency as in FIG. 20 was also observed in the Al—Ni alloy film.

図２０は、後記する実施例に記載のＡｌ合金膜の一部を抽出してプロットしたものであり、横軸は現像液温度（℃）、縦軸はＡｌ合金膜のエッチングレート（ｍｍ／ｍｉｎ）である。ここでは、エッチングレートの温度依存性を調べるため、現像液温度を２５℃、３０℃、３５℃としたときのエッチングレートを調べている。温度が高くなるほどガルバニック腐食が進んで耐食性が低下する。後記する実施例では、エッチングレートが１００ｍｍ／ｍｉｎ以下を合格（現像液耐性に優れる）と評価している。 FIG. 20 is a graph obtained by extracting and plotting a part of the Al alloy film described in Examples described later. The horizontal axis represents the developer temperature (° C.), and the vertical axis represents the etching rate of the Al alloy film (mm / min). ). Here, in order to investigate the temperature dependence of the etching rate, the etching rate when the developer temperature is 25 ° C., 30 ° C., and 35 ° C. is examined. The higher the temperature, the more galvanic corrosion proceeds and the corrosion resistance decreases. In the examples described later, an etching rate of 100 mm / min or less is evaluated as acceptable (excellent developer resistance).

図２０から明らかなように、グループＢの元素を含有しないＡｌ−０．２原子％Ｃｏ合金膜では、温度が高くなるにつれて現像液耐性が低下し、３０℃になるとエッチングレートが合格値を超えたのに対し、グループＢの元素（厳密には、グループＢ１に属するＬａ、Ｇｄ、Ｎｄ、Ｙの元素）を含有した本発明例ではいずれも、現像液温度を３０℃に高めても、良好な現像液耐性が得られた。このような優れた現像液耐性は、温度を３５℃まで高めたときでも維持されていた。 As is apparent from FIG. 20, in the Al-0.2 atomic% Co alloy film not containing the element of group B, the developer resistance decreases with increasing temperature, and the etching rate exceeds the acceptable value at 30 ° C. On the other hand, all of the examples of the present invention containing Group B elements (strictly, elements of La, Gd, Nd, and Y belonging to Group B1) are good even when the developer temperature is increased to 30 ° C. Developer resistance was obtained. Such excellent developer resistance was maintained even when the temperature was increased to 35 ° C.

以下、本発明を構成する各元素について説明する。 Hereinafter, each element constituting the present invention will be described.

グループＡに属するＮｉおよび／またはＣｏを２．０原子％以下（０原子％を含まない）
グループＡに属する元素であるＮｉおよびＣｏは、透明導電膜とのコンタクト抵抗低減に有用な元素である。すなわち、Ａｌ合金膜中に合金成分としてＮｉやＣｏを含有させれば、低い熱処理温度でも、Ａｌ合金膜と透明導電膜との界面に導電性のＮｉ／Ｃｏ含有析出物またはＮｉ／Ｃｏ含有濃化層が形成され易く、上記界面にＡｌ酸化物からなる絶縁層が生成するのを防止でき、Ａｌ合金膜と透明画素電極（例えばＩＴＯ）との間で、上記の析出物または濃化層を通して大部分のコンタクト電流が流れ、コンタクト抵抗を低く抑えることができるものと思われる。 Ni and / or Co belonging to group A is 2.0 atomic% or less (excluding 0 atomic%)
Ni and Co, which are elements belonging to Group A, are useful elements for reducing contact resistance with the transparent conductive film. That is, if Ni or Co is contained as an alloy component in the Al alloy film, conductive Ni / Co-containing precipitates or Ni / Co-containing concentrates are present at the interface between the Al alloy film and the transparent conductive film even at a low heat treatment temperature. An insulating layer is easily formed, and an insulating layer made of Al oxide can be prevented from being formed at the interface, and between the Al alloy film and the transparent pixel electrode (for example, ITO), the precipitate or the concentrated layer is passed through. It seems that most of the contact current flows and the contact resistance can be kept low.

本発明では、グループＡに属する元素であるＮｉおよびＣｏを、単独で用いても良いし、両方を併用しても良い。グループＡに属する元素の含有量（単独の場合は単独量であり、両方を含む場合は合計量である。）をα（原子％）とすると、上記作用を有効に発揮させるため、αを０．０５原子％以上とすることが好ましい。より好ましいαは０．０８原子％以上である。但し、過剰に添加しても上記作用が飽和するほか、現像工程での耐食性が阻害されるため、上記αの上限を２．０原子％とした。αの好ましい上限は０．５原子％であり、より好ましくは０．３原子％である。 In the present invention, Ni and Co, which are elements belonging to group A, may be used alone or in combination. When the content of an element belonging to group A (single amount is a single amount, and when both are included is a total amount) is α (atomic%), α is set to 0 in order to effectively exhibit the above action. It is preferable to set it to 0.05 atomic% or more. More preferable α is 0.08 atomic% or more. However, the above action is saturated even if added excessively, and the corrosion resistance in the development process is hindered. Therefore, the upper limit of α is set to 2.0 atomic%. A preferable upper limit of α is 0.5 atomic%, and more preferably 0.3 atomic%.

グループＢ（Ｇｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、Ｄｙ、Ｃｅ、Ｈｏ、Ｅｒ、Ｔｂ、Ｐｍ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｚｒ、Ｚｎ、Ｍｇ、Ｔｉ、Ｍｎ、およびＧｅ）に属する少なくとも一種の元素を０．０５〜２．５原子％
グループＢの元素は、Ａｌ−Ｃｏ合金膜の現像液耐性向上に有用な元素であり、グループＢの元素を少なくとも一種添加することにより、ガルバニック腐食速度が抑制され、現像工程での腐食量が軽減される。これらの元素は、現像液環境におけるカソード電流が小さいため、Ａｌとのガルバニック腐食を軽減するものと推察される。また、グループＢの元素のうちＮｄ、Ｌａ、Ｇｄ、Ｙの元素は、現像液環境下でガルバニック腐食防止に有用な水酸化物を安定して形成し易いため、腐食速度低減効果に一層優れている。本発明では、特に好ましく用いられる上記元素（Ｎｄ、Ｌａ、Ｇｄ、Ｙ）をグループＢ１に属する元素と呼ぶ場合がある。 Belongs to group B (Gd, Nd, La, Y, Sc, Pr, Dy, Ce, Ho, Er, Tb, Pm, Tm, Yb, Lu, Hf, Zr, Zn, Mg, Ti, Mn, and Ge) 0.05-2.5 atomic% of at least one element
Group B elements are useful for improving the developer resistance of Al-Co alloy films. By adding at least one Group B element, the galvanic corrosion rate is suppressed and the amount of corrosion in the development process is reduced. Is done. These elements are presumed to reduce galvanic corrosion with Al since the cathode current in the developer environment is small. Further, among the elements of group B, the elements of Nd, La, Gd, and Y are more excellent in the effect of reducing the corrosion rate because they are easy to stably form a hydroxide useful for preventing galvanic corrosion in a developer environment. Yes. In the present invention, the elements (Nd, La, Gd, Y) that are particularly preferably used may be referred to as elements belonging to the group B1.

参考のため、図２１に、後記する実施例１のＮｏ．１９（Ａｌ−０．２原子％Ｃｏ−０．６原子％Ｙ）について、現像液腐食試験前後の深さ方向プロファイル［ＸＰＳ（Ｘ線光電子分光分析）］の結果を示す。図２１に示すようにグループＢの元素としてＹを用いたとき、Ｙが表面に濃化していることが分かる。 For reference, in FIG. 19 shows the results of depth profile [XPS (X-ray photoelectron spectroscopy)] before and after the developer corrosion test for 19 (Al-0.2 atomic% Co-0.6 atomic% Y). As shown in FIG. 21, when Y is used as an element of group B, it can be seen that Y is concentrated on the surface.

このような作用を有効に発揮させるため、グループＢの添加量（単独の場合は単独量であり、２種以上を含むときは合計量である。）を０．０５原子％以上とする。グループＢの好ましい添加量は、０．２原子％以上であり、より好ましくは０．４原子％以上である。但し、過剰に添加すると、熱処理後のＡｌ合金膜自体の電気抵抗が増加するため、上限を２．５原子％とする。好ましい上限は１．０原子％であり、より好ましくは０．８原子％である。 In order to effectively exhibit such an action, the amount of addition of Group B (single amount when used alone, or total amount when containing two or more types) is 0.05 atomic% or more. The preferable addition amount of Group B is 0.2 atomic% or more, more preferably 0.4 atomic% or more. However, if added excessively, the electrical resistance of the Al alloy film itself after heat treatment increases, so the upper limit is made 2.5 atomic%. A preferable upper limit is 1.0 atomic%, and more preferably 0.8 atomic%.

上記グループＢの元素のうち、好ましくはＧｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、およびＤｙであり、より好ましくは、Ｇｄ、Ｎｄ、Ｌａ、およびＹ（グループＢ１に属する元素）である。 Among the elements of group B, Gd, Nd, La, Y, Sc, Pr, and Dy are preferable, and Gd, Nd, La, and Y (elements belonging to group B1) are more preferable.

本発明のＡｌ合金膜は、グループＢの元素を１種以上用いることができ、２種以上を併用してもエッチングレートを阻害することがなく、支障なく用いることができる。 In the Al alloy film of the present invention, one or more elements of Group B can be used, and even when two or more elements are used in combination, the etching rate is not hindered and can be used without any trouble.

ここで、グループＢ１の含有量をβ１（原子％）とすると、グループＡの含有量（α）との比（β１／α）は１．５超を満足することが好ましい。これにより、現像液エッチングレートが５０ｎｍ／ｍｉｎ以下（後記する実施例では現像液耐性を◎と評価）を達成することができる（後記する実施例を参照）。上記（β１／α）の比は大きい程良く、例えば、１．８以上であることがより好ましく、２以上であることが更に好ましい。 Here, when the content of group B1 is β1 (atomic%), the ratio (β1 / α) to the content (α) of group A preferably satisfies 1.5. As a result, a developer etching rate of 50 nm / min or less (in the examples described later, the developer resistance is evaluated as ◎) can be achieved (see the examples described later). The ratio of (β1 / α) is preferably as large as possible. For example, it is preferably 1.8 or more, and more preferably 2 or more.

本発明のＡｌ合金膜は、上記規定量のＮｉおよび／またはＣｏ、並びにグループＢの元素を含み、残部：Ａｌおよび不可避不純物である。 The Al alloy film of the present invention contains the specified amount of Ni and / or Co and Group B elements, with the balance being Al and inevitable impurities.

更に本発明のＡｌ合金膜には、本発明の作用を損なわない範囲で、透明導電膜とのコンタクト抵抗低減化に有用な公知の成分などを添加することもできる。例えば、後記する実施例に示すように、Ｇｅを例えば０．０５〜２．５原子％の範囲で含んでいてもよい。あるいは、前述した特許文献１や２に記載のコンタクト抵抗低減元素（例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｓｒ、Ｓｍ、Ｂｉなど）を含んでいても良い。 Furthermore, a known component useful for reducing contact resistance with the transparent conductive film can be added to the Al alloy film of the present invention within a range not impairing the function of the present invention. For example, as shown in the examples described later, Ge may be included in a range of 0.05 to 2.5 atomic%, for example. Alternatively, the contact resistance reducing element described in Patent Documents 1 and 2 (for example, Au, Ag, Cu, Ni, Sr, Sm, Bi, etc.) may be included.

上記のＡｌ合金膜は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある）を用いて形成することが望ましい。イオンプレーティング法や電子ビーム蒸着法、真空蒸着法で形成された薄膜よりも、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成できるからである。 The Al alloy film is preferably formed by a sputtering method using a sputtering target (hereinafter also referred to as “target”). This is because a thin film having excellent in-plane uniformity of components and film thickness can be easily formed as compared with a thin film formed by ion plating, electron beam vapor deposition or vacuum vapor deposition.

また、上記スパッタリング法で上記Ａｌ合金膜を形成するには、上記ターゲットとして、Ｎｉおよび／またはＣｏを２．０原子％以下（０原子％を含まない）、およびグループＢに属する少なくとも一種の元素を合計で０．０５〜２．５原子％含むものであって、所望のＡｌ合金膜と同一の組成のＡｌ合金スパッタリングターゲットを用いれば、組成ズレすることなく、所望の成分・組成のＡｌ合金膜を形成することができるのでよい。 Further, in order to form the Al alloy film by the sputtering method, the target is Ni and / or Co of 2.0 atomic% or less (not including 0 atomic%), and at least one element belonging to Group B If the Al alloy sputtering target having the same composition as the desired Al alloy film is used, the Al alloy having the desired components and composition can be obtained without misalignment. It is good because a film can be formed.

従って、本発明には、前述したＡｌ合金膜と同じ組成のスパッタリングターゲットも本発明の範囲内に包含される。詳細には、グループＡに属するＮｉおよび／またはＣｏの元素を２．０原子％以下（０原子％を含まない）、並びに上記グループＢに属する少なくとも一種の元素を０．０５〜２．５原子％含むスパッタリングターゲットも、本発明の範囲内に包含される。残部は、Ａｌおよび不可避不純物である。好ましい態様として、上記グループＢの元素がＧｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、およびＤｙから構成されているスパッタリングターゲット；上記グループＢの元素が、グループＢ１に属するＧｄ、Ｎｄ、Ｌａ、およびＹの元素から構成されているスパッタリングターゲット；上記グループＢ１の含有量（β１）と、上記グループＡの含有量（α）との比（β１／α）が１．５超を満足するスパッタリングターゲットが挙げられる。 Therefore, the present invention also includes a sputtering target having the same composition as the Al alloy film described above within the scope of the present invention. Specifically, Ni and / or Co elements belonging to group A are 2.0 atomic% or less (not including 0 atomic%), and at least one element belonging to group B is 0.05 to 2.5 atoms. % Sputtering targets are also included within the scope of the present invention. The balance is Al and inevitable impurities. As a preferred embodiment, a sputtering target in which the group B element is composed of Gd, Nd, La, Y, Sc, Pr, and Dy; the group B element is Gd, Nd, La, and A sputtering target composed of an element of Y; a sputtering target satisfying a ratio (β1 / α) of the content (β1) of the group B1 to the content (α) of the group A exceeds 1.5. Can be mentioned.

上記ターゲットの形状は、スパッタリング装置の形状や構造に応じて任意の形状（角型プレート状、円形プレート状、ドーナツプレート状など）に加工したものが含まれる。
上記ターゲットの製造方法としては、溶解鋳造法や粉末焼結法、スプレイフォーミング法で、Ａｌ基合金からなるインゴットを製造して得る方法や、Ａｌ基合金からなるプリフォーム（最終的な緻密体を得る前の中間体）を製造した後、該プリフォームを緻密化手段により緻密化して得られる方法が挙げられる。 The shape of the target includes those processed into an arbitrary shape (such as a square plate shape, a circular plate shape, or a donut plate shape) according to the shape or structure of the sputtering apparatus.
As a method for producing the above target, a method of producing an ingot made of an Al-based alloy by a melt casting method, a powder sintering method, or a spray forming method, or a preform made of an Al-based alloy (the final dense body is prepared) Examples thereof include a method obtained by producing an intermediate before being obtained) and then densifying the preform by a densification means.

本発明は、上記Ａｌ合金膜が、薄膜トランジスタに用いられていることを特徴とする表示装置も含むものであり、その態様として、前記Ａｌ合金膜が、薄膜トランジスタのソース電極および／またはドレイン電極並びに信号線に用いられ、ドレイン電極が透明導電膜に直接接続されているもの；および／またはゲート電極および走査線に用いられているもの；が挙げられる。 The present invention also includes a display device characterized in that the Al alloy film is used in a thin film transistor. As an aspect of the display device, the Al alloy film includes a source electrode and / or a drain electrode of a thin film transistor and a signal. Used for the line, and the drain electrode is directly connected to the transparent conductive film; and / or used for the gate electrode and the scanning line.

また前記ゲート電極および走査線と、前記ソース電極および／またはドレイン電極並びに信号線が、同一組成のＡｌ合金膜であるものが態様として含まれる。 Further, the gate electrode and the scanning line, the source electrode and / or the drain electrode, and the signal line are included in the form of an Al alloy film having the same composition.

本発明に用いられる透明導電膜としては、酸化インジウム錫（ＩＴＯ）または酸化インジウム亜鉛（ＩＺＯ）が好ましい。 The transparent conductive film used in the present invention is preferably indium tin oxide (ITO) or indium zinc oxide (IZO).

以下、図面を参照しながら、本発明に係る表示装置の好ましい実施形態を説明する。以下では、アモルファスシリコンＴＦＴ基板またはポリシリコンＴＦＴ基板を備えた液晶表示装置（例えば図１、詳細については後述する）を代表的に挙げて説明するが、本発明はこれに限定されない。 Hereinafter, a preferred embodiment of a display device according to the present invention will be described with reference to the drawings. Hereinafter, a liquid crystal display device (for example, FIG. 1, which will be described in detail later) provided with an amorphous silicon TFT substrate or a polysilicon TFT substrate will be described as a representative example, but the present invention is not limited to this.

（実施形態１）
図２を参照しながら、アモルファスシリコンＴＦＴ基板の実施形態を詳細に説明する。
図２は、上記図１（本発明に係る表示装置の一例）中、Ａの要部拡大図であって、本発明に係る表示装置のＴＦＴ基板（ボトムゲート型）の好ましい実施形態を説明する概略断面説明図である。 (Embodiment 1)
An embodiment of an amorphous silicon TFT substrate will be described in detail with reference to FIG.
FIG. 2 is an enlarged view of a main part A of FIG. 1 (an example of the display device according to the present invention), and illustrates a preferred embodiment of the TFT substrate (bottom gate type) of the display device according to the present invention. It is a schematic cross-sectional explanatory drawing.

本実施形態では、ソース−ドレイン電極／信号線（３４）およびゲート電極／走査線（２５、２６）として、Ａｌ合金膜を使用している。従来のＴＦＴ基板では、走査線２５の上、ゲート電極２６の上、信号線３４（ソース電極２８およびドレイン電極２９）の上に、それぞれ、バリアメタル層が形成されているのに対し、本実施形態のＴＦＴ基板では、これらのバリアメタル層を省略することができる。 In the present embodiment, Al alloy films are used as the source-drain electrode / signal line (34) and the gate electrode / scanning line (25, 26). In the conventional TFT substrate, a barrier metal layer is formed on the scanning line 25, on the gate electrode 26, and on the signal line 34 (source electrode 28 and drain electrode 29). In the TFT substrate of the form, these barrier metal layers can be omitted.

すなわち、本実施形態によれば、上記バリアメタル層を介在させることなく、ＴＦＴのドレイン電極２９に用いられるＡｌ合金膜を透明画素電極５と直接接続することができ、この様な実施形態においても、従来のＴＦＴ基板と同程度以上の良好なＴＦＴ特性を実現できる。 That is, according to the present embodiment, the Al alloy film used for the drain electrode 29 of the TFT can be directly connected to the transparent pixel electrode 5 without interposing the barrier metal layer. In such an embodiment, too. As a result, good TFT characteristics comparable to or higher than those of conventional TFT substrates can be realized.

次に、図３から図１０を参照しながら、図２に示す本発明に係るアモルファスシリコンＴＦＴ基板の製造方法の一例を説明する。薄膜トランジスタは、水素化アモルファスシリコンを半導体層として用いたアモルファスシリコンＴＦＴである。図３から図１０には、図２と同じ参照符号を付している。 Next, an example of a method for manufacturing the amorphous silicon TFT substrate according to the present invention shown in FIG. 2 will be described with reference to FIGS. The thin film transistor is an amorphous silicon TFT using hydrogenated amorphous silicon as a semiconductor layer. 3 to 10 are denoted by the same reference numerals as those in FIG.

まず、ガラス基板（透明基板）１ａに、スパッタリング法を用いて、厚さ２００ｎｍ程度のＡｌ合金膜を積層する。スパッタリングの成膜温度は、１５０℃とした。このＡｌ合金膜をパターニングすることにより、ゲート電極２６および走査線２５を形成する（図３を参照）。このとき、後記する図４において、ゲート絶縁膜２７のカバレッジが良くなる様に、ゲート電極２６および走査線２５を構成するＡｌ合金膜の周縁を約３０°〜４０°のテーパー状にエッチングしておくのがよい。 First, an Al alloy film having a thickness of about 200 nm is laminated on a glass substrate (transparent substrate) 1a using a sputtering method. The film forming temperature of sputtering was 150 ° C. By patterning this Al alloy film, the gate electrode 26 and the scanning line 25 are formed (see FIG. 3). At this time, in FIG. 4 to be described later, the periphery of the Al alloy film constituting the gate electrode 26 and the scanning line 25 is etched to a taper of about 30 ° to 40 ° so that the coverage of the gate insulating film 27 is improved. It is good to leave.

次いで、図４に示すように、例えばプラズマＣＶＤ法などの方法を用いて、厚さ約３００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）でゲート絶縁膜２７を形成する。プラズマＣＶＤ法の成膜温度は、約３５０℃とした。続いて、例えばプラズマＣＶＤ法などの方法を用いて、ゲート絶縁膜２７の上に、厚さ５０ｎｍ程度の水素化アモルファスシリコン膜（αＳｉ−Ｈ）および厚さ３００ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）を成膜する。 Next, as shown in FIG. 4, a gate insulating film 27 is formed of a silicon oxide film (SiOx) having a thickness of about 300 nm by using a method such as plasma CVD. The film formation temperature of the plasma CVD method was about 350 ° C. Subsequently, a hydrogenated amorphous silicon film (αSi—H) having a thickness of about 50 nm and a silicon nitride film (SiNx) having a thickness of about 300 nm are formed on the gate insulating film 27 by using a method such as plasma CVD. Form a film.

続いて、ゲート電極２６をマスクとする裏面露光により、図５に示すように窒化シリコン膜（ＳｉＮｘ）をパターニングし、チャネル保護膜を形成する。更にその上に、リンをドーピングした厚さ５０ｎｍ程度のｎ⁺型水素化アモルファスシリコン膜（ｎ⁺ａ−Ｓｉ−Ｈ）５６を成膜した後、図６に示すように、水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）５５およびｎ⁺型水素化アモルファスシリコン膜（ｎ⁺ａ−Ｓｉ−Ｈ）５６をパターニングする。 Subsequently, as shown in FIG. 5, the silicon nitride film (SiNx) is patterned by backside exposure using the gate electrode 26 as a mask to form a channel protective film. Further, an n ⁺ type hydrogenated amorphous silicon film (n ⁺ a-Si—H) 56 having a thickness of about 50 nm doped with phosphorus is formed thereon, and then a hydrogenated amorphous silicon film is formed as shown in FIG. The (a-Si-H) 55 and the n ⁺ type hydrogenated amorphous silicon film (n ⁺ a-Si—H) 56 are patterned.

次に、その上に、スパッタリング法を用いて、厚さ５０ｎｍ程度のＭｏ膜５３と厚さ３００ｎｍ程度のＡｌ合金膜２８，２９を順次積層する。スパッタリングの成膜温度は、１５０℃とした。次いで、図７に示す様にパターニングすることにより、信号線と一体のソース電極２８と、透明画素電極５に直接接触されるドレイン電極２９とが形成される。更に、ソース電極２８およびドレイン電極２９をマスクとして、チャネル保護膜（ＳｉＮｘ）上のｎ⁺型水素化アモルファスシリコン膜（ｎ⁺ａ−Ｓｉ−Ｈ）５６をドライエッチングして除去する。 Next, a Mo film 53 with a thickness of about 50 nm and Al alloy films 28 and 29 with a thickness of about 300 nm are sequentially stacked thereon using a sputtering method. The film forming temperature of sputtering was 150 ° C. Next, by patterning as shown in FIG. 7, the source electrode 28 integrated with the signal line and the drain electrode 29 that is in direct contact with the transparent pixel electrode 5 are formed. Furthermore, using the source electrode 28 and the drain electrode 29 as a mask, the n ⁺ type hydrogenated amorphous silicon film (n ⁺ a-Si—H) 56 on the channel protective film (SiNx) is removed by dry etching.

次に、図８に示すように、例えばプラズマＣＶＤ装置などを用いて、厚さ３００ｎｍ程度の窒化シリコン膜３０を成膜し、保護膜を形成する。このときの成膜温度は、例えば２５０℃程度で行なわれる。次いで、窒化シリコン膜３０上にフォトレジスト層３１を形成した後、窒化シリコン膜３０をパターニングし、例えばドライエッチング等によって窒化シリコン膜３０にコンタクトホール３２を形成する。同時に、パネル端部のゲート電極上のＴＡＢとの接続に当たる部分にコンタクトホール（不図示）を形成する。 Next, as shown in FIG. 8, a silicon nitride film 30 having a thickness of about 300 nm is formed by using, for example, a plasma CVD apparatus, and a protective film is formed. The film formation temperature at this time is about 250 ° C., for example. Next, after a photoresist layer 31 is formed on the silicon nitride film 30, the silicon nitride film 30 is patterned, and contact holes 32 are formed in the silicon nitride film 30 by, for example, dry etching. At the same time, a contact hole (not shown) is formed in a portion corresponding to the connection with TAB on the gate electrode at the end of the panel.

次に、例えば酸素プラズマによるアッシング工程を経た後、図９に示すように、例えばアミン系等の剥離液を用いてフォトレジスト層３１を剥離する。最後に、例えば保管時間（８時間程度）の範囲内で、図１０に示すように、例えば厚さ４０ｎｍ程度のＩＴＯ膜を成膜し、ウェットエッチングによるパターニングを行うことによって透明画素電極５を形成する。同時に、パネル端部のゲート電極のＴＡＢとの接続部分に、ＴＡＢとのボンディングのためＩＴＯ膜をパターニングすると、ＴＦＴアレイ基板１が完成する。 Next, after an ashing process using, for example, oxygen plasma, as shown in FIG. 9, the photoresist layer 31 is stripped using, for example, an amine-based stripping solution. Finally, within the range of storage time (about 8 hours), for example, as shown in FIG. 10, an ITO film having a thickness of, for example, about 40 nm is formed and patterned by wet etching to form the transparent pixel electrode 5 To do. At the same time, when the ITO film is patterned for bonding to the TAB at the connection portion of the gate electrode at the end of the panel, the TFT array substrate 1 is completed.

このようにして作製されたＴＦＴ基板は、ドレイン電極２９と透明画素電極５とが直接接続されている。 In the TFT substrate thus manufactured, the drain electrode 29 and the transparent pixel electrode 5 are directly connected.

上記では、透明画素電極５として、ＩＴＯ膜を用いたが、ＩＺＯ膜を用いてもよい。また、活性半導体層として、アモルファスシリコンの代わりにポリシリコンを用いてもよい。 In the above description, an ITO film is used as the transparent pixel electrode 5, but an IZO film may be used. Further, polysilicon may be used as the active semiconductor layer instead of amorphous silicon.

このようにして得られるＴＦＴ基板を使用し、例えば、以下に記載の方法によって、前述した図１に示す液晶表示装置を完成させる。 Using the TFT substrate thus obtained, for example, the liquid crystal display device shown in FIG. 1 is completed by the method described below.

まず、上記のようにして作製したＴＦＴ基板１の表面に、例えばポリイミドを塗布し、乾燥してからラビング処理を行って配向膜を形成する。 First, for example, polyimide is applied to the surface of the TFT substrate 1 manufactured as described above and dried, and then a rubbing process is performed to form an alignment film.

一方、対向基板２は、ガラス基板上に、例えばクロム（Ｃｒ）をマトリックス状にパターニングすることによって遮光膜９を形成する。次に、遮光膜９の間隙に、樹脂製の赤、緑、青のカラーフィルタ８を形成する。遮光膜９とカラーフィルタ８上に、ＩＴＯ膜のような透明導電膜を共通電極７として配置することによって対向電極を形成する。そして、対向電極の最上層に例えばポリイミドを塗布し、乾燥した後、ラビング処理を行って配向膜１１を形成する。 On the other hand, the counter substrate 2 forms the light shielding film 9 on the glass substrate by patterning, for example, chromium (Cr) in a matrix. Next, resin-made red, green, and blue color filters 8 are formed in the gaps between the light shielding films 9. A counter electrode is formed by disposing a transparent conductive film such as an ITO film as the common electrode 7 on the light shielding film 9 and the color filter 8. Then, for example, polyimide is applied to the uppermost layer of the counter electrode, and after drying, a rubbing process is performed to form the alignment film 11.

次いで、ＴＦＴ基板１と対向基板２の配向膜１１が形成されている面とを夫々対向するように配置し、樹脂製などのシール材１６により、液晶の封入口を除いてＴＦＴ基板１と対向基板２２枚とを貼り合わせる。このとき、ＴＦＴ基板１と対向基板２との間には、スペーサー１５を介在させるなどして２枚の基板間のギャップを略一定に保つ。
このようにして得られる空セルを真空中に置き、封入口を液晶に浸した状態で徐々に大気圧に戻していくことにより、空セルに液晶分子を含む液晶材料を注入して液晶層を形成し、封入口を封止する。最後に、空セルの外側の両面に偏光板１０を貼り付けて液晶ディスプレイを完成させる。 Next, the TFT substrate 1 and the surface of the counter substrate 2 on which the alignment film 11 is formed are arranged so as to face each other, and the TFT substrate 1 is opposed to the TFT substrate 1 by a sealing material 16 made of resin, excluding the liquid crystal sealing port. The 22 substrates are bonded together. At this time, a gap between the two substrates is kept substantially constant by interposing a spacer 15 between the TFT substrate 1 and the counter substrate 2.
By placing the empty cell thus obtained in a vacuum and gradually returning it to atmospheric pressure with the sealing port immersed in liquid crystal, a liquid crystal material containing liquid crystal molecules is injected into the empty cell to form a liquid crystal layer. Form and seal the sealing port. Finally, polarizing plates 10 are attached to both sides of the empty cell to complete the liquid crystal display.

次に、図１に示したように、液晶表示装置を駆動するドライバ回路１３を液晶ディスプレイに電気的に接続し、液晶ディスプレイの側部あるいは裏面部に配置する。そして、液晶ディスプレイの表示面となる開口を含む保持フレーム２３と、面光源をなすバックライト２２と導光板２０と保持フレーム２３によって液晶ディスプレイを保持し、液晶表示装置を完成させる。 Next, as shown in FIG. 1, the driver circuit 13 for driving the liquid crystal display device is electrically connected to the liquid crystal display, and is arranged on the side portion or the back surface portion of the liquid crystal display. Then, the liquid crystal display is held by the holding frame 23 including the opening serving as the display surface of the liquid crystal display, the backlight 22 serving as the surface light source, the light guide plate 20, and the holding frame 23, thereby completing the liquid crystal display device.

（実施形態２）
図１１を参照しながら、ポリシリコンＴＦＴ基板の実施形態を詳細に説明する。
図１１は、本発明に係るトップゲート型のＴＦＴ基板の好ましい実施形態を説明する概略断面説明図である。 (Embodiment 2)
An embodiment of a polysilicon TFT substrate will be described in detail with reference to FIG.
FIG. 11 is a schematic cross-sectional explanatory view illustrating a preferred embodiment of a top gate type TFT substrate according to the present invention.

本実施形態は、活性半導体層として、アモルファスシリコンの代わりにポリシリコンを用いた点、ボトムゲート型ではなくトップゲート型のＴＦＴ基板を用いた点において、前述した実施形態１と主に相違している。詳細には、図１１に示す本実施形態のポリシリコンＴＦＴ基板では、活性半導体膜は、リンがドープされていないポリシリコン膜（ｐｏｌｙ−Ｓｉ）と、リンもしくはヒ素がイオン注入されたポリシリコン膜（ｎ⁺ｐｏｌｙ−Ｓｉ）とから形成されている点で、前述した図２に示すアモルファスシリコンＴＦＴ基板と相違する。また、信号線は、層間絶縁膜（ＳｉＯｘ）を介して走査線と交差するように形成されている。 This embodiment is mainly different from Embodiment 1 described above in that polysilicon is used instead of amorphous silicon as an active semiconductor layer and that a top gate type TFT substrate is used instead of a bottom gate type. Yes. Specifically, in the polysilicon TFT substrate of the present embodiment shown in FIG. 11, the active semiconductor film is a polysilicon film not doped with phosphorus (poly-Si) and a polysilicon film into which phosphorus or arsenic is ion-implanted. It differs from the amorphous silicon TFT substrate shown in FIG. 2 described above in that it is formed of (n ⁺ poly-Si). Further, the signal line is formed so as to intersect the scanning line through an interlayer insulating film (SiOx).

本実施形態においても、ソース電極２８およびドレイン電極２９の上に形成されるバリアメタル層を省略することができる。 Also in this embodiment, the barrier metal layer formed on the source electrode 28 and the drain electrode 29 can be omitted.

次に、図１２から図１８を参照しながら、図１１に示す本発明に係るポリシリコンＴＦＴ基板の製造方法の一例を説明する。薄膜トランジスタは、ポリシリコン膜（ｐｏｌｙ−Ｓｉ）を半導体層として用いたポリシリコンＴＦＴである。図１２から図１８には、図１１と同じ参照符号を付している。 Next, an example of a method for manufacturing the polysilicon TFT substrate according to the present invention shown in FIG. 11 will be described with reference to FIGS. The thin film transistor is a polysilicon TFT using a polysilicon film (poly-Si) as a semiconductor layer. 12 to 18, the same reference numerals as those in FIG. 11 are given.

まず、ガラス基板１ａ上に、例えばプラズマＣＶＤ法などにより、基板温度約３００℃程度で、厚さ５０ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）、厚さ１００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）、および厚さ約５０ｎｍ程度の水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）を成膜する。次に、水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）をポリシリコン化するため、熱処理（約４７０℃で１時間程度）およびレーザーアニールを行う。脱水素処理を行った後、例えばエキシマレーザアニール装置を用いて、エネルギー約２３０ｍＪ／ｃｍ²程度のレーザーを水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）に照射することにより、厚さが約０．３μｍ程度のポリシリコン膜（ｐｏｌｙ−Ｓｉ）を得る（図１２）。 First, a silicon nitride film (SiNx) having a thickness of about 50 nm, a silicon oxide film (SiOx) having a thickness of about 100 nm, and a thickness are formed on the glass substrate 1a by a plasma CVD method or the like, for example. A hydrogenated amorphous silicon film (a-Si-H) of about 50 nm is formed. Next, in order to convert the hydrogenated amorphous silicon film (a-Si-H) into polysilicon, heat treatment (about 1 hour at about 470 ° C.) and laser annealing are performed. After the dehydrogenation treatment, the hydrogenated amorphous silicon film (a-Si-H) is irradiated with a laser having an energy of about 230 mJ / cm ² using, for example, an excimer laser annealing apparatus, so that the thickness is about 0. A polysilicon film (poly-Si) of about 3 μm is obtained (FIG. 12).

次いで、図１３に示すように、プラズマエッチング等によってポリシリコン膜（ｐｏｌｙ−Ｓｉ）をパターニングする。次に、図１４に示すように、厚さが約１００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）を成膜し、ゲート絶縁膜２７を形成する。ゲート絶縁膜２７の上に、スパッタリング等によって、厚さ約２００ｎｍ程度のＡｌ合金膜および厚さ約５０ｎｍ程度のバリアメタル層（Ｍｏ薄膜）５２を積層した後、プラズマエッチング等の方法でパターニングする。これにより、走査線と一体のゲート電極２６が形成される。 Next, as shown in FIG. 13, the polysilicon film (poly-Si) is patterned by plasma etching or the like. Next, as shown in FIG. 14, a silicon oxide film (SiOx) having a thickness of about 100 nm is formed, and a gate insulating film 27 is formed. An Al alloy film with a thickness of about 200 nm and a barrier metal layer (Mo thin film) 52 with a thickness of about 50 nm are stacked on the gate insulating film 27 by sputtering or the like, and then patterned by a method such as plasma etching. Thereby, the gate electrode 26 integral with the scanning line is formed.

続いて、図１５に示すように、フォトレジスト３１でマスクを形成し、例えばイオン注入装置などにより、例えばリンを５０ｋｅＶ程度で１×１０¹⁵個／ｃｍ²程度ドーピングし、ポリシリコン膜（ｐｏｌｙ−Ｓｉ）の一部にｎ⁺型ポリシリコン膜（ｎ⁺ｐｏｌｙ−Ｓｉ）を形成する。次に、フォトレジスト３１を剥離し、例えば５００℃程度で熱処理することによってリンを拡散させる。 Subsequently, as shown in FIG. 15, a mask is formed with a photoresist 31, and, for example, phosphorus is doped at about 1 × 10 ¹⁵ atoms / cm ^{2 at} about 50 keV by using, for example, an ion implantation apparatus, and a polysilicon film (poly- An n ⁺ type polysilicon film (n ⁺ poly-Si) is formed on a part of Si). Next, the photoresist 31 is peeled off, and phosphorus is diffused by heat treatment at about 500 ° C., for example.

次いで、図１６に示すように、例えばプラズマＣＶＤ装置などを用いて、厚さ５００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）を基板温度約２５０℃程度で成膜し、層間絶縁膜を形成した後、同様にフォトレジストによってパターニングしたマスクを用いて層間絶縁膜（ＳｉＯｘ）とゲート絶縁膜２７の酸化シリコン膜をドライエッチングし、コンタクトホールを形成する。スパッタリングにより、厚さ５０ｎｍ程度のＭｏ膜５３と厚さ４５０ｎｍ程度のＡｌ合金膜を成膜した後、パターニングすることによって、信号線と一体のソース電極２８およびドレイン電極２９を形成する。その結果、ソース電極２８とドレイン電極２９は、各々コンタクトホールを介してｎ⁺型ポリシリコン膜（ｎ⁺ｐｏｌｙ−Ｓｉ）にコンタクトされる。 Next, as shown in FIG. 16, a silicon oxide film (SiOx) having a thickness of about 500 nm is formed at a substrate temperature of about 250 ° C. using a plasma CVD apparatus, for example, and an interlayer insulating film is formed. The interlayer insulating film (SiOx) and the silicon oxide film of the gate insulating film 27 are dry-etched using a mask patterned with photoresist to form contact holes. A Mo film 53 having a thickness of about 50 nm and an Al alloy film having a thickness of about 450 nm are formed by sputtering and then patterned to form the source electrode 28 and the drain electrode 29 integrated with the signal line. As a result, the source electrode 28 and the drain electrode 29 are contacted to the n ⁺ type polysilicon film (n ⁺ poly-Si) through the contact holes, respectively.

次いで、図１７に示すように、プラズマＣＶＤ装置などにより、厚さ５００ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）を基板温度２５０℃程度で成膜し、層間絶縁膜を形成する。層間絶縁膜の上にフォトレジスト層３１を形成した後、窒化シリコン膜（ＳｉＮｘ）をパターニングし、例えばドライエッチングによって窒化シリコン膜（ＳｉＮｘ）にコンタクトホール３２を形成する。
次に、図１８に示すように、例えば酸素プラズマによるアッシング工程を経た後、前述した実施形態１と同様にしてアミン系の剥離液などを用いてフォトレジストを剥離してから、ＩＴＯ膜を成膜し、ウェットエッチングによるパターニングを行って透明画素電極５を形成する。 Next, as shown in FIG. 17, a silicon nitride film (SiNx) having a thickness of about 500 nm is formed at a substrate temperature of about 250 ° C. by a plasma CVD apparatus or the like to form an interlayer insulating film. After the photoresist layer 31 is formed on the interlayer insulating film, the silicon nitride film (SiNx) is patterned, and contact holes 32 are formed in the silicon nitride film (SiNx) by, for example, dry etching.
Next, as shown in FIG. 18, after an ashing process using, for example, oxygen plasma, the photoresist is stripped using an amine-based stripping solution in the same manner as in the first embodiment, and then an ITO film is formed. Then, the transparent pixel electrode 5 is formed by patterning by wet etching.

このようにして作製されたポリシリコンＴＦＴ基板では、ドレイン電極２９は透明画素電極５に直接接続されている。
次に、トランジスタの特性を安定させるため、例えば２５０℃程度で１時間程度アニールすると、ポリシリコンＴＦＴアレイ基板が完成する。 In the polysilicon TFT substrate thus manufactured, the drain electrode 29 is directly connected to the transparent pixel electrode 5.
Next, in order to stabilize the characteristics of the transistor, for example, annealing is performed at about 250 ° C. for about 1 hour to complete a polysilicon TFT array substrate.

第２の実施形態に係るＴＦＴ基板、および該ＴＦＴ基板を備えた液晶表示装置によれば、前述した第１の実施形態に係るＴＦＴ基板と同様の効果が得られる。 According to the TFT substrate according to the second embodiment and the liquid crystal display device including the TFT substrate, the same effects as those of the TFT substrate according to the first embodiment described above can be obtained.

このようにして得られるＴＦＴアレイ基板を用い、前述した実施形態１のＴＦＴ基板と同様にして例えば前記図１に示す液晶表示装置を完成させる。 Using the TFT array substrate thus obtained, for example, the liquid crystal display device shown in FIG. 1 is completed in the same manner as the TFT substrate of Embodiment 1 described above.

以下、実施例を挙げて本発明をより具体的に説明するが、本発明は以下の実施例によって制限されず、上記・下記の趣旨に適合し得る範囲で適切に変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。 EXAMPLES Hereinafter, the present invention will be described more specifically with reference to examples. However, the present invention is not limited by the following examples, and should be implemented with appropriate modifications within a range that can meet the above and the following purposes. Are all possible and are within the scope of the present invention.

表１に示す種々の合金組成のＡｌ合金膜（膜厚＝３００ｎｍ）を、ＤＣマグネトロン・スパッタ法（基板＝ガラス基板（コーニング社製Ｅａｇｌｅ２０００）、雰囲気ガス＝アルゴン、圧力＝２ｍＴｏｒｒ、基板温度＝２５℃（室温））によって成膜した。 An Al alloy film (film thickness = 300 nm) having various alloy compositions shown in Table 1 is obtained by applying a DC magnetron sputtering method (substrate = glass substrate (Eagle 2000 manufactured by Corning)), atmosphere gas = argon, pressure = 2 mTorr, substrate temperature = 25. (° C. (room temperature)).

尚、上記種々の合金組成のＡｌ合金膜の形成には、真空溶解法で作製した種々の組成のＡｌ合金ターゲットをスパッタリングターゲットとして用いた。 For the formation of the Al alloy films having various alloy compositions, Al alloy targets having various compositions prepared by vacuum melting were used as sputtering targets.

また実施例で用いた種々のＡｌ合金膜における各合金元素の含有量は、ＩＣＰ発光分析（誘導結合プラズマ発光分析）法によって求めた。 The content of each alloy element in the various Al alloy films used in the examples was determined by ICP emission analysis (inductively coupled plasma emission analysis).

上記のようにして成膜したＡｌ合金膜を用いて、熱処理後のＡｌ合金膜自体の電気抵抗率、Ａｌ合金膜を透明画素電極に直接接続したときのダイレクト接触抵抗（ＩＴＯとのコンタクト抵抗）、耐食性としてアルカリ現像液耐性と剥離液耐性を、それぞれ下記に示す方法で測定した。 Using the Al alloy film formed as described above, the electrical resistivity of the Al alloy film itself after the heat treatment, the direct contact resistance when the Al alloy film is directly connected to the transparent pixel electrode (contact resistance with ITO) The resistance to alkaline developer and the resistance to stripping solution as corrosion resistance were measured by the methods shown below.

（１）熱処理後のＡｌ合金膜自体の電気抵抗率
上記Ａｌ合金膜に対し、１０μｍ幅のラインアンドスペースパターンを形成し、不活性ガス雰囲気中、３３０℃で３０分間の熱処理を施してから、４端子法で電気抵抗率を測定した。そして下記基準で、熱処理後のＡｌ合金膜自体の電気抵抗の良否を判定した。本実施例では◎、○、および△を合格とした。
（判定基準）
◎：４．５μΩ・ｃｍ以下
○：４．５μΩ・ｃｍ超５．５μΩ・ｃｍ以下
△：５．５μΩ・ｃｍ超６．５μΩ・ｃｍ以下
×：６．５μΩ・ｃｍ超 (1) Electrical resistivity of the Al alloy film itself after heat treatment After forming a 10 μm wide line and space pattern for the Al alloy film and performing a heat treatment at 330 ° C. for 30 minutes in an inert gas atmosphere, The electrical resistivity was measured by the 4-terminal method. And the quality of the electrical resistance of Al alloy film itself after heat processing was determined on the following reference | standard. In this example, ◎, ○, and Δ were accepted.
(Criteria)
A: 4.5 μΩ · cm or less ○: 4.5 μΩ · cm or more 5.5 μΩ · cm or less Δ: 5.5 μΩ · cm or more 6.5 μΩ · cm or less X: 6.5 μΩ · cm or less

（２）透明画素電極とのダイレクト接触抵抗
Ａｌ合金膜と透明画素電極を直接接触したときの接触電気抵抗は、透明画素電極（ＩＴＯ；酸化インジウムに１０質量％の酸化スズを加えた酸化インジウムスズ）を、下記条件でスパッタリングすることによって図１９に示すケルビンパターン（コンタクトホールサイズ：１０μｍ角）を作製し、４端子測定（ＩＴＯ−Ａｌ合金膜に電流を流し、別の端子でＩＴＯ−Ａｌ合金間の電圧降下を測定する方法）を行なった。具体的には、図１９のＩ₁−Ｉ₂間に電流Ｉを流し、Ｖ₁−Ｖ₂間の電圧Ｖをモニターすることにより、コンタクト部Ｃのダイレクト接触抵抗Ｒを［Ｒ＝（Ｖ₂−Ｖ₁）／Ｉ₂］として求めた。そして下記基準で、ＩＴＯとのダイレクト接触抵抗の良否を判定した。本実施例では○を合格とした。 (2) Direct contact resistance with the transparent pixel electrode The contact electrical resistance when the Al alloy film and the transparent pixel electrode are in direct contact is the transparent pixel electrode (ITO; indium tin oxide in which 10% by mass of tin oxide is added to indium oxide) ) Is sputtered under the following conditions to produce the Kelvin pattern (contact hole size: 10 μm square) shown in FIG. 19, and four-terminal measurement (current is passed through the ITO-Al alloy film, and ITO-Al alloy at another terminal) The method of measuring the voltage drop between the two was performed. Specifically, the current I is passed between I _{1 and} I ₂ in FIG. 19 and the voltage V between V _{1 and} V ₂ is monitored, whereby the direct contact resistance R of the contact portion C is set to [R = (V ₂ was determined as -V ₁₎ / I _2]. And the quality of the direct contact resistance with ITO was determined on the following reference | standard. In this example, ○ was accepted.

（透明画素電極の成膜条件）
・雰囲気ガス＝アルゴン
・圧力＝０．８ｍＴｏｒｒ
・基板温度＝２５℃（室温）
（判定基準）
○：１０００Ω未満
×：１０００Ω以上 (Conditions for forming transparent pixel electrodes)
・ Atmosphere gas = Argon ・ Pressure = 0.8 mTorr
-Substrate temperature = 25 ° C (room temperature)
(Criteria)
○: Less than 1000Ω ×: 1000Ω or more

（３）アルカリ現像液耐性（現像液エッチングレートの測定）
基板上に成膜したＡｌ合金膜にマスクを施した後、現像液（ＴＭＡＨ２．３８質量％を含む水溶液）中に３０℃で２分間浸漬した後、純水で１分間洗浄し、Ｎ_２ガスを吹き付けて乾燥した。その後、マスキングを剥離し、試験部とマスキング部（非試験部）の段差（エッチング量）を触診式段差計を用いて合計３箇所測定し、その平均値をエッチング量としてエッチング速度（ｎｍ／ｍｉｎ）を算出した。そして、下記基準で現像液耐性の良否を判定した。本実施例では◎または○を合格とした。
（判定基準）
◎：５０ｎｍ／ｍｉｎ未満
○：５０ｎｍ／ｍｉｎ超１００ｎｍ／ｍｉｎ以下
△：１００ｎｍ／ｍｉｎ超１５０ｎｍ／ｍｉｎ以下
×：１５０ｎｍ／ｍｉｎ超 (3) Alkali developer resistance (determination of developer etch rate)
After masking the Al alloy film formed on the substrate, it was immersed in a developer (aqueous solution containing 2.38% by mass of TMAH) at 30 ° C. for 2 minutes, washed with pure water for 1 minute, and N ₂ gas. And dried. Thereafter, the masking was peeled off, and the level difference (etching amount) between the test part and the masking part (non-test part) was measured using a palpation-type step meter in total, and the etching rate (nm / min) with the average value as the etching amount. ) Was calculated. Then, the quality of the developer resistance was determined according to the following criteria. In this example, ◎ or ○ was accepted.
(Criteria)
A: Less than 50 nm / min B: Over 50 nm / min 100 nm / min or less Δ: Over 100 nm / min 150 nm / min or less X: Over 150 nm / min

これらの結果を表１および表２にまとめて記載する。表１および２に記載の各Ａｌ合金膜の組成において、残部はＡｌおよび不可避的不純物である。 These results are summarized in Tables 1 and 2. In the composition of each Al alloy film described in Tables 1 and 2, the balance is Al and inevitable impurities.

これらの表より以下のように考察することができる。 From these tables, it can be considered as follows.

まず、グループＡの元素としてＣｏを含有するＮｏ．１〜４４、４９〜５３について考察する。 First, No. 1 containing Co as an element of group A was obtained. Consider 1-44, 49-53.

このうちＮｏ．３６、４４、５２、および５３は、グループＢの元素を含まない比較例であり、Ｃｏ添加によってＩＴＯ（透明画素電極）とのダイレクト接触抵抗を大幅に低減できるが、エッチングレートが速くなって現像液耐性に劣っている。 Of these, No. 36, 44, 52, and 53 are comparative examples that do not contain Group B elements. Co addition can significantly reduce the direct contact resistance with ITO (transparent pixel electrode), but the etching rate is increased and development is performed. Inferior in liquid resistance.

これに対し、Ｎｏ．５６はグループＢの合計量が本発明で規定する好ましい範囲の上限（２．５原子％）を超える例であり、熱処理後の電気抵抗が増加した。 In contrast, no. 56 is an example in which the total amount of Group B exceeds the upper limit (2.5 atomic%) of the preferable range defined in the present invention, and the electrical resistance after heat treatment increased.

一方、Ｎｏ．５５は純Ａｌ膜を用いた従来例であり、ＩＴＯとのコンタクト抵抗が増加した（１５０，０００μΩ・ｃｍ）。 On the other hand, no. 55 is a conventional example using a pure Al film, and the contact resistance with ITO increased (150,000 μΩ · cm).

これに対し、グループＢの元素を更に含むＮｏ．１〜３５、３７〜４３、４９〜５１の本発明例は、ＩＴＯとのダイレクト接触抵抗の低減化、および熱処理後の電気抵抗の低減化を達成できるだけでなく、現像液耐性にも優れていることが分かる。特に本発明によれば、３０℃と高い現像液温度においもエッチングレートを適切が抑えられるため、環境温度にかかわらず現像液耐性に優れたＡｌ合金膜を提供できた点で極めて有用である。 On the other hand, No. further containing Group B elements. The present invention examples 1 to 35, 37 to 43, and 49 to 51 not only achieve a reduction in direct contact resistance with ITO and a reduction in electrical resistance after heat treatment, but are also excellent in developer resistance. I understand that. In particular, according to the present invention, since the etching rate can be suppressed appropriately even at a developer temperature as high as 30 ° C., it is extremely useful in that an Al alloy film excellent in developer resistance can be provided regardless of the environmental temperature.

上記の本発明例のなかでも、特に、所定のグループＢ１の元素を含み、グループＢ１の含有量（β１）とＣｏの含有量（α）の比（β１／α）が本発明の好ましい範囲（１．５超）を満足するＮｏ．５〜８、１７〜１９、３４、３７〜４１は、現像液耐性に極めて優れている。 Among the above-described examples of the present invention, in particular, the element contains a predetermined group B1 element, and the ratio (β1 / α) of the content (β1) of the group B1 and the content (α) of Co is a preferable range of the present invention ( Over 1.5). Nos. 5 to 8, 17 to 19, 34, and 37 to 41 are extremely excellent in developer resistance.

上記と同様の傾向は、グループＡの元素として、Ｃｏの代わりにＮｉを含有するＮｏ．４５〜４８についても認められた。詳細には、これらはグループＢ１の元素を、本発明の好ましい比率（β１／αの比が１．５超）で含む例であり、グループＢの元素を含まないＮｏ．５４に比べ、現像液耐性が向上した。また、これらは、ＩＴＯとのダイレクト接触抵抗、および熱処理後の電気抵抗も低く抑えられていた。 The same tendency as described above shows that, as a group A element, No. containing Ni instead of Co. It was recognized also about 45-48. Specifically, these are examples including Group B1 elements in the preferred ratio of the present invention (β1 / α ratio is over 1.5). Compared to 54, developer resistance was improved. Moreover, these also kept the direct contact resistance with ITO, and the electrical resistance after heat processing low.

１ＴＦＴ基板
２対向基板
３液晶層
４薄膜トランジスタ（ＴＦＴ）
５透明画素電極（透明導電膜）
６配線部
７共通電極
８カラーフィルタ
９遮光膜
１０偏光板
１１配向膜
１２ＴＡＢテープ
１３ドライバ回路
１４制御回路
１５スペーサー
１６シール材
１７保護膜
１８拡散板
１９プリズムシート
２０導光板
２１反射板
２２バックライト
２３保持フレーム
２４プリント基板
２５走査線
２６ゲート電極
２７ゲート絶縁膜
２８ソース電極
２９ドレイン電極
３０保護膜（窒化シリコン膜）
３１フォトレジスト
３２コンタクトホール
３３アモルファスシリコンチャネル膜（活性半導体膜）
３４信号線
５２、５３バリアメタル層
５５ノンドーピング水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）
５６ｎ⁺型水素化アモルファスシリコン膜（ｎ⁺ａ−Ｓｉ−Ｈ） 1 TFT substrate 2 Counter substrate 3 Liquid crystal layer 4 Thin film transistor (TFT)
5 Transparent pixel electrode (transparent conductive film)
6 Wiring section 7 Common electrode 8 Color filter 9 Light shielding film 10 Polarizing plate 11 Alignment film 12 TAB tape 13 Driver circuit 14 Control circuit 15 Spacer 16 Sealing material 17 Protective film 18 Diffuser 19 Prism sheet 20 Light guide plate 21 Reflector 22 Backlight 23 holding frame 24 printed circuit board 25 scanning line 26 gate electrode 27 gate insulating film 28 source electrode 29 drain electrode 30 protective film (silicon nitride film)
31 Photoresist 32 Contact hole 33 Amorphous silicon channel film (active semiconductor film)
34 Signal lines 52 and 53 Barrier metal layer 55 Non-doped hydrogenated amorphous silicon film (a-Si-H)
56 n ⁺ type hydrogenated amorphous silicon film (n ⁺ a-Si-H)

Claims

表示装置の基板上で透明導電膜と直接接続されるＡｌ合金膜であって、
前記Ａｌ合金膜は、グループＡに属するＮｉおよび／またはＣｏの元素を２．０原子％以下（０原子％を含まない）、並びにグループＢに属する少なくとも一種の元素を０．０５〜２．５原子％含み、
前記グループＢの元素はＧｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、Ｄｙ、Ｃｅ、Ｈｏ、Ｅｒ、Ｔｂ、Ｐｍ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｚｒ、Ｚｎ、Ｍｇ、Ｔｉ、Ｍｎ、およびＧｅから構成されていることを特徴とする現像液耐性に優れた表示装置用Ａｌ合金膜。 An Al alloy film directly connected to the transparent conductive film on the substrate of the display device,
The Al alloy film contains 2.0 atomic% or less (not including 0 atomic%) of Ni and / or Co belonging to Group A, and 0.05 to 2.5 of at least one element belonging to Group B. Including atomic%,
The elements of group B are Gd, Nd, La, Y, Sc, Pr, Dy, Ce, Ho, Er, Tb, Pm, Tm, Yb, Lu, Hf, Zr, Zn, Mg, Ti, Mn, and Ge. An Al alloy film for a display device excellent in developer resistance, characterized by comprising:

前記グループＢの元素は、Ｇｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、およびＤｙから構成されているものである請求項１に記載の表示装置用Ａｌ合金膜。 2. The Al alloy film for a display device according to claim 1, wherein the group B element is composed of Gd, Nd, La, Y, Sc, Pr, and Dy.

前記グループＢの元素は、グループＢ１に属するＧｄ、Ｎｄ、Ｌａ、およびＹの元素から構成されているものである請求項１または２に記載の表示装置用Ａｌ合金膜。 3. The Al alloy film for a display device according to claim 1, wherein the element of the group B is composed of elements of Gd, Nd, La, and Y belonging to the group B <b> 1.

前記グループＢ１の含有量（β１）と、前記グループＡの含有量（α）との比（β１／α）が１．５超を満足する請求項３に記載の表示装置用Ａｌ合金膜。 The Al alloy film for a display device according to claim 3, wherein a ratio (β1 / α) of the content (β1) of the group B1 and the content (α) of the group A satisfies more than 1.5.

請求項１〜４のいずれかに記載の表示装置用Ａｌ合金膜が、薄膜トランジスタに用いられていることを特徴とする表示装置。 5. A display device, wherein the Al alloy film for a display device according to claim 1 is used for a thin film transistor.

グループＡに属するＮｉおよび／またはＣｏの元素を２．０原子％以下（０原子％を含まない）、並びに以下のグループＢに属する少なくとも一種の元素を０．０５〜２．５原子％含むことを特徴とするスパッタリングターゲット。
グループＢの元素：Ｇｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、Ｄｙ、Ｃｅ、Ｈｏ、Ｅｒ、Ｔｂ、Ｐｍ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｚｒ、Ｚｎ、Ｍｇ、Ｔｉ、Ｍｎ、およびＧｅ。 2.0 atomic% or less (not including 0 atomic%) of Ni and / or Co elements belonging to group A, and 0.05 to 2.5 atomic% of at least one element belonging to group B below Sputtering target characterized by the above.
Group B elements: Gd, Nd, La, Y, Sc, Pr, Dy, Ce, Ho, Er, Tb, Pm, Tm, Yb, Lu, Hf, Zr, Zn, Mg, Ti, Mn, and Ge.

前記グループＢの元素は、Ｇｄ、Ｎｄ、Ｌａ、Ｙ、Ｓｃ、Ｐｒ、およびＤｙから構成されているものである請求項６に記載のスパッタリングターゲット。 The sputtering target according to claim 6, wherein the group B element is composed of Gd, Nd, La, Y, Sc, Pr, and Dy.

前記グループＢの元素は、グループＢ１に属するＧｄ、Ｎｄ、Ｌａ、およびＹの元素から構成されているものである請求項６または７に記載のスパッタリングターゲット。 The sputtering target according to claim 6 or 7, wherein the element of group B is composed of elements of Gd, Nd, La, and Y belonging to group B1.

前記グループＢ１の含有量（β１）と、前記グループＡの含有量（α）との比（β１／α）が１．５超を満足する請求項８に記載のスパッタリングターゲット。
The sputtering target according to claim 8, wherein a ratio (β1 / α) between the content (β1) of the group B1 and the content (α) of the group A satisfies 1.5.