JP2010256921A - 表示装置およびその駆動方法、並びに電子機器 - Google Patents

Abstract

【課題】画像品質を損ねることのないように高周波数の画像データの取り込みを可能にする表示装置およびその駆動方法、並びに電子機器を提供する。
【解決手段】水平駆動回路１３０Ａにおいて、複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに供給される画像データを伝搬させる複数の信号ドライバ１３１〜１３４が設けられ、複数の信号ドライバ１３１〜１３４は、それぞれ、個別の駆動パルスを受けて画像データを対応する複数本の信号ラインに伝搬させ、駆動パルスは各信号ドライバ１３１〜１３４に対して位相がずれた各々独立のスタートパルスＨＳＴ１，ＨＳＴ２，ＨＳＴ３，ＨＳＴ４とクロックパルスＨＣＫ１，ＨＣＫ２，ＨＣＫ３，ＨＣＫ４を含み、クロックパルスＨＣＫ１，ＨＣＫ２，ＨＣＫ３，ＨＣＫ４はさらに複数本の信号ラインに対応して各々位相がずれている。
【選択図】図６

Description

本発明は、透明絶縁基板にスイッチング素子としての薄膜トランジスタが形成される表示装置その駆動方法、並びに電子機器に係り、特に、信号ラインを駆動技術の改良に関するものである。

表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いた液晶表示装置（液晶ディスプレイ）は、画素がマトリクス状に配列され、液晶表示面を介して出力画像を表示するアクティブマトリクス型の画像ディスプレイである。

液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末（Personal Digital Assistant：ＰＤＡ）、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。

ところで、一般的に、人間の目ではフリッカーと呼ばれる画面のちらつきに対して、画像のフレーム周波数が６０Ｈｚ以上であれば認識されない。
しかしながら、静止画での表示のみならず、動画での表示において、この周波数では人間の動画のぼけが認識される周波数である。
これを改善するためには、たとえば特許文献１に開示されているように、動画のぼやけをなくすためには４倍の２４０Ｈｚのフレーム周波数が必要である。

特許文献１に開示されている表示方法において、薄膜トランジスタ（ＴＦＴ；thin film transistor）を使用した書き込み方式に関しては、左から順次画素表示を行うように設定して1/240秒間で１フレーム画像の書き込み，もしくは、時間をずらして1/60秒間の液晶に対する書き込みを行い、あたかも1/240秒でのフレーム書き換えを実施させている（特許文献１の図２１）。

また、映像データが２００ＭＨｚ前後のデータ転送レートでデータ書き込みを可能とする技術が特許文献２に開示されている。

この液晶表示装置においては、図１に示すように、スイッチ１を介してメモリ回路２に１ライン分のデータを記憶する。そして、液晶表示装置においては、次の１ライン期間中にメモリ回路３にデータを記憶しながら、スイッチ４−１〜４−３で赤色（Ｒ）、緑色（Ｇ）、および青色（Ｂ）の映像データのうち赤色（Ｒ）の映像データを選択する。
そして、スイッチ１と連動して切り替えが行われるスイッチ５−１（〜５−３）を介して、メモリ回路からＲデータを一つのドライバＩＣ分だけ読み出してこのドライバＩＣ６−１（〜６−３）に書き込み、同時に別のドライバＩＣに書き込む。緑色（Ｇ）および青色（Ｂ）についても同様の方法にて書き込みを行うことにより、ドライバＩＣの各々に同時に別々の映像データを書き込むことができる。そして、書き込まれたドライバＩＣの映像データに基づき液晶表示パネル７が映像を表示する。

特開２００６−７８５０５号公報 特開平１１−３３８４３８号公報

ところが、上述した特許文献１には、データ線駆動回路への画像信号データの入力タイミング（入力方法）に関して述べられておらず、画像フレーム周波数の２４０Ｈｚでの具体的書き込みシステムが構築されていない。

また、特許文献２に開示された技術では、図１に示すように、ドライバＩＣ６−１〜６−３には画像データは同期した形で書き込まれ、かつ、３つのドライバＩＣに供給されているデータも同期が合っている。
この状態では、隣接間の画像データ、クロックの立ち上がり、立ち下がりの飛び込みノイズが増加し、画像データ、クロック信号自身の電圧変動を起こし不安定となる。
このため、変形された画像データが入力されることにより、ドライバＩＣの画像データのエラーが発生し、画像品質が著しく損なわれる。バッファ回路による波形整形後の波形はデータエラーを起こすような波形となる。
特に、周波数が１００ＭＨｚを超えるような状態では、ケーブル、プリントボード内の隣接配線での飛び込みノイズを無視することは難しい。

現在、ＶＧＡ（８００画素×６００画素）でクロック周波数は２７ＭＨｚで、４倍速度のハイフレームレートでは１０８ＭＨｚが必要とされている。
さらに、ＵＸＧＡ（１６００画素×１４００画素）となると最低のフレーム周波数は１３５ＭＨｚとなり、これの４倍速度は５４０ＭＨｚとなり、この周波数は、通常のプリントボードで制御できる周波数ではない。
ここで、分割駆動が必要になるわけだが、パネルシステムの規模から４から５分割することが限界とされている。
この状態では、先に述べたように、ドライバＩＣに信号を供給する隣接配線で寄生容量による高い成分による飛び込み電位が発生する。これがクロック、画像データへのノイズとして現れ、ひいてはクロック信号、画像データのエラーとしてパネルの画像品質を損ねる原因となる。

本発明は、画像品質を損ねることのないように高周波数の画像データの取り込みを可能にする表示装置およびその駆動方法、並びに電子機器を提供することにある。

本発明の第１の観点の表示装置は、スイッチング素子を通して画素データを書き込む画素回路が少なくとも複数列のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための少なくとも一つの走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに供給される画像データを伝搬させる複数の信号ドライバを含む水平駆動回路と、を有し、上記複数の信号ドライバは、それぞれ、個別の駆動パルスを受けて画像データを対応する信号ラインに伝搬させ、各信号ドライバに供給される駆動パルスは互いに位相がずれている。

好適には、上記信号ドライバへのデータ入力は互いに隣接するドライバに分割して入力され、上記各信号ドライバは、上記画像データが、上記駆動パルスに同期のとれたタイミングで入力される。

好適には、正規の周波数より高い周波数の駆動パルスを分周して、上記各信号ドライバに互いに位相がずれた駆動パルスを供給し、上記画像データを分割して上記各信号ドライバに入力されるデータ配列に並び代えて上記水平駆動回路に供給する多相クロックデータ発生回路を有する。

好適には、上記多相クロックデータ発生回路は、各信号ドライバに対して位相がずれた各々独立のクロックパルスとスタートパルスを含む駆動パルスを供給する。

好適には、駆動パルスの位相のずれ期間Φは、画像クロックの半周期（Ｔ／２）と、分周される数をＮとして、Φ≦（Ｔ／２）／Ｎの関係を満足するように設定されている。

好適には、上記各信号ドライバと対応する信号ラインとの間に、時分割に画像データを選択して供給するためのセレクタスイッチを有する。

本発明の第２の観点の表示装置の駆動方法は、スイッチング素子を通して画素データを書き込む画素回路が少なくとも複数列のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための少なくとも一つの走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに供給される画像データを伝搬させる複数の信号ドライバを含む水平駆動回路と、を有し、表示装置の駆動方法であって、上記複数の信号ドライバに、それぞれ互いに位相がずれた個別の駆動パルスを供給し、各信号ドライバごとに受けた駆動パルスに応答して画像データを対応する信号ラインに伝搬させる。

本発明の第３の観点は、表示装置を備えた電子機器であって、上記表示装置は、スイッチング素子を通して画素データを書き込む画素回路が少なくとも複数列のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための少なくとも一つの走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに供給される画像データを伝搬させる複数の信号ドライバを含む水平駆動回路と、を有し、上記複数の信号ドライバは、それぞれ、個別の駆動パルスを受けて画像データを対応する信号ラインに伝搬させ、各信号ドライバに供給される駆動パルスは互いに位相がずれている。

本発明によれば、複数の信号ドライバに、それぞれ互いに位相がずれた個別の駆動パルスが供給される。
そして、各信号ドライバごとに受けた駆動パルスに応答して画像データが対応する信号ラインに伝搬される。

本発明によれば、制御用のクロックと同期信号としてのスタートパルス、画像データの周波数を多重化、多相化することにより、画像品質を損ねることのないように高周波数の画像データの取り込みが可能になる。

図１は、映像データが２００ＭＨｚ前後のデータ転送レートでデータ書き込みを可能とする既存技術を説明するための図である。 図２は、一般的な水平駆動回路の信号ドライバに供給される駆動パルスの一例を本実施形態の比較例として示す図である。 図３は、図２の課題を説明するための図である。 図４は、本発明の実施形態に係る液晶表示装置の構成例を示すブロック図である。 図５は、出力イネーブル信号とゲートパルスの関係を示す波形図である。 図６は、水平駆動回路の各信号ドライバに供給される駆動パルスの一例を示す図である。 図７は、本実施形態に係る多相クロックデータ発生回路の具体的な構成例を示す図である。 図８は、本実施形態に係る多相クロックデータ発生回路におけるタイミングコントロールと分周後のデータの書き込み例を説明するための図である。 図９は、本実施形態の効果を説明するための図である。 図１０は、時分割スイッチを利用した本発明の実施形態にかかる液晶表示装置の構成例を示すブロック図である。 図１１は、本実施形態に係る表示装置が適用される電子機器の例を示す図である。

本発明の実施形態について説明する前に、一般的な水平駆動回路について説明する。

図２は、一般的な水平駆動回路１３０の信号ドライバに供給される駆動パルスの一例を本実施形態の比較例として示している。この場合は、信号ドライバを４つの水平に表示領域に分割して、４倍の周波数で画像データを入力した場合の説明図である。

この例では、図２を見ても分かるように、画像信号データの取り込みは一つの制御クロックで実施しているため、動画クロックに同期したデータ周波数で信号ドライバは入力パルスとして処理する必要がある。
この状態でハイフレームレート（HIGH FRAME RATE）表示のために４倍の周波数で画像データを入力すると、信号ドライバＩＣの追従性とその画像データを伝達するケーブルラインのインピーダンスが高周波数に適合していない。このため、画像データが液晶表示装置に入力することができない。
また、図３に示すように、高周波数での信号線間の飛び込み容量による干渉によるノイズが発生画像データのみならず、クロックパルス自体もノイズ影響を受け、正常な画像表示を行うことができない。
すなわち、前述のとおり、各ドライバＩＣに供給されているデータも同期がとれている。この状態では、隣接配線間の画像データ、クロックの立ち上がり、立ち下がりの飛び込みノイズＮＩＳが増加し、画像データ、クロック信号自身の電圧変動を起こし不安定となる。図２に示す例では、同期信号による水平クロックパルスＨＣＫ１，ＨＣＫ２，ＨＣＫ３，ＨＣＫ４の飛び込みノイズＮＩＳの電位が、たとえば図３中に符号Ｘで示すように互いに増長される。なお、図３に示す画像データＩＭＤは、正規波形が破線で示され、エラー部が実線で示されている。
この解決策としては、周波数を信号ドライバに供給している周波数をより低く抑えることと水平クロックパルスＨＣＫ１，ＨＣＫ２，ＨＣＫ３，ＨＣＫ４の位相をシフトさせて、飛び込みノイズを増長させないようにすることが必要である。ちなみに、ＶＧＡでは通常６０Ｈｚのフレーム周波数でクロック周波数は２７ＭＨｚで、その４倍の２４０Ｈｚのフレーム周波数ではクロック周波数は１０８ＭＨｚとなる。
本実施形態は、上記の不具合に対応するため、制御用のクロックと同期信号としてのスタートパルス、画像データの周波数を多重化、多相化することにより上記したような高周波数の画像データの取り込みを可能にする構成を採用している。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図４は、本発明の実施形態にかかる液晶表示装置の構成例を示すブロック図である。
液晶表示装置１００は、図４に示すように、有効画素部１１０、垂直駆動回路（ＶＤＲＶ）１２０、水平駆動回路（ＨＤＲＶ）１３０Ａ、および多相クロックデータ発生回路１４０を有している。

有効画素部１１０は、複数の画素回路１１１が、マトリクス状に配列されている。
各画素回路１１１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）１１２、液晶セル１１３、および保持容量（蓄積容量）１１４を有する。液晶セル１１３は、画素電極がＴＦＴ１１２のドレイン電極（またはソース電極）に接続されている。保持容量１１４は、一方の電極がＴＦＴ１１２のドレイン電極に接続されている。
これら画素回路１１１の各々に対して、ゲート（走査）ライン１１５−１〜１１５−ｍが各行ごとにその画素配列方向に沿って配線され、信号ライン１１６−１〜１１６−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路１１１のＴＦＴ１１２のゲート電極は、各行単位で同一のゲート（走査）ライン１１５−１〜１１５−ｍにそれぞれ接続されている。また、各画素回路１１１のＴＦＴ１１２のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１１６−１〜１１６−ｎに各々接続されている。
さらに、液晶セル１１３は、画素電極がＴＦＴ１１２のドレイン電極に接続され、対向電極が共通ライン１１７に接続されている。保持容量１１４は、薄膜トランジスタＴＦＴのドレイン電極と共通ライン１１７との間に接続されている。
共通ライン１１７には、ガラス基板に駆動回路等と一体的に形成される図示しないＶＣＯＭ回路により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。
そして、各画素回路１１１は、スイッチング素子であるＴＦＴ１１２を通して画素データを保持容量１１４に書き込む。液晶セル１１３は、保持容量１１４に書き込まれた画素データに基づく電圧により変調される。そして、液晶表示装置１００は、液晶セル１１３の前後に配置された図示しない一対の偏光板を介して透過する光の透過率を制御して画像を表示する。

各ゲートライン１１５−１〜１１５−ｍは、垂直駆動回路１２０により駆動され、各信号ライン１１６−１〜１１６−ｎは水平駆動回路１３０Ａにより駆動される。

垂直駆動回路１２０は、垂直スタート信号ＶＳＴ、垂直クロックＶＣＫ、イネーブル信号ＥＮＡＢを受けて、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１１５−１〜１１５−ｍに接続された各画素回路１１１を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１２０からゲートライン１１５−１に対してゲートパルスＧＰ１が与えられたときには第１行目の各列の画素が選択され、ゲートライン１１５−２に対して走査パルスＧＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、ゲートライン１１５−３，…，１１５−ｍ対してゲートパルスＧＰ３，…，ＧＰｍが順に与えられる。
なお、垂直スタート信号ＶＳＴ、垂直クロックＶＣＫ、イネーブル信号ＥＮＡＢは、多相データ発生回路１４０のタイミングコントローラとは異なる、図示しない別の第２のタイミングコントローラで生成される。
この第２のタイミングコントローラは、多相データ発生回路１４０に供給される水平系の信号ｈｓｔ，ｈｃｋ１，ｈｃｋ２，ｈｃｋ３，ｈｃｋ４、およびデータｄ０と同期をとっている。
そして、垂直駆動回路１２０は、水平駆動回路１３０Ａのデータの信号ライン１１６−１〜１１６−ｎへの出力を許容する出力イネーブル信号ＯＴＥＮと同期をとることになる。

水平駆動回路１３０Ａは、信号ラインを複数のグループ（本実施形態では説明の簡単化のため４グループとしている）に分割し、各分割グループに対応して信号ドライバ１３１〜１３４が設けられている。

図６は、水平駆動回路１３０Ａの信号ドライバ１３１〜１３４に供給される駆動パルスの一例を示している。

本実施形態において、駆動パルスは、各信号ドライバ１３１〜１３４に個別に供給され、それぞれ水平走査の開始を指令する水平スタートパルスＨＳＴおよび水平走査の基準となる水平クロックパルスＨＣＫを含む。

そして、信号ドライバ１３２に供給される水平スタートパルスＨＳＴ２は、信号ドライバ１３１に供給される水平スタートパルスＨＳＴ１より位相がクロック周期の１／４だけずらして（遅らせて）供給される。
同様に、信号ドライバ１３３に供給される水平スタートパルスＨＳＴ３は、信号ドライバ１３２に供給される水平スタートパルスＨＳＴ２より位相がクロック周期の１／４だけずらして（遅らせて）供給される。
信号ドライバ１３４に供給される水平スタートパルスＨＳＴ４は、信号ドライバ１３３に供給される水平スタートパルスＨＳＴ３より位相がクロック周期の１／４だけずらして（遅らせて）供給される。

そして、信号ドライバ１３２に供給される水平クロックパルスＨＣＫ２は、信号ドライバ１３１に供給される水平クロックパルスＨＣＫ１より位相がクロック周期の１／４だけずらして（遅らせて）供給される。
同様に、信号ドライバ１３３に供給される水平クロックパルスＨＣＫ３は、信号ドライバ１３２に供給される水平クロックパルスＨＣＫ２より位相がクロック周期の１／４だけずらして（遅らせて）供給される。
信号ドライバ１３４に供給される水平クロックパルスＨＣＫ４は、信号ドライバ１３３に供給される水平クロックパルスＨＣＫ３より位相がクロック周期の１／４だけずらして（遅らせて）供給される。

図４および図６の例においては、信号ドライバ１３１は、多相クロックデータ発生回路１４０から供給される水平走査の開始を指令する水平スタートパルスＨＳＴ１、水平走査の基準となる水平クロックパルスＨＣＫ１を受けてサンプリングパルスを生成する。
そして、信号ドライバ１３１は、入力される画像データＲ（赤）、Ｇ（緑）、Ｂ（青）を、生成したサンプリングパルスに応答して順次サンプリングして、各画素回路１１１に書き込むデータ信号として各信号ライン１１６−１〜１１６−３に供給する。

信号ドライバ１３２は、多相クロックデータ発生回路１４０から供給される水平走査の開始を指令する水平スタートパルスＨＳＴ２、水平走査の基準となる水平クロックパルスＨＣＫ２を受けてサンプリングパルスを生成する。
そして、信号ドライバ１３２は、入力される画像データＲ（赤）、Ｇ（緑）、Ｂ（青）を、生成したサンプリングパルスに応答して順次サンプリングして、各画素回路１１１に書き込むデータ信号として各信号ライン１１６−４〜１１６−６に供給する。

信号ドライバ１３３は、多相クロックデータ発生回路１４０から供給される水平走査の開始を指令する水平スタートパルスＨＳＴ３、水平走査の基準となる水平クロックパルスＨＣＫ３を受けてサンプリングパルスを生成する。
そして、信号ドライバ１３３は、入力される画像データＲ（赤）、Ｇ（緑）、Ｂ（青）を、生成したサンプリングパルスに応答して順次サンプリングして、各画素回路１１１に書き込むデータ信号として各信号ライン１１６−７〜１１６−９に供給する。

信号ドライバ１３４は、多相クロックデータ発生回路１４０から供給される水平走査の開始を指令する水平スタートパルスＨＳＴ４、水平走査の基準となる水平クロックパルスＨＣＫ４を受けてサンプリングパルスを生成する。
そして、信号ドライバ１３４は、入力される画像データＲ（赤）、Ｇ（緑）、Ｂ（青）を、生成したサンプリングパルスに応答して順次サンプリングして、各画素回路１１１に書き込むデータ信号として各信号ライン１１６−１０〜１１６−１２に供給する。

このように、本実施形態においては、水平駆動回路１３０Ａにおいて、複数の信号ラインが複数のグループに分割され、分割グループ毎に対応して信号ラインに供給される画像データを伝搬させる複数（本実施形態では４）の信号ドライバ１３１〜１３４が設けられている。
複数の信号ドライバ１３１〜１３４を駆動制御するための駆動パルスである水平スタートパルスＨＳＴ１，ＨＳＴ２，ＨＳＴ３，ＨＳＴ４、および水平クロックパルスＨＣＫ１，ＨＣＫ２，ＨＣＫ３，ＨＣＫ４の位相が各信号ドライバ１３１〜１３４でずれている。
より具体的には、信号ドライバ１３１〜１３４へのデータ入力は、互いの隣接する信号ドライバに分割して入力される。
各信号ドライバ１３１〜１３４は、独立した位相の水平クロックパルスＨＣＫ１〜ＨＣＫ４、水平スタートパルスＨＳＴ１〜ＨＳＴ４で制御され、画像データは独立したクロックパルス、スタートパルスに同期のとれたタイミングで入力される。
すなわち、図４および図６に示すように、４つある信号ドライバ１３１〜１３４に対して独立で水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫの位相を任意にずらして動作させる（本実施形態においてはクロック周期の１／４）。そして、最終的な画像信号は出力イネーブル信号ＯＴＥＮに同期して出力する。
これにより、クロック周波数とスタートパルスの周波数、画像データの周波数は当初の周波数より低い周波数で駆動することが可能となる。

本実施形態において、水平駆動回路１３０Ａをこのように駆動する理由について以下に述べる。

一般的に、人間の目はフリッカーと呼ばれる画面のちらつきに対して、画像のフレーム周波数が６０Ｈｚ以上であれば認識されない。
しかしながら、静止画での表示のみならず、動画での表示では、この周波数では人間の動画のぼけは認識される周波数である。これを改善するために、動画のぼやけをなくすためには、２４０Ｈｚのフレーム周波数が必要である。
そこで、アクティブマトリクス表示装置において、動画特性が現在問題となる場合、たとえば液晶表示装置においては、１秒間に表示するフレーム数、フレーム周波数を通常の４倍にして表示させて、動画特性を改善させる。通常は６０Ｈｚで動作させているので、２４０Ｈｚとなるわけである。
通常、ＵＸＧＡ（１６００ｘ ＲＧＢｘ１２００）では、クロックは１３５ＭＨｚで、通常のシリコンＩＣで動作可能である。
しかしながら、これ以上の周波数、４倍のフレーム周波数となると５４０ＭＨｚとなり、この高速の周波数に動作させることはシリコンＩＣでは厳しくなる。
さらに、この周波数で画像信号発生から液晶表示装置までを接続するための実装ケーブルを伝達させることは、各信号線間の信号の干渉をうけて困難となる。これを打開するためには、これより周波数を下げることが必要である。
本実施形態は、この周波数を下げながら、かつ、画像データのクロックを維持しながら対応できるようにしたものである。

次に、本実施形態の多相クロックデータ発生回路１４０について説明する。

多相クロックデータ発生回路１４０は、図示しないグラフィックスＩＣから供給される、たとえば正規の４倍の周波数の水平スタートパルスｈｓｔ、水平クロックパルスｈｃｋ１〜ｈｃｋ４を受けて、１／４に分周する。
多相クロックデータ発生回路１４０は、分周した水平スタートパルスＨＳＴ１と、この水平スタートパルスＨＳＴ１から位相がクロック周期の１／４ずれた（遅れた）水平クロックパルスＨＣＫ１を水平駆動回路１３０Ａの信号ドライバ１３１に供給する。
また、多相クロックデータ発生回路１４０は、水平スタートパルスＨＳＴ１から位相がクロック周期の１／４ずれた（遅らせた）水平スタートパルスＨＳＴ２を生成する。多相クロックデータ発生回路１４０は、この水平スタートパルスＨＳＴ２と、この水平スタートパルスＨＳＴ２から位相がクロック周期の１／４ずれた（遅れた）、分周後の水平クロックパルスＨＣＫ２を水平駆動回路１３０Ａの信号ドライバ１３２に供給する。
また、多相クロックデータ発生回路１４０は、水平スタートパルスＨＳＴ２から位相がクロック周期の１／４ずれた（遅らせた）水平スタートパルスＨＳＴ３を生成する。多相クロックデータ発生回路１４０は、この水平スタートパルスＨＳＴ３と、この水平スタートパルスＨＳＴ３から位相がクロック周期の１／４ずれた（遅れた）、分周後の水平クロックパルスＨＣＫ３を水平駆動回路１３０Ａの信号ドライバ１３３に供給する。
また、多相クロックデータ発生回路１４０は、水平スタートパルスＨＳＴ３から位相がクロック周期の１／４ずれた（遅らせた）水平スタートパルスＨＳＴ４を生成する。多相クロックデータ発生回路１４０は、この水平スタートパルスＨＳＴ４と、この水平スタートパルスＨＳＴ４から位相がクロック周期の１／４ずれた（遅れた）、分周後の水平クロックパルスＨＣＫ４を水平駆動回路１３０Ａの信号ドライバ１３４に供給する。

なお、クロックの位相のずれ期間Φは、画像クロックの半周期（Ｔ／２）と、分周される数をＮをとして、Φ≦（Ｔ／２）／Ｎなる条件を満足するように設定される。

また、多相クロックデータ発生回路１４０は、供給される画像データｄ０をラインバッファに配列する。そして、多相クロックデータ発生回路１４０は、画像データを上記分周処理とラインメモリバッファに配列された状態から複数（本実施形態では４）の独立したラインメモリバッファに再配列し、各ラインメモリバッファ回路から独立出力を信号ドライバ側に供給する。

図７は、本実施形態に係る多相クロックデータ発生回路１４０の具体的な構成例を示す図である。
また、図８は、本実施形態に係る多相クロックデータ発生回路におけるタイミングコントロールと分周後のデータの書き込み例を説明するための図である。

多相クロックデータ発生回路１４０は、タイミングコントローラ（ＴＣ）１４１、データメモリバッファおよびカウンタ１４２、第１カウンタおよびフリップフロップ（ＣＴ／ＦＦ）１４３、第２ＣＮＴ／ＦＦ１４４、第３ＣＮＴ／ＦＦ１４５、並びに第４ＣＮＴ／ＦＦ１４６を有する。

タイミングコントローラ１４１は、たとえば正規の４倍の周波数の水平スタートパルスｈｓｔ１、水平クロックパルスｈｃｋ１〜ｈｃｋ４を受けて、位相がΦずれたトリガポイント信号ａ１〜ａ４を第１〜第４ＣＮＴ／ＦＦ１４３〜１４６に供給する。
具体的は、タイミングコントローラ１４１は、トリガポイント信号ａ１を第１ＣＮＴ／ＦＦに供給し、トリガポイント信号ａ１と位相がΦずれたトリガポイント信号ａ２を第２ＣＮＴ／ＦＦ１４４に供給する。
さらに、タイミングコントローラ１４１は、トリガポイント信号ａ２と位相がΦずれたトリガポイント信号ａ３を第３ＣＮＴ／ＦＦ１４５に供給し、トリガポイント信号ａ３と位相がΦずれたトリガポイント信号ａ４を第４ＣＮＴ／ＦＦ１４５に供給する。

また、タイミングコントローラ１４１は、たとえば正規の４倍の周波数の水平スタートパルスｈｓｔ１、水平クロックパルスｈｃｋ１〜ｈｃｋ４を受けて、位相がΦずれたトリガポイント信号ｂ１〜ｂ４をデータメモリバッファおよびカウンタ１４２に供給する。
具体的は、タイミングコントローラ１４１は、トリガポイント信号ｂ１、およびトリガポイント信号ｂ１と位相がΦずれたトリガポイント信号ｂ２をデータメモリバッファおよびカウンタ１４２に供給する。
さらに、タイミングコントローラ１４１は、トリガポイント信号ｂ２と位相がΦずれたトリガポイント信号ｂ３、およびトリガポイント信号ａ３と位相がΦずれたトリガポイント信号ａ４をデータメモリバッファおよびカウンタ１４２に供給する。

なお、タイミングコントローラ１４１は、トリガポイント信号ａ１〜ａ４とｂ１〜ｂ４とを同期が保持されるように生成する。

タイミングコントローラ１４１は、水平期間の制御信号である出力イネーブル信号ＯＴＥＮを生成し、水平駆動回路１３０Ａおよび垂直駆動回路に出力する。

データメモリバッファおよびカウンタ１４２は、入力データｄ０を受けて、タイミングコントローラ１４１によるトリガポイント信号ｂ１〜ｂ４に同期して、周期を４倍に延ばし位相がΦずつずれたデータＤ１，Ｄ２，Ｄ３，Ｄ４，・・・に並べ替えて出力する。
並べ替えられたデータＤ１，Ｄ２，Ｄ３，Ｄ４，・・・等は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のデータにより形成される。

第１ＣＮＴ／ＦＦ１４３は、タイミングコントローラ１４１によるトリガポイント信号ａ１を受けて水平スタートパルスｈｓｔおよび水平クロックパルスｈｃｋ１を分周する。
そして、第１ＣＮＴ／ＦＦ１４３は、分周した水平スタートパルスＨＳＴ１と、この水平スタートパルスＨＳＴ１から位相がクロック周期の１／４ずれた（遅れた）水平クロックパルスＨＣＫ１を水平駆動回路１３０Ａの信号ドライバ１３１に供給する。

第２ＣＮＴ／ＦＦ１４４は、トリガポイント信号ａ２を受けて水平スタートパルスｈｓｔおよび水平クロックパルスｈｃｋ２を分周し、かつ、水平スタートパルスＨＳＴ１から位相がクロック周期の１／４ずれた（遅らせた）水平スタートパルスＨＳＴ２を生成する。
第２ＣＮＴ／ＦＦ１４４は、この水平スタートパルスＨＳＴ２と、この水平スタートパルスＨＳＴ２から位相がクロック周期の１／４ずれた（遅れた）、分周後の水平クロックパルスＨＣＫ２を水平駆動回路１３０Ａの信号ドライバ１３２に供給する。

第３ＣＮＴ／ＦＦ１４５は、トリガポイント信号ａ３を受けて水平スタートパルスｈｓｔおよび水平クロックパルスｈｃｋ３を分周し、かつ、水平スタートパルスＨＳＴ２から位相がクロック周期の１／４ずれた（遅らせた）水平スタートパルスＨＳＴ３を生成する。
第３ＣＮＴ／ＦＦ１４５は、この水平スタートパルスＨＳＴ３と、この水平スタートパルスＨＳＴ３から位相がクロック周期の１／４ずれた（遅れた）、分周後の水平クロックパルスＨＣＫ３を水平駆動回路１３０Ａの信号ドライバ１３３に供給する。

第４ＣＮＴ／ＦＦ１４６は、トリガポイント信号ａ４を受けて水平スタートパルスｈｓｔおよび水平クロックパルスｈｃｋ４を分周し、かつ、水平スタートパルスＨＳＴ３から位相がクロック周期の１／４ずれた（遅らせた）水平スタートパルスＨＳＴ４を生成する。
第４ＣＮＴ／ＦＦ１４６は、この水平スタートパルスＨＳＴ４と、この水平スタートパルスＨＳＴ４から位相がクロック周期の１／４ずれた（遅れた）、分周後の水平クロックパルスＨＣＫ４を水平駆動回路１３０Ａの信号ドライバ１３４に供給する。

このように、多相クロックデータ発生回路１４０は、図８に示すように、４倍のハイフレームレートの表示には、正規の４倍の周波数の水平クロックパルスｈｃｋ１〜ｈｋ４とそれに同期した水平駆動の水平スタートパルスｈｓｔを入力する。
これをタイミングコントローラ１４１によりトリガポイント信号ｂ１〜ｂ４を生成する。データメモリバッファおよびカウンタ１４２は、このトリガポイント信号ｂ１〜ｂ４を受けて１水平期間内の水平方向の画像データを蓄え、配列で各々の独立した信号ドライバ１３１〜１３４に適した画像データの並び替えを行う。

ここで、出力データ期間と入力の１水平期間のデータ期間を示す。これによりデータの処理が可能となる。
ここで、
Ｔは「信号ドライバ（ＩＣ）の制御クロックである水平クロックパルスＨＣＫの周期」、
Ｔ１は「４分割後１水平期間のデータ期間」、
Ｔ２は「１水平期間のデータ期間」、
Ｔ３は「１水平期間」、
をそれぞれ示している。

上記の期間において、下記の関係が成り立つ。

［数１］
Ｔ３ ≧ Ｔ１ ≧Ｔ２

つまり、たとえば４分割後の１水平期間のデータ期間Ｔ１は、本来の分割前の高周波数の１水平期間のデータ期間Ｔ２より大きく、１水平期間Ｔ３より短い。
この関係を満たすことが、本実施形態の特徴的な機能を実現するタイミングチャートを満たす条件となる。

また、図７および図８に示すように、本実施形態の各信号ドライバ１３１〜１３４に供給する、位相がずれた各々の水平クロックパルスＨＣＫ１〜ＨＣＫ４と水平スタートパルスＨＳＴ１〜ＨＳＴ４を、独立したＣＮＴ／ＦＦ１４３〜１４６により生成させる。
この回路には、本来の映像ソースから供給される画像クロックパルスｈｃｋと同期信号用のスタートパルスｈｓｔが入力される。
これがタイミングコントローラ１４１の制御により分周処理され、また、同時に入力されている画像データｄ０も分周処理とデータメモリバッファおよびカウンタ１４２に配列された状態から、４つの独立したデータＤ１〜Ｄ４として再配列される。
そして、各々の第１〜第４ＣＮＴ／ＦＦ１４３〜１４６は、ラインメモリバッファ１４３，１４４，１４５、１４６は、独立した出力を各信号ドライバ側に供給することが可能となる。
加えて、この状態では、分周されたクロックを使って、位相を分周に応じた形でずらすことが可能となる。

上述し、かつ、図９中の符号Ｙで示したように、水平クロックパルスＨＣＫ１は水平クロックパルスＨＣＫ２と位相がずれているため、水平クロックパルスＨＣＫ２のみの飛び込みノイズＮＩＳしか影響を受けない。
水平クロックパルスＨＣＫ２も同様に水平クロックパルスＨＣＫ３のみ飛び込みノイズＮＩＳの影響しか受けない。
つまり、同期信号による水平クロックパルスＨＣＫ１，ＨＣＫ２，ＨＣＫ３，ＨＣＫ４の互いに飛び込み電位が冗長された結果のノイズは減少する。
したがって、各信号ドライバ１３１〜１３４の図示しないバッファ回路による波形整形された後の画像データＩＭＤの波形は、図９中に符号Ｚで示したように、図３に示したようなエラー部がなく、正規の矩形波形となる。

そして、前述したように、位相のずれ期間Φは、入力された画像クロックの半周期（Ｔ／２）と同じか、分周された整数値Ｎ以下となる。
この関係を示すと、Φ≦（Ｔ／２）／Ｎとなる。

次に、上記構成による動作を図４および図８に関連付けて説明する。

垂直駆動回路１２０においては、図４に示すように、垂直スタート信号ＶＳＴ、垂直クロックＶＣＫ、イネーブル信号ＥＮＡＢを受けて、各画素回路１１１を行単位で順次選択する処理が行われる。垂直駆動回路１２０において、各信号を受けて、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン１１５−１〜１１５−ｍに接続された各画素回路１１１を行単位で順次選択する処理が行われる。

そして、多相クロックデータ発生回路１４０において、図示しないグラフィックスＩＣから供給される、たとえば正規の４倍の周波数の水平スタートパルスｈｓｔ、水平クロックパルスｈｃｋ１〜ｈｃｋ４を受けて、１／４に分周される。
多相クロックデータ発生回路１４０では、分周した水平スタートパルスＨＳＴ１と、この水平スタートパルスＨＳＴ１から位相がクロック周期の１／４ずれた（遅れた）水平クロックパルスＨＣＫ１が水平駆動回路１３０Ａの信号ドライバ１３１に供給される。
同様にして、多相クロックデータ発生回路１４０において、水平スタートパルスＨＳＴ１から位相がクロック周期の１／４ずれた（遅らせた）水平スタートパルスＨＳＴ２が生成される。
多相クロックデータ発生回路１４０では、この水平スタートパルスＨＳＴ２と、この水平スタートパルスＨＳＴ２から位相がクロック周期の１／４ずれた（遅れた）、分周後の水平クロックパルスＨＣＫ２が水平駆動回路１３０Ａの信号ドライバ１３２に供給される。
また、多相クロックデータ発生回路１４０は、水平スタートパルスＨＳＴ２から位相がクロック周期の１／４ずれた（遅らせた）水平スタートパルスＨＳＴ３が生成される。
多相クロックデータ発生回路１４０では、この水平スタートパルスＨＳＴ３と、この水平スタートパルスＨＳＴ３から位相がクロック周期の１／４ずれた（遅れた）、分周後の水平クロックパルスＨＣＫ３が水平駆動回路１３０Ａの信号ドライバ１３３に供給される。
さらに、多相クロックデータ発生回路１４０は、水平スタートパルスＨＳＴ３から位相がクロック周期の１／４ずれた（遅らせた）水平スタートパルスＨＳＴ４が生成される。
多相クロックデータ発生回路１４０では、この水平スタートパルスＨＳＴ４と、この水平スタートパルスＨＳＴ４から位相がクロック周期の１／４ずれた（遅れた）、分周後の水平クロックパルスＨＣＫ４が水平駆動回路１３０Ａの信号ドライバ１３４に供給される。

また、多相クロックデータ発生回路１４０において、供給される画像データＤ０がラインバッファに配列される。そして、多相クロックデータ発生回路１４０では、画像データを上記分周処理とラインメモリバッファに配列された状態から複数（本実施形態では４）の独立したラインメモリバッファに再配列されて、各ラインメモリバッファから独立のデータ出力が信号ドライバ側に供給される（図８）。

そして、信号ドライバ１３１においては、多相クロックデータ発生回路１４０から供給される水平走査の開始を指令する水平スタートパルスＨＳＴ１、水平走査の基準となる水平クロックパルスＨＣＫ１を受けてサンプリングパルスが生成される。
さらに信号ドライバ１３１においては、入力される画像データＲ（赤）、Ｇ（緑）、Ｂ（青）が、生成したサンプリングパルスに応答して順次サンプリングされる。
そして、信号ドライバ１３１においては、出力イネーブル信号ＯＴＥＮに同期して、各画素回路１１１に書き込むデータ信号として各信号ライン１１６−１〜１１６−３に供給される。

同様に、信号ドライバ１３２においては、水平スタートパルスＨＳＴ１および水平クロックパルスＨＣＫ１とそれぞれ位相がずらしてある水平走査の開始を指令する水平スタートパルスＨＳＴ２、水平走査の基準となる水平クロックパルスＨＣＫ２を受けてサンプリングパルスが生成される。
さらに信号ドライバ１３２においては、入力される画像データＲ（赤）、Ｇ（緑）、Ｂ（青）が、生成したサンプリングパルスに応答して順次サンプリングされる。
そして、信号ドライバ１３２においては、出力イネーブル信号ＯＴＥＮに同期して、各画素回路１１１に書き込むデータ信号として各信号ライン１１６−４〜１１６−６に供給される。

信号ドライバ１３３においては、水平スタートパルスＨＳＴ２および水平クロックパルスＨＣＫ２とそれぞれ位相がずらしてある水平走査の開始を指令する水平スタートパルスＨＳＴ３、水平走査の基準となる水平クロックパルスＨＣＫ３を受けてサンプリングパルスが生成される。
さらに信号ドライバ１３３においては、入力される画像データＲ（赤）、Ｇ（緑）、Ｂ（青）が、生成したサンプリングパルスに応答して順次サンプリングされる。
そして、信号ドライバ１３３においては、出力イネーブル信号ＯＴＥＮに同期して、各画素回路１１１に書き込むデータ信号として各信号ライン１１６−７〜１１６−９に供給される。

信号ドライバ１３４においては、水平スタートパルスＨＳＴ３および水平クロックパルスＨＣＫ３とそれぞれ位相がずらしてある水平走査の開始を指令する水平スタートパルスＨＳＴ４、水平走査の基準となる水平クロックパルスＨＣＫ４を受けてサンプリングパルスが生成される。
さらに信号ドライバ１３４においては、入力される画像データＲ（赤）、Ｇ（緑）、Ｂ（青）が、生成したサンプリングパルスに応答して順次サンプリングされる。
そして、信号ドライバ１３３においては、出力イネーブル信号ＯＴＥＮに同期して、各画素回路１１１に書き込むデータ信号として各信号ライン１１６−１０〜１１６−１２に供給される。

なお、垂直駆動回路１２０においては、水平駆動回路１３０Ａのデータの信号ライン１１６−１〜１１６−ｎへの出力を許容する出力イネーブル信号ＯＴＥＮを受けて、出力イネーブル信号ＯＴＥＮがアクティブのハイレベルから非アクティブのローレベルに立ち下がりのタイミングでゲートパルスを出力可能となる。

以上説明したように、本実施形態によれば、水平駆動回路１３０Ａにおいて、複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに供給される画像データを伝搬させる複数の信号ドライバ１３１〜１３４が設けられる。
複数の信号ドライバ１３１〜１３４を駆動制御するための駆動パルスである水平スタートパルスＨＳＴ１，ＨＳＴ２，ＨＳＴ３，ＨＳＴ４、および水平クロックパルスＨＣＫ１，ＨＣＫ２，ＨＣＫ３，ＨＣＫ４の位相が各信号ドライバ１３１〜１３４でずれている。
各信号ドライバ１３１〜１３４は独立した位相の水平クロックパルスＨＣＫ１〜ＨＣＫ４、水平スタートパルスＨＳＴ１〜４で制御され、画像データは独立したクロックパルス、スタートパルスに同期のとれたタイミングで入力される。
そして、本実施形態では、信号ドライバ１３１〜１３４に対して独立で水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫの位相を任意にずらして動作させ、最終的な画像信号は出力イネーブル信号ＯＴＥＮに同期して出力するように構成されている。
したがって、本実施形態によれば、クロック周波数とスタートパルスの周波数、画像データの周波数は当初の周波数より低い周波数で駆動することが可能となる。

その結果、高画素における高速画像転送が画質を損ねずに可能となる。
また、ハイフレームレートの表示により、既存のフレーム周波数のものに比べて、表示装置の動画特性が格段に改善し、画像の流れが無くなる。
また、通常のクロック周波数で動作可能な画像信号用ドライバを使用することができるので、安価なＩＣで表示装置が生産できる。特別な高速な画像信号ドライバを使用する必要はない。

なお、本発明は、時分割でパネル内に画像データを書き込む方式に対しても有効である。特に、パネルの額縁削減のため、図１０に示すように、時分割スイッチを利用した場合においても、その時分割数が、水平選択期間の中で十分に電気特性、画像特性を満たさない場合、本発明の適用が必要となる。
この場合、時分割スイッチと接続した信号ドライバは、上述下と同様に、位相がずれたクロックパルス（制御クロック）、スタートパルス、画像データを入力され周波数を分周させる。

図１０において、信号ドライバ１３１〜１３４による信号ＳＶは、複数の転送ゲートＴＭＧを有するセレクタＳＥＬを介して信号ライン１１６（−１〜―１２）に転送される。
各転送ゲート（アナログスイッチ）ＴＭＧは外部からの相補的レベルをとる選択信号Ｓ１とその反転信号ＸＳ１、選択信号Ｓ２とその反転信号ＸＳ２、選択信号Ｓ３とその反転信号ＸＳ３、・・により導通状態が制御される。

このように、高精細（ＵＸＧＡ）、高速フレームレート方式のアクティブマトリクス型の表示装置において、接続端子数を減らし、接続の機械的な信頼を向上させるセレクタ時分割駆動方式の採用が可能となる。

なお、本実施形態で使用しているデジタルデータを転送するために、ＣＭＯＳ signaling とＬＶＤＳ（Low Voltage Differential Signaling）、ＴＭＤＳ（Transition Minimized Differential Signaling）が適用できる。これらの転送方式は、本実施形態の中での多相クロックデータ発生回路１４０の入力側、出力側で使用される。

また、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる。本表示装置は、その外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの電子機器の表示部として用いて好適なものである。

すなわち、本実施形態における表示装置１００は、図１１（Ａ）〜（Ｇ）に示す様々な電子機器に適用可能である。
たとえば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
以下、このような表示装置が適用された電子機器の例を示す。

図１１（Ａ）は本発明が適用されたテレビジョン３００の一例を示す。このテレビジョン３００は、フロントパネル３０１、フィルターガラス３０２等から構成される映像表示画面３０３を含む。そして、本発明の実施形態に係る表示装置をその映像表示画面３０３に用いることにより作製される。

図１０（Ｂ），（Ｃ）は本発明が適用されたデジタルカメラ３１０の一例を示す。デジタルカメラ３１０は、撮像レンズ３１１、フラッシュ用の発光部３１２、表示部３１３、コントロールスイッチ３１４等を含む。そして、本発明の実施形態に係る表示装置をその表示部３１３に用いることにより作製される。

図１１（Ｄ）は本発明が適用されたビデオカメラ３２０を示す。ビデオカメラ３２０は、本体部３２１、前方を向いた側面に被写体撮影用のレンズ３２２、撮影時のスタート／ストップスイッチ３２３、表示部３２４等を含む。そして、本発明の実施形態に係る表示装置をその表示部２２４に用いることにより作製される。

図１１（Ｅ），（Ｆ）は本発明が適用された携帯端末装置３３０を示す。携帯端末装置３３０は、上側筐体３３１、下側筐体３３２、連結部（ここではヒンジ部）３３３、ディスプレイ３３４、サブディスプレイ３３５、ピクチャーライト３３６、カメラ３３７等を含む。そして、本発明の実施形態に係る表示装置をそのディスプレイ３３４やサブディスプレイ３３５に用いることにより作製される。

図１１（Ｇ）は本発明が適用されたノート型パーソナルコンピュータ３４０を示す。ノート型パーソナルコンピュータ３４０は、本体３４１に、文字等を入力するとき操作されるキーボード３４２、画像を表示する表示部３４３等を含む。そして、本発明の実施形態に係る表示装置をその表示部３４３に用いることにより作製される。

なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明した。しかし、本発明は、これに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。

１００・・・液晶表示装置、１１０・・・有効画素部、１２０・・・垂直駆動回路（ＶＤＲＶ）、１３０Ａ・・・水平駆動回路（ＨＤＲＶ）、１３１〜１３４・・・信号ドライバ、１４０・・・多相クロックデータ発生回路。

Claims (11)

1. スイッチング素子を通して画素データを書き込む画素回路が少なくとも複数列のマトリクスを形成するように配置された画素部と、
   上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための少なくとも一つの走査ラインと、
   上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
   上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに供給される画像データを伝搬させる複数の信号ドライバを含む水平駆動回路と、を有し、
   上記複数の信号ドライバは、それぞれ、
   個別の駆動パルスを受けて画像データを対応する複数本の信号ラインに伝搬させ、
   上記駆動パルスは各信号ドライバに対して位相がずれた各々独立のスタートパルスとクロックパルスを含み、上記クロックパルスはさらに上記複数本の信号ラインに対応して各々位相がずれている
   表示装置。
2. 上記信号ドライバへのデータ入力は互いに隣接するドライバに分割して入力され、
   上記各信号ドライバは、
   上記画像データが、上記駆動パルスに同期のとれたタイミングで入力される
   請求項１記載の表示装置。
3. 正規の周波数より高い周波数の駆動パルスを分周して、上記各信号ドライバに互いに位相がずれた駆動パルスを供給し、上記画像データを分割して上記各信号ドライバに入力されるデータ配列に並び代えて上記水平駆動回路に供給する多相クロックデータ発生回路を有する
   請求項１または２記載の表示装置。
4. 上記多相クロックデータ発生回路は、
   各信号ドライバに対して位相がずれた各々独立のクロックパルスとスタートパルスを含む駆動パルスを供給する
   請求項３記載の表示装置。
5. 上記スタートパルスのパルス幅が上記クロックパルスのパルス幅より長い
   請求項１から４のいずれか一に記載の表示装置。
6. 上記スタートパルスの立ち上りと立ち下がりと上記クロックパルスの立ち上りと立ち下がりは重ならない
   請求項１から５のいずれか一に記載の表示装置。
7. 上記スタートパルスの立ち下がりは、自身が含まれる駆動パルスの上記クロックパルスの立ち下がり、並びに他の駆動パルスの上記スタートパルスおよび上記クロックパルスの立ち上がりおよび立ち下がりと重ならない
   請求項１から６のいずれか一に記載の表示装置。
8. 各信号ドライバに供給される駆動パルスは互いに位相がずれており、
   駆動パルスの位相のずれ期間Φは、画像クロックの半周期（Ｔ／２）と、分周される数をＮとして、Φ≦（Ｔ／２）／Ｎの関係を満足するように設定されている
   請求項１から６のいずれか一に記載の表示装置。
9. 上記各信号ドライバと対応する信号ラインとの間に、時分割に画像データを選択して供給するためのセレクタスイッチを有する
   請求項１から８のいずれか一に記載の表示装置。
10. スイッチング素子を通して画素データを書き込む画素回路が少なくとも複数列のマトリクスを形成するように配置された画素部と、
    上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための少なくとも一つの走査ラインと、
    上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
    上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに供給される画像データを伝搬させる複数の信号ドライバを含む水平駆動回路と、を配置し、
    上記複数の信号ドライバに、位相がずれた各々独立のスタートパルスとクロックパルスを含み、上記クロックパルスはさらに上記複数本の信号ラインに対応して各々位相がずれている駆動パルスを供給し、
    各信号ドライバごとに受けた駆動パルスに応答して画像データを対応する信号ラインに伝搬させる
    表示装置の駆動方法。
11. 表示装置を有し、
    上記表示装置は、
    スイッチング素子を通して画素データを書き込む画素回路が少なくとも複数列のマトリクスを形成するように配置された画素部と、
    上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための少なくとも一つの走査ラインと、
    上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
    上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに供給される画像データを伝搬させる複数の信号ドライバを含む水平駆動回路と、を有し、
    上記複数の信号ドライバは、それぞれ、
    個別の駆動パルスを受けて画像データを対応する複数本の信号ラインに伝搬させ、
    上記駆動パルスは各信号ドライバに対して位相がずれた各々独立のスタートパルスとクロックパルスを含み、上記クロックパルスはさらに上記複数本の信号ラインに対応して各々位相がずれている
    電子機器。

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