JP2010245159A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】複数の閾値を有し、ダストや不純物の局所的なばらつきによる歩留りの低下や、信頼性の低下を抑えることが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板(Sub.)に形成された第１導電型のＭＯＳＦＥＴと第２導電型のＭＯＳＦＥＴを有し、前記第１導電型のＭＯＳＦＥＴは、第１導電型の不純物を含む第１のゲート電極15aと、第２導電型の不純物を含む第２のゲート電極15ｂとを備え、前記第２導電型のＭＯＳＦＥＴは、第１導電型の不純物を含む第３のゲート電極15ｃと、第２導電型の不純物を含む第４のゲート電極15ｄとを備える。
【選択図】図１

Description

本発明は、例えば不純物のプレドーピングにより性能の向上を図ったＭＯＳＦＥＴであって、複数の閾値を有する半導体装置とその製造方法に関する。

近年、ＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置における微細化に伴い、ゲート電極へのプレドーピングによる高性能化が行われている。例えば、半導体基板上にゲート電極となるポリシリコン膜を形成した後、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴそれぞれの領域において、それぞれＰ型、Ｎ型の不純物のプレドーピングを行うことにより、ゲート電極の空乏化率を低減させることができる（例えば特許文献１など参照）。

一方、ＣＭＯＳＦＥＴなどの半導体装置において、複数の閾値を有する素子を併せて作りこむ手法が種々検討されている。例えば、半導体基板のＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴそれぞれの領域において、それぞれ複数回、チャネル不純物注入を行うことにより、所望の閾値に調整される（例えば特許文献２など参照）。

しかしながら、特に閾値の高いトランジスタを形成する場合は、高濃度の不純物注入が必要であるため、不純物の局所的なばらつきが大きくなるとともに、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）により信頼性が低下するという問題が生じる。また、チャネル不純物注入の工程数が増加するとともに、増加した工程数分フォトレジストを剥離する工程数が増加するため、フォトレジストに起因するダストが増加するという問題がある。

特開２００４−２１４３８７号公報（［請求項１］など） 特開２０００−３２３５８７号公報（［請求項１］など）

本発明は、複数の閾値を有し、ダストや不純物の局所的なばらつきによる歩留りの低下を抑え、信頼性を向上させることが可能な半導体装置とその製造方法を提供することを目的とするものである。

本発明の一態様によれば、半導体基板に形成された第１導電型のＭＯＳＦＥＴと第２導電型のＭＯＳＦＥＴを有し、前記第１導電型のＭＯＳＦＥＴは、第１導電型の不純物を含む第１のゲート電極と、第２導電型の不純物を含む第２のゲート電極とを備え、前記第２導電型のＭＯＳＦＥＴは、第１導電型の不純物を含む第３のゲート電極と、第２導電型の不純物を含む第４のゲート電極とを備え、前記第１導電型のＭＯＳＦＥＴおよび前記第２導電型のＭＯＳＦＥＴがそれぞれ複数の閾値を有することを特徴とする半導体装置が提供される。

また、本発明の一態様によれば、半導体基板に第１導電型のＭＯＳＦＥＴ領域と、第２導電型のＭＯＳＦＥＴ領域を形成し、半導体基板上にゲート絶縁膜となる絶縁膜と、ゲート電極となる導電体膜を順次形成し、前記第１導電型のＭＯＳＦＥＴ領域における第１の領域の導電体膜と、前記第２導電型のＭＯＳＦＥＴ領域における第１の領域の導電体膜とに、選択的に第１導電型の不純物を前記半導体基板に到達しない条件で注入し、前記第１導電型のＭＯＳＦＥＴ領域における第２の領域の導電体膜と、前記第２導電型のＭＯＳＦＥＴ領域における第２の領域の導電体膜とに、選択的に第２導電型の不純物を前記半導体基板に到達しない条件で注入し、前記絶縁体膜と前記導電体膜を選択的に除去し、ゲート電極を形成し、前記第１導電型のＭＯＳＦＥＴ領域および前記第２導電型のＭＯＳＦＥＴ領域に、それぞれチャネル不純物を注入することを特徴とする半導体装置の製造方法が提供される。

本発明の一実施態様によれば、複数の閾値を有する半導体装置とその製造方法において、ダストや不純物の局所的なばらつきによる歩留りの低下を抑え、信頼性を向上させることが可能となる。

本発明の一態様による半導体装置を示す断面図。 本発明の一態様による半導体装置の製造工程を示す断面図。 本発明の一態様による半導体装置の製造工程を示す断面図。 本発明の一態様による半導体装置の製造工程を示す断面図。 本発明の一態様による半導体装置の製造工程を示す断面図。 本発明の一態様による半導体装置の製造工程を示す断面図。 本発明の一態様による半導体装置の製造工程を示す断面図。 本発明の一態様による半導体装置の製造工程を示す断面図。 本発明の一態様による半導体装置を示す断面図。

以下本発明の実施形態について、図を参照して説明する。

図１に、本実施形態の半導体装置であるＣＭＯＳＦＥＴの断面図を示す。バルクＳｉからなる半導体基板（Ｓｕｂ．）に、Ｎ型ＭＯＳＦＥＴ領域１１と、Ｐ型ＭＯＳＦＥＴ領域１２が形成され、それぞれ、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離領域１３により素子分離されている。素子分離領域１３により分離された各素子において、半導体基板（Ｓｕｂ．）上に、それぞれゲート絶縁膜１４を介してゲート電極が形成されている。

Ｎ型ＭＯＳＦＥＴ領域１１においては、Ｎ型不純物であるリンが注入されたゲート電極１５ａ、Ｐ型不純物であるホウ素が注入されたゲート電極１５ｂが形成されている。Ｐ型ＭＯＳＦＥＴ領域１２においては、Ｎ型不純物であるリンが注入されたゲート電極１５ｃ、Ｐ型不純物であるホウ素が注入されたゲート電極１５ｄが形成されている。各ゲート電極１５ａ、１５ｂ、１５ｃ、１５ｄには、それぞれゲート側壁１６が形成されている。

半導体基板（Ｓｕｂ．）には、各ゲート電極１５ａ、１５ｂ、１５ｃ、１５ｄの直下を挟んで、シャロージャンクション（Ｓｈａｌｌｏｗ Ｊｕｎｃｔｉｏｎ）１７、ソース−ドレイン拡散層１８が形成されている。半導体基板（Ｓｕｂ．）上には、層間絶縁膜１９が形成されており、さらに、層間絶縁膜１９を貫通し、ゲート電極１５ａ、１５ｂ、１５ｃ、１５ｄ、ソース−ドレイン拡散層１８と接続するコンタクト２０が形成されている。

このような半導体装置は、以下のようにして形成される。図２Ａ〜図２Ｇに本実施形態の半導体装置の製造工程の断面図を示す。先ず、図２Ａに示すように、半導体基板（Ｓｕｂ．）に素子分離領域１３を形成し、リソグラフィにより、Ｎ型ＭＯＳＦＥＴ領域となる領域上に開口部が設けられたフォトレジスト膜（図示せず）でマスクし、例えばホウ素を注入することにより、Ｎ型ＭＯＳＦＥＴ領域１１となるＰウェルを形成する。フォトレジスト膜（図示せず）を剥離した後、リソグラフィにより、今度は、Ｐ型ＭＯＳＦＥＴ領域となる領域を開口したフォトレジスト膜（図示せず）でマスクし、例えばリンを注入し、Ｐ型ＭＯＳＦＥＴ領域１２となるＮウェルを形成した後、フォトレジスト膜（図示せず）を剥離する。

次いで、図２Ｂに示すように、Ｎ型ＭＯＳＦＥＴ領域１１、Ｐ型ＭＯＳＦＥＴ領域１２が形成された半導体基板（Ｓｕｂ．）上に、ゲート絶縁膜１４となる例えば熱酸化膜２１などを形成し、さらに、ゲート電極１５ａ、１５ｂ、１５ｃ、１５ｄとなる例えばポリシリコン膜２２を堆積する。

次いで、図２Ｃに示すように、リソグラフィによりＮ型ＭＯＳＦＥＴ領域１１上、Ｐ型ＭＯＳＦＥＴ領域１２上のそれぞれ所定領域に開口部が設けられたフォトレジスト膜２３でマスクし、ポリシリコン膜２２に例えばリンをプレドーピングする。このとき、注入条件は、半導体基板（Ｓｕｂ．）に到達しない条件、例えば７ＫｅＶ、６．０Ｅ＋１５（ｃｍ^−２）とする。そして、フォトレジスト膜２３をウェットエッチングにより剥離する。

次いで、図２Ｄに示すように、リソグラフィにより、今度は、Ｎ型ＭＯＳＦＥＴ領域１１上、Ｐ型ＭＯＳＦＥＴ領域１２上のそれぞれ所定領域に開口部が設けられたフォトレジスト膜２４でマスクし、ポリシリコン膜２２に例えばホウ素をプレドーピングする。このとき、注入条件は、半導体基板（Ｓｕｂ．）に到達しない条件、例えば１ＫｅＶ、２．０Ｅ＋１５（ｃｍ^−２）とする。そして、フォトレジスト膜２４をウェットエッチングにより剥離する。

次いで、図２Ｅに示すように、不純物注入されたポリシリコン膜２２を、リソグラフィによりゲート電極パターンが形成されたフォトレジスト膜（図示せず）でマスクし、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性エッチングを施すことにより、ゲート絶縁膜１４、ゲート電極１５ａ、１５ｂ、１５ｃ、１５ｄを形成する。

そして、図２Ｆに示すように、ゲート電極１５ａ、１５ｂ直下を挟んで例えば砒素を、ゲート電極１５ｃ、１５ｄ直下を挟んで例えばＢＦ_２をそれぞれ注入し、エクステンション（Ｅｘｔｅｎｔｉｏｎ）構造を形成する。さらに、これらより深い領域に、それぞれＢＦ_２、砒素を注入し、ハロー（Ｈａｌｏ）構造を形成する。このようにして、Ｎ型ＭＯＳＦＥＴ領域１１、Ｐ型ＭＯＳＦＥＴ領域１２の各素子において、それぞれシャロージャンクション１７を形成する。

次いで、図２Ｇに示すように、例えばＳｉ酸化膜、Ｓｉ窒化膜を堆積し、ＲＩＥなどの異方性エッチングを施すことにより、ゲート電極１５ａ、１５ｂ、１５ｃ、１５ｄにそれぞれゲート側壁１６を形成する。そして、Ｎ型ＭＯＳＦＥＴ領域１１、Ｐ型ＭＯＳＦＥＴ領域１２の各素子において、それぞれリン、ホウ素を注入し、ソース−ドレイン拡散層１８を形成する。

そして、上層にＰＭＤ（Ｐｒｅ−Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）などの層間膜１９を堆積した後、ゲート電極１５ａ、１５ｂ、１５ｃ、１５ｄ、ソース−ドレイン拡散層１８に到達し、かつ上層に形成される多層配線（図示せず）と接続されるコンタクト２０を形成する。このようにして、図１に示すようなＣＭＯＳＦＥＴが形成される。

形成されたＣＭＯＳＦＥＴにおいて、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴは、ゲート電極１５ａとゲート電極１５ｂ、ゲート電極１５ｃとゲート電極１５ｄの仕事関数がそれぞれ異なることから、それぞれ二つの閾値を有している。図３に示すように、Ｎ型ＭＯＳＦＥＴにおけるゲート電極１５ａにリンが注入された素子ａ、Ｐ型ＭＯＳＦＥＴにおけるゲート電極１５ｄにホウ素が注入された素子ｄは、低い閾値を有しており、例えばＩ／Ｏ回路などに用いられる。また、Ｎ型ＭＯＳＦＥＴにおけるゲート電極１５ｂにホウ素が注入された素子ａ、Ｐ型ＭＯＳＦＥＴにおけるゲート電極１５ｃにリンが注入された素子ｄは、高い閾値を有しており、例えば低リーク電流が要求される回路などに用いられる。

なお、このようなＣＭＯＳＦＥＴにおいて、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのチャネル不純物濃度は、素子ａと素子ｂ、素子ｃと素子ｄで実質的に等しくなっており、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）などにより確認することができる。そして、素子ａと素子ｂ、素子ｃと素子ｄでは、ゲート電極に注入された元素が異なっており、ＥＰＭＡ（Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｍｉｃｒｏ Ａｎａｌｙｚｅｒ）、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）などにより確認することができる。さらに、素子ａと素子ｂ、素子ｃと素子ｄでは、ゲート電極におけるポリシリコンの結晶粒径が異なっており、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）などにより確認することができる。

このようにして形成される複数の閾値を有するＣＭＯＳＦＥＴにおいて、高濃度の不純物注入を要することなく閾値を高くすることができるため、チャネル不純物濃度を低減できることから、素子間の局所的なばらつきの発生を抑えることができる。これによってＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの大規模メモリ装置における規模を増大させることができる。さらに、高濃度の不純物注入を要しないことから、ＮＢＴＩによる信頼性の低下を抑えることが可能となる。

また、チャネル不純物の注入工程数を増加させることなく、単閾値の半導体装置と同様に２回のプレドーピングで複数の閾値を設けることができるため、製造コストを増大させないだけでなく、マスクとして用いられるレジスト膜の剥離の際に発生するダストを低減し、歩留りの低下を抑えることが可能となる。

このように、プレドーピングにより、ゲート電極の空乏化率を低減するとともに、同じ導電型のＭＯＳＦＥＴ中に注入される不純物を異なる導電型とすることにより、ＭＯＳＦＥＴの閾値を変動させることが可能となる。このとき、プレドーピングは、半導体基板に到達しない条件で行う必要がある。プレドーピングにより不純物が半導体基板に到達すると不純物がゲート絶縁膜を突き抜けて素子の特性変動を生じるからであるからである。このようなプレドーピングの条件としては、例えば、ポリシリコンの膜厚が８０−１５０ｎｍで、不純物がホウ素の場合、０．５−１ＫｅＶ、１Ｅ＋１５−２Ｅ＋１５（ｃｍ^−２）、不純物がリンの場合、５−１０ｅＶ、３Ｅ＋１５−７Ｅ＋１５（ｃｍ^−２）とすることができる。

本実施形態において、Ｎ型ＭＯＳＦＥＴ領域、Ｐ型ＭＯＳＦＥＴ領域において、それぞれＮ型不純物のプレドーピングを行う領域とＰ型不純物のプレドーピングを行う領域の２つの領域を設けたが、これらの領域はオーバーラップしてもよい。この場合、Ｎ型ＭＯＳＦＥＴ領域、Ｐ型ＭＯＳＦＥＴ領域において、それぞれＮ型不純物とＰ型不純物の両方が注入される領域が形成される。この領域における仕事関数は、Ｎ型不純物のみ、Ｐ型不純物のみが注入される領域と異なるため、さらに閾値の異なる領域を形成することができる。

なお、このようなＮ型およびＰ型不純物のプレドーピングは、必ずしもＮ型ＭＯＳＦＥＴ領域、Ｐ型ＭＯＳＦＥＴ領域の双方に行われる必要はなく、Ｎ型ＭＯＳＦＥＴ領域、Ｐ型ＭＯＳＦＥＴ領域の一方にだけ行われてもよい。

さらに、従来のチャネル不純物濃度の制御による多閾値化の手法を併せて用いてもよく、その場合もチャネル不純物濃度のみを制御する場合と比較して、工程の追加を抑える、あるいは閾値数を増大させることが可能となる。

本実施形態において、Ｎ型不純物としてリンを、Ｐ型不純物としてホウ素を用いているが、これらに限定されるものではなく、プレドーピングに通常用いられるＡｓ、ＢＦ_２などの不純物を用いることができる。また、半導体基板として、Ｓｉ基板を用いたが、必ずしもバルクの単結晶Ｓｉウェハを用いる必要はなく、エピタキシャルＳｉウェハや、ＳＯＩウェハなどを用いることができる。

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。

１１…Ｎ型ＭＯＳＦＥＴ領域
１２…Ｐ型ＭＯＳＦＥＴ領域
１３…素子分離領域
１４…ゲート絶縁膜
１５ａ、１５ｂ、１５ｃ、１５ｄ…ゲート電極
１６…ゲート側壁
１７…シャロージャンクション
１８…ソース−ドレイン拡散層
１９…層間絶縁膜
２０…コンタクト
２１…熱酸化膜
２２…ポリシリコン膜
２３、２４…フォトレジスト膜

Claims (5)

1. 半導体基板に形成された第１導電型のＭＯＳＦＥＴと第２導電型のＭＯＳＦＥＴを有し、
   前記第１導電型のＭＯＳＦＥＴは、第１導電型の不純物を含む第１のゲート電極と、第２導電型の不純物を含む第２のゲート電極とを備え、
   前記第２導電型のＭＯＳＦＥＴは、第１導電型の不純物を含む第３のゲート電極と、第２導電型の不純物を含む第４のゲート電極とを備えることを特徴とする半導体装置。
2. 前記第１導電型のＭＯＳＦＥＴは、第１導電型の不純物および第２導電型の不純物を含む第３のゲート電極を備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第１導電型の不純物はリン、前記第２導電型の不純物はホウ素であることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 半導体基板に第１導電型のＭＯＳＦＥＴ領域と、第２導電型のＭＯＳＦＥＴ領域を形成し、
   半導体基板上にゲート絶縁膜となる絶縁膜と、ゲート電極となる導電体膜を順次形成し、
   前記第１導電型のＭＯＳＦＥＴ領域における第１の領域の導電体膜と、前記第２導電型のＭＯＳＦＥＴ領域における第１の領域の導電体膜とに、選択的に第１導電型の不純物を前記半導体基板に到達しない条件で注入し、
   前記第１導電型のＭＯＳＦＥＴ領域における第２の領域の導電体膜と、前記第２導電型のＭＯＳＦＥＴ領域における第２の領域の導電体膜とに、選択的に第２導電型の不純物を前記半導体基板に到達しない条件で注入し、
   前記絶縁体膜と前記導電体膜を選択的に除去してゲート電極を形成し、
   前記第１導電型のＭＯＳＦＥＴ領域および前記第２導電型のＭＯＳＦＥＴ領域に、それぞれチャネル不純物を注入することを特徴とする半導体装置の製造方法。
5. 前記第１導電型のＭＯＳＦＥＴ領域における前記第１の領域と前記第１導電型のＭＯＳＦＥＴ領域における前記第２の領域と、前記第２導電型のＭＯＳＦＥＴ領域における前記第１の領域と前記第２導電型のＭＯＳＦＥＴ領域における前記第２の領域は、それぞれ前記第１の領域と前記第２の領域が重複した第３の領域を含むことを特徴とする請求項４に記載の半導体装置の製造方法。

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