JP2010212801A - スイッチ回路 - Google Patents

Abstract

【課題】シリーズＦＥＴおよびシャントＦＥＴとして４端子ＮＭＯＳＦＥＴを用いるＳＰＳＴスイッチ回路では、シリーズＦＥＴがオン状態で、シャントＦＥＴがオフ状態のときに、ＳＰＳＴスイッチ回路はオン状態になる。ＦＥＴのバックゲートには寄生ダイオードが存在し、入力交流信号電圧が所定の閾値を超えると、寄生ダイオードがオン状態になる。その結果、ＳＰＳＴスイッチ回路はスイッチ・デバイスとしての線形動作を維持できなくなり、挿入損失特性やゆがみ特性が悪化する場合がある。
【解決手段】ＦＥＴのバックゲートに、バイアス電圧を印加するためのバイアス電源を設ける。このバイアス電源として、ＤＣ−ＤＣ変換回路を用いることで、ＳＰＳＴスイッチ回路をシリコン半導体チップ化することが容易になる。
【選択図】図５

Description

本発明は、スイッチ回路と、このスイッチ回路を用いたマトリクス・スイッチ回路とに係り、特に、高周波信号の切り替えに用いるスイッチ回路と、このスイッチ回路を用いたマトリクス・スイッチ回路とに係る。

近年、携帯電話端末等の移動体通信機器ではＧＨｚ帯のマイクロ波が使用されるようになってきている。そのため、アンテナ切り替え回路等の高周波切り替え部には半導体スイッチが用いられている。これらの半導体スイッチとしては、ＧａＡｓ（ガリウム砒素）電界効果トランジスタを用いた半導体スイッチや、シリコンＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｙｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体電界効果トランジスタ）を用いた半導体スイッチが一般的である。

このうち、シリコンＭＯＳＦＥＴは、ＧａＡｓ電界効果トランジスタが３端子素子であるのに対して、バックゲートを含む４端子素子である。さらにこのバックゲートとソースの端子間には、ソース−バックゲート間寄生ＰＮ接合ダイオードを含んでいる。同様に、バックゲートとドレインの端子間には、ドレイン−バックゲート間寄生ＰＮ接合ダイオードを含んでいる。このため、大信号入力時に入力交流信号電圧の電圧降下分が、これら寄生ダイオードをオンする方向に掛かる。その結果として、入力交流信号の電圧振幅増大時にスイッチ・デバイスの線形動作が維持できなくなり、挿入損失特性や歪み特性が悪化する場合があった。

以上に関連して、特許文献１（特許２９６４９７５号公報）には、高周波スイッチ回路に係る記載が開示されている。この高周波スイッチ回路は、ドレイン、ソース、ゲート及びバックゲートを有するトランジスタの前記ゲート電圧を制御することによりドレイン・ソース間を電気的に接続又は切断する。また、この高周波スイッチ回路は、バックゲートと接地間に抵抗器を接続したことを特徴とする。

また、特許文献２（特開２００３−３４７５５３号公報）には、高周波回路素子に係る記載が開示されている。この高周波回路素子は、表面シリコン層に、複数のＦＥＴを含む。この表面シリコン層は、絶縁層を介して基板上に形成されるＳＯＩ構造である。これら複数のＦＥＴは、各々、表面シリコン層に形成したトレンチによって分離されたウェル領域に形成されている。各々の前記ウェル領域は、表面シリコン層に配設した抵抗体を介して直流ＧＮＤに接地されていることを特徴とする。

特許２９６４９７５号公報 特開２００３−３４７５５３号公報

図１は、従来技術における高周波ＳＰＳＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ／Ｓｉｎｇｌｅ−Ｔｈｒｏｗ：１入力１出力）スイッチ回路の回路図である。この高周波ＳＰＳＴスイッチ回路は、入力端子１１と、出力端子１４と、第１の制御端子１２と、第２の制御端子１３と、第１のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）１５と、第２のＦＥＴ１６と、４つの抵抗１２１、１２２、１３１、１３２とを具備する。ここで、第１のＦＥＴ１５と、第２のＦＥＴ１６とは、それぞれ、シリーズＦＥＴと、シャントＦＥＴとして用いられる。

入力端子１１は、シリーズＦＥＴ１５のドレインに接続されている。出力端子１４は、シリーズＦＥＴ１５のソースと、シャントＦＥＴ１６のドレインとに接続されている。シャントＦＥＴ１６のソースは、接地されている。第１の制御端子１２は、第１の抵抗１２１を介して、シリーズＦＥＴ１５のゲートに接続されている。第２の制御端子１３は、第２の抵抗１３１を介して、シャントＦＥＴ１６のゲートに接続されている。シリーズＦＥＴ１５のバックゲートと、シャントＦＥＴ１６のバックゲートとは、第３の抵抗１２２と、第４の抵抗１３２とをそれぞれ介して、接地されている。

図１の従来型回路では、シリーズＦＥＴ１５をオンに、シャントＦＥＴ１６をオフにすることによって、ＳＰＳＴスイッチ回路のオン状態が実現される。しかし、入力交流信号の電圧振幅の増大に伴って、挿入損失特性や歪み特性が悪化するという欠点がある。

図２は、図１のＳＰＳＴスイッチ回路における、オン状態が実現している場合の等価回路の回路図である。ここで、シリーズＦＥＴの等価回路は単一のオン抵抗である。また、シャントＦＥＴの等価回路としては、ゲート容量と、ソース−バックゲート間寄生ダイオードと、ドレイン−バックゲート間寄生ダイオードが用いられている。

図１に示すＮＭＯＳＦＥＴで構成された従来型のＳＰＳＴスイッチ回路の動作およびその欠点について、図２の等価回路を交えて説明する。

図３は、図１の従来型ＳＰＳＴスイッチ回路におけるノード電圧について説明するためのグラフである。入力交流信号の電圧振幅をＶｓとすれば、オフ状態にあるシャントＦＥＴのゲート、バックゲートには電圧降下によって、図３に示すように電圧振幅Ｖｓ／２の交流電圧が掛かる。

いま、寄生ダイオードのオン電圧を（＋０．７）Ｖとする。この場合、入力交流信号の電圧降下によるバックゲートの電圧変動の最大値（＋Ｖｓ／２）が（＋０．７）Ｖを超える大きさの入力交流信号に対しては、ソース−バックゲート間寄生ダイオードならびにドレイン−バックゲート間寄生ダイオードがオンしてしまう。その結果、シャントＦＥＴはオフ状態を維持できなくなり、入力端子と接地間に導通経路が生じ、ＳＰＳＴスイッチの挿入損失特性ならびに歪み特性は大きく悪化する。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明によるスイッチ回路は、シリーズ部（５５、８５、９５１、９５２、１２５）と、入力部（５１、８１、９１、１２１０）と、出力部（５４、８４、９４、１２４）と、シャント部（５６、８６、９６１、９６２、１２６）と、第１の制御端子部（５２、８２、９２、１２２０）と、第２の制御端子部（５３、８３、９３、１２２３）と、バックゲート制御端子部（５８、８８、９８、１２３）と、バイアス電源部（５７、８７、９７、１２７）とを具備する。ここで、シリーズ部（５５、８５、９５１、９５２、１２５）は、４端子ＦＥＴ（５５、８５１、８５２、９５１１、９５１２、９５２１、９５２２、１２５）を有する。入力部（５１、８１、９１、１２１０）は、シリーズ部（５５、８５、９５１、９５２、１２５）の４端子ＦＥＴ（５５、８５１、８５２、９５１１、９５１２、９５２１、９５２２、１２５）におけるドレインまたはソースの一方に接続されている。出力部（５４、８４、９４、１２４）は、シリーズ部（５５、８５、９５１、９５２、１２５）の４端子ＦＥＴ（５５、８５１、８５２、９５１１、９５１２、９５２１、９５２２、１２５）におけるドレインまたはソースのもう一方に接続されている。シャント部（５６、８６、９６１、９６２、１２６）は、出力部（５４、８４、９４、１２４）に接続されている。シャント部（５６、８６、９６１、９６２、１２６）は４端子ＦＥＴ（５６、８６１、８６２、９６１１、９６１２、９６２１、９６２２、１２６）を有する。シャント部（５６、８６、９６１、９６２、１２６）の４端子ＦＥＴ（５６、８６１、８６２、９６１１、９６１２、９６２１、９６２２、１２６）におけるドレインまたはソースの一方は出力部（５４、８４、９４、１２４）に接続されている。シャント部（５６、８６、９６１、９６２、１２６）の４端子ＦＥＴ（５６、８６１、８６２、９６１１、９６１２、９６２１、９６２２、１２６）におけるドレインまたはソースのもう一方はグランドに接続されている。第１の制御端子部（５２、８２、９２、１２２０）は、シリーズ部（５５、８５、９５１、９５２、１２５）の４端子ＦＥＴ（５５、８５１、８５２、９５１１、９５１２、９５２１、９５２２、１２５）におけるゲートに接続されている。第２の制御端子部（５３、８３、９３、１２２３）は、シャント部（５６、８６、９６１、９６２、１２６）の４端子ＦＥＴ（５６、８６１、８６２、９６１１、９６１２、９６２１、９６２２、１２６）におけるゲートに接続されている。バックゲート制御端子部（５８、８８、９８、１２３）は、シリーズ部（５５、８５、９５１、９５２、１２５）の４端子ＦＥＴ（５５、８５１、８５２、９５１１、９５１２、９５２１、９５２２、１２５）およびシャント部（５６、８６、９６１、９６２、１２６）の４端子ＦＥＴ（５６、８６１、８６２、９６１１、９６１２、９６２１、９６２２、１２６）のそれぞれにおけるバックゲートに接続されている。バイアス電源部（５７、８７、９７、１２７）は、バックゲート制御端子部（５８、８８、９８、１２３）に接続され、バイアス電圧を印加するものである。バイアス電圧は、シリーズ部（５５、８５、９５１、９５２、１２５）の４端子ＦＥＴ（５５、８５１、８５２、９５１１、９５１２、９５２１、９５２２、１２５）およびシャント部（５６、８６、９６１、９６２、１２６）の４端子ＦＥＴ（５６、８６１、８６２、９６１１、９６１２、９６２１、９６２２、１２６）のそれぞれにおけるバックゲートに生じる、ソース−バックゲート間寄生ダイオード（６６３）およびドレイン−バックゲート間寄生ダイオード（６６４）に対して逆方向である。

バックゲートにおける寄生ダイオードがオンしてしまう閾値電圧を入力交流信号電圧が超えても、シャントＦＥＴがオフ状態を維持できるような電圧を、バックゲートに印加するためのバイアス電源を設ける。

図１は、従来技術における高周波ＳＰＳＴスイッチ回路の回路図である。 図２は、図１のＳＰＳＴスイッチ回路における、オン状態が実現している場合の等価回路の回路図である。 図３は、図１のＳＰＳＴスイッチ回路におけるノード電圧について説明するためのグラフである。 図４は、図５の本発明の第１の実施形態による高周波ＳＰＳＴスイッチ回路におけるノード電圧について説明するためのグラフである。 図５は、本発明の第１の実施形態による高周波ＳＰＳＴスイッチ回路の回路図である。 図６は、図５のＳＰＳＴスイッチ回路における、オン状態が実現している場合の等価回路の回路図である。 図７は、本発明によるバックゲート制御端子へのバイアスの効果を、回路シミュレーションを用いて検証した結果を示すグラフである。 図８は、本発明の第２の実施形態による高周波ＳＰＳＴスイッチ回路の回路図である。 図９は、本発明の第３の実施形態による高周波ＳＰＳＴスイッチ回路の回路図である。 図１０は、本発明の第４の実施形態による、ｎ入力ｍ出力の、ｎ行ｍ列のマトリクス・スイッチ回路の回路図である。 図１１は、本発明の第５の実施形態によるマトリクス・スイッチ回路の回路図である。 図１２は、本発明の第６の実施形態によるＳＰＳＴスイッチ回路の回路図である。

添付図面を参照して、本発明による高周波回路を実施するための形態を以下に説明する。

（第１の実施形態）
図５は、本発明の第１の実施形態による高周波ＳＰＳＴスイッチ回路の回路図である。このＳＰＳＴスイッチ回路は、入力端子５１と、出力端子５４と、第１の制御端子５２と、第２の制御端子５３と、バックゲート制御端子５８と、第１のＦＥＴ５５と、第２のＦＥＴ５６と、４つの抵抗５２１、５２２、５３１、５３２と、バイアス電源５７とを具備する。ここで、第１のＦＥＴ５５と、第２のＦＥＴ５６とは、それぞれ、シリーズＦＥＴ５５と、シャントＦＥＴ５６として用いられる。

入力端子５１は、シリーズＦＥＴ５５のドレインに接続されている。出力端子５４は、シリーズＦＥＴ５５のソースと、シャントＦＥＴ５６のドレインとに接続されている。シャントＦＥＴ５６のソースは、接地されている。第１の制御端子５２は、第１の抵抗５２１を介して、シリーズＦＥＴ５５のゲートに接続されている。第２の制御端子５３は、第２の抵抗５３１を介して、シャントＦＥＴ５５のゲートに接続されている。シリーズＦＥＴ５５のバックゲートと、シャントＦＥＴ５６のバックゲートとは、第３の抵抗５２２と、第４の抵抗５３２とをそれぞれ介して、バックゲート制御端子５８に接続されている。バイアス電源５７のマイナス側端子は、バックゲート制御端子５８に接続されている。バイアス電源５７のプラス側端子は、接地されている。

図５に示した本実施形態によるＳＰＳＴスイッチ回路では、シリーズＦＥＴ５５がオンで、かつ、シャントＦＥＴ５６がオフの場合に、ＳＰＳＴスイッチのオン状態が実現する。

図６は、図５のＳＰＳＴスイッチ回路における、オン状態が実現している場合の等価回路の回路図である。この等価回路は、入力端子６１と、出力端子６４と、制御端子６３と、バックゲート制御端子６８と、３つの抵抗６５、６３１、６３２と、２つの容量６６１、６６２と、２つのダイオード６６３、６６４と、バイアス電源６７とを具備する。

抵抗６５の両接続部は、入力端子６１と、出力端子６４とにそれぞれ接続されている。制御端子６３は、抵抗６３１の一方の接続部に接続されている。抵抗６３１のもう一方の接続部は、２つの容量６６１、６６２のそれぞれにおける一方の接続部に接続されている。容量６６１のもう一方の接続部は、ダイオード６６３のカソードに接続され、かつ、接地されている。容量６６２のもう一方の接続部は、出力端子６４と、ダイオード６６４のカソードとに接続されている。ダイオード６６３のアノードは、ダイオード６６４のアノードと、抵抗６３２の一方の接続部とに接続されている。抵抗６３２のもう一方の接続部は、バックゲート制御端子６８に接続されている。バックゲート制御端子６８は、バイアス電源６７のマイナス側接続部に接続されている。バイアス電源６７のプラス側接続部は、設置されている。

ここで、図５の入力端子５１は、図６の入力端子６１に対応する。図５の出力端子５４は、図６の出力端子６４に対応する。図５のシリーズＦＥＴ５５は、図６の抵抗６５に対応する。図５における第２の制御端子５３は、図６の制御端子６３に対応する。図５における第２の抵抗５３１は、図６における抵抗６３１に対応する。図５のシャントＦＥＴ５６は、図６における２つの容量６６１、６６２および２つのダイオード６６３、６６４の集合に対応する。特に、図５におけるシャントＦＥＴ５６のゲートは、図６における抵抗６３１と、２つの容量６６１、６６２とがお互いに接続される接続点に対応する。また、図５におけるシャントＦＥＴ５６のバックゲートは、図６における２つのダイオード６６３、６６４と、抵抗６３２とがお互いに接続される接続点に対応する。図５のバックゲート制御端子５８は、図６のパックゲート制御端子６８に対応する。図５におけるバイアス電源５７は、図６におけるバイアス電源６７に対応する。

なお、図６における２つの容量６６１、６６２は、図５のシャントＦＥＴ５６におけるゲート容量を表す。また、図６のダイオード６６３は、図５のシャントＦＥＴ５６におけるソース−バックゲート間寄生ダイオードを表す。さらに、図６のダイオード６６４は、図５のシャントＦＥＴ５６におけるドレイン−バックゲート間寄生ダイオードを表す。

図４は、図５の本発明の第１の実施形態による高周波ＳＰＳＴスイッチ回路におけるノード電圧について説明するためのグラフである。図５に示した本実施形態によるＳＰＳＴスイッチ回路の動作を、図６に示した等価回路を交えて説明する。

いま、入力交流信号の電圧振幅をＶｓとすれば、オフ状態にあるシャントＦＥＴ５６のゲートおよびバックゲートには、電圧降下分として電圧振幅Ｖｓ／２の交流電圧が掛かる。しかし、バックゲート制御端子５８、６８にはバイアス電源５７、６７から（−Ｖｂ）の負のバイアスが印加されている。このため、シャントＦＥＴ５６のバックゲート電圧は（−Ｖｂ＋Ｖｓ／２）となる。

いま、バックゲートの寄生ダイオードのオン電圧を（＋０．７）Ｖとする。このとき、バックゲート電圧が（＋０．７）Ｖを超えれば、ソース−バックゲート間寄生ダイオードならびにドレイン−バックゲート間寄生ダイオードがオンする。これに伴い、ＳＰＳＴスイッチの挿入損失特性ならびに歪み特性の悪化が見られる。しかし、本発明では予めバックゲートのＤＣ電圧が（−Ｖｂ）にバイアスされている。このため、入力交流信号の電圧降下がもたらすバックゲートの電圧変動は（−Ｖｂ）を中心値とするものになる。その結果、寄生ダイオードは（−Ｖｂ＋Ｖｓ／２）が（＋０．７）Ｖに達するまでオンしない。

すなわち、バックゲート制御端子に負のバイアス印加が無い従来の場合に比べて、本発明によれば、より振幅の大きな入力交流信号に対してもＳＰＳＴスイッチは線形動作を維持することが可能である。

例えば、図１に示す従来型のスイッチ回路では、入力信号の電圧振幅がＶｓであるとき、オフ状態にあるシャントＦＥＴのバックゲートに掛かる電圧は図３に示すように（±Ｖｓ／２）である。

いま、寄生ダイオードがオンする電圧を（＋０．７）Ｖとすると、ＳＰＳＴスイッチ回路の線形動作が得られる入力電圧振幅Ｖｓの条件は、
（＋Ｖｓ／２）＜（＋０．７）Ｖ
であり、すなわち、
Ｖｓ＜１．４Ｖ
である。

一方、図５に示される本発明でのＳＰＳＴスイッチでは、入力信号の電圧振幅がＶｓであるとき、オフ状態にあるシャントＦＥＴのバックゲートに掛かる電圧振幅は、図４に示すように（−Ｖｂ±Ｖｓ／２）である。

例えば、バックゲート制御端子が（−Ｖｂ）＝（−３）Ｖにバイアスされた場合、ＳＰＳＴスイッチ回路の線形動作が得られる入力電圧振幅の条件は、
（−３＋Ｖｓ／２）＜（＋０．７）Ｖ
であり、すなわち、
Ｖｓ＜７．４Ｖまで緩和される。

図７は、本発明によるバックゲート制御端子へのバイアスの効果を、回路シミュレーションを用いて検証した結果を示すグラフである。ここで、横軸は入力電力を表し、その単位はｄＢｍである。縦軸は、挿入損失を表し、その単位はｄＢである。２本のグラフは、それぞれ、従来型のＳＰＳＴスイッチ回路と、本発明によるＳＰＳＴスイッチ回路とに対応する。

この回路シミュレーションに用いた回路図は、図１に示す従来技術を用いたＳＰＳＴスイッチ回路と、図５に示す本発明の第１の実施例のＳＰＳＴスイッチ回路である。バイアス電源５７、６７の電圧を（−Ｖｂ＝−３）Ｖとしてシミュレーションを行った結果、上記考察の内容と一致するシミュレーション結果を得た。

なお、ここでは同じバイアス電圧をシリーズＦＥＴ５５とシャントＦＥＴ５６の両方に印加しているが、これはあくまでも一例であって、本発明はこの実施形態に限定されない。すなわち、必ずしも同じバイアス電圧を全てのＦＥＴ５５、５６に印加する必要は無く、ＦＥＴ５５、５６のそれぞれに異なるバイアス電圧を印加しても構わない。

（第２の実施形態）
図８は、本発明の第２の実施形態による高周波ＳＰＳＴスイッチ回路の回路図である。本実施形態によるＳＰＳＴスイッチ回路は、図５に示した第１の実施形態によるＳＰＳＴスイッチ回路のシリーズＦＥＴ５５およびシャントＦＥＴ５６を、それぞれを、直列に接続された２つのＦＥＴに置き換えたものである。

具体的には、本実施形態によるＳＰＳＴスイッチ回路は、第１のシリーズＦＥＴ８５１と、第２のシリーズＦＥＴ８５２と、第１のシャントＦＥＴ８６１と、第２のシャントＦＥＴ８６２とを具備する。

また、この変更に伴い、シリーズＦＥＴおよびシャントＦＥＴの、ゲートおよびバックゲートに接続された抵抗の総数も、倍になっている。なお、これら抵抗は、２つずつ並行に接続されている。具体的には、本実施形態によるＳＰＳＴスイッチ回路は、第１〜第４の抵抗８２１〜８２４と、第５〜第６の抵抗８３１〜８３４とをさらに具備する。

本実施形態によるＳＰＳＴスイッチ回路における、その他の構成要素については、第１の実施形態によるＳＰＳＴスイッチ回路と同様である。すなわち、本実施形態によるＳＰＳＴスイッチ回路は、入力端子８１と、出力端子８４と、第１の制御端子８２と、第２の制御端子８３と、パックゲート制御端子８８と、バイアス電源８７とをさらに具備する。

ここで、４つのＦＥＴ８５１、８５２、８６１、８６２に係る接続関係について詳細に説明する。入力端子８１は、第１のシリーズＦＥＴ８５１のドレインに接続されている。第１のシリーズＦＥＴ８５１のソースは、第２のシリーズＦＥＴ８５２のドレインに接続されている。第２のシリーズＦＥＴ８５２のドレインは、出力端子８４に接続されている。

出力端子８４には、第１のシャントＦＥＴ８６１のドレインも接続されている。第１のシャントＦＥＴ８６１のソースは、第２のシャントＦＥＴ８６２のドレインに接続されている。第２のシャントＦＥＴのソースは、接地されている。

なお、シリーズ部として２つのＦＥＴ８５１、８５２を、シャント部として２つのＦＥＴ８６１、８６２を、それぞれ直列に接続したのは、電圧降下の緩和を目的としている。

ここで、第１〜第８の抵抗８２１〜８２４、８３１〜８３４に係る接続関係について詳細に説明する。第１の制御端子８２には、第１の抵抗８２１および第２の抵抗８２２のそれぞれにおける、一方の接続部が接続されている。第１の抵抗８２１におけるもう一方の接続部は、第１のシリーズＦＥＴ８５１のゲートに接続されている。また、第１のシリーズＦＥＴ８５１のバックゲートには、第３の抵抗８２３における一方の接続部が接続されている。さらに、第３の抵抗８２３におけるもう一方の接続部は、バックゲート制御端子８８に接続されている。

同様に、第２の抵抗８２２におけるもう一方の接続部は、第２のシリーズＦＥＴ８５２のゲートに接続されている。また、第２のシリーズＦＥＴ８５２のバックゲートには、第４の抵抗８２４における一方の接続部が接続されている。第４の抵抗８２４におけるもう一方の接続部も、バックゲート制御端子８８に接続されている。

また、第２の制御端子８３には、第５の抵抗８３１および第６の抵抗８３２のそれぞれにおける、一方の接続部が接続されている。第５の抵抗８３１におけるもう一方の接続部は、第１のシャントＦＥＴ８６１のゲートに接続されている。また、第１のシャントＦＥＴ８６１のバックゲートには、第７の抵抗８３３における一方の接続部が接続されている。さらに、第７の抵抗８３３におけるもう一方の接続部は、バックゲート制御端子８８に接続されている。

同様に、第６の抵抗８３２におけるもう一方の接続部は、第２のシャントＦＥＴ８６２のゲートに接続されている。また、第２のシャントＦＥＴ８６２のバックゲートには、第８の抵抗８３４における一方の接続部が接続されている。第８の抵抗８３４におけるもう一方の接続部も、バックゲート制御端子８８に接続されている。

本実施形態によるＳＰＳＴスイッチ回路における、以上に説明した以外の接続関係については、第１の実施形態によるＳＰＳＴスイッチ回路と同様であるので、その詳細な説明を省略する。

ここで、本実施形態によるＳＰＳＴスイッチ回路の動作について説明する。

２個のシャントＦＥＴ８６１、８６２の性能が等しい場合、入力信号電圧は２個のシャントＦＥＴで等しく分圧される。このとき、入力交流信号の電圧振幅をＶｓとすると、各々のシャントＦＥＴのソース−バックゲート間寄生ダイオードならびにドレイン−バックゲート間寄生ダイオードに掛かる入力信号の電圧降下分は、それぞれ（Ｖｓ／４）である。

いま、前記の考察をこのＦＥＴ直列２個接続型回路に対して適用すれば、バックゲート制御端子が（−Ｖｂ）＝（−３）Ｖにバイアスされた場合、ＳＰＳＴスイッチ回路の線形動作が得られる入力電圧の条件は、
（−３＋Ｖｓ／４）＜（＋０．７）Ｖ
となり、すなわち、
Ｖｓ＜（１４．８）Ｖ
まで緩和される。

（第３の実施形態）
図９は、本発明の第３の実施形態による高周波ＳＰＳＴスイッチ回路の回路図である。本実施形態によるＳＰＳＴスイッチ回路は、第２の実施形態によるＳＰＳＴスイッチ回路におけるシリーズ部およびシャント部を２倍に増やして、それぞれ直列接続および並列接続したものである。これらの変更は、いずれも電圧降下の緩和を目的としている。

具体的には、本実施形態によるＳＰＳＴスイッチ回路は、２つのシリーズ部９５１、９５２と、２つのシャント部９６１、９６２とを具備する。ここで、第１のシリーズ部９５１は、２つのシリーズＦＥＴ９５１１、９５１２を具備する。第２のシリーズ部９５２は、２つのシリーズＦＥＴ９５２１、９５２２を具備する。第１のシャント部９６１は、２つのシャントＦＥＴ９６１１、９６１２を具備する。第２のシャント部９６２は、２つのシャントＦＥＴ９６２１、９６２２を具備する。

また、この変更に伴い、各ＦＥＴのゲートおよびバックゲートに接続された抵抗の総数も、第２の実施形態の２倍になっている。具体的には、本実施形態によるＳＰＳＴスイッチ回路は、１６個の抵抗９２１〜９２８、９３１〜９３８を具備する。

なお、本実施形態によるＳＰＳＴスイッチ回路は２つのシャント部を具備するが、バイアス電源９７は図９のように１つであっても良いし、複数であっても構わない。さらに、第２の実施形態との違いとしては、本実施形態によるＳＰＳＴスイッチ回路は１つのシャント部とグランドとの間に接続された終端抵抗９９を具備する。

本実施形態によるＳＰＳＴスイッチ回路におけるその他の構成要素は、第２の実施形態と同様である。すなわち、本実施形態によるＳＰＳＴスイッチ回路も、入力端子９１と、出力端子９４と、第１の制御端子９２と、第２の制御端子９３と、バックゲート制御端子９８とを具備する。

ここで、各構成要素の接続関係について説明する。本実施形態によるＳＰＳＴスイッチ回路における４つのシリーズＦＥＴ９５１１、９５１２、９５２１、９５２２は、この順番に、直列に接続されている。すなわち、入力端子９１が第１のシリーズＦＥＴ９５１１のドレインに接続されており、第１のシリーズＦＥＴ９５１１のソースが第２のシリーズＦＥＴ９５１２のドレインに接続されており、第２のシリーズＦＥＴ９５１２のソースが第３のシリーズＦＥＴ９５２１のドレインに接続されており、第３のシリーズＦＥＴ９５２１のソースが第４のシリーズＦＥＴ９５２２のドレインに接続されており、第４のシリーズＦＥＴ９５２２のソースが出力端子９４に接続されている。

本実施形態によるＳＰＳＴスイッチ回路における４つのシャントＦＥＴ９６１１、９６１２、９６２１、９６２２のうち、第１のシャントＦＥＴ９６１１および第２のシャントＦＥＴ９６１２は、直列に接続されている。同様に、第３のシャントＦＥＴ９６２１および第４のシャントＦＥＴ９６２２も、直列に接続されている。すなわち、第１のシャントＦＥＴ９６１１のドレインは第２のシリーズＦＥＴ９５１２のソースおよび第３のシリーズＦＥＴ９５１３のドレインに接続されており、第１のシャントＦＥＴ９６１１のソースは第２のシャントＦＥＴ９６１２のドレインに接続されており、第２のシャントＦＥＴ９６１２のソースは接地されている。また、第３のシャントＦＥＴ９６２１のドレインは第４のシリーズＦＥＴ９５２２のソースおよび出力端子９４に接続されており、第３のシャントＦＥＴ９６１２のソースは第４のシャントＦＥＴ９６２２のドレインに接続されており、第４のシャントＦＥＴ９６２２のソースは終端抵抗９９を介して接地されている。

ここで、１６個の抵抗９２１〜９２８、９３１〜９３８の接続関係について説明する。第１の制御端子９２は、４つの抵抗９２１〜９２４のそれぞれにおける一方の接続部に接続されている。４つの抵抗９２１〜９２４のそれぞれにおけるもう一方の接続部は、４つのシリーズＦＥＴ９５１１、９５１２、９５２１、９５２２のそれぞれにおけるゲートに接続されている。４つのシリーズＦＥＴ９５１１、９５１２、９５２１、９５２２のそれぞれにおけるバックゲートは、４つの抵抗９２５〜９２８のそれぞれにおける一方の接続部に接続されている。４つの抵抗９２５〜９２８のそれぞれにおけるもう一方の接続部は、バックゲート制御端子９８に接続されている。

第２の制御端子９３は、４つの抵抗９３１〜９３４のそれぞれにおける一方の接続部に接続されている。４つの抵抗９３１〜９３４のそれぞれにおけるもう一方の接続部は、４つのシャントＦＥＴ９６１１、９６１２、９６２１、９６２２のそれぞれにおけるゲートに接続されている。４つのシャントＦＥＴ９６１１、９６１２、９６２１、９６２２のそれぞれにおけるバックゲートは、４つの抵抗９３５〜９３８のそれぞれにおける一方の接続部に接続されている。４つの抵抗９３５だ９３８のそれぞれにおけるもう一方の接続部は、バックゲート制御端子９８に接続されている。

さらに、バックゲート制御端子９８には、バイアス電源９７のマイナス側端子が接続されている。バイアス電源９７のプラス側端子は、接地されている。

本実施形態によるＳＰＳＴスイッチ回路における後段の、第２のシャント部９６２に注目する。第２のシャント部９６２では、終端抵抗９９での電圧降下が存在する。このため、２つのシャントＦＥＴ９６２１、９６２２に掛かる入力信号の電圧降下による電圧は、前段の、第１のシャント部９６１における２つのシャントＦＥＴ９６１１、９６１２に掛かる入力信号の電圧降下による電圧よりも小さい。その結果として、本実施形態によるＳＰＳＴスイッチ回路が線形動作を維持できる入力信号の電圧振幅の範囲は、前段の、第１のシャント部９６１のみによって決定される。

なお、図９の例では、終端抵抗９９を設けることによって、第１のシャント部と第２のシャント部とで異なる電圧降下を実現している。しかし、例えば、２つの異なるバイアス電源を設けて、第１、第２のシャント部にそれぞれ異なるバイアス電圧を印加することによって、降下電圧に差を付けても良い。

例として、バックゲート制御端子９８が（−Ｖｂ）＝（−３）Ｖにバイアスされた場合について考える。このとき、第２の実施形態と同じく、ＳＰＳＴスイッチ回路の線形動作が得られる入力電圧振幅の条件は、
（−３）＋Ｖｓ／４＜（＋０．７）Ｖ
となり、すなわち、
Ｖｓ＜（１４．８）Ｖまで緩和される。

（第４の実施形態）
図１０は、本発明の第４の実施形態による、ｎ入力ｍ出力の、ｎ行ｍ列のマトリクス・スイッチ回路の回路図である。このマトリクス・スイッチ回路は、並列に接続されたｎ×ｍ個の、本発明によるＳＰＳＴスイッチ回路を有する。

このマトリクス・スイッチ回路は、ｎ個の入力端子１０１−１〜１０１−ｎと、ｍ個の出力端子１０４−１〜１０４−ｎと、ｎ×ｍ個の制御端子１０２−１１〜１０２−ｎｍと、ｎ×ｍ個のＳＰＳＴスイッチ回路１００−１１〜１００−ｎｍと、バックゲート制御端子１０８と、電源端子１０３とを具備する。

ここで、ｎ×ｍ個のＳＰＳＴスイッチ回路１００−１１〜１００−ｎｍのそれぞれとして、本発明による第１〜第３のいずれかの実施形態によるＳＰＳＴスイッチ回路を用いる。

第１の入力端子１０１−１は、第１−１〜第１−ｍのＳＰＳＴスイッチ回路１００−１１〜１００−１ｎのそれぞれにおける第１の入力部に接続されている。第２の入力端子１０１−２は、第２−１〜第２−ｍのＳＰＳＴスイッチ回路１００−２１〜１００−２ｎのそれぞれにおける第１の入力部に接続されている。一般化して、１以上ｎ以下の整数ｉにおいて、第ｉの入力端子１００−ｉは、第ｉ−１〜第ｉ−ｎのＳＰＳＴスイッチ回路１００−ｉ１〜１００−ｉｎのそれぞれにおける第１の入力部に接続されている。

第１−１の制御端子１０２−１１は、第１−１のＳＰＳＴスイッチ回路１００−１１における第２の入力部に接続されている。第１−２の制御端子１０２−１２は、第１−２のＳＰＳＴスイッチ回路１００−１２における第２の入力部に接続されている。一般化して、１以上ｎ以下の整数ｉと、１以上ｍ以下の整数ｊとにおいて、第ｉ−ｊの制御端子１０２−ｉｊは、第ｉ−ｊのＳＰＳＴスイッチ回路１００−ｉｊにおける第２の入力部に接続されている。

電源端子１０３は、第１−１〜第ｎ−ｍの、すなわち全てのＳＰＳＴスイッチ回路１００−１１〜１００−ｎｍのそれぞれにおける第３の入力部に接続されている。

出力端子１０４は、第１−１〜第ｎ−１のＳＰＳＴスイッチ回路１００−１１〜１００−ｎ１のそれぞれにおける第１の出力部に接続されている。出力端子２は、第２−１第ｎ−２のＳＰＳＴスイッチ回路１００−１２〜１００−ｎ２のそれぞれにおける第１の出力部に接続されている。一般化して、１以上ｍ以下の整数ｊにおいて、出力端子ｊは、第１−ｊ〜第ｎ−ｊのＳＰＳＴスイッチ回路１００−１ｊ〜ｎｊのそれぞれにおける第１の出力部に接続されている。

バックゲート制御端子１０８は、第１−１〜第ｎ−ｍの、すなわち全てのＳＰＳＴスイッチ回路１００−１１〜１００−ｎｍのそれぞれにおける第２の出力部に接続されている。

バイアス電源１０７のマイナス側接続部は、バックゲート制御端子１０８に接続されている。バイアス電源１０７のプラス側接続部は、接地されている。

本実施形態によるマトリクス・スイッチ回路は、本発明の第１〜第３の実施形態によるＳＰＳＴスイッチ回路をｎ×ｍ個並列に接続したものである。したがって、このマトリクス・スイッチ回路で線形動作が得られる入力電圧振幅の範囲は、ＳＰＳＴスイッチ回路のそれぞれにおけるシャントＦＥＴに掛かる入力信号の電圧降下分の電圧によって決定される。

そこで、本実施形態でも、第１〜第３の実施形態と同様に、各ＳＰＳＴの各シャントＦＥＴのバックゲートに、所定のバイアスを、抵抗を介して印加する。このバイアスは、各ＳＰＳＴスイッチ回路における全てのシャントＦＥＴのソース−バックゲート間寄生ダイオードならびにドレイン−バックゲート間寄生ダイオードに対して逆方向である。こうすることによって、挿入損失特性を悪化させることなく、（ｎ×ｍ）マトリクス・スイッチ回路の線形動作が得られる入力信号の電圧振幅範囲の拡大の効果が得ることが可能である。この効果の具体的な数値例などについては、第１〜第３の実施形態と同様であるので、詳細な説明を省略する。

なお、図１０のように大規模なマトリクス・スイッチ回路は、集積回路化することが好ましい場合がある。その際に、集積回路上の各半導体素子には、電力を供給する必要がある。図１０の電源端子１０３は、このような用途に用いられることが可能である。

（第５の実施形態）
図１１は、本発明の第５の実施形態によるマトリクス・スイッチ回路の回路図である。このマトリクス・スイッチ回路は、第４の実施形態による（ｎ×ｍ）マトリクス・スイッチにおいて、ｎ＝１、ｍ＝２とした場合の、（１×２）マトリクス・スイッチ回路である。

本実施形態によるマトリクス・スイッチ回路は、入力端子１１１と、第１の出力端子１１４１と、第２の出力端子１１４２と、第１の制御端子１１２と、第２の制御端子１１３と、第１のバックゲート制御端子１１８１と、第２のバックゲート制御端子１１８２と、第１のバイアス電源１１７１と、第２のバイアス電源１１７２と、第１のＳＰＳＴスイッチ回路部１１０１と、第２のＳＰＳＴスイッチ回路部１１０２とを具備する。

ここで、図１０に示した第４の実施形態と、図１１に示した本実施形態とにおける、各構成要素の対応関係を説明する。本実施形態の入力端子１１１は、第４の実施形態における第１の入力端子１０１−１に対応する。本実施形態における第１、第２の出力端子１１４１、１１４２は、第４の実施形態における第１、第２の出力端子１０４−１、１０４−２にそれぞれ対応する。本実施形態における第１、第２の制御端子１１２、１１３は、第４の実施形態における第１−１、第１−２の制御端子１０２−１１、１０２−１２にそれぞれ対応する。本実施形態における第１、第２のバックゲート制御端子１１８１、１１８２は、第４の実施形態におけるバックゲート制御端子１０８に対応する。本実施形態における第１、第２のバイアス電源１１７１、１１７２は、第４の実施形態におけるバイアス電源１０７に対応する。本実施形態における第１、第１のＳＰＳＴスイッチ回路部１１０１、１１０２は、第４の実施形態における第１−１、第１−２のＳＰＳＴスイッチ回路部１００−１１、１００−１２にそれぞれ対応する。

第１のＳＰＳＴスイッチ回路部１１０１は、第１のシリーズ部１１５１と、第１のシャント部１１６１とを具備する。第２のＳＰＳＴスイッチ回路部１１０２は、第２のシリーズ部１１５２と、第２のシャント部１１６２とを具備する。

第１のシリーズ部１１５１は、２つのシリーズＦＥＴ１１５１１、１１５１２と、４つの抵抗１１２１、１１２２、１１２５、１１２６とを具備する。第１のシャント部１１６１は、２つのシャントＦＥＴ１１６１１、１１６１２と、４つの抵抗１１３１、１１３２、１１３５、１１３６とを具備する。

第２のシリーズ部１１５２は、２つのシリーズＦＥＴ１１５２１、１１５２２と、４つの抵抗１１３３、１１３４、１１３７、１１３８とを具備する。第２のシャント部１１６２は、２つのシャントＦＥＴ１１６２１、１１６２２と、４つの抵抗１１２３、１１２４、１１２７、１１２８とを具備する。

なお、第４の実施形態によるマトリクス・スイッチ回路が具備する電源端子１０３に対応する電源端子は、図１１には図示されていないが本実施形態によるマトリクス・スイッチが具備していても構わない。

また、第１、第２のバイアス電源１１７１、１１７２は、図１１の例では別々に設けているが、本発明はこの例に限定されない。例えば、バイアス電源を１つにまとめても良いし、シリーズ部もしくはシャント部単位、またはＦＥＴ単位で別々のバイアス電源を設けても構わない。ここで、バックゲート制御端子の数はバイアス電源の数に依存することは言うまでもない。

ここで、本実施形態によるマトリクス・スイッチ回路の各構成要素同士における接続関係について説明する。入力端子１１１は、第１、第２のＳＰＳＴスイッチ回路部１１０１、１１０２のそれぞれにおける第１の入力部に接続されている。第１、第２の制御端子１１２、１１３は、第１、第２のＳＰＳＴスイッチ回路部１１０１、１１０２のそれぞれにおける第２の入力部にそれぞれ接続されている。第１、第２のＳＰＳＴスイッチ回路部１１０１、１１０２のそれぞれにおける第１の出力部は、第１、第２の出力端子１１４１、１１４２にそれぞれ接続されている。第１、第２のＳＰＳＴスイッチ回路部１１０１、１１０２のそれぞれにおける第２の出力部は、第１、第２のバックゲート制御端子１１８１、１１８２にそれぞれ接続されている。第１、第２のバイアス電源１１７１、１１７２のそれぞれにおけるマイナス側接続部は、第１、第２のバックゲート制御端子１１８１、１１８２にそれぞれ接続されている。第１、第２のバイアス電源１１７１、１１７２のそれぞれにおけるプラス側接続部は、接地されている。

さらに、第４の実施形態には無かった接続として、第１、第２の制御端子１１２、１１３は、第２、第１のＳＰＳＴスイッチ回路部１１０２、１１０１にも接続されている。

第１、第２のＳＰＳＴスイッチ回路部１１０１、１１０２が具備する各構成要素同士における接続関係について説明する。

入力端子１１１に接続されている、第１のＳＰＳＴスイッチ回路部１１０１における第１の入力部は、シリーズＦＥＴ１１５１１のドレインに接続されている。シリーズＦＥＴ１１５１１のソースは、シリーズＦＥＴ１１５１２のドレインに接続されている。シリーズＦＥＴ１１５１２のソースは、第１の出力端子１１４１に接続されている、第１のＳＰＳＴスイッチ回路部１１０１における第１の出力部に接続されている。この出力部１１４１は、シャントＦＥＴ１１６１１のドレインにも接続されている。シャントＦＥＴ１１６１１のソースは、シャントＦＥＴ１１６１２のドレインに接続されている。シャントＦＥＴ１１６１２のソースは、接地されている。

第１の制御端子１１２に接続されている、第１のＳＰＳＴスイッチ回路部１１０１における第２の入力部は、２つの抵抗１１２１、１１２２のそれぞれにおける一方の接続部に接続されている。これらの抵抗１１２１、１１２２のそれぞれにおけるもう一方の接続部は、２つのシリーズＦＥＴ１１５１１、１１５１２のそれぞれにおけるゲートにそれぞれ接続されている。これらのシリーズＦＥＴ１１５１１、１１５１２のそれぞれにおけるバックゲートは、２つの抵抗１１２５、１１２６のそれぞれにおける一方の接続部にそれぞれ接続されている。これらの抵抗１１２５、１１２６のそれぞれにおけるもう一方の接続部は、第１のバックゲート制御端子１１８１に接続されている、第１のＳＰＳＴスイッチ回路部１１０１における第２の出力部に接続されている。

さらに、第２の制御端子１１３は、２つの抵抗１１３１、１１３２のそれぞれにおける一方の接続部に接続されている。これらの抵抗１１３１、１１３２のそれぞれにおけるもう一方の接続部は、２つのシャントＦＥＴ１１６１１、１１６１２のそれぞれにおけるゲートにそれぞれ接続されている。これらのシャントＦＥＴ１１６１１、１１６１２のそれぞれにおけるバックゲートは、２つの抵抗１１３５、１１３６のそれぞれにおける一方の接続部にそれぞれ接続されている。これらの抵抗１１３５、１１３６のそれぞれにおけるもう一方の接続部は、第２のバックゲート制御端子１１８２に接続されている。

また、入力端子１１１に接続されている、第２のＳＰＳＴスイッチ回路部１１０２における第１の入力部は、シリーズＦＥＴ１１５２１のドレインに接続されている。シリーズＦＥＴ１１５２１のソースは、シリーズＦＥＴ１１５２２のドレインに接続されている。シリーズＦＥＴ１１５２２のソースは、第２の出力端子１１４２に接続されている、第２のＳＰＳＴスイッチ回路部１１０２における第１の出力部に接続されている。この出力部１１４２は、シャントＦＥＴ１１６２１のドレインにも接続されている。シャントＦＥＴ１１６２１のソースは、シャントＦＥＴ１１６２２のドレインに接続されている。シャントＦＥＴ１１６２２のソースは、接地されている。

第２の制御端子１１３に接続されている、第２のＳＰＳＴスイッチ回路部１１０２における第２の入力部は、２つの抵抗１１３３、１１３４のそれぞれにおける一方の接続部に接続されている。これらの抵抗１１３３、１１３４のそれぞれにおけるもう一方の接続部は、２つのシリーズＦＥＴ１１５２１、１１５２２のそれぞれにおけるゲートにそれぞれ接続されている。これらのシリーズＦＥＴ１１５２１、１１５２２のそれぞれにおけるバックゲートは、２つの抵抗１１３７、１１３８のそれぞれにおける一方の接続部にそれぞれ接続されている。これらの抵抗１１３７、１１３８のそれぞれにおけるもう一方の接続部は、第１のバックゲート制御端子１１８１に接続されている、第２のＳＰＳＴスイッチ回路部１１０２における第２の出力部に接続されている。

さらに、第１の制御端子１１２は、２つの抵抗１１２３、１１２４のそれぞれにおける一方の接続部に接続されている。これらの抵抗１１２３、１１２４のそれぞれにおけるもう一方の接続部は、２つのシャントＦＥＴ１１６２１、１１６２２のそれぞれにおけるゲートにそれぞれ接続されている。これらのシャントＦＥＴ１１６２１、１１６２２のそれぞれにおけるバックゲートは、２つの抵抗１１２７、１１２８のそれぞれにおける一方の接続部にそれぞれ接続されている。これらの抵抗１１２７、１１２８のそれぞれにおけるもう一方の接続部は、第２のバックゲート制御端子１１８２に接続されている。

本実施形態でも、バックゲート制御端子１１８１、１１８２にバイアスを印加することによって、線形動作が得られる入力電圧振幅範囲の拡大の効果が得られる。このバイアスは、ソース−バックゲート間寄生ダイオードならびにドレイン−バックゲート間寄生ダイオードに対して逆方向に印加する。これは、第４の実施形態による（ｎ×ｍ）マトリクス・スイッチ回路での議論と同様の理由によるものであるので、詳細な説明を省略する。

ここで、第２〜第５の実施形態における技術的意義についてまとめる。第２〜第５の実施形態では、第１の実施形態によるＳＰＳＴスイッチ回路の応用として、より一般的に用いられるＳＰＳＴ回路や、これらのＳＰＳＴ回路を並列に接続したマトリクス・スイッチ回路を開示した。いずれの場合も、ソース−バックゲート間寄生ダイオードならびにドレイン−バックゲート間寄生ダイオードに対して逆方向となるバイアスを、バックゲート制御端子に印加している。こうすることによって、各実施形態によるＳＰＳＴスイッチ回路またはマトリクス・スイッチ回路において、線形動作が得られる入力電圧振幅範囲の拡大に有効であることを示した。

（第６の実施形態）
第４の実施形態による（ｎ×ｍ）マトリクス・スイッチ回路を、半導体チップ上に形成するためには、バイアス電源として、ＤＣ−ＤＣ変換回路などの、制御電圧を生成するための回路を用いることが好ましい。本実施形態では、第４の実施形態による（ｎ×ｍ）マトリクス・スイッチ回路における各ＳＰＳＴスイッチ回路部として利用可能なＳＰＳＴスイッチ回路の例を開示する。

図１２は、本発明の第６の実施形態によるＳＰＳＴスイッチ回路の回路図である。このＳＰＳＴスイッチ回路は、第１の実施形態によるＳＰＳＴ回路の発展型であり、制御電圧生成回路を内蔵している。

本実施形態によるＳＰＳＴスイッチ回路は、入力端子１２１０と、制御端子１２２０と、電源端子１２３と、出力端子１２４と、シリーズＦＥＴ１２５と、シャントＦＥＴ１２６と、ＤＣ−ＤＣ変換回路１２７と、インバータ回路部１２２３と、４つの抵抗１２２１、１２２２、１２２４、１２２５とを具備する。

本実施形態によるＳＰＳＴスイッチ回路は、第１の実施形態によるＳＰＳＴスイッチ回路と、２つの点で異なる。すなわち、本実施形態によるＳＰＳＴスイッチ回路は、第１の実施形態によるＳＰＳＴスイッチ回路におけるバイアス電源５７の代わりにＤＣ−ＤＣ変換回路１２７を具備する。また、本実施形態によるＳＰＳＴスイッチ回路は、第１の実施形態によるＳＰＳＴスイッチ回路における第２の制御端子５３の代わりに、インバータ回路部１２２３を具備する。さらに、本実施形態によるＳＰＳＴスイッチ回路は、第１の実施形態によるＳＰＳＴ回路では省略されていた電源端子１２３をも具備する。

入力端子１２１０は、シリーズＦＥＴ１２５のドレインに接続されている。シリーズＦＥＴ１２５のソースは、シャントＦＥＴ１２６のドレインと、出力端子１２４とに接続されている。シャントＦＥＴ１２６のソースは、接地されている。制御端子１２２０は、インバータ回路部１２２３の入力部と、抵抗１２２１における一方の接続部とに接続されている。インバータ回路部１２２３の出力部は、抵抗１２２４における一方の接続部が接続されている。抵抗１２２１におけるもう一方の接続部は、シリーズＦＥＴ１２５のゲートに接続されている。シリーズＦＥＴ１２５のバックゲートは、抵抗１２２２における一方の接続部が接続されている。抵抗１２２４におけるもう一方の接続部は、シャントＦＥＴのゲートに接続されている。シャントＦＥＴのバックゲートは、抵抗１２２５における一方の接続部に接続されている。抵抗１２２２におけるもう一方の接続部と、抵抗１２２５におけるもう一方の接続部とは、ＤＣ−ＤＣ変換回路１２７の出力部に接続されている。電源端子１２３は、インバータ回路部１２２３およびＤＣ−ＤＣ変換回路のそれぞれにおける、一方の電源端子に接続されている。インバータ回路部１２２３およびＤＣ−ＤＣ変換回路のそれぞれにおける、もう一方の電源端子は、接地されている。

本実施形態におけるＤＣ−ＤＣ変換回路は、第１〜第５の実施形態におけるバイアス回路の役割を担う。すなわち、ＤＣ−ＤＣ変換回路は、各ＦＥＴ１２５、１２６のバックゲートにおいて、ソース−バックゲート間寄生ダイオードならびにドレイン−バックゲート間寄生ダイオードに対して逆方向となるような電圧を印加する。

ＤＣ−ＤＣ変換回路は、一般的に、シリコン半導体チップ上に形成することが極めて容易である。その他の構成について、具体的な限定は特に無いので、詳細な説明を省略する。

また、インバータ回路部１２２３は、シリーズＦＥＴ１２５がオンのときに必ずシャントＦＥＴ１２６をオフにするためのものである。

高周波での半導体切替スイッチ回路としては、ＧａＡｓ電界効果型トランジスタなどの化合物半導体を用いたものが一般的である。しかし、本発明は、シリコンＭＯＳＦＥＴを用いた４端子ＦＥＴに係るものである。本実施形態によるＳＰＳＴスイッチ回路を、第４の実施形態における各ＳＰＳＴスイッチ回路部１００−１１〜１００−ｎｍとして用いることで、本発明による（ｎ×ｍ）マトリクス・スイッチをシリコン半導体チップとして容易に形成することが可能となる。すなわち、単一電源電圧、最小制御端子数での、切り替えロジック内蔵の大信号マトリクス・スイッチＩＣの製作が可能となる。

１１ 入力端子
１２ 第１の制御端子
１２１、１２２ 抵抗
１３ 第２の制御端子
１３１、１３２ 抵抗
１４ 出力端子
１５ 第１のＦＥＴ（シリーズＦＥＴ）
１６ 第２のＦＥＴ（シャントＦＥＴ）
２１ 入力端子
２３ 制御端子
２３１、２３２ 抵抗
２４ 出力端子
２５ 抵抗
２６１、２６２ 容量
２６３、２６４ ダイオード
５１ 入力端子
５２ 第１の制御端子
５２１、５２２ 抵抗
５３ 第２の制御端子
５３１、５３２ 抵抗
５４ 出力端子
５５ 第１のＦＥＴ（シリーズＦＥＴ）
５６ 第２のＦＥＴ（シャントＦＥＴ）
５７ バイアス電源
５８ バックゲート制御端子
６１ 入力端子
６３ 制御端子
６３１、６３２ 抵抗
６４ 出力端子
６５ 抵抗
６６１、６６２ 容量
６６３、６６４ ダイオード
６７ バイアス電源
６８ バックゲート制御端子
８１ 入力端子
８２ 第１の制御端子
８２１〜８２４ 抵抗
８３ 第２の制御端子
８３１〜８３４ 抵抗
８４ 出力端子
８５ シリーズ部
８５１ 第１のシリーズＦＥＴ
８５２ 第２のシリーズＦＥＴ
８６ シャント部
８６１ 第１のシャントＦＥＴ
８６２ 第２のシャントＦＥＴ
８７ バイアス電圧
８８ バックゲート制御端子
９０１ 第１（前段）のＳＰＳＴスイッチ回路部
９０２ 第２（後段）のＳＰＳＴスイッチ回路部
９１ 入力端子
９２ 第１の制御端子
９２１〜９２８ 抵抗
９３ 第２の制御端子
９３１〜９３８ 抵抗
９４ 出力端子
９５１ 第１のシリーズ部
９５１１、９５１２ シリーズＦＥＴ
９５２ 第２のシリーズ部
９５２１、９５２２ シリーズＦＥＴ
９６１ 第１のシャント部
９６１１、９６１２ シャントＦＥＴ
９６２ 第２のシャント部
９６２１、９６２２ シャントＦＥＴ
９７ バイアス電源
９８ バックゲート制御端子
９９ 終端抵抗
１００−１１〜ｎｍ ＳＰＳＴスイッチ回路部
１０１−１〜ｎ 入力端子
１０２−１１〜ｎｍ 制御端子
１０３ 電源端子
１０４−１〜ｍ 出力端子
１０７ バイアス電源
１０８ バックゲート制御端子
１１０１ 第１のＳＰＳＴスイッチ回路部
１１０２ 第２のＳＰＳＴスイッチ回路部
１１１ 入力端子
１１２ 第１の制御端子
１１２１〜１１２８ 抵抗
１１３ 第２の制御端子
１１３１〜１１３８ 抵抗
１１４１ 第１の出力端子
１１４２ 第２の出力端子
１１５１ シリーズ部
１１５１１、１１５１２ シリーズＦＥＴ
１１５２ シリーズ部
１１５２１、１１５２２ シリーズＦＥＴ
１１６１ シャント部
１１６１１、１１６１２ シャントＦＥＴ
１１６２ シャント部
１１６２１、１１６２２ シャントＦＥＴ
１１７１ 第１のバイアス電源
１１７２ 第２のバイアス電源
１１８１ 第１のバックゲート制御端子
１１８２ 第２のバックゲート制御端子
１２１０ 入力端子
１２２０ 制御端子
１２２１、１２２２ 抵抗
１２２３ インバータ回路部
１２２４、１２２５ 抵抗
１２３ 電源端子
１２４ 出力端子
１２５ シリーズＦＥＴ
１２６ シャントＦＥＴ
１２７ ＤＣ−ＤＣ変換回路

Claims (11)

1. ４端子ＦＥＴを有するシリーズ部と、
   前記シリーズ部の前記４端子ＦＥＴにおけるドレインまたはソースの一方に接続された入力部と、
   前記シリーズ部の前記４端子ＦＥＴにおけるドレインまたはソースのもう一方に接続された出力部と、
   前記出力部に接続されたシャント部と、前記シャント部は４端子ＦＥＴを有し、前記シャント部の前記４端子ＦＥＴにおけるドレインまたはソースの一方は前記出力部に接続されており、前記シャント部の前記４端子ＦＥＴにおけるドレインまたはソースのもう一方はグランドに接続されており、
   前記シリーズ部の前記４端子ＦＥＴにおけるゲートに接続された第１の制御端子部と、
   前記シャント部の前記４端子ＦＥＴにおけるゲートに接続された第２の制御端子部と、
   前記シリーズ部の前記４端子ＦＥＴおよび前記シャント部の前記４端子ＦＥＴのそれぞれにおけるバックゲートに接続されたバックゲート制御端子部と、
   前記バックゲート制御端子部に接続され、バイアス電圧を印加するバイアス電源部と
   を具備し、
   前記バイアス電圧は、前記シリーズ部の前記４端子ＦＥＴおよび前記シャント部の前記４端子ＦＥＴのそれぞれにおける前記バックゲートに生じる、ソース−バックゲート間寄生ダイオードおよびドレイン−バックゲート間寄生ダイオードに対して逆方向である
   スイッチ回路。
2. 請求項１に記載のスイッチ回路において、
   前記シリーズ部は、
   前記バックゲートと、前記バックゲート制御端子部との間に接続された抵抗
   をさらに具備し、
   前記シャント部は、
   前記バックゲートと、前記バックゲート制御端子部との間に接続された抵抗
   をさらに具備する
   スイッチ回路。
3. 請求項１または２に記載のスイッチ回路において、
   前記シリーズ部は、
   直列に接続された複数の４端子ＦＥＴ
   を具備し、
   前記複数の４端子ＦＥＴにおいて、隣接する２つの４端子ＦＥＴのうち、一方のドレインは、もう一方のソースに接続されており、
   前記複数の４端子ＦＥＴのそれぞれにおけるゲートは、前記第１の制御端子に接続されており、
   前記複数の４端子ＦＥＴのそれぞれにおけるバックゲートは、前記バックゲート制御端子部に接続されている
   スイッチ回路。
4. 請求項１〜３のいずれかに記載のスイッチ回路において、
   前記シャント部は、
   直列に接続された複数の４端子ＦＥＴ
   を具備し、
   前記複数の４端子ＦＥＴにおいて、隣接する２つの４端子ＦＥＴのうち、一方のドレインは、もう一方のソースと接続されており、
   前記複数の４端子ＦＥＴのそれぞれにおけるゲートは、前記第２の制御端子に接続されており、
   前記複数の４端子ＦＥＴのそれぞれにおけるバックゲートは、前記バックゲート制御端子部に接続されている
   スイッチ回路。
5. 請求項１〜４のいずれかに記載のスイッチ回路において、
   前記シャント部と、前記グランドとの間に接続された終端抵抗と、
   ４端子ＦＥＴを有し、前記シリーズ部と、前記入力部との間に接続された第２のシリーズ部と、
   ４端子ＦＥＴを有し、前記第２のシリーズ部に接続された第２のシャント部と
   をさらに具備し、
   前記シリーズ部の前記４端子ＦＥＴおよび前記第２のシリーズ部の前記４端子ＦＥＴにおいて、一方のドレインと、もう一方のソースとは、前記第２のシャント部の前記４端子ＦＥＴにおけるドレインまたはソースの一方と接続されており、
   前記第２のシャント部の前記４端子ＦＥＴにおけるドレインまたはソースのもう一方は、前記グランドに接続されており、
   前記第２のシリーズ部の前記４端子ＦＥＴにおけるゲートは、前記第１の制御端子に接続されており、
   前記第２のシャント部の前記４端子ＦＥＴにおけるゲートは、前記第２の制御端子に接続されており、
   前記第２のシリーズ部の前記４端子ＦＥＴおよび前記第２のシャント部の前記４端子ＦＥＴのそれぞれにおけるバックゲートは、前記バックゲート制御端子部に接続されている
   スイッチ回路。
6. 請求項５に記載のスイッチ回路において、
   前記第２のシリーズ部は、
   直列に接続された複数の４端子ＦＥＴ
   を具備し、
   前記複数の４端子ＦＥＴにおいて、隣接する２つの４端子ＦＥＴのうち、一方のドレインは、もう一方のソースと接続されており、
   前記複数の４端子ＦＥＴのそれぞれにおけるゲートは、前記第１の制御端子に接続されており、
   前記複数の４端子ＦＥＴのそれぞれにおけるバックゲートは、前記バックゲート制御端子部に接続されている
   スイッチ回路。
7. 請求項５または６に記載のスイッチ回路において、
   前記第２のシャント部は、
   直列に接続された複数の４端子ＦＥＴ
   を具備し、
   前記複数の４端子ＦＥＴにおいて、隣接する２つの４端子ＦＥＴのうち、一方のドレインは、もう一方のソースと接続されており、
   前記複数の４端子ＦＥＴのそれぞれにおけるゲートは、前記第２の制御端子に接続されており、
   前記複数の４端子ＦＥＴのそれぞれにおけるバックゲートは、前記バックゲート制御端子部に接続されている
   スイッチ回路。
8. 請求項１〜７のいずれかに記載のスイッチ回路において、
   前記バイアス電源部は、
   入力電圧を所定値に変換するＤＣ−ＤＣ変換回路
   を具備する
   スイッチ回路。
9. 請求項１〜８のいずれかに記載のスイッチ回路において、
   入力部が前記第１の制御端子に接続され、出力部が前記第２の制御端子に接続されたインバータ回路部
   をさらに具備する
   スイッチ回路。
10. 請求項１〜９のいずれかに記載のスイッチ回路において、
    前記バイアス電源部は、
    複数のバイアス電源
    を具備し、
    前記バックゲート制御端子部は、
    前記複数のバイアス電源にそれぞれ接続された複数のバックゲート制御端子
    を具備し、
    前記バックゲートのそれぞれは、前記複数のバックゲート制御端子のいずれかに接続されている
    スイッチ回路。
11. 請求項１〜１０のいずれかに記載のスイッチ回路において、
    ｎ個の入力部と、ｎは１以上の任意の整数であって、
    ｍ個の出力部と、ｍは１以上の任意の整数であって、
    （ｎ×ｍ）個の前記スイッチ回路と、
    （ｎ×ｍ）個の制御端子と
    を具備し、
    １以上ｎ以下の整数ｉと、１以上ｍ以下の整数ｊにおいて、第（ｉ，ｊ）の前記スイッチ回路は、第ｉの入力部と、第ｊの出力部と、第（ｉ，ｊ）の前記制御端子とに接続されている
    マトリクス・スイッチ回路。

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