JP2010200081A

JP2010200081A - デルタシグマａｄ変調器

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Publication number: JP2010200081A
Application number: JP2009043696A
Authority: JP
Inventors: Taiji Akizuki; 泰司秋月; Masahiko Kosaka; 雅彦匂坂; Hisashi Adachi; 寿史足立
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-02-26
Filing date: 2009-02-26
Publication date: 2010-09-09
Anticipated expiration: 2029-02-26
Also published as: JP4809450B2; US20100214142A1; US7855668B2

Abstract

【課題】電源電圧を低電圧動作させた場合に、トラッキング方式によりデルタシグマＡＤ変調器より出力するビット数より少ない複数のコンパレータで量子化器を構成しつつ、コンパレータの判定ばらつき範囲を維持することで、回路面積、消費電流を改善しながら、ＳＮＲ特性を維持する。
【解決手段】マルチビットの量子化器４の入力端に、可変ゲイン回路２と、オフセット量加算回路３とを設け、１サンプル時間ごとに、量子化器４が飽和動作とならずに動作するように、出力処理回路７の出力デジタルデータと、オフセット制御回路８の前回の制御信号とをもとにオフセット加算回路３のオフセット信号のレベルを調整するトラッキング制御を行う。その結果、出力処理回路７から量子化器４のビット数よりオフセット加算回路３によるオフセット値制御分だけビット数の多い出力デジタルデータを出力処理回路７から１サンプル時間ごとに出力する。
【選択図】図１

Description

本発明は、高速で動作する離散時間型の回路などで使用されるマルチビット量子化器を有するデルタシグマＡＤ変調器に関するものである。

近年、通信方式のブロードバンド化によるデータの高速化に伴い、アナログ回路をデジタル回路化し回路設計を容易にする離散時間型回路化が進むとともに、使用するプロセスの微細化に伴い動作電圧の低電圧化が進んできている。

そのため、ＡＤ（アナログデジタル）コンバータでは、ＳＮＲ（Signal to Noise Ratio）特性を改善させるとともに、回路の低電圧化を実現する必要性があり、ＡＤコンバータを構成する量子化器においても、低電圧動作時にマルチビット構成のものを実現する必要性が生じてきている。

図８は特許文献１に記載された従来のマルチビット量子化器の低電圧化を可能とするデルタシグマ型ＡＤ（アナログデジタル）変調器の例を示す回路図である。

図８に示すデルタシグマＡＤ変調器は、トラッキング方式のデルタシグマＡＤ変調器であって、ＤＡＣ回路（デジタルアナログ変換回路）１０１と、入力アナログ信号にＤＡＣ回路１０１からの出力信号を加算（減算）したものを積分する積分回路１０２と、ｎ個（ｎは２以上の整数）のコンパレータ１０７−１〜１０７−ｎを有し、積分回路１０２の出力信号を量子化してデジタル信号を出力するマルチビットの量子化器１０３と、量子化器１０３から出力されるデジタル信号を処理して出力デジタルデータを生成するロジック処理回路１０４と、量子化器１０３に対して量子化用のｍ個（ｍはｎより大きい整数）の基準電圧ＶＲ−１〜ＶＲ−ｍを発生する基準電圧発生回路１０５と、ロジック処理回路１０４で生成された出力デジタルデータを入力としてＤＡＣ回路１０１の出力信号のレベルを制御するＤＡＣ制御回路１０６とで構成されている。

量子化器１０３を構成するｎ個のコンパレータ１０７−１〜１０７−ｎは、各々一方の入力端子に積分回路１０２の出力信号が入力され、他方の入力端子に各々異なる基準電圧ＶＲ１〜ＶＲｎが入力され、出力信号がそれぞれロジック処理回路１０４に入力されている。

ロジック処理回路１０４は、量子化器１０３から出力されるデジタル信号をもとに基準電圧生成回路１０５から出力する基準信号（電圧）を制御するとともに、上記したようにデルタシグマＡＤ変調器の出力信号としての出力デジタルデータを合成して出力する。

特に、図８の構成の中で、ロジック処理回路１０４は、各サンプリング時間ごとにｎ個のコンパレータ１０７−１〜１０７−ｎから出力されるデジタル信号と、１サンプリング時間前に基準電圧生成回路１０５に出力した制御信号値とをもとに、次回のサンプリング時間で基準電圧を切り替え出力する基準電圧生成回路１０５への制御信号を出力するとともに、デルタシグマＡＤ変調器から出力するデジタルデータを算出し出力する。

ここで、ｎ個のコンパレータ１０７−１〜１０７−ｎからなる量子化器１０３へは、積分回路１０２の出力信号が飽和しないで、その信号レベルを判定できる判定可能範囲で常に判定できるように、１サンプリング時間前に基準電圧生成回路１０５から出力されるｍ個の基準電圧ＶＲ−１〜ＶＲ−ｍのうちのｎ個が、基準電圧ＶＲ１〜ＶＲｎとして予め選択されて供給されており、ロジック処理回路１０４は予め設定された制御方法でこの選択を行う。

結局、図８の構成のトラッキング方式のデルタシグマＡＤ変調器では、ｎ個のコンパレータ構成でありながら、ｎ個のコンパレータ１０７−１〜１０７−ｎに与える比較用の基準電圧ＶＲ１〜ＶＲｎとして、コンパレータ数より多いｍ個（ｎ＜ｍ）の基準電圧ＶＲ−１〜ＶＲ−ｍの中から切り替えて量子化器１０３に供給し、それによって積分回路１０２からの入力信号を比較判定してデジタル出力することができる。そのため、実際には切り替える基準電圧数に等しいｍステップ数（log_２（m+１）ビット）のデジタル出力データとしてロジック処理回路１０４より出力することができる。

そのため、mステップ数のデルタシグマＡＤ変調器を実現する場合、トラッキング方式を使用しない場合ではｍ個のコンパレータが必要であるのに対し、図８の構成ではｎ個のコンパレータでmステップ数のデルタシグマＡＤ変調器を実現できる。つまり、（ｍ−ｎ）個だけコンパレータ数を削減することができ、回路面積、消費電流の改善において有効な手段となる。
米国特許第７，２２１，３０３号明細書（図１）

しかしながら、図８で示したデルタシグマＡＤ変調器では、動作させる電源電圧を低電圧化した場合、複数のコンパレータで構成された量子化器の入力判定範囲が狭くなる。そのため、ｎビットの量子化器を正常に動作させるためには、各コンパレータのステップ幅となる判定範囲を狭くし、精度を向上させる必要が生じ、コンパレータ回路の回路面積、消費電流を増加させる結果となる。

ここで、図９を用い、回路の電源電圧を半分に低電圧化した場合の量子化器の入力判定範囲の変動についてさらに説明する。

図９（ａ）のように、電源電圧が通常時（VDD）の場合、例えば、量子化器がトラッキング動作を行わない通常動作では、ｍステップの判定を量子化器が行うためには、量子化器への入力最大振幅範囲をVFS_aとして、各コンパレータComp1〜Compmの判定範囲となるステップ幅は、各コンパレータComp1〜Compmに各々与えられる基準電圧Ｖref1〜Ｖrefmのうち、隣接した２つの基準電圧間の電圧差（たとえば、Vref1−Vref2）に等しいVFS_a／mの電圧幅となる。

また、トラッキング動作を行う場合は、１サンプリング時間前（T（n-1））のロジック出力回路からの出力デジタルデータから、次のサンプリング時間（T(n)）の量子化器の判定範囲を予想し、基準電圧を切り替えるため、使用するコンパレータ数は最低２サンプリング時間分（T(n-1）、T(n))の入力信号変動を判定できる判定可能範囲が量子化器では必要で、トラッキング動作をしない場合よりコンパレータ数は少ない例えばｎ個（ｎ＜ｍ）となる。

ただし、各コンパレータの判定範囲は、トラッキング方式であっても、VFS_a／mの電圧幅であり、トラッキング動作を行わない場合と同じとなる。

一方、図９（ｂ）のように、電源電圧が通常時の半分（VDD/2）に低電圧化された場合、例えば各コンパレータがＭＯＳ型トランジスタで構成され、各トランジスタの動作条件、特性が同じであれば、量子化器の判定可能範囲は電源電圧に比例する。つまり、電源電圧を半分に低電圧化した場合には、量子化器の判定可能範囲も同様に半分となる。

そのため、量子化器を構成するｍ個の各コンパレータの判定範囲も電源電圧が通常のVDDの場合の（VFS_a/m）と比較し半分（VFS_b/m）となる。

一方、各コンパレータを構成する各ＭＯＳ型トランジスタでは、動作条件、特性が同じであれば、ドレイン・ソース間電圧変動による特性ばらつきは同じとなるため、電源電圧を通常時の半分にした場合にも、各コンパレータの判定ばらつき範囲は同じとなる。

つまり、各コンパレータの判定可能範囲に対する、判定ばらつき範囲で表す判定精度が電源電圧を半分にすると、同様に半分に劣化し、判定誤りが増加することでデルタシグマＡＤ変調器のＳＮＲ特性劣化が発生する。

そのため、デルタシグマ変調器のＳＮＲ特性を劣化させず、かつ通常電源電圧を半分で動作させる場合には、各コンパレータの判定ばらつき範囲も半分とする必要がある。通常は、ＭＯＳ型トランジスタの面積が特性ばらつきに反比例することから、ＭＯＳ型トランジスタの面積を、特性ばらつきが許容できる範囲まで大きくすることになる。この場合、一般に、ＭＯＳ型トランジスタの動作条件が同じであれば、消費電流は面積に比例するため、結果として低電圧時に量子化器を同じ特性、精度で維持するためには、回路面積、消費電流が増大する結果となる。

そのため、従来例のトラッキング方式の量子化器を用いたデルタシグマＡＤ変調器では、電源電圧を下げて動作させる場合に、コンパレータ数を削減しても、回路面積、消費電流の改善が見込めないという問題があった。

また、図９（ｂ）のように、電源電圧が通常時の半分（VDD/2）に低電圧化された場合において、量子化器入力に、量子化器の判定可能範囲が変動したゲインの逆数（VFS_a／VFS_b）分の補正ゲインをもつ回路を追加すれば、電源電圧が通常時の場合と量子化器の判定可能範囲を同じ大きさに維持することができる。ただし、複数の基準電圧（Vref1ｂからVrefmｂ）も判定可能範囲が補正ゲイン倍されるのに応じて補正ゲイン倍（Vref1からVrefm）する必要がある。

このため、図９の方式の量子化器に補正ゲイン回路を追加し、トラッキング方式を用いても、全ての補正ゲイン倍された基準電圧（Vref1からVrefm）に対して判定を行う必要があるため、積分回路を低電圧化できても、量子化器は低電圧化できないという問題があった。

以下、さらに詳しく説明する。

従来例のトラッキング方式の量子化器を用いた基準電圧を切り替える方式では、量子化器の判定可能範囲および、各コンパレータの判定範囲は、量子化器に入力する基準電圧回路の各基準電圧幅および、それを合計した電圧範囲（vref1〜verfmの範囲）に比例して決定される。

つまり、コンパレータの精度を変えて各基準電圧幅を変更できなければ、量子化器に入力する信号の判定可能範囲を変えられず、この制限で積分回路の出力（可変ゲイン回路があればその出力）の最大入力範囲が決定される。

また、従来のトラッキング方式の量子化器は、通常の方式から使用しないコンパレータをＯＦＦとした場合と同じ動作であり、デジタル値でＯＦＦしたコンパレータの値を加算しデジタルデータを出力する方式のため、トラッキングの有無に関係なく、量子化器への積分回路からの最大入力範囲は変わらず、基準電圧の電圧範囲で決定される。また、積分回路の出力（可変ゲイン回路を追加した場合はその出力）からの最大入力範囲は、量子化器の判定可能範囲と同じ範囲となる。

つまり、量子化器の精度をそのままとした場合、基準電圧の各基準電圧幅が変わらず、量子化器の判定可能範囲は変わらない。その結果、積分回路の出力（可変ゲイン回路があればその出力）の最大入力範囲も変えることができない。最大入力範囲は以下の関係式で表される。

最大入力範囲＝判定可能範囲 ∝ コンパレータの各基準電圧幅 ∝ コンパレータ精度
以上のことから、積分回路の出力は電源電圧を下げることで下がっても、ゲイン倍することで量子化器に入力する最大入力範囲が変わらないようにできるが、従来の方式で判定可能範囲が最大入力範囲と等しく下げれない場合には、電源電圧を下げることで判定可能範囲を下げ、結果コンパレータの精度を上げる必要が生じてしまう。

したがって、本発明の目的は、マルチビットのデルタシグマＡＤ変調器において、トラッキング方式により、電源電圧を低電圧化して動作させた場合に、デルタシグマＡＤ変調器より出力するビット数より少ない複数のコンパレータで量子化器を構成しつつ、コンパレータの判定ばらつき範囲を維持することで、量子化器出力のビット数の削減、精度の高精度化をせずに回路の低電圧化が実現でき、回路面積、消費電流を改善しながら、ＳＮＲ特性を維持できるデルタシグマＡＤ変調器を提供することである。

本発明の他の目的は、可変ゲイン回路からの最大入力範囲より量子化器の判定可能範囲を狭くすることができるデルタシグマＡＤ変調器を提供することである。

上記課題を解決するために、本発明に係る第１の観点のデルタシグマＡＤ変調器は、
ＤＡＣ回路と、
入力アナログ信号と前記ＤＡＣ回路の出力信号とを加算して積分する積分回路と、
前記積分回路の出力信号をゲインを変更して出力する可変ゲイン回路と、
前記可変ゲイン回路の出力信号を量子化する量子化器と、
オフセット信号を生成し、前記可変ゲイン回路の出力信号に前記オフセット信号を加算して前記量子化器に入力することにより、前記量子化器から可変ゲイン回路の出力信号と前記オフセット信号との和のレベルに相当するデジタル信号を出力させるオフセット加算回路と、
前記オフセット加算回路を制御する制御信号を出力するオフセット制御回路と、
前記量子化器から出力されるデジタル信号と前記オフセット制御回路から出力される制御信号とをもとに前記可変ゲイン回路の出力信号から前記オフセット信号を減じた値に相当する出力デジタルデータを生成する出力処理回路と、
前記出力処理回路から出力される出力デジタルデータを入力信号として前記ＤＡＣ回路の出力信号のレベルを制御するＤＡＣ制御回路とを備え、
前記量子化器は、前記可変ゲイン回路の出力信号と前記オフセット信号とを加算した信号のレベルと基準電圧群の各々の基準電圧とを比較する２以上のコンパレータからなり、
前記オフセット制御回路は、前記出力処理回路の出力デジタルデータと前記オフセット加算回路に対して出力した１サンプル時間前の制御信号とをもとに、今サンプル時の制御信号を生成し、
前記オフセット加算回路は、前記オフセット制御回路から出力される制御信号に応じた電圧を有するオフセット信号を出力し、
前記積分回路の出力信号が前記量子化器の判定可能入力範囲内で飽和動作とならずに動作するように、１サンプル時間ごとに、前記オフセット加算回路のオフセット信号の制御が行われ、その結果、前記出力処理回路から量子化器のビット数より前記オフセット加算回路によるオフセット値制御分だけビット数の多い出力デジタルデータを前記出力処理回路から１サンプル時間ごとに出力することを特徴とする。

このように構成されたデルタシグマＡＤ変調器は、積分回路の出力信号をゲイン変更して量子化器に供給する可変ゲイン回路を設けたので、電源電圧を低く設定する時に、コンパレータの入力判定範囲を任意に設定することができる。

また、オフセット加算回路を量子化器の入力に設け、トラッキング方式で量子化器を制御するため、デルタシグマＡＤ変調器の出力ビット数以下のコンパレータ数で量子化器を構成でき、量子化器の判定可能範囲は、積分回路からの最大入力範囲を可変ゲイン回路でゲイン倍した最大入力範囲よりオフセット加算回路で加算するオフセット量だけ少ない判定可能範囲とすることができる。

そのため、マルチビット量子化器の回路面積、消費電流を増大させずに、通常の電源電圧動作時のマルチビット量子化器と同じ特性、精度とすることができる。

本発明に係る第２の観点のデルタシグマＡＤ変調器は、前記第１の観点における前記量子化器が、１サンプル時間後の入力信号が増加する方向に判定可能入力範囲を持つ２つ以上の第１のコンパレータからなる第１の量子化器と、１サンプル時間後の入力信号が減少する方向に判定可能入力範囲をもつ２つ以上の第２のコンパレータからなる第２の量子化器とからなり、
前記オフセット加算回路は、前記第１の量子化器および前記第２の量子化器にそれぞれ異なるオフセット信号を加算できるように、第１のオフセット加算回路と第２のオフセット加算回路とから構成され、
前記オフセット制御回路は、前記第１のオフセット加算回路および前記第２のオフセット加算回路を制御するために第１および第２の制御信号をそれぞれ出力し、
前記出力処理回路は、前記第１の量子化器および前記第２の量子化器の出力のデジタル信号と、前記オフセット制御回路から出力される前記第１および第２の制御信号とをもとに、出力デジタルデータを生成する。

本発明に係る第３の観点のデルタシグマＡＤ変調器は、前記第１の観点における前記オフセット加算回路が、第１のタイミングでオフセット基準電圧をキャパシタに加えて電荷を充電する第１のスイッチ群と、第２のタイミングで前記キャパシタの電荷を放出する第２のスイッチ群とで構成された複数のスイッチトキャパシタ回路で構成され、
前記オフセット加算回路から出力する信号に対し、常に同じスイッチトキャパシタ回路を選択して出力信号を出力することがないように、前記第２のタイミングで、前記オフセット制御回路の出力制御先を前記複数のスイッチトキャパシタ回路に対してランダムに切り替えるランダム制御回路が設けられ、前記オフセット加算回路を制御する出力制御信号が切り替え制御される。

本発明に係る第４の観点のデルタシグマＡＤ変調器は、前記第１の観点における前記オフセット加算回路および前記可変ゲイン回路が、複数のスイッチトキャパシタ回路で構成され、前記量子化器に出力するそれぞれのスイッチトキャパシタ回路に応じて放出する電荷量の比によって、可変ゲイン回路のゲインを調整する。

本発明に係る第５の観点のデルタシグマＡＤ変調器は、前記第１の観点における前記オフセット加算回路は、複数のオフセット電圧を生成出力するオフセット電圧生成回路と、前記オフセット電圧生成回路の出力のオフセット電圧を切り替えて出力する切り替えスイッチと、前記切り替えスイッチから出力されるオフセット電圧に相当する電荷を充放電するスイッチトキャパシタ回路からなり、前記オフセット制御回路により前記切り替えスイッチを制御することにより前記オフセット加算回路から出力のオフセット信号の電圧を制御する。

本発明に係る第６の観点のデルタシグマＡＤ変調器は、前記第１の観点において、モード切り替え制御信号により、前記積分回路で構成されるフィルタ特性を変更するとともに、前記量子化器を構成する複数のコンパレータのうち判定動作を行うコンパレータ数を切り替えて、前記量子化器の判定可能入力範囲を切り替える。

本発明に係る第７の観点のデルタシグマＡＤ変調器は、前記第１の観点において、前記可変ゲイン回路は、複数のゲイン設定の異なる増幅回路で構成されたゲイン切り替え回路からなり、小信号時制御信号によりアナログ信号の振幅レベルが小さいときにゲインを高くして前記量子化器のビット精度を高くし、アナログ信号の振幅レベルが大きいときにゲインを低くして前記量子化器のビット精度を低くするように前記量子化器に入力するゲインを切り替えて、入力アナログ信号の振幅レベルに対応して、量子化器のビット精度を変更する。

上記本発明の構成によれば、量子化器入力のゲイン調整回路である可変ゲイン回路を設けたことにより、電源電圧を低くし、低電圧動作させるために積分回路出力の振幅レベル範囲を小さくしても、可変ゲイン回路出力の最大振幅範囲は範囲を狭めず一定に保つことができる。

さらに、量子化器をトラッキング方式で制御し、トラッキングしない場合より少ないコンパレータで動作させることで、1サンプル時間ごとに量子化器が判定できる判定可能範囲を狭め、コンパレータ数を削減することができる。

かつ、オフセット加算回路から加算されるオフセット量だけ、量子化器で必要な判定可能範囲は、可変ゲイン回路からの最大入力範囲から小さくすることができるため、１サンプル時間ごとに加算するオフセット量を調整することで、すべてのサンプル時間において量子化器で必要な判定可能範囲は、最小範囲に常に制御することができる。

また、積分回路の出力信号が前記２つ以上のコンパレータからなる量子化器の判定可能入力範囲内で飽和状態とならずに動作するように、1サンプル時間ごとに、前記オフセット加算回路のオフセット信号の制御を行い、出力処理回路から量子化器のビット数よりオフセット加算回路のオフセット値制御分だけビット数の多いデジタル出力信号を１サンプル時間ごとに出力することができる。

すなわち、電源電圧を低く変更した場合にも、量子化器の入力判定範囲および、各コンパレータ間の判定範囲が変わらないように制御できるため、低電圧動作時に、マルチビット量子化器の回路面積、消費電流を増大させずに、コンパレータ数より多いビット数をデジタル出力とするトラッキング方式のデルタシグマＡＤ変調器動作を行うことができる。

以下、本発明に係わるデルタシグマＡＤ変調器の好適な実施の形態について添付の図面を参照しつつ説明する。

本発明では、以下に詳しく説明するように、量子化器の入力に可変ゲイン回路および、オフセット加算回路を設けたことにより、以下のような特徴を有する。

本発明のトラッキング方式では、通常の方式から使用しないコンパレータをＯＦＦした場合と同じ動作であるが、アナログ値、つまり量子化器の入力にもＯＦＦしたコンパレータの値に等しい基準電圧幅をオフセット値として加算する。

つまり、可変ゲイン回路からの最大入力範囲は、オフセット値と量子化器の判定可能範囲を足した範囲となる。このため、可変ゲイン回路からの最大入力範囲に係わらず量子化器の判定可能範囲を下げることができる。最大入力範囲は以下の関係式で表される。

最大入力範囲＝判定可能範囲＋オフセット量
→ したがって、判定可能範囲は、コンパレータの各基準電圧幅、精度と比例せず、可変ゲイン回路からの最大入力範囲に比べて量子化器の判定可能範囲を狭くすることができる。

従来例では、判定可能範囲が最大入力範囲と等しいが、本発明のようなオフセット加算回路の構成にすれば、判定可能範囲を最大入力範囲より下げることができるので、量子化器の電源電圧を下げる必要がなく、コンパレータの精度が下がらないので、コンパレータの精度を上げる必要がない。また、従来のトラッキング方式にゲイン倍の回路を含んでも、電源電圧を下げる際に、コンパレータの精度向上が必要となるのに対し、前段でオフセット加算をする本回路では、その必要がなくなる。

図１は本発明の実施例１のトラッキング方式の複数のコンパレータからなるマルチビット量子化器を有するデルタシグマＡＤ変調器を示す回路図である。

図１に示すように、実施例１のデルタシグマＡＤ変調器は、マルチビットの量子化器４の入力に、オフセット加算回路３と可変ゲイン回路２とを具備する。

具体的に説明すると、この実施例１のデルタシグマＡＤ変調器は、ＤＡＣ回路（デジタルアナログ変換回路）１０と、入力アナログ信号にＤＡＣ回路１０１からの出力信号を加算（減算）したものを積分する積分回路１と、積分回路１の出力信号Ｖout_fのゲインを変更して出力する可変ゲイン回路２と、ｎ個（ｎは２以上の整数）のコンパレータ４−１〜４−ｎを有し、積分回路１の出力信号Ｖout_fを量子化してデジタル信号を出力するマルチビットの量子化器４と、オフセット信号Voffsetを生成し、可変ゲイン回路２の出力信号にオフセット信号Voffsetを加算して量子化器４に入力することにより、量子化器４から可変ゲイン回路２の出力信号とオフセット信号Voffsetとの和Ｖin_Cのレベルに相当するデジタル信号を出力させるオフセット加算回路３と、オフセット加算回路３を制御する制御信号を出力するオフセット制御回路８と、量子化器４から出力されるデジタル信号とオフセット制御回路８から出力される制御信号とをもとに可変ゲイン回路２の出力信号からオフセット信号Voffsetを減じた値に相当する出力デジタルデータを生成する出力処理回路７と、出力処理回路７から出力される出力デジタルデータを入力信号としてＤＡＣ回路１０の出力信号のレベルを制御するＤＡＣ制御回路９とを備えている。

そして、量子化器４は、可変ゲイン回路２の出力信号とオフセット加算回路３のオフセット信号Voffsetとを加算した信号Ｖin_Cのレベルと、基準電圧生成回路６から出力される基準電圧群の各々の基準電圧ＶＲ１〜ＶＲｎとを比較する２以上のコンパレータ４−１〜４−ｎからなる。ここで、基準電圧生成回路６から出力される基準電圧ＶＲ１〜ＶＲｎは、そのままｎ個のコンパレータ４−１〜４−ｎに入力される。

また、オフセット制御回路８は、出力処理回路７の出力デジタルデータとオフセット加算回路３に対して出力した１サンプル時間前の制御信号とをもとに、今サンプル時の制御信号を生成する。

さらに、オフセット加算回路３は、オフセット制御回路８から出力される制御信号に応じた電圧を有するオフセット信号Voffsetを出力する。

そして、積分回路１の出力信号が量子化器４の判定可能入力範囲内で飽和動作とならずに動作するように、１サンプル時間ごとに、オフセット加算回路３のオフセット信号Voffsetの制御が行われ、その結果、出力処理回路７から量子化器３のビット数よりオフセット加算回路３によるオフセット値制御分だけビット数の多い出力デジタルデータ出力処理回路７から１サンプル時間ごとに出力する。

実施例１における量子化器４は、２つ以上のコンパレータからなるが、例えば、ｎ個のコンパレータで構成される場合について考える。ｎ個のコンパレータ４−１〜４−ｎのそれぞれの判定範囲は、基準電圧生成回路６から供給されるＶＲ１からＶＲｎの各基準電圧差で決定され、図８では、各基準電圧間の電圧差（たとえば、Vref1−Vref2）に等しいVFS_a／ｎが、マルチビット量子化器の各入力ステップ幅となる。

また、量子化器４の入力でオフセット信号Voffsetを加算するオフセット加算回路３は、量子化器４の各入力ステップ幅に等しい電圧の整数倍の電圧、すなわちオフセット信号Voffsetを、可変ゲイン回路２の出力信号Vout_fに加算して信号Vin_Cを生成する。この信号Vin_Cが量子化器４の判定可能範囲を常に超えないように予め定めた制御方法で、オフセット加算回路３のオフセット信号Voffsetの電圧を制御することで、マルチビットの量子化器４のトラッキング制御を行う。

ここで、上記の予め定めた制御方法の一例について説明する。オフセット加算回路３の制御方法は、例えば、ｎ個のコンパレータ４−１〜４−ｎからなる量子化器４のステップ数ｎが奇数の整数値であった場合を考えると、中心のコンパレータは、（ｎ＋１）／２ステップつまり、（ｎ＋１）／２番目のコンパレータであり、入力振幅が大きい方と小さい方に、各（ｎ−１）／２ステップの判定可能範囲があるものとする。

この場合、トラッキング方式の制御は、１サンプリング時間前の判定値が、次のサンプリング時間では、中心のステップにくるように、可変ゲイン回路出力のVout_fに加えられるオフセット加算回路３の出力のオフセット信号Voffsetのレベルが制御される。

以下は、ｎ＝５、入力ステップ幅VFS_a／ｎ＝２とした場合を例に各サンプリング時間ごとの制御について説明する。

図２は、量子化器のステップ数ｎ＝５、入力ステップ幅VFS_a／ｎ＝２とし、入力判定可能範囲（０〜１０）の入力信号に対し、出力デジタル信号（−５〜５：出力ステップ幅２）を出力する５ステップ数の量子化器の入出力特性を表した図である。

図２より判るとおり、３ステップ目の基準信号値はVref=5であり、入力される信号Vin_Cが３＜Vin_C＜７の範囲で、出力デジタルデータは−１か１のどちらかの値となり、５ステップのコンパレータ群の中心となる３番目のコンパレータが判定を行う範囲となる。

ここで、図１の量子化器が表１に示すように各サンプリング時間ごとに動作した場合を考える。

サンプリング時間がt(n-3)で、積分回路１の出力信号Vout_f＝６、オフセット加算回路３の出力Voffset=０の場合、量子化器４への入力信号VinC＝Vout_f＋Voffset＝６となり、量子化器出力データ（Vcomp）および、ADC出力データ（Vcomp-Voffset）はともに１となる。なお、ここでは、可変ゲイン回路２のゲインが１であるとして説明している。

次のサンプリング時間ｔ(n-2)では、Vout_f＝８となった場合には、前のサンプリング時間ｔ（n-3）の量子化器出力データは、中心となる値Vcomp=１であるため、オフセット出力値Voffset＝０で、量子化器入力信号Vin_C=8となり、量子化器出力データVcomp=3となり、ADC出力データも３となる。

また、次のサンプリング時間t(n-1)では、前のサンプリング時間t(n-2)において、Vcomp＝３であったため、±１の出力データ値に合わせるため、オフセット加算回路３の出力値は、１ステップ幅分シフトし、Voffset=−２となり、結果、Vinf=8が入力されても、量子化器の入力信号はVin_C＝６とオフセットされ、量子化器出力データVcomp=１となり、このとき、ADC出力データはオフセット加算回路の出力値分だけ補正換算されて３となる。

以下同様に、サンプリング時間ｔ（n-1）の量子化器出力データVcomp=１のため、サンプリング時間ｔ(n)のオフセット量はVoffset＝−２のままとなり、入力信号Vout_f＝１２に対し、量子化器入力Vin_C＝１０、量子化器の出力データVcomp=５となり、このとき、ADC出力データはオフセット加算回路の出力値分だけ補正換算されて７となる。

ここで、表１から判るとおり、積分器出力信号が量子化器の入力判定範囲（０≦Vin_C≦１０）を超える分はオフセット加算回路出力のオフセット信号Voffsetで補正されるため、量子化器の入力は入力判定可能範囲内でありながら、ＡＤＣ出力データは、再度オフセット量Ｖoffset分の補正換算をし、量子化器の出力デジタルデータ値を越える積分器回路の出力信号に相当するデジタル出力データを出力することが可能となる。

図１では、量子化器４の出力データと、オフセット加算回路３を制御するオフセット制御回路８の出力データとをもとにＡＤＣ出力データを構成するブロックが、出力処理回路７に相当している。

なお、コンパレータのステップ数が偶数の場合には、上記コンパレータの中心となるコンパレータの位置を、基準電圧を高低どちらかにオフセットしたコンパレータを基準として考えれば、ステップ数が奇数の場合と同様の制御を行うことができる。

また、通常の電源電圧動作（式１）と比較し、動作する電源電圧が低電圧化し、積分回路出力値Vout_fの出力振幅範囲が、１／ａ倍に減少した場合、可変ゲイン回路のゲイン設定をａ倍とすることで、量子化器の入力信号Vin_Cを変えず、入力判定範囲を変えずに動作させることは（式２）より明らかである。

通常電源電圧動作時
Vin_C ＝ Vout_f ＋ Voffset （式１）
低電源電圧動作時
Vin_C ＝（Vout_f/a）×a（ゲイン設定）＋Voffset （式２）
ここで、オフセット加算回路３についてさらに説明する。オフセット加算回路３は、第１のタイミングでオフセット基準電圧にキャパシタを接続し電荷を充電する第１のスイッチ群と、第２のタイミングでキャパシタの電荷を放出する第２のスイッチ群で構成された複数のスイッチトキャパシタ回路１１Ｎ１〜１１Ｎｎ、１１Ｐ１〜１１Ｐｎで構成されている。ここでスイッチタイミングは図１０に示すように、互いに同時にＯＮしないタイミングである。

これら複数のスイッチトキャパシタ回路１１Ｎ１〜１１Ｎｎ、１１Ｐ１〜１１Ｐｎは、キャパシタＣin21〜Ｃin2nとスイッチとを有しており、各々には、オフセット基準電圧ＶＮoffsetおよびＶＰoffsetが供給されている。上記のキャパシタＣin21〜Ｃin2nとしては、基本的には、同じ容量値のものが使用されるが、各々異なる容量値を有するものであってもよい。このようにすると、複数のコンパレータの判定電圧幅を互いに異ならせ、等間隔でないようにすることができる。

複数のスイッチトキャパシタ回路１１Ｎ１〜１１Ｎｎと、複数のスイッチトキャパシタ回路１１Ｐ１〜１１Ｐｎとは、それぞれ並列接続されている。そして、複数のスイッチトキャパシタ回路１１Ｎ１〜１１Ｎｎの並列回路と、複数のスイッチトキャパシタ回路１１Ｐ１〜１１Ｐｎの並列回路とが直列に接続され、それらの両端にオフセット基準電圧ＶＮoffset、ＶＰoffsetが加えられている。そして、複数のスイッチトキャパシタ回路１１Ｎ１〜１１Ｎｎの並列回路と、複数のスイッチトキャパシタ回路１１Ｐ１〜１１Ｐｎの並列回路との接続点からオフセット信号が得られるようになっている。

以下に、オフセット加算回路３において、並列接続された複数のスイッチトキャパシタ回路１１Ｎ１〜１１Ｎｎと、複数のスイッチトキャパシタ回路１１Ｐ１〜１１Ｐｎの動作によるオフセット信号の電圧の変化について説明する。

ここで、スイッチトキャパシタの基準電圧をＶＣＭとすると、オフセット基準電圧ＶＮoffsetは基準電圧ＶＣＭより低い電圧、オフセット基準電圧ＶＰoffsetは基準電圧ＶＣＭより高い電圧で設定される。そのため、各スイッチキャパシタ回路１１Ｐ１〜１１Ｐｎは、VPoffset−VCMの電圧差に応じた電荷QPを蓄積し、各スイッチトキャパシタ回路１１ｎ１〜１１Ｎｎは、スイッチトキャパシタ回路１１Ｐ１〜１１Ｐｎとは反対極性のとなるVNoffset−VCMの電圧差に応じた電荷−QNを蓄積する。

そのため、オフセット加算回路３は、出力端子に接続するスイッチトキャパシタの数によって保持している電荷量を変えることができ、その電荷量は最大で、負電荷の−ＱＮ×ｎ倍から正電荷のＱＰ×ｎ倍の電荷量まで可変することができる。

つまり、可変ゲイン回路２も同様にスイッチトキャパシタ回路で構成されていたとすると、可変ゲイン回路が出力する際に保持している電荷は、オフセット加算回路からの電荷と加算され、その電荷量がオフセットされる。ここで、電荷量Ｑは、一般にキャパシタンスの容量Ｃと、キャパシタンスにかかっている電圧Ｖを乗算した値となるため結果として量子化器に入力する電圧は、オフセットされた電荷量に比例して変動することとなる。

ここで、オフセット制御回路８の制御動作について説明する。このオフセット制御回路８は、オフセット加算回路３に対してｍ―ｎ制御を行う。ｍ―ｎ制御というのは、具体的には以下のような制御が行われる。すなわち、コンパレータ数をｎ個、出力デジタルデータのステップ数をｍステップとすると、オフセット制御回路8によるオフセット加算回路3の制御量は、(ｍ−ｎ)となる。つまり、従来のトラッキングでは、ｍ−ｎ個の基準電圧切り替えをすることでデジタル出力のビット数に変換されていたが、この実施例では、ｎ個（＜ｍ）のオフセット量切り替えをすることで、デジタル出力のビット数に変換される。デジタル出力データは、log_２（m+1）ビットになる。

ここで、可変ゲイン回路２についてさらに説明する。この可変ゲイン回路２はスイッチトキャパシタ回路で構成されている。この可変ゲイン回路２のスイッチトキャパシタ回路の各スイッチは、オフセット加算回路３のスイッチトキャパシタ回路の対応するスイッチとそれぞれ同じタイミングでオンオフする。

この実施例１によれば、量子化器入力のゲイン調整回路である可変ゲイン回路２を設けたことにより、電源電圧を低くし、低電圧動作させるために積分器回路出力の振幅レベル範囲を小さくしても、可変ゲイン回路出力の最大振幅範囲は範囲を狭めず一定に保つことができる。

さらに、量子化器４をトラッキング方式で制御し、トラッキングしない場合より少ないコンパレータで動作させることで、１サンプル時間ごとに量子化器が判定できる判定可能範囲を狭め、コンパレータ数を削減することができる。

かつ、オフセット加算回路３から加算されるオフセット量だけ、量子化器４で必要な判定可能範囲は、可変ゲイン回路２からの最大入力範囲から小さくすることができるため、１サンプル時間ごとに加算するオフセット量を調整することで、すべてのサンプル時間において量子化器４で必要な判定可能範囲は、最小範囲に常に制御することができる。

上記の図１の構成では、オフセット制御回路８から与えられる制御信号に対し、常に同じスイッチトキャパシタ回路を選択して、オフセット信号を出力する構成になっていた。しかし、図３に示すように、オフセット制御回路８から与えられる制御信号に対し、常に同じスイッチトキャパシタ回路を選択して、オフセット信号を出力することがないように、上記第２のタイミングで、オフセット制御回路８の出力制御先をランダムに切り替えるランダム制御回路１２を設け、オフセット加算回路３を制御する出力制御信号を切り替え制御する構成としてもよい。

この構成によれば、各スイッチトキャパシタ回路を構成するキャパシタに容量値のばらつきが生じた場合、出力する電荷量にばらつきが生じるため、オフセット加算回路３の出力のオフセット電圧が線形出力でなくなり、そのため量子化器４で非線形歪が発生する原因となる。これに対し、図３に示すようにオフセット制御回路３の出力に入出力信号の相関をランダムにするランダム制御回路１２を加えることで、各サンプリング時間ごとに、ばらついたキャパシタンスを使用する頻度がランダムに拡散され、量子化器４の判定で非線形動作による非線形歪が発生するのを低減することができる。

また、オフセット加算回路３および可変ゲイン回路２をともに、スイッチとキャパシタで構成される複数のスイッチトキャパシタ回路でそれぞれ構成してもよい。

この構成によれば、スイッチトキャパシタ群より出力する電圧信号Voffsetは、スイッチトキャパシタ群を構成するキャパシタンスCと、充電される電荷Qにより、Voffset＝Q/Cとして決められるため、可変ゲイン回路２の出力信号に、オフセット加算回路３のオフセット電圧Voffsetを加算するのは、各出力の電荷量を合成するだけでよく、それぞれのスイッチトキャパシタの出力を結合し出力信号とする回路に簡素化することができる。

また、可変ゲイン回路２のゲイン値は、オフセット加算回路出力と、可変ゲイン回路出力とで加算する各出力電荷量の比で決まるため、スイッチトキャパシタのキャパシタンスもしくは、基準電圧を変更するのみでゲイン調整をすることができる。

このことは、通常のゲイン変更では、オペアンプなどの能動素子を用いて入出力ゲインを調整する必要があるが、この場合と比較し、回路の簡素化、回路面積の縮小を行う上で有効である。

また、図４の回路図に示すように、オフセット加算回路３に代わる、オフセット加算回路３０は、複数のオフセット電圧を生成出力するオフセット電圧生成回路１３と、オフセット電圧生成回路１３の出力のオフセット電圧を切り替え出力する切り替えスイッチ回路１４と、切り替えスイッチ回路１４の出力のオフセット電圧に相当する電荷を充放電するスイッチトキャパシタ回路１１で構成することもできる。ここで、切り替えスイッチ回路１４は、オフセット電圧生成回路１３から出力される複数のオフセット電圧の中からいずれかひとつのオフセット電圧（オフセット制御回路８の制御信号によって決められる）を選択してスイッチトキャパシタ回路１１に与えることになる。

この構成によれば、オフセット加算回路３から出力するオフセット電圧の種類は、オフセット電圧生成回路１３から出力するオフセット電圧の種類に応じて増加することができるため、スイッチトキャパシタ回路の数を削減し、回路面積の削減を行うことができる。

また、切り替えスイッチ回路１４の制御を、図３で示した実施例と同じように、ランダム制御回路を追加して実行することで、オフセット電圧生成回路１３の出力信号のばらつきをランダム化し、量子化器での非線形歪を低減することも可能である。

また、図５に示すように、モード切り替え制御信号により、積分回路１で構成されるフィルタ特性を変更すると共に、量子化器４を構成する複数のコンパレータのうち判定動作を行うコンパレータ数を量子化器制御回路１５により切り替えて、量子化器４の判定可能入力範囲を切り替える構成としてもよい。

この構成によれば、モード切り替え制御信号で積分回路１のフィルタ特性を切り替えた場合、量子化器４のサンプリング時間ごとの入力信号変動量が変わるため、量子化器４で必要となるコンパレータ数も同時に変わることになる。

そのため、動作不要なコンパレータを動作させず、各モードにより使用するコンパレータ数を最適化することで、各動作モードごとに消費電流の最適化を行うことができる。

また、図５の構成例で示した入力ゲイン切り替え回路２１は、複数のゲイン設定の異なる増幅回路で構成され、小信号制御時に、量子化器に入力するゲインを切り替えて、デルタシグマＡＤ変調器への入力アナログ信号の振幅レベルに対応して、量子化器のビット精度を切り替える構成としてもよい。ここで、ビット精度とは、入力信号に対し出力デジタルデータの分解能であるビット数を示す。

図５において、符号２１ａ、２１ｂはそれぞれ入力ゲイン切り替え回路２１を構成するスイッチトキャパシタ回路を示している。

上記において、デルタシグマＡＤ変調器への入力アナログ信号の振幅レベルに対応して、量子化器のビット精度を切り替える構成というのは、入力アナログ信号のレベルが小さいときにはゲインを大きくして量子化器のビット精度を上げ、入力アナログ信号のレベルが大きいときにはゲインを小さくして量子化器のビット精度を下げるということである。

また、入力ゲイン切り替え回路２１は、図５では、複数のゲイン設定の異なる増幅回路がスイッチトキャパシタ回路で構成されていたが、スイッチトキャパシタ回路に代えて、演算増幅器などのアクティブ回路を使用してもよい。

この構成によれば、小信号時でもマルチビット構成の量子化器の判定範囲を最大範囲で動作させることが可能なため、小信号時のビット精度をさらに高くすることができる。

図６は実施例２のトラッキング方式の複数のコンパレータからなるマルチビット量子化器を有するデルタシグマＡＤ変調器を示す回路図である。

図６において、図１の実施例１と同じ要素については、同じ参照符号を付して、説明を省略する。

このデルタシグマＡＤ変調器は、量子化器４が、１サンプル時間後の入力信号が増加する方向に判定可能入力範囲を持つ２つ以上のコンパレータからなる第１の量子化器４Ａと、１サンプル時間後の入力信号が減少する方向に判定可能入力範囲をもつ２つ以上のコンパレータからなる第２の量子化器４Ｂとからなり、それぞれの量子化器４Ａ，４Ｂが入力信号に対し飽和せず各入力判定範囲内で動作できるように、オフセット加算回路３が、第１の量子化器４Ａおよび第２の量子化器４Ｂにそれぞれ異なるオフセット信号を加算できるように第１のオフセット加算回路３Ａと第２のオフセット加算回路３Ｂとから構成される。

また、出力処理回路７は、第１の量子化器４Ａおよび第２の量子化器４Ｂの出力のデジタルデータと、第１のオフセット加算回路３Ａおよび第２のオフセット加算回路３Ｂを制御するそれぞれの制御信号をもとに、出力デジタルデータを生成する出力処理回路で構成される。実施例１における出力処理回路７との違いは、オフセット加算回路および量子化器がそれぞれ２つに分かれたことによる構成の違いはあるが、基本的に実施例１と同様な処理動作を行う。

この構成による動作を図７（ａ）、（ｂ）を用いて説明する。図７（ａ）において、たとえば実施例１の量子化器４のコンパレータ数を５個とする。

図７（ａ）において、実施例１で必要となるコンパレータ数が５個である場合、３番目のコンパレータ（comp3）を基準として、各サンプリング時間ごとに電圧が増加する方向と、減少する方向とにそれぞれ２つのコンパレータがあり、サンプリング時間ごとに±２ステップ幅分の電圧変動が生じても、量子化器４の入力判定範囲を超えずに判定することが可能である。

一方、実施例２の量子化器で同様の判定を行うためには、基準のコンパレータの判定範囲から増加方向に２ステップ分の判定範囲がある量子化器４Ａと、基準のコンパレータの判定範囲から減少方向に２ステップ分の判定範囲がある量子化器４Ｂとを同時に動作させることで、５個のコンパレータからなる実施例１の量子化器４と同等の入力判定範囲を保持することが可能となる。図７（ａ）において、量子化器４Ａは、入力判定範囲Ａで入力判定し、量子化器４Ｂは入力判定範囲Ｂで入力判定する。

すなわち、実施例２のように量子化器の判定範囲を、変動量が増加方向と減少方向との２つに分けることで、各量子化器４Ａ、４Ｂで必要なコンパレータ数は、量子化器が１つの場合と比較しさらに少なくすることができる。

つまり、各量子化器４Ａ、４Ｂでは実施例１の量子化器４と比較しそれぞれのステップ数を少なくし、各量子化器が必要とする判定可能範囲を小さくすることができる。
（量子化器４判定範囲＞量子化器４Ａ，４Ｂ判定範囲）
そのため各コンパレータの判定範囲は、通常、動作する電源電圧に比例し、量子化器を構成するコンパレータ数に反比例することから、図７（ｂ）に示すように、各量子化器の判定範囲を電源電圧で動作できる範囲まで拡大すると、実施例２では、各量子化器のコンパレータ数を減らすことで、各コンパレータの判定範囲となるステップ幅を実施例１よりさらに大きくすることができる。

このことは、コンパレータおよび基準電圧のばらつきによる量子化器の判定誤りを低減し、分解能精度を向上させるうえで有効である。

本発明のデルタシグマＡＤ変調器は、無線分野やオーディオ分野などで用いられるＡＤ変換器として有用である。

本発明に係る実施例１のデルタシグマＡＤ変調器の構成を示すブロック図である。本発明に係る実施例１のデルタシグマＡＤ変調器における量子化器の入出力特性を表す特性図である。本発明に係る実施例１のデルタシグマＡＤ変調器の応用例１を示すブロック図である。本発明に係る実施例１のデルタシグマＡＤ変調器の応用例２を示すブロック図である。本発明に係る実施例１のデルタシグマＡＤ変調器の応用例３を示すブロック図である。本発明に係る実施の形態２のデルタシグマＡＤ変調器の構成を示すブロック図である。本発明に係る実施の形態２のデルタシグマＡＤ変調器における量子化器の判定範囲を表す模式図である。従来例のデルタシグマＡＤ変調器の構成を示すブロック図である。従来例の量子化器の量子化器の判定範囲を表す模式図である。スイッチキャパシタのスイッチのオンオフタイミングを示すタイミング図である。

１積分回路
２可変ゲイン回路
３、３Ａ、３Ｂオフセット加算回路
４、４Ａ、４Ｂ量子化器
５コンパレータ
６基準電圧生成回路
７出力処理回路
８オフセット制御回路
９ＤＡＣ制御回路
１０ＤＡＣ
１１、１１Ｎ〜１１Ｎｎ、１１Ｐ１〜１１Ｐｎスイッチトキャパシタ回路
１２ランダム制御回路
１３オフセット電圧生成回路
１４切り替えスイッチ回路
１５量子化器制御回路

Claims

ＤＡＣ回路と、
入力アナログ信号と前記ＤＡＣ回路の出力信号とを加算して積分する積分回路と、
前記積分回路の出力信号をゲインを変更して出力する可変ゲイン回路と、
前記可変ゲイン回路の出力信号を量子化する量子化器と、
オフセット信号を生成し、前記可変ゲイン回路の出力信号に前記オフセット信号を加算して前記量子化器に入力することにより、前記量子化器から可変ゲイン回路の出力信号と前記オフセット信号との和のレベルに相当するデジタル信号を出力させるオフセット加算回路と、
前記オフセット加算回路を制御する制御信号を出力するオフセット制御回路と、
前記量子化器から出力されるデジタル信号と前記オフセット制御回路から出力される制御信号とをもとに前記可変ゲイン回路の出力信号から前記オフセット信号を減じた値に相当する出力デジタルデータを生成する出力処理回路と、
前記出力処理回路から出力される出力デジタルデータを入力信号として前記ＤＡＣ回路の出力信号のレベルを制御するＤＡＣ制御回路とを備え、
前記量子化器は、前記可変ゲイン回路の出力信号と前記オフセット信号とを加算した信号のレベルと基準電圧群の各々の基準電圧とを比較する２以上のコンパレータからなり、
前記オフセット制御回路は、前記出力処理回路の出力デジタルデータと前記オフセット加算回路に対して出力した１サンプル時間前の制御信号とをもとに、今サンプル時の制御信号を生成し、
前記オフセット加算回路は、前記オフセット制御回路から出力される制御信号に応じた電圧を有するオフセット信号を出力し、
前記積分回路の出力信号が前記量子化器の判定可能入力範囲内で飽和動作とならずに動作するように、１サンプル時間ごとに、前記オフセット加算回路のオフセット信号の制御が行われ、その結果、前記出力処理回路から量子化器のビット数より前記オフセット加算回路によるオフセット値制御分だけビット数の多い出力デジタルデータを前記出力処理回路から１サンプル時間ごとに出力することを特徴とするデルタシグマＡＤ変調器。
前記量子化器が、１サンプル時間後の入力信号が増加する方向に判定可能入力範囲を持つ２つ以上の第１のコンパレータからなる第１の量子化器と、１サンプル時間後の入力信号が減少する方向に判定可能入力範囲をもつ２つ以上の第２のコンパレータからなる第２の量子化器とからなり、
前記オフセット加算回路は、前記第１の量子化器および前記第２の量子化器にそれぞれ異なるオフセット信号を加算できるように、第１のオフセット加算回路と第２のオフセット加算回路とから構成され、
前記オフセット制御回路は、前記第１のオフセット加算回路および前記第２のオフセット加算回路を制御するために第１および第２の制御信号をそれぞれ出力し、
前記出力処理回路は、前記第１の量子化器および前記第２の量子化器の出力のデジタル信号と、前記オフセット制御回路から出力される前記第１および第２の制御信号とをもとに、出力デジタルデータを生成する請求項１記載のデルタシグマＡＤ変調器。
前記オフセット加算回路は、第１のタイミングでオフセット基準電圧をキャパシタに加えて電荷を充電する第１のスイッチ群と、第２のタイミングで前記キャパシタの電荷を放出する第２のスイッチ群とで構成された複数のスイッチトキャパシタ回路で構成され、
前記オフセット加算回路から出力する信号に対し、常に同じスイッチトキャパシタ回路を選択して出力信号を出力することがないように、前記第２のタイミングで、前記オフセット制御回路の出力制御先を前記複数のスイッチトキャパシタ回路に対してランダムに切り替えるランダム制御回路が設けられ、前記オフセット加算回路を制御する出力制御信号が切り替え制御されることを特徴とする請求項１または２記載のデルタシグマＡＤ変調器。
前記オフセット加算回路および前記可変ゲイン回路は、複数のスイッチトキャパシタ回路で構成され、前記量子化器に出力するそれぞれのスイッチトキャパシタ回路に応じて放出する電荷量の比によって、可変ゲイン回路のゲインを調整する請求項１または２記載のデルタシグマＡＤ変調器。
前記オフセット加算回路は、複数のオフセット電圧を生成出力するオフセット電圧生成回路と、前記オフセット電圧生成回路の出力のオフセット電圧を切り替えて出力する切り替えスイッチと、前記切り替えスイッチから出力されるオフセット電圧に相当する電荷を充放電するスイッチトキャパシタ回路からなり、前記オフセット制御回路により前記切り替えスイッチを制御することにより前記オフセット加算回路から出力のオフセット信号の電圧を制御する請求項１または２記載のデルタシグマＡＤ変調器。
モード切り替え制御信号により、前記積分回路で構成されるフィルタ特性を変更するとともに、前記量子化器を構成する複数のコンパレータのうち判定動作を行うコンパレータ数を切り替えて、前記量子化器の判定可能入力範囲を切り替える請求項１または２記載のデルタシグマＡＤ変調器。
前記可変ゲイン回路は、複数のゲイン設定の異なる増幅回路で構成されたゲイン切り替え回路からなり、小信号時制御信号によりアナログ信号の振幅レベルが小さいときにゲインを高くして前記量子化器のビット精度を高くし、アナログ信号の振幅レベルが大きいときにゲインを低くして前記量子化器のビット精度を低くするように前記量子化器に入力するゲインを切り替えて、入力アナログ信号の振幅レベルに対応して、前記量子化器のビット精度を変更する請求項１または２記載のデルタシグマＡＤ変調器。