JP2010199456A - Transistor element and method of manufacturing the same - Google Patents

Transistor element and method of manufacturing the same Download PDF

Info

Publication number
JP2010199456A
JP2010199456A JP2009045016A JP2009045016A JP2010199456A JP 2010199456 A JP2010199456 A JP 2010199456A JP 2009045016 A JP2009045016 A JP 2009045016A JP 2009045016 A JP2009045016 A JP 2009045016A JP 2010199456 A JP2010199456 A JP 2010199456A
Authority
JP
Japan
Prior art keywords
layer
oxygen
transistor element
electrode layer
layered structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009045016A
Other languages
Japanese (ja)
Other versions
JP5617174B2 (en
Inventor
Koji Ichimura
公二 市村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2009045016A priority Critical patent/JP5617174B2/en
Publication of JP2010199456A publication Critical patent/JP2010199456A/en
Application granted granted Critical
Publication of JP5617174B2 publication Critical patent/JP5617174B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To simplify manufacturing processes by simplification of layer configurations in thin-film transistors. <P>SOLUTION: In a transistor element, a gate electrode layer 320 is formed on a substrate 310, and a gate insulating layer 330 is formed on the upper surface. Further, a laminar structure 340 is formed on the upper surface. The laminar structure is formed by "(In)x(Ga)y(Zn)z(O)w" (in this case, w=(3/2)x+(3/2)y+z-δ and δ is the number of deficit oxygens), wherein the amount of oxygen molecular is set to be quantity suitable for showing properties of semiconductors. The center section of the laminar structure is used as a semiconductor channel layer 345 as it is. Both the sides of the semiconductor channel layer 345 are subjected to an oxygen elimination process by heat treatment, plasma processing, ultraviolet irradiation treatment, or the like, the number of deficit oxygens, namely δ, is increased, and properties as a conductor are given. In this manner, a portion becoming a conductor is used as source and drain electrode layers 341, 342. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、トランジスタ素子およびその製造方法に関し、特に、新規な構造をもった薄膜トランジスタ素子およびその製造技術に関する。   The present invention relates to a transistor element and a manufacturing method thereof, and more particularly to a thin film transistor element having a novel structure and a manufacturing technique thereof.

薄膜トランジスタは、半導体チャネル層を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタの一種であり、液晶ディスプレイの駆動素子などに広く利用されている。また、今後は、電子ペーパーやＲＦＩＤタグなどへの利用も期待されている。   A thin film transistor is a kind of field effect transistor that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode, and is widely used as a driving element of a liquid crystal display. In the future, it is expected to be used for electronic paper and RFID tags.

薄膜トランジスタの構造には、様々なタイプのものが知られており、たとえば、下記の特許文献１には、基板上にソース電極およびドレイン電極を形成する、いわゆる「順スタガード（staggered）型」の薄膜トランジスタの製造方法が開示されており、特許文献２には、基板上にゲート電極を形成する、いわゆる「逆スタガード（inverted staggered）型」の薄膜トランジスタの製造方法が開示されている。また、薄膜トランジスタを構成する半導体チャネル層（半導体活性層）としては、古くから、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されてきていたが、最近では、有機半導体や酸化物半導体を利用した例も提案されている。たとえば、下記の特許文献３には、ＺｎＯを含む酸化物半導体を半導体チャネル層として用いた電界効果型トランジスタが開示されている。   Various types of thin film transistors are known. For example, in Patent Document 1 below, a so-called “staggered type” thin film transistor in which a source electrode and a drain electrode are formed on a substrate. A manufacturing method of a so-called “inverted staggered type” thin film transistor in which a gate electrode is formed on a substrate is disclosed in Patent Document 2. In addition, as a semiconductor channel layer (semiconductor active layer) constituting a thin film transistor, silicon-based semiconductors such as amorphous silicon and polysilicon have been used for a long time, but recently, organic semiconductors and oxide semiconductors have been used. An example has also been proposed. For example, Patent Document 3 below discloses a field effect transistor using an oxide semiconductor containing ZnO as a semiconductor channel layer.

特開平１０−１８９９７７号公報Japanese Patent Laid-Open No. 10-189977 特開平９−９０４２６号公報Japanese Patent Laid-Open No. 9-90426 特開２００４−１０３９５７号公報JP 2004-103957 A

薄膜トランジスタでは、半導体チャネル層、ソース電極層、ドレイン電極層、ゲート電極層、ゲート絶縁層といった構成要素が不可欠である。しかも、半導体チャネル層は半導体材料によって構成し、各電極層は導体材料によって構成し、ゲート絶縁層は絶縁材料によって構成する必要がある。このため、従来の薄膜トランジスタは、基板上に多層の複雑な層構成をとらざるを得ない。また、トランジスタの本来の機能には無用な凹凸構造が生じるため、配線の断線などの問題も生じやすくなる。   In a thin film transistor, components such as a semiconductor channel layer, a source electrode layer, a drain electrode layer, a gate electrode layer, and a gate insulating layer are indispensable. In addition, the semiconductor channel layer must be composed of a semiconductor material, each electrode layer must be composed of a conductor material, and the gate insulating layer must be composed of an insulating material. For this reason, the conventional thin film transistor has to take a complicated multilayer structure on the substrate. In addition, a rugged structure which is useless for the original function of the transistor is generated, so that problems such as disconnection of the wiring easily occur.

当然、このような複雑な層構成をもつ素子を製造する場合、製造プロセスも複雑にならざるを得ない。特に、フォトリソグラフィの技術を利用して個々の層を形成する一般的な製造方法では、各層を形成する際に用いるフォトマスクの位置合わせを精密に行わないと、動作不良の要因となる寄生容量の発生など様々な問題が発生する。このように、従来の薄膜トランジスタ素子には、製造プロセスが複雑になり、製造コストの低減が困難であるという問題があった。   Of course, when manufacturing an element having such a complicated layer structure, the manufacturing process must be complicated. In particular, in a general manufacturing method in which individual layers are formed using photolithography technology, parasitic capacitance that causes malfunctions is required unless the photomask used for forming each layer is precisely aligned. Various problems such as the occurrence of As described above, the conventional thin film transistor element has a problem that the manufacturing process is complicated and it is difficult to reduce the manufacturing cost.

そこで本発明は、薄膜トランジスタにおける層構成を単純化し、製造プロセスを単純化することが可能な技術を提供することを目的とする。   Accordingly, an object of the present invention is to provide a technique capable of simplifying a layer configuration in a thin film transistor and simplifying a manufacturing process.

本発明の基本的な技術思想は、インジウム・ガリウム・亜鉛の複合酸化物「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」（但し、ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ−δであり、δは欠損酸素数）の導電性が、その欠損酸素数に応じて変化することを利用して、単一の層状構造体によって、ソース電極層、ドレイン電極層、半導体チャネル層の３層を形成し、薄膜トランジスタ素子の層構成を単純化する点にある。すなわち、インジウム・ガリウム・亜鉛の複合酸化物からなる単一の層状構造体を形成した後、部分的に酸素を脱離もしくは酸素を注入するプロセスを施すことにより、一部分を半導体、別な一部分を導体として利用することが可能になる。このため、単一の層状構造体によって、ソース電極層、ドレイン電極層、半導体チャネル層の３層を形成することが可能になる。以下、本発明を個々の態様ごとに説明する。   The basic technical idea of the present invention is a composite oxide of “indium gallium zinc” “(In) x (Ga) y (Zn) z (O) w” (where w = (3/2) x + (3 / 2) y + z−δ, where δ is the number of oxygen deficiencies), the source electrode layer and the drain electrode layer are formed by a single layered structure using the change in the conductivity according to the number of deficient oxygen. In this point, three layers of the semiconductor channel layer are formed to simplify the layer structure of the thin film transistor element. That is, after forming a single layered structure made of a composite oxide of indium, gallium, and zinc, a process of partially desorbing oxygen or injecting oxygen is applied to make one part a semiconductor and another part It can be used as a conductor. For this reason, it becomes possible to form three layers of a source electrode layer, a drain electrode layer, and a semiconductor channel layer by a single layered structure. Hereinafter, the present invention will be described for each embodiment.

(1) 本発明の第１の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子において、
中央部と、この中央部の一方の側面に接する第１の脇部と、この中央部の他方の側面に接する第２の脇部と、を有し、電流路を形成する層状構造体として機能する電流路形成層と、
中央部に電界を作用させるためのゲート電極層と、
ゲート電極層と中央部との間に介挿されたゲート絶縁層と、
を設け、
電流路形成層を、インジウム・ガリウム・亜鉛の複合酸化物によって構成し、しかも中央部を構成する複合酸化物の酸素分子の量を、半導体の性質を呈するのに適した量に設定し、第１の脇部および第２の脇部を構成する複合酸化物の酸素分子の量を、導体の性質を呈するのに適した量に設定し、
第１の脇部によりソース電極層、第２の脇部によりドレイン電極層、中央部により半導体チャネル層、をそれぞれ構成したものである。 (1) According to a first aspect of the present invention, there is provided a transistor element that controls a current flowing between a source and a drain via a semiconductor channel layer by a voltage applied to a gate electrode.
It has a central part, a first side part in contact with one side surface of the central part, and a second side part in contact with the other side surface of the central part, and functions as a layered structure that forms a current path A current path forming layer,
A gate electrode layer for applying an electric field to the central portion;
A gate insulating layer interposed between the gate electrode layer and the central portion;
Provided,
The current path forming layer is composed of a composite oxide of indium, gallium, and zinc, and the amount of oxygen molecules in the composite oxide that forms the central portion is set to an amount suitable for exhibiting the properties of the semiconductor. The amount of oxygen molecules of the composite oxide constituting the one side part and the second side part is set to an amount suitable for exhibiting the properties of the conductor;
A source electrode layer is constituted by the first side part, a drain electrode layer is constituted by the second side part, and a semiconductor channel layer is constituted by the central part.

(2) 本発明の第２の態様は、上述の第１の態様に係るトランジスタ素子において、
少なくとも上面が絶縁性を有する基板と、
この基板上に形成されたゲート電極層と、
ゲート電極層を含めた基板上に形成されたゲート絶縁層と、
ゲート絶縁層の上面に形成され、ソース電極層、半導体チャネル層、ドレイン電極層として機能する電流路形成層と、
によって素子を構成するようにしたものである。 (2) According to a second aspect of the present invention, in the transistor element according to the first aspect described above,
A substrate having an insulating surface at least on an upper surface;
A gate electrode layer formed on the substrate;
A gate insulating layer formed on the substrate including the gate electrode layer;
A current path forming layer formed on the upper surface of the gate insulating layer and functioning as a source electrode layer, a semiconductor channel layer, and a drain electrode layer;
The element is configured by the following.

(3) 本発明の第３の態様は、上述の第１の態様に係るトランジスタ素子において、
少なくとも上面が絶縁性を有する基板と、
この基板上に形成され、ソース電極層、半導体チャネル層、ドレイン電極層として機能する電流路形成層と、
半導体チャネル層の上面に形成されたゲート絶縁層と、
ゲート絶縁層の上面に形成されたゲート電極層と、
によって素子を構成するようにしたものである。 (3) According to a third aspect of the present invention, in the transistor element according to the first aspect described above,
A substrate having an insulating surface at least on an upper surface;
A current path forming layer formed on the substrate and functioning as a source electrode layer, a semiconductor channel layer, and a drain electrode layer;
A gate insulating layer formed on the upper surface of the semiconductor channel layer;
A gate electrode layer formed on the upper surface of the gate insulating layer;
The element is configured by the following.

(4) 本発明の第４の態様は、上述の第１〜第３の態様に係るトランジスタ素子において、
電流路形成層が「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」（但し、ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ−δであり、δは欠損酸素数）なる組成から構成され、中央部の欠損酸素数δに対して、第１の脇部および第２の脇部の欠損酸素数δが大きく設定されているようにしたものである。 (4) According to a fourth aspect of the present invention, in the transistor element according to the first to third aspects described above,
The current path forming layer is “(In) x (Ga) y (Zn) z (O) w” (where w = (3/2) x + (3/2) y + z−δ, where δ is the number of deficient oxygens). ), And the deficient oxygen number δ at the first and second side portions is set larger than the deficient oxygen number δ at the central portion.

(5) 本発明の第５の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を製造する方法において、
酸素分子量が半導体の性質を呈するのに適した量に設定されたインジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を、基板上に直接、もしくは他の層を介して間接的に形成する段階と、
層状構造体を、中央部と、この中央部の一方の側面に接する第１の脇部と、この中央部の他方の側面に接する第２の脇部と、に分け、第１の脇部および第２の脇部に対して、酸素分子量が導体の性質を呈するのに適した量まで減少するように、酸素脱離プロセスを行う段階と、
を実行し、
中央部により半導体チャネル層を形成し、第１の脇部によりソース電極層を形成し、第２の脇部によりドレイン電極層を形成するものである。 (5) According to a fifth aspect of the present invention, in a method of manufacturing a transistor element that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode,
A layered structure made of a complex oxide of indium, gallium, and zinc with an oxygen molecular weight set to an amount suitable for exhibiting semiconductor properties is formed directly on the substrate or indirectly through another layer. Stages,
The layered structure is divided into a central part, a first side part in contact with one side surface of the central part, and a second side part in contact with the other side surface of the central part, and the first side part and Performing an oxygen desorption process on the second side so that the molecular weight of the oxygen is reduced to an amount suitable for exhibiting the properties of a conductor;
Run
A semiconductor channel layer is formed by the central part, a source electrode layer is formed by the first side part, and a drain electrode layer is formed by the second side part.

(6) 本発明の第６の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を製造する方法において、
酸素分子量が導体の性質を呈するのに適した量に設定されたインジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を、基板上に直接、もしくは他の層を介して間接的に形成する段階と、
層状構造体を、中央部と、この中央部の一方の側面に接する第１の脇部と、この中央部の他方の側面に接する第２の脇部と、に分け、中央部に対して、酸素分子量が半導体の性質を呈するのに適した量まで増加するように、酸素注入プロセスを行う段階と、
を実行し、
中央部により半導体チャネル層を形成し、第１の脇部によりソース電極層を形成し、第２の脇部によりドレイン電極層を形成するものである。 (6) According to a sixth aspect of the present invention, in a method of manufacturing a transistor element that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode,
A layered structure made of a complex oxide of indium, gallium, and zinc, in which the molecular weight of oxygen is set to an amount suitable for exhibiting the properties of a conductor, is formed directly on the substrate or indirectly through another layer. Stages,
The layered structure is divided into a central part, a first side part in contact with one side surface of the central part, and a second side part in contact with the other side surface of the central part. Performing an oxygen implantation process such that the molecular weight of the oxygen increases to an amount suitable for exhibiting semiconductor properties;
Run
A semiconductor channel layer is formed by the central part, a source electrode layer is formed by the first side part, and a drain electrode layer is formed by the second side part.

(7) 本発明の第７の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を製造する方法において、
酸素分子量が半導体と導体との中間的な性質を呈するのに適した量に設定されたインジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を、基板上に直接、もしくは他の層を介して間接的に形成する段階と、
層状構造体を、中央部と、この中央部の一方の側面に接する第１の脇部と、この中央部の他方の側面に接する第２の脇部と、に分け、第１の脇部および第２の脇部に対して、酸素分子量が導体の性質を呈するのに適した量まで減少するように、酸素脱離プロセスを行い、中央部に対して、酸素分子量が半導体の性質を呈するのに適した量まで増加するように、酸素注入プロセスを行う段階と、
を実行し、
中央部により半導体チャネル層を形成し、第１の脇部によりソース電極層を形成し、第２の脇部によりドレイン電極層を形成するものである。 (7) According to a seventh aspect of the present invention, in a method of manufacturing a transistor element that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode,
A layered structure made of a complex oxide of indium, gallium, and zinc, whose oxygen molecular weight is set to an amount suitable for exhibiting an intermediate property between a semiconductor and a conductor, is formed directly on the substrate or via another layer. And indirectly forming the stage,
The layered structure is divided into a central part, a first side part in contact with one side surface of the central part, and a second side part in contact with the other side surface of the central part, and the first side part and The oxygen desorption process is performed so that the oxygen molecular weight is reduced to an amount suitable for exhibiting the properties of the conductor for the second side portion, and the oxygen molecular weight exhibits the properties of the semiconductor for the central portion. Performing an oxygen implantation process to increase the amount suitable for
Run
A semiconductor channel layer is formed by the central part, a source electrode layer is formed by the first side part, and a drain electrode layer is formed by the second side part.

(8) 本発明の第８の態様は、上述の第５〜第７の態様に係るトランジスタ素子の製造方法において、
少なくとも上面が絶縁性を有する基板上に、ゲート電極層を形成する第１の段階と、
ゲート電極層を含めた基板上に、ゲート絶縁層を形成する第２の段階と、
ゲート絶縁層の上面に、インジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を形成する第３の段階と、
層状構造体の所定部分に対して、酸素脱離プロセスもしくは酸素注入プロセス、またはその双方を行い、ソース電極層、半導体チャネル層、ドレイン電極層を形成する第４の段階と、
を実行することによりトランジスタ素子を構成するものである。 (8) According to an eighth aspect of the present invention, in the method for manufacturing a transistor element according to the fifth to seventh aspects described above,
A first step of forming a gate electrode layer on a substrate having an insulating surface at least on an upper surface;
A second step of forming a gate insulating layer on the substrate including the gate electrode layer;
A third step of forming a layered structure made of a composite oxide of indium, gallium, and zinc on the upper surface of the gate insulating layer;
A fourth stage in which a predetermined part of the layered structure is subjected to an oxygen desorption process and / or an oxygen implantation process to form a source electrode layer, a semiconductor channel layer, and a drain electrode layer;
Is performed to constitute a transistor element.

(9) 本発明の第９の態様は、上述の第５〜第７の態様に係るトランジスタ素子の製造方法において、
少なくとも上面が絶縁性を有する基板上に、インジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を形成する第１の段階と、
層状構造体の所定部分に対して、酸素脱離プロセスもしくは酸素注入プロセス、またはその双方を行い、ソース電極層、半導体チャネル層、ドレイン電極層を形成する第２の段階と、
半導体チャネル層の上面にゲート絶縁層を形成する第３の段階と、
ゲート絶縁層の上面にゲート電極層を形成する第４の段階と、
を実行することによりトランジスタ素子を構成するものである。 (9) According to a ninth aspect of the present invention, in the method for manufacturing a transistor element according to the fifth to seventh aspects described above,
Forming a layered structure made of a composite oxide of indium, gallium, and zinc on a substrate having at least an insulating surface;
A second stage of performing an oxygen desorption process and / or an oxygen implantation process on a predetermined portion of the layered structure to form a source electrode layer, a semiconductor channel layer, and a drain electrode layer;
A third step of forming a gate insulating layer on the upper surface of the semiconductor channel layer;
A fourth step of forming a gate electrode layer on the top surface of the gate insulating layer;
Is performed to constitute a transistor element.

(10) 本発明の第１０の態様は、上述の第５または第７の態様に係るトランジスタ素子の製造方法において、
酸素脱離プロセスを行う際に、層状構造体の中央部の露出面に被覆層を形成して被覆し、層状構造体に熱を加えることにより、第１の脇部および第２の脇部の露出面から酸素を脱離させるようにしたものである。 (10) According to a tenth aspect of the present invention, in the method for manufacturing a transistor element according to the fifth or seventh aspect described above,
When the oxygen desorption process is performed, a coating layer is formed on the exposed surface of the central portion of the layered structure to cover the layered structure, and heat is applied to the layered structure, so that the first side portion and the second side portion are exposed. Oxygen is desorbed from the exposed surface.

(11) 本発明の第１１の態様は、上述の第５または第７の態様に係るトランジスタ素子の製造方法において、
酸素脱離プロセスを行う際に、層状構造体の中央部の露出面に被覆層を形成して被覆した上で、層状構造体を酸素脱離作用のあるプラズマに晒すことにより、第１の脇部および第２の脇部の露出面から酸素を脱離させるようにしたものである。 (11) An eleventh aspect of the present invention is the method of manufacturing a transistor element according to the fifth or seventh aspect described above,
When the oxygen desorption process is performed, a coating layer is formed on the exposed surface of the central portion of the layered structure, and then the layered structure is exposed to plasma having an oxygen desorbing action, so that the first side Oxygen is desorbed from the exposed surfaces of the first and second side portions.

(12) 本発明の第１２の態様は、上述の第５または第７の態様に係るトランジスタ素子の製造方法において、
酸素脱離プロセスを行う際に、層状構造体の第１の脇部表面および第２の脇部表面に対して、紫外光を照射することにより、第１の脇部および第２の脇部から酸素を脱離させるようにしたものである。 (12) According to a twelfth aspect of the present invention, in the method of manufacturing a transistor element according to the fifth or seventh aspect described above,
When the oxygen desorption process is performed, the first side part and the second side part of the layered structure are irradiated with ultraviolet light to irradiate the first side part surface and the second side part surface from the first side part and the second side part. It is designed to desorb oxygen.

(13) 本発明の第１３の態様は、上述の第６または第７の態様に係るトランジスタ素子の製造方法において、
酸素注入プロセスを行う際に、層状構造体の第１の脇部の露出面および第２の脇部の露出面に被覆層を形成して被覆した上で、層状構造体に対して酸素イオンを照射することにより、中央部に酸素を注入するようにしたものである。 (13) According to a thirteenth aspect of the present invention, in the method of manufacturing a transistor element according to the sixth or seventh aspect described above,
When performing the oxygen implantation process, a covering layer is formed on the exposed surface of the first side part and the exposed side surface of the second side part of the layered structure, and then oxygen ions are applied to the layered structure. By irradiating, oxygen is injected into the central portion.

(14) 本発明の第１４の態様は、上述の第６または第７の態様に係るトランジスタ素子の製造方法において、
酸素注入プロセスを行う際に、層状構造体の第１の脇部の露出面および第２の脇部の露出面に被覆層を形成して被覆した上で、層状構造体を酸素注入作用のあるプラズマに晒すことにより、中央部に酸素を注入するようにしたものである。 (14) According to a fourteenth aspect of the present invention, in the method for manufacturing a transistor element according to the sixth or seventh aspect described above,
When performing the oxygen implantation process, the layered structure has an oxygen injecting action after a coating layer is formed on the exposed surface of the first side part and the exposed side surface of the second side part of the layered structure. By exposing to plasma, oxygen is injected into the center.

(15) 本発明の第１５の態様は、上述の第５〜第１４の態様に係る製造方法によりトランジスタ素子を製造するようにしたものである。   (15) According to a fifteenth aspect of the present invention, a transistor element is manufactured by the manufacturing method according to the fifth to fourteenth aspects described above.

本発明に係るトランジスタ素子では、インジウム・ガリウム・亜鉛の複合酸化物からなる電流路形成層という単一の層によって、ソース電極層、ドレイン電極層、半導体チャネル層の３層を形成することができるため、層構成を極めて単純化することが可能になる。より具体的には、段差や凹凸の少ない平坦な構造を実現することができる。また、上記３層を形成する方法として、単一の層状構造体の一部分に対して、酸素脱離もしくは酸素注入プロセスを適用するようにしたため、製造プロセスも非常に単純になる。特に、ソース電極層、ドレイン電極層、半導体チャネル層の３層を、１回の成膜で形成される同一の層状構造体を用いて構成できるため、作業の工程を大幅に短縮することができる。   In the transistor element according to the present invention, three layers of a source electrode layer, a drain electrode layer, and a semiconductor channel layer can be formed by a single layer called a current path forming layer made of a composite oxide of indium, gallium, and zinc. Therefore, the layer configuration can be greatly simplified. More specifically, a flat structure with few steps and unevenness can be realized. In addition, as a method for forming the three layers, an oxygen desorption or oxygen implantation process is applied to a part of a single layered structure, so that the manufacturing process becomes very simple. In particular, since the three layers of the source electrode layer, the drain electrode layer, and the semiconductor channel layer can be configured using the same layered structure formed by one film formation, the work process can be greatly shortened. .

「逆スタガード（inverted staggered）型」の従来の一般的な薄膜トランジスタ素子の基本構造を示す側断面図である。It is a sectional side view showing the basic structure of a conventional general thin film transistor element of “inverted staggered type”. 「順スタガード（staggered）型」の従来の一般的な薄膜トランジスタ素子の基本構造を示す側断面図である。It is a sectional side view which shows the basic structure of the conventional common thin-film transistor element of a "staggered (staggered) type". 本発明に係る「逆スタガード（inverted staggered）型」の薄膜トランジスタ素子の基本構造を示す側断面図である。1 is a side sectional view showing a basic structure of an “inverted staggered type” thin film transistor element according to the present invention. 図３に示す薄膜トランジスタ素子の上面図である。この図４に示す素子を切断線３−３に沿って切った断面が図３に相当する。FIG. 4 is a top view of the thin film transistor element shown in FIG. 3. A section taken along the cutting line 3-3 of the element shown in FIG. 4 corresponds to FIG. 本発明に係る「順スタガード（staggered）型」の薄膜トランジスタ素子の基本構造を示す側断面図である。1 is a side sectional view showing a basic structure of a “staggered type” thin film transistor element according to the present invention. 図５に示す薄膜トランジスタ素子の上面図である。この図６に示す素子を切断線５−５に沿って切った断面が図５に相当する。FIG. 6 is a top view of the thin film transistor element shown in FIG. 5. A section taken along the cutting line 5-5 of the element shown in FIG. 6 corresponds to FIG. 本発明に係る薄膜トランジスタ素子を製造する上での電流路形成層を形成するプロセスの前段階の状態を示す斜視図である。It is a perspective view which shows the state of the front | former stage of the process which forms the current path formation layer in manufacturing the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子を製造する上での電流路形成層を形成するプロセスの後段階の状態を示す斜視図である。It is a perspective view which shows the state of the latter stage of the process which forms the current path formation layer in manufacturing the thin-film transistor element concerning this invention. インジウム・ガリウム・亜鉛の複合酸化物層における酸素欠損量δとキャリア濃度との関係を示すグラフである。6 is a graph showing the relationship between the amount of oxygen deficiency δ and the carrier concentration in a composite oxide layer of indium / gallium / zinc. インジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を利用して、ソース・ドレイン・半導体チャネル層を形成する第１の原理を示す側断面図である。It is a sectional side view showing the first principle of forming a source / drain / semiconductor channel layer using a layered structure made of a composite oxide of indium / gallium / zinc. インジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を利用して、ソース・ドレイン・半導体チャネル層を形成する第２の原理を示す側断面図である。It is a sectional side view showing a second principle of forming a source / drain / semiconductor channel layer using a layered structure made of a composite oxide of indium / gallium / zinc. インジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を利用して、ソース・ドレイン・半導体チャネル層を形成する第３の原理を示す側断面図である。It is a sectional side view showing the third principle of forming a source / drain / semiconductor channel layer using a layered structure made of a complex oxide of indium / gallium / zinc. 図１０に示す第１の原理を、熱処理によって実行する具体的な方法を示す側断面図である。FIG. 11 is a side sectional view showing a specific method of executing the first principle shown in FIG. 10 by heat treatment. 図１０に示す第１の原理を、プラズマ処理によって実行する具体的な方法を示す側断面図である。FIG. 11 is a side sectional view showing a specific method for executing the first principle shown in FIG. 10 by plasma processing. 図１０に示す第１の原理を、紫外線照射処理によって実行する具体的な方法を示す側断面図である。It is a sectional side view which shows the specific method of performing the 1st principle shown in FIG. 10 by an ultraviolet irradiation process. 図１１に示す第２の原理を、酸素イオン注入処理によって実行する具体的な方法を示す側断面図である。FIG. 12 is a side sectional view showing a specific method for executing the second principle shown in FIG. 11 by an oxygen ion implantation process.

以下、本発明を図示する実施形態に基づいて説明する。   Hereinafter, the present invention will be described based on the illustrated embodiments.

＜＜＜ §１．一般的な薄膜トランジスタの構造 ＞＞＞
既に述べたとおり、薄膜トランジスタは、半導体チャネル層（半導体活性層）を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタである。 <<< §1. General thin film transistor structure >>
As described above, the thin film transistor is a field effect transistor that controls the current flowing between the source and the drain through the semiconductor channel layer (semiconductor active layer) by the voltage applied to the gate electrode.

図１は、現在、最も普及している「逆スタガード（inverted staggered）型」の薄膜トランジスタ素子１００の基本構造を示す側断面図である。図示の例の場合、ガラスや合成樹脂などの絶縁性材料からなる基板１１０上に、ゲート電極層１２０が形成され、その上にゲート絶縁層１３０が形成されている。この絶縁層１３０の上には、活性層として機能する半導体チャネル層１４０が形成され、更に、ソース電極層１５０およびドレイン電極層１６０が形成される。なお、半導体チャネル層１４０とソース電極層１５０およびドレイン電極層１６０との界面には、高濃度不純物拡散層１４１，１４２が設けられているが、これは、ソース・ドレイン電極と半導体活性層との間に良好なオーミック接触を確保するためである。   FIG. 1 is a side sectional view showing a basic structure of an “inverted staggered” type thin film transistor element 100 which is most popular at present. In the case of the illustrated example, a gate electrode layer 120 is formed on a substrate 110 made of an insulating material such as glass or synthetic resin, and a gate insulating layer 130 is formed thereon. A semiconductor channel layer 140 that functions as an active layer is formed on the insulating layer 130, and a source electrode layer 150 and a drain electrode layer 160 are further formed. Note that high-concentration impurity diffusion layers 141 and 142 are provided at the interface between the semiconductor channel layer 140, the source electrode layer 150, and the drain electrode layer 160. This is because the source / drain electrodes and the semiconductor active layer are separated from each other. This is to ensure good ohmic contact therebetween.

このような構造を有する薄膜トランジスタ素子１００では、ソース電極層１５０とドレイン電極層１６０との間に電圧を加えると、半導体チャネル層１４０を通して電流を流すことができ、その電流量をゲート電極層１２０に印加する電圧で制御することができる。   In the thin film transistor element 100 having such a structure, when a voltage is applied between the source electrode layer 150 and the drain electrode layer 160, a current can flow through the semiconductor channel layer 140, and the amount of current flows to the gate electrode layer 120. It can be controlled by the applied voltage.

図示の例は、ソース・ドレイン電極層１５０，１６０と半導体チャネル層１４０とのオーミック接触部（高濃度不純物拡散層１４１，１４２の形成部）を、半導体チャネル層１４０の上面に形成した「トップコンタクト型」と呼ばれる構造であるが、このオーミック接触部を半導体チャネル層１４０の下面に形成した「ボトムコンタクト型」と呼ばれる構造も知られている。ただ、高濃度不純物拡散層１４１，１４２を、半導体チャネル層１４０の下面に形成する工程が必要になるため、製造プロセスは、より複雑にならざるを得ない。   In the illustrated example, an “ohmic contact portion between the source / drain electrode layers 150 and 160 and the semiconductor channel layer 140 (a portion where the high-concentration impurity diffusion layers 141 and 142 are formed) is formed on the upper surface of the semiconductor channel layer 140. A structure called “type” is also known, but a structure called “bottom contact type” in which this ohmic contact portion is formed on the lower surface of the semiconductor channel layer 140 is also known. However, since a process of forming the high-concentration impurity diffusion layers 141 and 142 on the lower surface of the semiconductor channel layer 140 is required, the manufacturing process has to be more complicated.

各電極層１２０，１５０，１６０は、良好な導電率を有する導体材料であれば、どのような材料で構成してもかまわない。通常は、アルミニウム，モリブデン，タングステン，チタンなどの金属を各電極層として利用することが多いが、ＩＴＯなどの酸化物導電材料を電極層として用いる場合もある。一方、ゲート絶縁層１３０は、絶縁材料であれば、どのような材料で構成してもかまわないが、酸化シリコンや窒化シリコンなどのシリコン化合物が用いられることが多い。   Each electrode layer 120, 150, 160 may be made of any material as long as it is a conductor material having good conductivity. Usually, a metal such as aluminum, molybdenum, tungsten, or titanium is often used as each electrode layer, but an oxide conductive material such as ITO may be used as the electrode layer. On the other hand, the gate insulating layer 130 may be made of any material as long as it is an insulating material, but a silicon compound such as silicon oxide or silicon nitride is often used.

また、半導体チャネル層１４０としては、通常、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されており、高濃度不純物拡散層１４１，１４２としては、これらシリコン系半導体にｎ型不純物を注入したｎ＋拡散層などが利用されている。金属やＩＴＯなどからなるソース電極層１５０やドレイン電極層１６０と、シリコン系半導体からなる半導体チャネル層１４０との間に良好なオーミック接触を確保する上では、実用上、ｎ＋拡散層などからなる高濃度不純物拡散層１４１，１４２が不可欠である。 Further, a silicon-based semiconductor such as amorphous silicon or polysilicon is usually used as the semiconductor channel layer 140, and n-type impurities are implanted into these silicon-based semiconductors as the high concentration impurity diffusion layers 141, 142. An n + diffusion layer or the like is used. In order to ensure good ohmic contact between the source electrode layer 150 and the drain electrode layer 160 made of metal, ITO, or the like and the semiconductor channel layer 140 made of a silicon-based semiconductor, it is practically made of an n + diffusion layer or the like. High concentration impurity diffusion layers 141 and 142 are indispensable.

一方、図２は、「順スタガード（staggered）型」として知られている薄膜トランジスタの基本構造を示す側断面図であり、図１に示すトランジスタの主要構造部を天地逆にした形態をなす。すなわち、ガラスや合成樹脂などの絶縁性材料からなる基板２１０上に、ソース電極層２２０およびドレイン電極層２３０が形成され、その上に、活性層として機能する半導体チャネル層２４０が形成され、更にその上に、ゲート絶縁層２５０およびゲート電極層２６０が形成されている。半導体チャネル層２４０とソース電極層２２０およびドレイン電極層２３０との界面には、良好なオーミック接触を確保するため、高濃度不純物拡散層２４１，２４２が設けられている。   On the other hand, FIG. 2 is a side sectional view showing the basic structure of a thin film transistor known as a “staggered type”, in which the main structure of the transistor shown in FIG. 1 is turned upside down. That is, a source electrode layer 220 and a drain electrode layer 230 are formed on a substrate 210 made of an insulating material such as glass or synthetic resin, and a semiconductor channel layer 240 functioning as an active layer is formed thereon, and further, A gate insulating layer 250 and a gate electrode layer 260 are formed thereon. High-concentration impurity diffusion layers 241 and 242 are provided at the interface between the semiconductor channel layer 240, the source electrode layer 220, and the drain electrode layer 230 to ensure good ohmic contact.

この図２に示す例は、ソース・ドレイン電極層２２０，２３０と半導体チャネル層２４０とのオーミック接触部（高濃度不純物拡散層２４１，２４２の形成部）を、半導体チャネル層２４０の下面に形成した「ボトムコンタクト型」と呼ばれる構造であるが、このオーミック接触部を半導体チャネル層２４０の上面に形成した「トップコンタクト型」と呼ばれる構造も知られている。   In the example shown in FIG. 2, ohmic contact portions (formation portions of the high concentration impurity diffusion layers 241 and 242) between the source / drain electrode layers 220 and 230 and the semiconductor channel layer 240 are formed on the lower surface of the semiconductor channel layer 240. A structure called “bottom contact type” is also known, but a structure called “top contact type” in which this ohmic contact portion is formed on the upper surface of the semiconductor channel layer 240 is also known.

＜＜＜ §２．本発明に係るトランジスタ素子の基本構造 ＞＞＞
ここでは、本発明に係る薄膜トランジスタの基本構造を説明する。§１で説明したとおり、一般的な薄膜トランジスタ素子には、基板上にソース電極およびドレイン電極を形成する「順スタガード型」と、基板上にゲート電極を形成する「逆スタガード型」の２通りの構造が知られている。本発明は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子である点においては、従来の一般的な薄膜トランジスタ素子と同様であり、上記２通りの型のいずれについても適用可能である。 <<< §2. Basic structure of transistor element according to the present invention >>
Here, the basic structure of the thin film transistor according to the present invention will be described. As described in §1, there are two types of general thin film transistor elements: a “forward staggered type” in which a source electrode and a drain electrode are formed on a substrate, and an “inverse staggered type” in which a gate electrode is formed on a substrate. The structure is known. The present invention is similar to a conventional thin film transistor element in that it is a transistor element that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode. It can be applied to any of these types.

図３は、本発明を「逆スタガード型」の薄膜トランジスタ素子３００に適用した場合の基本構造を示す側断面図であり、図４は、その上面図である。図４に示す素子を切断線３−３に沿って切った断面が図３に相当する。図３に示すとおり、このトランジスタ素子３００は、少なくとも上面が絶縁性を有する基板３１０と、この基板上に形成されたゲート電極層３２０と、ゲート電極層３２０を含めた基板３１０上に形成されたゲート絶縁層３３０と、このゲート絶縁層３３０の上面に形成され、ソース電極層３４１、半導体チャネル層３４５、ドレイン電極層３４２として機能する電流路形成層３４０と、によって構成されている。   3 is a side sectional view showing a basic structure when the present invention is applied to a “reverse staggered” thin film transistor element 300, and FIG. 4 is a top view thereof. A section taken along the cutting line 3-3 of the element shown in FIG. 4 corresponds to FIG. As shown in FIG. 3, the transistor element 300 is formed on a substrate 310 including at least an insulating surface on the upper surface, a gate electrode layer 320 formed on the substrate, and the substrate 310 including the gate electrode layer 320. The gate insulating layer 330 and a current path forming layer 340 formed on the upper surface of the gate insulating layer 330 and functioning as a source electrode layer 341, a semiconductor channel layer 345, and a drain electrode layer 342 are configured.

ここに示す例の場合、図４の上面図に示すとおり、ゲート電極層３２０は基板３１０の図の上下端まで伸びているが、これは図の上下に隣接する別なトランジスタ素子（図示されていない）のゲート電極層に連なる構造を採るためである。また、ソース電極層３４１は基板３１０の左端まで伸びており、ドレイン電極層３４２は基板３１０の右端まで伸びているが、これは図示されていない配線層に連なる構造を採るためである。本願明細書では、説明の便宜上、単一の薄膜トランジスタ素子の構造のみを示すが、実用上は、１枚の基板上に縦横マトリックス状に多数の薄膜トランジスタ素子が配置されることになり、必要に応じて、個々のトランジスタ素子の特定の電極層が相互に接続されることになる。もちろん、実際には、図示の構成要素の他に、個々の電極層に対する配線や、個々の電極層を覆う保護膜などが形成されることになるが、ここでは説明を省略する。   In the example shown here, as shown in the top view of FIG. 4, the gate electrode layer 320 extends to the upper and lower ends of the substrate 310, which is another transistor element (not shown) adjacent to the top and bottom of the figure. This is because a structure that is continuous with the gate electrode layer is not adopted. Further, the source electrode layer 341 extends to the left end of the substrate 310, and the drain electrode layer 342 extends to the right end of the substrate 310. This is because a structure connected to a wiring layer (not shown) is employed. In this specification, for the sake of convenience of explanation, only the structure of a single thin film transistor element is shown. However, in practice, a large number of thin film transistor elements are arranged in a matrix form on a single substrate. Thus, specific electrode layers of the individual transistor elements are connected to each other. Of course, actually, in addition to the components shown in the figure, wirings for individual electrode layers, protective films covering the individual electrode layers, and the like are formed, but the description thereof is omitted here.

さて、図３および図４に示すトランジスタ素子において、基板３１０、ゲート電極層３２０、ゲート絶縁層３３０は、従来の一般的な薄膜トランジスタ素子で利用されている材料を利用して構成すればよい。具体的には、基板３１０としては、たとえば、ガラスや合成樹脂などの絶縁性基板を用意すればよい。また、ゲート電極層３２０としては、アルミニウム，モリブデン，タングステン，チタンなどの金属材料や、ＩＴＯ、ＩＺＯなどの酸化物導電材料を用いればよく、ゲート絶縁層３３０としては、シリコン酸化膜やシリコン窒化膜、あるいは酸化アルミニウムなどの一般的な絶縁材料を用いればよい。   In the transistor elements shown in FIGS. 3 and 4, the substrate 310, the gate electrode layer 320, and the gate insulating layer 330 may be formed using materials used in conventional general thin film transistor elements. Specifically, as the substrate 310, for example, an insulating substrate such as glass or synthetic resin may be prepared. The gate electrode layer 320 may be a metal material such as aluminum, molybdenum, tungsten, or titanium, or an oxide conductive material such as ITO or IZO. The gate insulating layer 330 may be a silicon oxide film or a silicon nitride film. Alternatively, a general insulating material such as aluminum oxide may be used.

本発明に係るトランジスタ素子の特徴は、電流路形成層３４０によって、ソース電極層３４１、ドレイン電極層３４２、半導体チャネル層３４５の３層を形成する点にある。すなわち、図示のとおり、電流路形成層３４０は、半導体チャネル層として機能する中央部３４５と、この中央部３４５の一方の側面に接し、ソース電極層として機能する第１の脇部３４１と、中央部３４５の他方の側面に接し、ドレイン電極層として機能する第２の脇部３４２と、を有している。   The transistor element according to the present invention is characterized in that three layers of a source electrode layer 341, a drain electrode layer 342, and a semiconductor channel layer 345 are formed by the current path forming layer 340. That is, as illustrated, the current path forming layer 340 includes a central portion 345 that functions as a semiconductor channel layer, a first side portion 341 that is in contact with one side surface of the central portion 345 and functions as a source electrode layer, A second side portion 342 which is in contact with the other side surface of the portion 345 and functions as a drain electrode layer.

ゲート電極層３２０は、半導体チャネル層として機能する中央部３４５に電界を作用させる機能を果たし、ゲート絶縁層３３０は、ゲート電極３２０と中央部３４５（半導体チャネル層）との間を絶縁する機能を果たす。このトランジスタ素子では、ソース電極層３４１から半導体チャネル層３４５を通ってドレイン電極層３４２へと電流が流れ、電流路形成層３４０は、文字どおり、そのような電流路を形成する層状構造体として機能する。このような電流路を流れる電流量は、ゲート電極層３２０に加える電圧によって制御することができる。   The gate electrode layer 320 functions to apply an electric field to the central portion 345 functioning as a semiconductor channel layer, and the gate insulating layer 330 functions to insulate between the gate electrode 320 and the central portion 345 (semiconductor channel layer). Fulfill. In this transistor element, a current flows from the source electrode layer 341 through the semiconductor channel layer 345 to the drain electrode layer 342, and the current path forming layer 340 literally functions as a layered structure that forms such a current path. . The amount of current flowing through such a current path can be controlled by a voltage applied to the gate electrode layer 320.

本発明では、このトランジスタ素子に上述した働きをさせるため、電流路形成層３４０をインジウム・ガリウム・亜鉛の複合酸化物という特殊な材料によって構成している。電流路形成層３４０を、インジウム・ガリウム・亜鉛の複合酸化物という共通する材料によって構成しているにもかかわらず、その中央部３４５を半導体チャネル層（半導体活性層）として利用し、第１の脇部３４１をソース電極層として利用し、第２の脇部３４２をドレイン電極層として利用することができるのは、インジウム・ガリウム・亜鉛の複合酸化物が、酸素の含有量によって、半導体として機能したり、導体として機能したりする性質があるためである。   In the present invention, the current path forming layer 340 is made of a special material such as a composite oxide of indium, gallium, and zinc in order to make the transistor element perform the above-described function. Although the current path forming layer 340 is formed of a common material of a composite oxide of indium, gallium, and zinc, the central portion 345 is used as a semiconductor channel layer (semiconductor active layer), and the first The side part 341 can be used as a source electrode layer, and the second side part 342 can be used as a drain electrode layer because a composite oxide of indium, gallium, and zinc functions as a semiconductor depending on the oxygen content. This is because it has the property of functioning as a conductor.

すなわち、中央部３４５を構成する複合酸化物の酸素分子の量は、半導体の性質を呈するのに適した量に設定されており、第１の脇部３４１および第２の脇部３４２を構成する複合酸化物の酸素分子の量は、導体の性質を呈するのに適した量に設定されている。このような酸素分子量の設定を行えば、導体としての性質を呈する第１の脇部３４１によりソース電極層を形成し、同じく導体としての性質を呈する第２の脇部３４２によりドレイン電極層を形成し、半導体としての性質を呈する中央部３４５により半導体チャネル層を形成することが可能になる。   That is, the amount of oxygen molecules of the complex oxide constituting the central portion 345 is set to an amount suitable for exhibiting the properties of a semiconductor, and constitutes the first side portion 341 and the second side portion 342. The amount of oxygen molecules in the composite oxide is set to an amount suitable for exhibiting the properties of a conductor. When the oxygen molecular weight is set as described above, the source electrode layer is formed by the first side part 341 that exhibits the property as a conductor, and the drain electrode layer is formed by the second side part 342 that also exhibits the property as a conductor. In addition, the semiconductor channel layer can be formed by the central portion 345 exhibiting properties as a semiconductor.

一方、図５は、本発明を「順スタガード型」の薄膜トランジスタ素子４００に適用した場合の基本構造を示す側断面図であり、図６は、その上面図である。図６に示す素子を切断線５−５に沿って切った断面が図５に相当する。図５に示すとおり、このトランジスタ素子４００も、少なくとも上面が絶縁性を有する基板４１０と、この基板上に形成され、ソース電極層４４１、半導体チャネル層４４５、ドレイン電極層４４２として機能する電流路形成層４４０と、半導体チャネル層４４５の上面に形成されたゲート絶縁層４３０と、このゲート絶縁層４３０の上面に形成されたゲート電極層４２０と、によって構成されている。   FIG. 5 is a side sectional view showing a basic structure when the present invention is applied to a “forward staggered” thin film transistor element 400, and FIG. 6 is a top view thereof. A cross section of the element shown in FIG. 6 taken along the cutting line 5-5 corresponds to FIG. As shown in FIG. 5, this transistor element 400 also has a substrate 410 having an insulating surface at least on the upper surface, and a current path formed on the substrate and functioning as a source electrode layer 441, a semiconductor channel layer 445, and a drain electrode layer 442. The layer 440 includes a gate insulating layer 430 formed on the upper surface of the semiconductor channel layer 445, and a gate electrode layer 420 formed on the upper surface of the gate insulating layer 430.

ここに示す例の場合、図６の上面図に示すとおり、ソース電極層４４１は基板４１０の左端まで伸びており、ドレイン電極層４４２は基板４１０の右端まで伸びているが、これは図示されていない配線層に連なる構造を採るためである。また、ゲート電極層４２０は正方形状の電極になっているが、実際には、このゲート電極層４２０に対しては、何らかの配線が施される。本願明細書では、説明の便宜上、単一の薄膜トランジスタ素子の構造のみを示すが、実用上は、１枚の基板上に縦横マトリックス状に多数の薄膜トランジスタ素子が配置されることになり、必要に応じて、個々のトランジスタ素子の特定の電極層が相互に接続されることになる。もちろん、実際には、図示の構成要素の他に、個々の電極層に対する配線や、個々の電極層を覆う保護膜などが形成されることになるが、ここでは説明を省略する。   In the case of the example shown here, the source electrode layer 441 extends to the left end of the substrate 410 and the drain electrode layer 442 extends to the right end of the substrate 410 as shown in the top view of FIG. This is because a structure connected to no wiring layer is employed. In addition, the gate electrode layer 420 is a square electrode, but in practice, some kind of wiring is applied to the gate electrode layer 420. In this specification, for the sake of convenience of explanation, only the structure of a single thin film transistor element is shown. However, in practice, a large number of thin film transistor elements are arranged in a matrix form on a single substrate. Thus, specific electrode layers of the individual transistor elements are connected to each other. Of course, actually, in addition to the components shown in the figure, wirings for individual electrode layers, protective films covering the individual electrode layers, and the like are formed, but the description thereof is omitted here.

この図５および図６に示すトランジスタ素子においても、基板４１０、ゲート電極層４２０、ゲート絶縁層４３０は、従来の一般的な薄膜トランジスタ素子で利用されている材料を利用して構成すればよい。具体的には、基板４１０としては、たとえば、ガラスや合成樹脂などの絶縁性基板を用意すればよい。また、ゲート電極層４２０としては、アルミニウム，モリブデン，タングステン，チタンなどの金属材料や、ＩＴＯ、ＩＺＯなどの酸化物導電材料を用いればよく、ゲート絶縁層４３０としては、シリコン酸化膜やシリコン窒化膜、あるいは酸化アルミニウムなどの一般的な絶縁材料を用いればよい。   In the transistor elements shown in FIGS. 5 and 6 as well, the substrate 410, the gate electrode layer 420, and the gate insulating layer 430 may be formed using materials used in conventional general thin film transistor elements. Specifically, as the substrate 410, for example, an insulating substrate such as glass or synthetic resin may be prepared. The gate electrode layer 420 may be a metal material such as aluminum, molybdenum, tungsten, or titanium, or an oxide conductive material such as ITO or IZO. The gate insulating layer 430 may be a silicon oxide film or a silicon nitride film. Alternatively, a general insulating material such as aluminum oxide may be used.

このトランジスタ素子４００においても、図示のとおり、電流路形成層４４０は、半導体チャネル層として機能する中央部４４５と、この中央部４４５の一方の側面に接し、ソース電極層として機能する第１の脇部４４１と、中央部４４５の他方の側面に接し、ドレイン電極層として機能する第２の脇部４４２と、を有しており、この電流路形成層４４０によって、ソース電極層４４１、ドレイン電極層４４２、半導体チャネル層４４５の３層が形成されている。   Also in the transistor element 400, as illustrated, the current path forming layer 440 includes a central portion 445 that functions as a semiconductor channel layer, and a first side that is in contact with one side surface of the central portion 445 and functions as a source electrode layer. Part 441 and a second side part 442 that is in contact with the other side surface of the central part 445 and functions as a drain electrode layer. The current path forming layer 440 allows the source electrode layer 441 and the drain electrode layer to be formed. Three layers 442 and a semiconductor channel layer 445 are formed.

この電流路形成層４４０の組成および機能は、図３および図４に示す電流路形成層３４０と全く同様であり、インジウム・ガリウム・亜鉛の複合酸化物によって構成されている。そして、中央部４４５を構成する複合酸化物の酸素分子の量は、半導体の性質を呈するのに適した量に設定されており、第１の脇部４４１および第２の脇部４４２を構成する複合酸化物の酸素分子の量は、導体の性質を呈するのに適した量に設定されている。   The composition and function of the current path forming layer 440 are exactly the same as those of the current path forming layer 340 shown in FIGS. 3 and 4, and are composed of a composite oxide of indium, gallium, and zinc. The amount of oxygen molecules of the complex oxide constituting the central portion 445 is set to an amount suitable for exhibiting the properties of a semiconductor, and constitutes the first side portion 441 and the second side portion 442. The amount of oxygen molecules in the composite oxide is set to an amount suitable for exhibiting the properties of a conductor.

したがって、このトランジスタ素子４００においても、導体としての性質を呈する第１の脇部４４１がソース電極層として機能し、同じく導体としての性質を呈する第２の脇部４４２がドレイン電極層として機能し、半導体としての性質を呈する中央部４４５が半導体チャネル層として機能することなる。また、ゲート電極層４２０は、半導体チャネル層として機能する中央部４４５に電界を作用させる機能を果たし、ゲート絶縁層４３０は、ゲート電極４２０と中央部４４５（半導体チャネル層）との間を絶縁する機能を果たす。   Therefore, also in this transistor element 400, the first side part 441 that exhibits the property as a conductor functions as a source electrode layer, and the second side part 442 that also exhibits the property as a conductor functions as a drain electrode layer, The central portion 445 exhibiting the properties as a semiconductor functions as a semiconductor channel layer. The gate electrode layer 420 functions to apply an electric field to the central portion 445 functioning as a semiconductor channel layer, and the gate insulating layer 430 insulates between the gate electrode 420 and the central portion 445 (semiconductor channel layer). Fulfills the function.

＜＜＜ §３．本発明に係るトランジスタ素子の製造方法の基本原理 ＞＞＞
さて、§２では、本発明を「逆スタガード型」の薄膜トランジスタ素子３００に適用した実施形態の構造（図３，図４）と、本発明を「順スタガード型」の薄膜トランジスタ素子４００に適用した実施形態の構造（図５，図６）とを説明した。ここでは、このような構造をもつトランジスタ素子を製造する基本原理を述べる。 <<< §3. Basic Principle of Manufacturing Method of Transistor Element According to the Present Invention >>
Now, in §2, the structure (FIGS. 3 and 4) of the embodiment in which the present invention is applied to the “reverse staggered” thin film transistor element 300 and the implementation in which the present invention is applied to the “forward staggered” thin film transistor element 400. The structure of the form (FIGS. 5 and 6) has been described. Here, the basic principle for manufacturing a transistor element having such a structure will be described.

いずれの実施形態についても、電流路形成層を形成するために共通のプロセスを適用することができる。図７は、この共通プロセスの前段階の状態を示す斜視図であり、図８は、この共通プロセスの後段階の状態を示す斜視図である。まず、図７に示すように、支持体５１０上に、インジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体５００を形成する。続いて、この層状構造体５００の一部分に対して、酸素脱離もしくは酸素注入プロセスを実行することにより、図８に示すように、電流路形成層５４０を得る。   In either embodiment, a common process can be applied to form the current path forming layer. FIG. 7 is a perspective view showing a state in the previous stage of the common process, and FIG. 8 is a perspective view showing a state in the latter stage of the common process. First, as shown in FIG. 7, a layered structure 500 made of a composite oxide of indium, gallium, and zinc is formed on a support 510. Subsequently, an oxygen desorption or oxygen implantation process is performed on a part of the layered structure 500 to obtain a current path forming layer 540 as shown in FIG.

本発明を、図３，図４に示す「逆スタガード型」の薄膜トランジスタ素子３００に適用する場合であれば、基板３１０，ゲート電極層３２０，ゲート絶縁層３３０からなる構造物が、支持体５１０に相当し、層状構造体５００によって、電流路形成層３４０を構成することになる。また、図５，図６に示す「順スタガード型」の薄膜トランジスタ素子４００に適用する場合であれば、基板４１０が支持体５１０に相当し、層状構造体５００によって、電流路形成層４４０を構成することになる。   When the present invention is applied to the “reverse staggered” thin film transistor element 300 shown in FIGS. 3 and 4, a structure including the substrate 310, the gate electrode layer 320, and the gate insulating layer 330 is formed on the support 510. Correspondingly, the current path forming layer 340 is constituted by the layered structure 500. 5 and 6, the substrate 410 corresponds to the support 510, and the layered structure 500 forms the current path forming layer 440. In the case of application to the “forward staggered” thin film transistor element 400 shown in FIGS. It will be.

図７に示す層状構造体５００も、図８に示す電流路形成層５４０も、インジウム・ガリウム・亜鉛の複合酸化物からなる層である点に変わりはないが、図８に示す電流路形成層５４０では、各部の酸素含有量を制御する処理が施されている。このため、中央部５４５は半導体チャネル層として機能し、第１の脇部５４１はソース電極層として機能し、第２の脇部５４２はドレイン電極層として機能することになる。   The layer structure 500 shown in FIG. 7 and the current path forming layer 540 shown in FIG. 8 are both layers made of a complex oxide of indium, gallium, and zinc, but the current path forming layer shown in FIG. In 540, the process which controls the oxygen content of each part is performed. Therefore, the central portion 545 functions as a semiconductor channel layer, the first side portion 541 functions as a source electrode layer, and the second side portion 542 functions as a drain electrode layer.

インジウム・ガリウム・亜鉛の複合酸化物（Indium Gallium Zinc Oxide）は、インジウムの酸化物「Ｉｎ２Ｏ３」と、ガリウムの酸化物「Ｇａ２Ｏ３」と、亜鉛の酸化物「ＺｎＯ」と、を混在させたものであり、Ｉｎ，Ｇａ，Ｚｎの各分子数の比を、ｘ：ｙ：ｚ（ｘ，ｙ，ｚは、任意の正の数）とすれば、その基本組成は、「（Ｉｎ２Ｏ３）ｘ／２（Ｇａ２Ｏ３）ｙ／２（ＺｎＯ）ｚ」なる式で示される。これを、各分子ごとの数を示す組成式で表せば、「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」となり、酸素の分子数ｗは、「ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ」となる。 Indium Gallium Zinc Oxide is composed of indium oxide “In 2 O 3 ”, gallium oxide “Ga 2 O 3 ”, zinc oxide “ZnO”, If the ratio of the number of molecules of In, Ga and Zn is x: y: z (x, y and z are arbitrary positive numbers), the basic composition is “ (In 2 O 3 ) x / 2 (Ga 2 O 3 ) y / 2 (ZnO) z ”. If this is expressed by a composition formula indicating the number of each molecule, it becomes “(In) x (Ga) y (Zn) z (O) w”, and the molecular number w of oxygen is “w = (3/2). ) X + (3/2) y + z ".

ただ、実際には、このような組成からなる層を形成すると、成膜条件にも依存するが、酸素欠損が生じた化合物が混在した状態になる。すなわち、実際に得られるインジウム・ガリウム・亜鉛の複合酸化物は、「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」（但し、ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ−δ）なる組成から構成される。ここで、δは欠損酸素数である。本発明における「インジウム・ガリウム・亜鉛の複合酸化物」とは、このような酸素欠損が生じた化合物も含めた材質を意味し、以下、これを「ＩＧＺＯ」と略記することにする。この「ＩＧＺＯ」は、そもそも新たな酸化物半導体として注目された化合物であり、その半導体としての特性は、たとえば、「Kenji Nomura et a1. Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors. Nature 432, 488-491 (2004).」などの文献に報告されている。   However, in practice, when a layer having such a composition is formed, a compound in which oxygen vacancies are present is mixed, depending on the film formation conditions. That is, the composite oxide of indium / gallium / zinc actually obtained is “(In) x (Ga) y (Zn) z (O) w” (where w = (3/2) x + (3/2). ) Y + z-δ). Here, δ is the number of deficient oxygen. The “indium / gallium / zinc composite oxide” in the present invention means a material including a compound in which such oxygen vacancies are generated, and is hereinafter abbreviated as “IGZO”. This “IGZO” is a compound that has attracted attention as a new oxide semiconductor, and its characteristics as a semiconductor are, for example, “Kenji Nomura et a1. Nature 432, 488-491 (2004). "

この「ＩＧＺＯ」は、一般的なレジストの感光波長域の光に対して透明という特性を有しており、フォトリソグラフィ工程では、透明な半導体として取り扱うことが可能である。また、酸素欠損のない状態（上式において、δ＝０の状態）では絶縁体の性質を有しているが、酸素の欠損量が多くなると、徐々に半導体としての性質を呈してゆき、更に酸素の欠損量が多くなると、導体としての性質を呈する特性をもっている。すなわち、この「ＩＧＺＯ」を、酸素欠損量をδとして「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」（但し、ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ−δ）なる式で表される化合物として捉えると、δ＝０では絶縁体の性質を呈するが、δの値が増加すると、徐々に半導体から導体としての性質を呈することになる。   This “IGZO” has a characteristic of being transparent to light in a photosensitive wavelength range of a general resist, and can be handled as a transparent semiconductor in a photolithography process. Further, in the state where there is no oxygen deficiency (in the above equation, δ = 0 state), it has the property of an insulator, but as the amount of oxygen deficiency increases, it gradually exhibits the properties as a semiconductor. When the amount of oxygen deficiency increases, it has the property of exhibiting properties as a conductor. That is, “IGZO” is defined as “(In) x (Ga) y (Zn) z (O) w” (where w = (3/2) x + (3/2) y + z− When viewed as a compound represented by the formula (δ), the property of an insulator is exhibited when δ = 0. However, when the value of δ increases, the property of a conductor is gradually exhibited from a semiconductor.

図９は、「ＩＧＺＯ」からなる層における酸素欠損量δとキャリア濃度との関係を示すグラフである。図示のとおり、酸素が欠損すればする程（酸素濃度が低下すればするほど）、層内のキャリア濃度は高まり、導電率が向上することがわかる。しかも、この導電率の分布は、図９のグラフの横軸にも示したとおり、半導体から導体に至る範囲をカバーしている（図９のグラフに示す半導体および導体のハッチングパターンは、他の側断面図におけるハッチングパターンに対応している）。これは、「ＩＧＺＯ」からなる層において、酸素濃度を制御することができれば、半導体層を形成することも可能であり、導体層を形成することも可能であることを示している。   FIG. 9 is a graph showing the relationship between the oxygen deficiency δ and the carrier concentration in the layer made of “IGZO”. As shown in the figure, it can be understood that the more oxygen is lost (the lower the oxygen concentration is), the higher the carrier concentration in the layer is and the higher the conductivity is. Moreover, this conductivity distribution covers the range from the semiconductor to the conductor as shown on the horizontal axis of the graph of FIG. 9 (the hatching pattern of the semiconductor and conductor shown in the graph of FIG. (It corresponds to the hatching pattern in the side sectional view). This indicates that, in the layer made of “IGZO”, if the oxygen concentration can be controlled, a semiconductor layer can be formed and a conductor layer can also be formed.

図８に示す電流路形成層５４０の場合、中央部５４５の酸素濃度を所定量に設定してやれば、半導体としての性質を呈することになり、第１の脇部５４１や第２の脇部５４２の酸素濃度をより低く設定してやれば、導体としての性質を呈することになる。すなわち、電流路形成層５４０を「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」（但し、ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ−δであり、δは欠損酸素数）なる組成から構成し、中央部５４５の欠損酸素数δに対して、第１の脇部５４１および第２の脇部５４２の欠損酸素数δが大きくなるように設定すればよい。   In the case of the current path forming layer 540 shown in FIG. 8, if the oxygen concentration in the central portion 545 is set to a predetermined amount, it will exhibit properties as a semiconductor, and the first side portion 541 and the second side portion 542 If the oxygen concentration is set lower, the properties as a conductor will be exhibited. That is, the current path forming layer 540 is “(In) x (Ga) y (Zn) z (O) w” (where w = (3/2) x + (3/2) y + z−δ, and δ is The number of deficient oxygens δ of the first side part 541 and the second side part 542 may be set larger than that of the central part 545.

図７に示す「ＩＧＺＯ」からなる層状構造体５００に基づいて、図８に示す電流路形成層５４０を形成するためには、次の３通りのいずれかの原理に基づく処理が可能である。   In order to form the current path forming layer 540 shown in FIG. 8 based on the layered structure 500 made of “IGZO” shown in FIG. 7, processing based on one of the following three principles is possible.

第１の原理に基づく方法は、図１０の上段の側断面図に示すように、まず、支持体上に、酸素分子量が半導体の性質を呈するのに適した量に設定された「ＩＧＺＯ」からなる層状構造体５０１（すなわち、全体が半導体からなる層５０１）を形成しておき、続いて、この層状構造体５０１を、中央部Ｃと、中央部Ｃの一方の側面に接する第１の脇部Ａと、中央部Ｃの他方の側面に接する第２の脇部Ｂと、に分け、第１の脇部Ａおよび第２の脇部Ｂに対して、酸素分子量が導体の性質を呈するのに適した量まで減少するように、酸素脱離プロセスを行う方法である。   As shown in the upper side sectional view of FIG. 10, the method based on the first principle starts with “IGZO” in which the molecular weight of oxygen is set to an amount suitable for exhibiting semiconductor properties on a support. A layered structure 501 (that is, a layer 501 made entirely of a semiconductor) is formed, and then the layered structure 501 is connected to the central portion C and the first side that is in contact with one side surface of the central portion C. It is divided into a part A and a second side part B in contact with the other side surface of the central part C, and the oxygen molecular weight exhibits the property of a conductor with respect to the first side part A and the second side part B. In this method, the oxygen desorption process is performed so that the amount is reduced to a suitable amount.

一方、第２の原理に基づく方法は、図１１の上段の側断面図に示すように、まず、支持体上に、酸素分子量が導体の性質を呈するのに適した量に設定された「ＩＧＺＯ」からなる層状構造体５０２（すなわち、全体が導体からなる層５０２）を形成しておき、続いて、この層状構造体５０２を、中央部Ｃと、中央部Ｃの一方の側面に接する第１の脇部Ａと、中央部Ｃの他方の側面に接する第２の脇部Ｂと、に分け、中央部Ｃに対して、酸素分子量が半導体の性質を呈するのに適した量まで増加するように、酸素注入プロセスを行う方法である。   On the other hand, in the method based on the second principle, as shown in the upper side sectional view of FIG. 11, first, on the support, “IGZO whose oxygen molecular weight is set to an amount suitable for exhibiting the properties of a conductor” ”(That is, a layer 502 made entirely of a conductor) is formed, and then, the layered structure 502 is connected to the central portion C and the first side that is in contact with one side surface of the central portion C. The side part A and the second side part B in contact with the other side surface of the central part C are divided into two parts, and the oxygen molecular weight is increased to an amount suitable for exhibiting the properties of a semiconductor with respect to the central part C. In addition, a method for performing an oxygen implantation process.

そして、第３の原理に基づく方法は、図１２の上段の側断面図に示すように、まず、支持体上に、酸素分子量が半導体と導体との中間的な性質を呈するのに適した量に設定された「ＩＧＺＯ」からなる層状構造体５０３（すなわち、全体が半導体と導体との中間的な性質をもった材料からなる層５０３）を形成しておき、続いて、この層状構造体５０３を、中央部Ｃと、中央部Ｃの一方の側面に接する第１の脇部Ａと、中央部Ｃの他方の側面に接する第２の脇部Ｂと、に分け、第１の脇部Ａおよび第２の脇部Ｂに対して、酸素分子量が導体の性質を呈するのに適した量まで減少するように、酸素脱離プロセスを行い、中央部Ｃに対して、酸素分子量が半導体の性質を呈するのに適した量まで増加するように、酸素注入プロセスを行う方法である。   Then, as shown in the upper side sectional view of FIG. 12, the method based on the third principle is such that, on the support, the amount of oxygen molecules is suitable for exhibiting an intermediate property between a semiconductor and a conductor. A layered structure 503 made of “IGZO” (that is, a layer 503 made entirely of a material having an intermediate property between a semiconductor and a conductor) is formed, and this layered structure 503 is subsequently formed. Are divided into a central part C, a first side part A in contact with one side surface of the central part C, and a second side part B in contact with the other side surface of the central part C. In addition, an oxygen desorption process is performed on the second side portion B so that the oxygen molecular weight is reduced to an amount suitable for exhibiting the properties of the conductor. To perform an oxygen implantation process to increase the amount suitable for .

いずれの原理に基づく方法を採っても、結果的に、図１０〜図１２の下段の側断面図に示されているように、ソース電極層として機能する第１の脇部５４１と、ドレイン電極層として機能する第２の脇部５４２と、半導体チャネル層として機能する中央部５４５と、を有する電流路形成層５４０が得られることになる。   Regardless of the method based on any principle, as a result, as shown in the lower side sectional views of FIGS. 10 to 12, the first side portion 541 functioning as the source electrode layer, and the drain electrode A current path forming layer 540 having a second side portion 542 that functions as a layer and a central portion 545 that functions as a semiconductor channel layer is obtained.

結局、本発明を図３に示す「逆スタガード型」の薄膜トランジスタ素子３００に適用する場合は、次のような各段階を実行すればよい。まず、少なくとも上面が絶縁性を有する基板３１０上に、ゲート電極層３２０を形成する第１の段階を行い、次に、このゲート電極層３２０を含めた基板３１０上に、ゲート絶縁層３３０を形成する第２の段階を行う。続いて、ゲート絶縁層３３０の上面に、「ＩＧＺＯ」からなる層状構造体（図７に示す層状構造体５００）を形成する第３の段階を実行する。この場合、層状構造体５００は、基板３１０上に、他の層を介して間接的に形成されていることになる。更に、この層状構造体５００の所定部分に対して、酸素脱離プロセスもしくは酸素注入プロセス、またはその双方を行う第４の段階を実行すれば、層状構造体５００は、図３に示す電流路形成層３４０に変化し、ソース電極層３４１、半導体チャネル層３４５、ドレイン電極層３４２を形成することができる。   After all, when the present invention is applied to the “reverse staggered type” thin film transistor element 300 shown in FIG. 3, the following steps may be executed. First, a first step of forming the gate electrode layer 320 is performed on the substrate 310 having an insulating surface at least on the upper surface. Next, the gate insulating layer 330 is formed on the substrate 310 including the gate electrode layer 320. The second stage is performed. Subsequently, a third step of forming a layered structure (layered structure 500 shown in FIG. 7) made of “IGZO” on the upper surface of the gate insulating layer 330 is performed. In this case, the layered structure 500 is indirectly formed on the substrate 310 via another layer. Further, if a fourth stage of performing an oxygen desorption process and / or an oxygen injection process is performed on a predetermined portion of the layered structure 500, the layered structure 500 can form a current path shown in FIG. The source electrode layer 341, the semiconductor channel layer 345, and the drain electrode layer 342 can be formed by changing to the layer 340.

一方、本発明を図５に示す「順スタガード型」の薄膜トランジスタ素子４００に適用する場合は、次のような各段階を実行すればよい。まず、少なくとも上面が絶縁性を有する基板４１０上に、「ＩＧＺＯ」からなる層状構造体（図７に示す層状構造体５００）を形成する第１の段階を行う。この場合、層状構造体５００は、基板４１０上に直接形成されることになる。次に、この層状構造体５００の所定部分に対して、酸素脱離プロセスもしくは酸素注入プロセス、またはその双方を行う第２の段階を実行すれば、層状構造体５００は、図５に示す電流路形成層４４０に変化し、ソース電極層４４１、半導体チャネル層４４５、ドレイン電極層４４２を形成することができる。そこで、続いて、半導体チャネル層４４５の上面にゲート絶縁層４３０を形成する第３の段階と、このゲート絶縁層４３０の上面にゲート電極層４２０を形成する第４の段階と、を実行すればよい。   On the other hand, when the present invention is applied to the “forward staggered type” thin film transistor element 400 shown in FIG. 5, the following steps may be executed. First, a first step of forming a layered structure (layered structure 500 shown in FIG. 7) made of “IGZO” on a substrate 410 having at least an upper surface of insulation is performed. In this case, the layered structure 500 is directly formed on the substrate 410. Next, if a second stage of performing an oxygen desorption process and / or an oxygen injection process is performed on a predetermined portion of the layered structure 500, the layered structure 500 has a current path shown in FIG. The source electrode layer 441, the semiconductor channel layer 445, and the drain electrode layer 442 can be formed by changing to the formation layer 440. Therefore, if a third step of forming the gate insulating layer 430 on the upper surface of the semiconductor channel layer 445 and a fourth step of forming the gate electrode layer 420 on the upper surface of the gate insulating layer 430 are subsequently performed. Good.

このように、本発明に係るトランジスタ素子では、「ＩＧＺＯ」からなる電流路形成層３４０，４４０という単一の層構造によって、ソース電極層、ドレイン電極層、半導体チャネル層の３層を形成することができるため、層構成を極めて単純化することが可能になる。実際、図示のとおり、段差や凹凸の少ない平坦な構造が得られることになる。一般に、多層構造をとるデバイスの場合、できるだけ平坦な構造にすることは、配線の断線障害などの発生リスクを低減させるメリットが得られる。特に、有機ＥＬ、液晶パネル、電子ペーパーなどに利用する薄膜トランジスタ素子の場合、凹凸の少ない平坦な構造は非常に有利である。   As described above, in the transistor element according to the present invention, three layers of the source electrode layer, the drain electrode layer, and the semiconductor channel layer are formed by a single layer structure of the current path forming layers 340 and 440 made of “IGZO”. Therefore, the layer configuration can be greatly simplified. In fact, as shown in the drawing, a flat structure with few steps and unevenness can be obtained. In general, in the case of a device having a multi-layer structure, making the structure as flat as possible has the advantage of reducing the risk of occurrence of a wiring disconnection failure or the like. In particular, in the case of a thin film transistor element used for an organic EL, a liquid crystal panel, electronic paper, and the like, a flat structure with few irregularities is very advantageous.

このように３層を平坦な構成にすることができたのは、３層すべてが「ＩＧＺＯ」という共通材料からなるためである。たとえば、図３に示す電流路形成層３４０では、ソース電極層３４１と半導体チャネル層３４５との界面や、半導体チャネル層３４５とドレイン電極層３４２との界面が、基板３１０の主面に対して垂直な壁になっている。それにもかかわらず、これらの界面では、良好なオーミック接触を確保することができる。その理由は、電流路形成層３４０が、そもそも「ＩＧＺＯ」からなる単一の層として成膜されているためである。もともと、単一の層として成膜されているため、「ＩＧＺＯ」の基本構造体として見れば、上記界面に不連続性は生じず、オーミック接触がそのまま維持されるのである。ただ、酸素濃度分布に差が生じるため、各部における電気的な振る舞いが、導体になったり、半導体になったりする違いが生じるのである。   The reason why the three layers can be made flat as described above is that all the three layers are made of a common material "IGZO". For example, in the current path formation layer 340 shown in FIG. 3, the interface between the source electrode layer 341 and the semiconductor channel layer 345 and the interface between the semiconductor channel layer 345 and the drain electrode layer 342 are perpendicular to the main surface of the substrate 310. It is a difficult wall. Nevertheless, good ohmic contact can be ensured at these interfaces. The reason is that the current path forming layer 340 is originally formed as a single layer made of “IGZO”. Since the film is originally formed as a single layer, when viewed as a basic structure of “IGZO”, discontinuity does not occur at the interface, and ohmic contact is maintained as it is. However, since there is a difference in the oxygen concentration distribution, there is a difference that the electrical behavior in each part becomes a conductor or a semiconductor.

このように、本発明に係るトランジスタ素子は、層構成が非常に単純化されるため、その製造プロセスも非常に単純化される。特に、フォトリソグラフィの技術を利用して個々の層を形成する場合、１枚のフォトマスクで、ソース電極層、ドレイン電極層、半導体チャネル層の３層を形成することができるため、フォトマスクの位置合わせ誤差に起因して生じる様々な問題（たとえば、寄生容量の発生）を回避することが可能になる。また、真空チャンバ内で行うプロセスを考えた場合、ソース電極層、ドレイン電極層、半導体チャネル層の３層を、１回の成膜で形成される同一の層状構造体を用いて構成できるため、作業の工程を大幅に短縮することができる。   As described above, the transistor device according to the present invention has a very simple layer structure, and thus the manufacturing process thereof is also greatly simplified. In particular, when individual layers are formed using photolithography, three layers of a source electrode layer, a drain electrode layer, and a semiconductor channel layer can be formed using one photomask. Various problems (for example, the generation of parasitic capacitance) caused by the alignment error can be avoided. In addition, when considering a process performed in a vacuum chamber, three layers of a source electrode layer, a drain electrode layer, and a semiconductor channel layer can be configured using the same layered structure formed by one film formation. The work process can be greatly shortened.

また、「ＩＧＺＯ」という材料のもつ特性により、次のような付随的な効果も得られることになる。第１に、「ＩＧＺＯ」からなる層を成膜する工程は、ポリシリコンを成膜する工程よりも容易である。通常、ポリシリコン層を形成する場合、まず、アモルファスシリコン層を形成し、その後、高温処理を施して、これをポリシリコン化する方法が採られる。これに対して、「ＩＧＺＯ」からなる層は、真空チャンバ内に材料となるインジウム，ガリウム，亜鉛を用意し、アルゴンおよび酸素の混合ガスを導入して、一般的なスパッタリング法を実行することによって、比較的簡単に成膜することが可能である。   In addition, the following incidental effects can be obtained due to the characteristics of the material “IGZO”. First, the step of forming a layer made of “IGZO” is easier than the step of forming a polysilicon film. Usually, when forming a polysilicon layer, first, an amorphous silicon layer is formed, and then a high-temperature treatment is performed to convert the layer into polysilicon. On the other hand, a layer made of “IGZO” is prepared by preparing indium, gallium, and zinc as materials in a vacuum chamber, introducing a mixed gas of argon and oxygen, and performing a general sputtering method. It is possible to form a film relatively easily.

そして、第２に、前述したとおり、「ＩＧＺＯ」は、一般的なレジストの感光波長域の光に対して透明であるため、フォトリソグラフィ工程では、透明な半導体として取り扱うことが可能である。これは、様々な露光処理を行う場合に、「ＩＧＺＯ」が遮光層として弊害を及ぼさないことを意味する。たとえば、ゲート電極層をマスクとして利用し、自己整合性をもったフォトリソグラフィ工程を行うような場合でも、「ＩＧＺＯ」の存在は何ら障害にはならない。   Secondly, as described above, “IGZO” is transparent to light in the photosensitive wavelength region of a general resist, and therefore can be handled as a transparent semiconductor in the photolithography process. This means that “IGZO” does not adversely affect the light shielding layer when performing various exposure processes. For example, even when a photolithographic process having self-alignment is performed using the gate electrode layer as a mask, the presence of “IGZO” is not an obstacle.

第３に、酸素欠損を生じさせることにより導体となった「ＩＧＺＯ」の層は、導電率が非常に高くなるため、ソース電極層やドレイン電極層として利用した場合でも、一般の金属と比べても遜色のない配線層として機能する。従来から、ポリシリコンのｎ＋拡散層やｐ＋拡散層などを配線として利用する例も知られているが、ポリシリコンの抵抗率を低下させることは技術的な困難を伴うことが多い。導体となった「ＩＧＺＯ」の層は、ポリシリコンのｎ＋拡散層やｐ＋拡散層などに比べて、極めて導電性が高く、ソース電極層やドレイン電極層として利用しても何ら問題はない。 Third, the “IGZO” layer that has become a conductor by causing oxygen vacancies has a very high conductivity. Therefore, even when it is used as a source electrode layer or a drain electrode layer, it is compared with a general metal. Also functions as a comparable wiring layer. Conventionally, an example in which an n + diffusion layer, a p + diffusion layer, or the like of polysilicon is used as a wiring is known. However, reducing the resistivity of the polysilicon often involves technical difficulties. The “IGZO” layer that became a conductor has extremely high conductivity compared to the polysilicon n + diffusion layer and p + diffusion layer, and there is no problem even if it is used as a source electrode layer or a drain electrode layer. .

＜＜＜ §４．層形成の具体的な実施例 ＞＞＞
前掲の§３では、本発明に係るトランジスタ素子の製造方法の基本原理を説明した。ここでは、この基本原理に基づいて基板上に個々の層を形成する具体的な方法を、その実例に基づいてを説明する。 <<< §4. Specific examples of layer formation >>>
In the above §3, the basic principle of the transistor element manufacturing method according to the present invention has been described. Here, a specific method for forming individual layers on a substrate based on this basic principle will be described based on examples.

(1) 層状構造体５００の具体的な成膜方法
電流路形成層３４０，４４０の元になる層状構造体５００は、「ＩＧＺＯ」からなる層であり前述したとおり、一般的なスパッタリング法を実行することによって、比較的簡単に成膜することが可能である。以下に、具体的な成膜例を挙げておく。 (1) Specific Method for Forming Layered Structure 500 The layered structure 500 that is the source of the current path forming layers 340 and 440 is a layer made of “IGZO” and, as described above, executes a general sputtering method. By doing so, it is possible to form a film relatively easily. Specific examples of film formation are given below.

まず、真空チャンバ内に、支持体５１０を、材料となるインジウム，ガリウム，亜鉛を含むターゲット（直径１００ｍｍの円盤）とともに収容し、投入電力５００ＷでＲＦマグネトロンスパッタ法を行った。真空チャンバ内の圧力を０．２Ｐａとし、アルゴンガスを１００ｓｃｃｍ、酸素ガスを１０ｓｃｃｍという条件でチャンバ内に導入し、７分間の成膜を行ったところ、約１００ｎｍの厚みの「ＩＧＺＯ」からなる層状構造体５００が得られた。上記条件では、得られた層は、半導体の性質を呈するものとなったが、酸素ガスの導入量を減らせば導体の性質を呈する層を形成することができる。たとえば、酸素ガスの導入量を５ｓｃｃｍ以下にすれば、配線層として利用するのに十分な導電性をもった導体層が得られる。   First, the support 510 was housed in a vacuum chamber together with a target (a disk having a diameter of 100 mm) containing indium, gallium, and zinc as materials, and RF magnetron sputtering was performed with an input power of 500 W. When the pressure in the vacuum chamber was 0.2 Pa, argon gas was introduced at 100 sccm and oxygen gas was introduced into the chamber under conditions of 10 sccm, and the film was formed for 7 minutes, a layered structure of “IGZO” having a thickness of about 100 nm was formed. A structure 500 was obtained. Under the above conditions, the obtained layer exhibited the properties of a semiconductor, but a layer exhibiting the properties of a conductor can be formed by reducing the amount of oxygen gas introduced. For example, if the amount of oxygen gas introduced is 5 sccm or less, a conductor layer having sufficient conductivity to be used as a wiring layer can be obtained.

なお、得られる層内の酸素欠損量は、酸素ガスの導入量だけでなく、真空チャンバ内の圧力にも依存するので、実用上は、試行錯誤により、最適な成膜条件を決定するのが好ましい。また、上記方法で半導体と導体との中間的な性質を呈する層状構造体５００を得た後、後述する「(2) 酸素脱離の具体的な方法」を成膜層全体に対して行えば、層全体を導体化することができ、後述する「(3) 酸素注入の具体的な方法」を成膜層全体に対して行えば、層全体を半導体化することができる。   Note that the amount of oxygen vacancies in the resulting layer depends not only on the amount of oxygen gas introduced but also on the pressure in the vacuum chamber. Therefore, in practice, the optimum film formation conditions are determined by trial and error. preferable. Further, after obtaining the layered structure 500 exhibiting an intermediate property between a semiconductor and a conductor by the above method, if “(2) a specific method of oxygen desorption” described later is performed on the entire film formation layer, The entire layer can be made into a conductor, and if the “(3) Specific method of oxygen implantation” described later is performed on the entire deposited layer, the entire layer can be made into a semiconductor.

(2) 酸素脱離プロセスの具体的な方法
ここでは、図１０に示す原理に基づいて、酸素分子量が半導体の性質を呈するのに適した量に設定された「ＩＧＺＯ」からなる層状構造体５０１における第１の脇部Ａおよび第２の脇部Ｂに対して、酸素脱離プロセスを行う具体的な方法のいくつかを例示する（もちろん、この方法は、図１２に示す原理に基づく酸素脱離にも利用可能である）。 (2) Specific Method of Oxygen Desorption Process Here, based on the principle shown in FIG. 10, a layered structure 501 made of “IGZO” in which the molecular weight of oxygen is set to an amount suitable for exhibiting semiconductor properties. Examples of specific methods for performing the oxygen desorption process on the first side A and the second side B in FIG. 12 are illustrated (of course, this method is based on the principle shown in FIG. Can also be used for

第１の方法は、熱処理により酸素を脱離させる方法である。具体的には、図１３の側断面図に示すように、「ＩＧＺＯ」からなる層状構造体５０１の中央部Ｃの露出面に被覆層６１０を形成して被覆し、層状構造体５０１に熱を加えることにより、第１の脇部Ａおよび第２の脇部Ｂの露出面から酸素を脱離させればよい。被覆層６１０としては、熱処理による影響を受けない材料を用いるようにする（一般的なレジスト層だと耐熱性に欠けるため、たとえば、酸化シリコンなどの無機膜が好ましい）。   The first method is a method of desorbing oxygen by heat treatment. Specifically, as shown in the side sectional view of FIG. 13, a coating layer 610 is formed and coated on the exposed surface of the central portion C of the layered structure 501 made of “IGZO”, and heat is applied to the layered structure 501. In addition, oxygen may be desorbed from the exposed surfaces of the first side part A and the second side part B. As the covering layer 610, a material that is not affected by the heat treatment is used (since a general resist layer lacks heat resistance, for example, an inorganic film such as silicon oxide is preferable).

発明者が行った実験では、真空チャンバ内に層状構造体５０１を収容し、チャンバ内を０．１気圧程度の圧力に維持し、３００°Ｃで３０分程度の熱処理を行ったところ、露出面から酸素を脱離させ、第１の脇部Ａおよび第２の脇部Ｂを導体化することができた。もっとも、熱処理の温度は２００°Ｃ以上であれば十分であり、大気中で加熱を行ってもかまわない。ただ、安定して酸素欠損を生じさせるために、実用上は、真空チャンバ内で加熱を行うのが好ましい。また、加熱温度が５００°Ｃを越えると、「ＩＧＺＯ」が結晶化して特性に大きな変化が生じてしまう可能性があるので、熱処理を行う場合、その温度の上限は５００°Ｃとする必要がある。   In the experiment conducted by the inventors, the layered structure 501 was housed in a vacuum chamber, the inside of the chamber was maintained at a pressure of about 0.1 atmosphere, and a heat treatment was performed at 300 ° C. for about 30 minutes. Oxygen was desorbed from the first side portion A and the second side portion B could be made into a conductor. However, it is sufficient that the temperature of the heat treatment is 200 ° C. or higher, and heating may be performed in the air. However, in order to generate oxygen vacancies stably, it is practically preferable to perform heating in a vacuum chamber. Further, if the heating temperature exceeds 500 ° C., “IGZO” may crystallize and a large change in characteristics may occur. Therefore, when performing heat treatment, the upper limit of the temperature needs to be 500 ° C. is there.

第２の方法は、プラズマ処理により酸素を脱離させる方法である。具体的には、図１４の側断面図に示すように、「ＩＧＺＯ」からなる層状構造体５０１の中央部Ｃの露出面に被覆層６１０を形成して被覆し、層状構造体５０１を酸素脱離作用のあるプラズマに晒すことにより、第１の脇部および第２の脇部の露出面から酸素を脱離させればよい。被覆層６１０としては、一般的なレジスト層や酸化シリコンなどの無機膜を用いることができる。ただ、酸化シリコンによる被覆層６１０をスパッタ法などで形成する場合は、成膜時におけるプラズマの影響を考慮する必要がある。   The second method is a method of desorbing oxygen by plasma treatment. Specifically, as shown in the side sectional view of FIG. 14, a coating layer 610 is formed on the exposed surface of the central portion C of the layered structure 501 made of “IGZO” to cover the layered structure 501 with oxygen desorption. It is only necessary to desorb oxygen from the exposed surfaces of the first side part and the second side part by exposure to plasma having a separating action. As the covering layer 610, a general resist layer or an inorganic film such as silicon oxide can be used. However, when the coating layer 610 made of silicon oxide is formed by sputtering or the like, it is necessary to consider the influence of plasma during film formation.

発明者が行った実験では、真空チャンバ内に層状構造体５０１を収容し、チャンバ内を０．２Ｐａの圧力に維持し、アルゴンガスを１００ｓｃｃｍという条件でチャンバ内に導入し、投入電力３００Ｗ（ＲＦ）でプラズマ状態とし、１分間のプラズマ処理を行ったところ、露出面から酸素を脱離させ、第１の脇部Ａおよび第２の脇部Ｂを導体化することができた。もちろん、この他にも、様々なプラズマ処理によって、「ＩＧＺＯ」層から酸素を脱離させることが可能である。   In the experiment conducted by the inventors, the layered structure 501 was housed in a vacuum chamber, the pressure in the chamber was maintained at 0.2 Pa, and argon gas was introduced into the chamber under the condition of 100 sccm. ), And plasma treatment was performed for 1 minute. As a result, oxygen was desorbed from the exposed surface, and the first side part A and the second side part B could be made into conductors. Of course, in addition to this, oxygen can be desorbed from the “IGZO” layer by various plasma treatments.

第３の方法は、紫外光の照射処理により酸素を脱離させる方法である。「ＩＧＺＯ」は、紫外光を吸収する性質を有し、紫外光の照射により酸素を脱離させることが可能である。そこで、図１５の側断面図に示すように、「ＩＧＺＯ」からなる層状構造体５０１の上面に、中央部Ｃの領域を遮蔽するフォトマスク６２０（たとえば、石英ガラス上に遮蔽層を形成したマスク）を配置し、上方から紫外光を照射すればよい。紫外光の照射を受けた第１の脇部および第２の脇部は、酸素が脱離して導体化することになる。   The third method is a method of desorbing oxygen by ultraviolet light irradiation treatment. “IGZO” has a property of absorbing ultraviolet light, and oxygen can be desorbed by irradiation with ultraviolet light. Therefore, as shown in the side sectional view of FIG. 15, a photomask 620 that shields the region of the central portion C on the upper surface of the layered structure 501 made of “IGZO” (for example, a mask in which a shielding layer is formed on quartz glass). ) And ultraviolet light may be irradiated from above. Oxygen is desorbed from the first and second side portions that have been irradiated with ultraviolet light to become conductors.

なお、紫外光を長時間照射すると、光エネルギーが熱エネルギーに変わり、熱が層内に伝導して酸素の脱離を誘発することになるので、紫外光の照射を受けていない中央部Ｃの領域からも酸素が脱離してしまう可能性がある。したがって、実際には、光源から照射される光のエネルギー、層状構造体５０１の厚み、熱容量、熱拡散係数、酸素脱離領域／非脱離領域に必要な解像度（通常は、数μｍ程度）、などのファクターを考慮して、最適な照射時間を決定する必要がある。   In addition, when ultraviolet light is irradiated for a long time, light energy is changed to thermal energy, and heat is conducted into the layer to induce oxygen desorption. There is a possibility that oxygen is also desorbed from the region. Therefore, actually, the energy of light emitted from the light source, the thickness of the layered structure 501, the heat capacity, the thermal diffusion coefficient, the resolution required for the oxygen desorption region / non-desorption region (usually about several μm), It is necessary to determine the optimal irradiation time in consideration of factors such as

発明者は、このような紫外光の照射処理を行う上での最適な光源は、パルスレーザであると考えている。特に、短パルスで強力な紫外光を発生させるエキシマレーザは最適な光源である。たとえば、ＸｅＣｌエキシマレーザや、ＫｒＦエキシマレーザなどは、数十ｎｓｅｃ程度の非常に短いパルス幅をもつ紫外光を照射可能な光源であり、本発明における酸素脱離処理に用いるのに最適である。実用上、２００ｍＪ／ｃｍ２程度の照射エネルギー密度が得られれば、十分な酸素脱離処理が可能である。 The inventor believes that the optimum light source for performing such ultraviolet light irradiation treatment is a pulse laser. In particular, an excimer laser that generates intense ultraviolet light with a short pulse is an optimal light source. For example, a XeCl excimer laser, a KrF excimer laser, or the like is a light source that can irradiate ultraviolet light having a very short pulse width of about several tens of nsec, and is optimal for use in the oxygen desorption treatment in the present invention. In practice, if an irradiation energy density of about 200 mJ / cm 2 is obtained, sufficient oxygen desorption treatment is possible.

なお、フォトマスク６２０は、層状構造体５０１の上面に密着して配置するようにしてもよいので、層状構造体５０１上に形成した何らかの遮光層をフォトマスクとして利用してもよい。あるいは、レーザ光の光径をビームエクスパンダーなどの光学系で拡大して利用する場合であれば、光路の途中に、拡大率を考慮した大きさのフォトマスクを配置してもかまわない。要するに、層状構造体５０１の第１の脇部表面および第２の脇部表面に対して、紫外光を照射することにより、第１の脇部および第２の脇部から酸素を脱離させることができれば、どのようなマスクを用いてもかまわない。   Note that since the photomask 620 may be disposed in close contact with the upper surface of the layered structure 501, any light shielding layer formed over the layered structure 501 may be used as a photomask. Alternatively, if the optical diameter of the laser light is enlarged by an optical system such as a beam expander, a photomask having a size taking into consideration the enlargement ratio may be arranged in the middle of the optical path. In short, oxygen is desorbed from the first side part and the second side part by irradiating the first side part surface and the second side part surface of the layered structure 501 with ultraviolet light. Any mask can be used as long as it is possible.

(3) 酸素注入プロセスの具体的な方法
ここでは、図１１示す原理に基づいて、酸素分子量が導体の性質を呈するのに適した量に設定された「ＩＧＺＯ」からなる層状構造体５０２における中央部Ｃに対して、酸素注入プロセスを行う具体的な方法のいくつかを例示する（もちろん、この方法は、図１２に示す原理に基づく酸素注入にも利用可能である）。 (3) Specific Method of Oxygen Implantation Process Here, based on the principle shown in FIG. 11, the center in the layered structure 502 made of “IGZO” having an oxygen molecular weight set to an amount suitable for exhibiting the properties of a conductor. Some specific methods of performing the oxygen implantation process for part C are illustrated (of course, this method can also be used for oxygen implantation based on the principle shown in FIG. 12).

第１の方法は、酸素イオンの照射により酸素を注入させる方法である。具体的には、図１６の側断面図に示すように、「ＩＧＺＯ」からなる層状構造体５０２の第１の脇部Ａおよび第２の脇部Ｂの露出面に被覆層６３０を形成して被覆し、層状構造体５０２に対して酸素イオンを照射することにより、中央部Ｃに酸素を注入すればよい。具体的には、真空チャンバ内に酸素イオンＯ＋を照射する機能をもったイオン銃を用意し、たとえば、加速電圧５ｋｅＶ、イオン密度１０１３個／ｃｍ２程度で照射を行えば、露出面から酸素を注入し、中央部Ｃを半導体化することができる。 The first method is a method in which oxygen is implanted by irradiation with oxygen ions. Specifically, as shown in the side sectional view of FIG. 16, a covering layer 630 is formed on the exposed surfaces of the first side A and the second side B of the layered structure 502 made of “IGZO”. It is only necessary to inject oxygen into the central portion C by covering and irradiating the layered structure 502 with oxygen ions. Specifically, an ion gun having a function of irradiating oxygen ions O + in a vacuum chamber is prepared. For example, if irradiation is performed at an acceleration voltage of 5 keV and an ion density of about 10 13 ions / cm 2 , the exposed surface is exposed. Oxygen can be injected to make the central portion C a semiconductor.

第２の方法は、プラズマ処理により酸素を注入方法である。具体的には、やはり図１６の側断面図に示すように、「ＩＧＺＯ」からなる層状構造体５０２の第１の脇部Ａおよび第２の脇部Ｂの露出面に被覆層６３０を形成して被覆した上で、層状構造体５０２を酸素注入作用のあるプラズマ（たとえば、酸素プラズマ）に晒すことにより、中央部Ｃに酸素を注入すればよい。   The second method is a method of injecting oxygen by plasma treatment. Specifically, as shown in the side sectional view of FIG. 16, a covering layer 630 is formed on the exposed surfaces of the first side A and the second side B of the layered structure 502 made of “IGZO”. Then, the layered structure 502 is exposed to a plasma having an oxygen injecting action (for example, oxygen plasma) to inject oxygen into the central portion C.

発明者が行った実験では、真空チャンバ内に層状構造体５０２を収容し、チャンバ内の圧力を１３３Ｐａに維持し、層状構造体５０２の温度を１００°Ｃに維持し、酸素ガスを２０ｓｃｃｍという条件でチャンバ内に導入し、投入電力５００Ｗで酸素をプラズマ状態とし、３０分間のプラズマ処理を行ったところ、露出面である中央部Ｃから酸素を注入し、半導体化することができた。このとき、プラズマ発生用の電極としては、基本的には、一般的な平行平板型の電極を用いたが、プラズマダメージを低減する目的で、グリッド電極を付加した３極管方式を採用することにした。なお、酸素の拡散を促進する効果のみに着目すると、処理温度は高ければ高いほど良いが、あまり温度が高くなると、前述した熱処理による効果によって酸素の脱離が生じるようになるので逆効果である。したがって、処理温度は１００°Ｃ前後に設定するのが好ましい。   In an experiment conducted by the inventors, the layered structure 502 was housed in a vacuum chamber, the pressure in the chamber was maintained at 133 Pa, the temperature of the layered structure 502 was maintained at 100 ° C., and oxygen gas was 20 sccm. Then, oxygen was put into a plasma state with an input power of 500 W, and plasma treatment was performed for 30 minutes. As a result, oxygen was injected from the central portion C, which is the exposed surface, and a semiconductor was obtained. At this time, as a plasma generating electrode, a general parallel plate type electrode was basically used, but a triode method with a grid electrode added was adopted for the purpose of reducing plasma damage. I made it. Focusing only on the effect of promoting the diffusion of oxygen, the higher the treatment temperature, the better. However, if the temperature is too high, the effect of the heat treatment described above causes the desorption of oxygen, which is counterproductive. . Therefore, the processing temperature is preferably set to around 100 ° C.

３，５：切断線
１００：逆スタガード型の薄膜トランジスタ素子
１１０：ガラス基板
１２０：ゲート電極層
１３０：ゲート絶縁層
１４０：半導体チャネル層
１４１，１４２：高濃度不純物拡散層
１５０：ソース電極層
１６０：ドレイン電極層
２００：順スタガード型の薄膜トランジスタ素子
２１０：ガラス基板
２２０：ソース電極層
２３０：ドレイン絶縁層
２４０：半導体チャネル層
２４１，２４２：高濃度不純物拡散層
２５０：ゲート絶縁層
２６０：ゲート電極層
３００：逆スタガード型の薄膜トランジスタ素子
３１０：ガラス基板
３２０：ゲート電極層
３３０：ゲート絶縁層
３４０：電流路形成層
３４１：第１の脇部（ソース電極層）
３４２：第２の脇部（ドレイン電極層）
３４５：中央部（半導体チャネル層）
４００：順スタガード型の薄膜トランジスタ素子
４１０：ガラス基板
４２０：ゲート電極層
４３０：ゲート絶縁層
４４０：電流路形成層
４４１：第１の脇部（ソース電極層）
４４２：第２の脇部（ドレイン電極層）
４４５：中央部（半導体チャネル層）
５００：層状構造体（ＩＧＺＯ）
５０１：層状構造体（半導体の性質を呈するＩＧＺＯ）
５０２：層状構造体（導体の性質を呈するＩＧＺＯ）
５０３：層状構造体（半導体と導体との中間的な性質を呈するＩＧＺＯ）
５１０：支持体
５４０：電流路形成層（ＩＧＺＯ）
５４１：第１の脇部（ソース電極層）
５４２：第２の脇部（ドレイン電極層）
５４５：中央部（半導体チャネル層）
６１０：被覆層
６２０：フォトマスク
６３０：被覆層
Ａ：第１の脇部
Ｂ：第２の脇部
Ｃ：中央部 3, 5: Cutting line 100: Inverted staggered thin film transistor element 110: Glass substrate 120: Gate electrode layer 130: Gate insulating layer 140: Semiconductor channel layers 141, 142: High-concentration impurity diffusion layer 150: Source electrode layer 160: Drain Electrode layer 200: forward staggered thin film transistor element 210: glass substrate 220: source electrode layer 230: drain insulating layer 240: semiconductor channel layers 241, 242: high-concentration impurity diffusion layer 250: gate insulating layer 260: gate electrode layer 300: Inverse staggered thin film transistor element 310: glass substrate 320: gate electrode layer 330: gate insulating layer 340: current path forming layer 341: first side part (source electrode layer)
342: Second side (drain electrode layer)
345: Central part (semiconductor channel layer)
400: forward staggered thin film transistor element 410: glass substrate 420: gate electrode layer 430: gate insulating layer 440: current path forming layer 441: first side part (source electrode layer)
442: Second side part (drain electrode layer)
445: Central part (semiconductor channel layer)
500: Layered structure (IGZO)
501: Layered structure (IGZO exhibiting semiconductor properties)
502: Layered structure (IGZO exhibiting the properties of a conductor)
503: Layered structure (IGZO exhibiting intermediate properties between semiconductor and conductor)
510: Support 540: Current path forming layer (IGZO)
541: First side part (source electrode layer)
542: Second side (drain electrode layer)
545: Central portion (semiconductor channel layer)
610: coating layer 620: photomask 630: coating layer A: first side B: second side C: center

Claims (15)

半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子であって、
中央部と、前記中央部の一方の側面に接する第１の脇部と、前記中央部の他方の側面に接する第２の脇部と、を有し、電流路を形成する層状構造体として機能する電流路形成層と、
前記中央部に電界を作用させるためのゲート電極層と、
前記ゲート電極層と前記中央部との間に介挿されたゲート絶縁層と、
を備え、
前記電流路形成層は、インジウム・ガリウム・亜鉛の複合酸化物によって構成されており、前記中央部を構成する複合酸化物の酸素分子の量は、半導体の性質を呈するのに適した量に設定されており、前記第１の脇部および前記第２の脇部を構成する複合酸化物の酸素分子の量は、導体の性質を呈するのに適した量に設定されており、
前記第１の脇部によりソース電極層、前記第２の脇部によりドレイン電極層、前記中央部により半導体チャネル層、をそれぞれ構成したことを特徴とするトランジスタ素子。 A transistor element for controlling a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode,
A center part, a first side part in contact with one side surface of the center part, and a second side part in contact with the other side surface of the center part, function as a layered structure that forms a current path A current path forming layer,
A gate electrode layer for applying an electric field to the central portion;
A gate insulating layer interposed between the gate electrode layer and the central portion;
With
The current path forming layer is composed of a complex oxide of indium, gallium, and zinc, and the amount of oxygen molecules of the complex oxide constituting the central portion is set to an amount suitable for exhibiting semiconductor properties. And the amount of oxygen molecules of the composite oxide constituting the first side part and the second side part is set to an amount suitable for exhibiting the properties of a conductor,
A transistor element, wherein the first side portion includes a source electrode layer, the second side portion includes a drain electrode layer, and the central portion includes a semiconductor channel layer. 請求項１に記載のトランジスタ素子において、
少なくとも上面が絶縁性を有する基板と、
この基板上に形成されたゲート電極層と、
前記ゲート電極層を含めた前記基板上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上面に形成され、ソース電極層、半導体チャネル層、ドレイン電極層として機能する電流路形成層と、
を備えることを特徴とするトランジスタ素子。 The transistor element according to claim 1,
A substrate having an insulating surface at least on an upper surface;
A gate electrode layer formed on the substrate;
A gate insulating layer formed on the substrate including the gate electrode layer;
A current path forming layer formed on an upper surface of the gate insulating layer and functioning as a source electrode layer, a semiconductor channel layer, and a drain electrode layer;
A transistor element comprising: 請求項１に記載のトランジスタ素子において、
少なくとも上面が絶縁性を有する基板と、
この基板上に形成され、ソース電極層、半導体チャネル層、ドレイン電極層として機能する電流路形成層と、
前記半導体チャネル層の上面に形成されたゲート絶縁層と、
前記ゲート絶縁層の上面に形成されたゲート電極層と、
を備えることを特徴とするトランジスタ素子。 The transistor element according to claim 1,
A substrate having an insulating surface at least on an upper surface;
A current path forming layer formed on the substrate and functioning as a source electrode layer, a semiconductor channel layer, and a drain electrode layer;
A gate insulating layer formed on an upper surface of the semiconductor channel layer;
A gate electrode layer formed on an upper surface of the gate insulating layer;
A transistor element comprising: 請求項１〜３のいずれかに記載のトランジスタ素子において、
電流路形成層が「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」（但し、ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ−δであり、δは欠損酸素数）なる組成から構成され、中央部の欠損酸素数δに対して、第１の脇部および第２の脇部の欠損酸素数δが大きく設定されていることを特徴とするトランジスタ素子。 In the transistor element in any one of Claims 1-3,
The current path forming layer is “(In) x (Ga) y (Zn) z (O) w” (where w = (3/2) x + (3/2) y + z−δ, where δ is the number of deficient oxygens). A transistor element characterized in that the deficient oxygen number δ of the first and second side portions is set larger than the deficient oxygen number δ of the central portion. 半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を製造する方法であって、
酸素分子量が半導体の性質を呈するのに適した量に設定されたインジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を、基板上に直接、もしくは他の層を介して間接的に形成する段階と、
前記層状構造体を、中央部と、前記中央部の一方の側面に接する第１の脇部と、前記中央部の他方の側面に接する第２の脇部と、に分け、前記第１の脇部および前記第２の脇部に対して、酸素分子量が導体の性質を呈するのに適した量まで減少するように、酸素脱離プロセスを行う段階と、
を有し、
前記中央部により半導体チャネル層を形成し、前記第１の脇部によりソース電極層を形成し、前記第２の脇部によりドレイン電極層を形成することを特徴とするトランジスタ素子の製造方法。 A method of manufacturing a transistor element that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode,
A layered structure made of a complex oxide of indium, gallium, and zinc with an oxygen molecular weight set to an amount suitable for exhibiting semiconductor properties is formed directly on the substrate or indirectly through another layer. Stages,
The layered structure is divided into a central part, a first side part in contact with one side surface of the central part, and a second side part in contact with the other side surface of the central part. Performing an oxygen desorption process such that the molecular weight of the portion and the second side is reduced to an amount suitable for exhibiting the properties of a conductor;
Have
A method of manufacturing a transistor element, wherein a semiconductor channel layer is formed by the central portion, a source electrode layer is formed by the first side portion, and a drain electrode layer is formed by the second side portion. 半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を製造する方法であって、
酸素分子量が導体の性質を呈するのに適した量に設定されたインジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を、基板上に直接、もしくは他の層を介して間接的に形成する段階と、
前記層状構造体を、中央部と、前記中央部の一方の側面に接する第１の脇部と、前記中央部の他方の側面に接する第２の脇部と、に分け、前記中央部に対して、酸素分子量が半導体の性質を呈するのに適した量まで増加するように、酸素注入プロセスを行う段階と、
を有し、
前記中央部により半導体チャネル層を形成し、前記第１の脇部によりソース電極層を形成し、前記第２の脇部によりドレイン電極層を形成することを特徴とするトランジスタ素子の製造方法。 A method of manufacturing a transistor element that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode,
A layered structure made of a complex oxide of indium, gallium, and zinc, in which the molecular weight of oxygen is set to an amount suitable for exhibiting the properties of a conductor, is formed directly on the substrate or indirectly through another layer. Stages,
The layered structure is divided into a central part, a first side part in contact with one side surface of the central part, and a second side part in contact with the other side surface of the central part. Performing an oxygen implantation process such that the molecular weight of the oxygen increases to an amount suitable for exhibiting semiconductor properties;
Have
A method of manufacturing a transistor element, wherein a semiconductor channel layer is formed by the central portion, a source electrode layer is formed by the first side portion, and a drain electrode layer is formed by the second side portion. 半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を製造する方法であって、
酸素分子量が半導体と導体との中間的な性質を呈するのに適した量に設定されたインジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を、基板上に直接、もしくは他の層を介して間接的に形成する段階と、
前記層状構造体を、中央部と、前記中央部の一方の側面に接する第１の脇部と、前記中央部の他方の側面に接する第２の脇部と、に分け、前記第１の脇部および前記第２の脇部に対して、酸素分子量が導体の性質を呈するのに適した量まで減少するように、酸素脱離プロセスを行い、前記中央部に対して、酸素分子量が半導体の性質を呈するのに適した量まで増加するように、酸素注入プロセスを行う段階と、
を有し、
前記中央部により半導体チャネル層を形成し、前記第１の脇部によりソース電極層を形成し、前記第２の脇部によりドレイン電極層を形成することを特徴とするトランジスタ素子の製造方法。 A method of manufacturing a transistor element that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode,
A layered structure made of a complex oxide of indium, gallium, and zinc, whose oxygen molecular weight is set to an amount suitable for exhibiting an intermediate property between a semiconductor and a conductor, is formed directly on the substrate or via another layer. And indirectly forming the stage,
The layered structure is divided into a central part, a first side part in contact with one side surface of the central part, and a second side part in contact with the other side surface of the central part. The oxygen desorption process is performed so that the oxygen molecular weight is reduced to an amount suitable for exhibiting the properties of the conductor, and the oxygen molecular weight is less than that of the semiconductor. Performing an oxygen implantation process to increase to an amount suitable for exhibiting properties;
Have
A method of manufacturing a transistor element, wherein a semiconductor channel layer is formed by the central portion, a source electrode layer is formed by the first side portion, and a drain electrode layer is formed by the second side portion. 請求項５〜７のいずれかに記載のトランジスタ素子の製造方法において、
少なくとも上面が絶縁性を有する基板上に、ゲート電極層を形成する第１の段階と、
前記ゲート電極層を含めた前記基板上に、ゲート絶縁層を形成する第２の段階と、
前記ゲート絶縁層の上面に、インジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を形成する第３の段階と、
前記層状構造体の所定部分に対して、酸素脱離プロセスもしくは酸素注入プロセス、またはその双方を行い、ソース電極層、半導体チャネル層、ドレイン電極層を形成する第４の段階と、
を有することを特徴とするトランジスタ素子の製造方法。 In the manufacturing method of the transistor element in any one of Claims 5-7,
A first step of forming a gate electrode layer on a substrate having an insulating surface at least on an upper surface;
A second step of forming a gate insulating layer on the substrate including the gate electrode layer;
A third step of forming a layered structure made of a composite oxide of indium, gallium, and zinc on the upper surface of the gate insulating layer;
A fourth step of forming a source electrode layer, a semiconductor channel layer, and a drain electrode layer by performing an oxygen desorption process and / or an oxygen implantation process on a predetermined portion of the layered structure; and
A method for producing a transistor element, comprising: 請求項５〜７のいずれかに記載のトランジスタ素子の製造方法において、
少なくとも上面が絶縁性を有する基板上に、インジウム・ガリウム・亜鉛の複合酸化物からなる層状構造体を形成する第１の段階と、
前記層状構造体の所定部分に対して、酸素脱離プロセスもしくは酸素注入プロセス、またはその双方を行い、ソース電極層、半導体チャネル層、ドレイン電極層を形成する第２の段階と、
前記半導体チャネル層の上面にゲート絶縁層を形成する第３の段階と、
前記ゲート絶縁層の上面にゲート電極層を形成する第４の段階と、
を有することを特徴とするトランジスタ素子の製造方法。 In the manufacturing method of the transistor element in any one of Claims 5-7,
Forming a layered structure made of a composite oxide of indium, gallium, and zinc on a substrate having at least an insulating surface;
A second stage of performing an oxygen desorption process and / or an oxygen implantation process on a predetermined portion of the layered structure to form a source electrode layer, a semiconductor channel layer, and a drain electrode layer;
A third step of forming a gate insulating layer on the upper surface of the semiconductor channel layer;
A fourth step of forming a gate electrode layer on the top surface of the gate insulating layer;
A method for producing a transistor element, comprising: 請求項５または７に記載のトランジスタ素子の製造方法において、
酸素脱離プロセスを行う際に、層状構造体の中央部の露出面に被覆層を形成して被覆し、層状構造体に熱を加えることにより、第１の脇部および第２の脇部の露出面から酸素を脱離させることを特徴とするトランジスタ素子の製造方法。 In the manufacturing method of the transistor element of Claim 5 or 7,
When the oxygen desorption process is performed, a coating layer is formed on the exposed surface of the central portion of the layered structure to cover the layered structure, and heat is applied to the layered structure, so that the first side portion and the second side portion are exposed. A method for manufacturing a transistor element, wherein oxygen is desorbed from an exposed surface. 請求項５または７に記載のトランジスタ素子の製造方法において、
酸素脱離プロセスを行う際に、層状構造体の中央部の露出面に被覆層を形成して被覆した上で、層状構造体を酸素脱離作用のあるプラズマに晒すことにより、第１の脇部および第２の脇部の露出面から酸素を脱離させることを特徴とするトランジスタ素子の製造方法。 In the manufacturing method of the transistor element of Claim 5 or 7,
When the oxygen desorption process is performed, a coating layer is formed on the exposed surface of the central portion of the layered structure, and then the layered structure is exposed to plasma having an oxygen desorbing action, so that the first side A method of manufacturing a transistor element, wherein oxygen is desorbed from the exposed surfaces of the first and second side portions. 請求項５または７に記載のトランジスタ素子の製造方法において、
酸素脱離プロセスを行う際に、層状構造体の第１の脇部表面および第２の脇部表面に対して、紫外光を照射することにより、第１の脇部および第２の脇部から酸素を脱離させることを特徴とするトランジスタ素子の製造方法。 In the manufacturing method of the transistor element of Claim 5 or 7,
When the oxygen desorption process is performed, the first side part and the second side part of the layered structure are irradiated with ultraviolet light to irradiate the first side part surface and the second side part surface from the first side part and the second side part. A method for manufacturing a transistor element, characterized by desorbing oxygen. 請求項６または７に記載のトランジスタ素子の製造方法において、
酸素注入プロセスを行う際に、層状構造体の第１の脇部の露出面および第２の脇部の露出面に被覆層を形成して被覆した上で、層状構造体に対して酸素イオンを照射することにより、中央部に酸素を注入することを特徴とするトランジスタ素子の製造方法。 In the manufacturing method of the transistor element of Claim 6 or 7,
When performing the oxygen implantation process, a covering layer is formed on the exposed surface of the first side part and the exposed side surface of the second side part of the layered structure, and then oxygen ions are applied to the layered structure. A method for manufacturing a transistor element, wherein oxygen is injected into a central portion by irradiation. 請求項６または７に記載のトランジスタ素子の製造方法において、
酸素注入プロセスを行う際に、層状構造体の第１の脇部の露出面および第２の脇部の露出面に被覆層を形成して被覆した上で、層状構造体を酸素注入作用のあるプラズマに晒すことにより、中央部に酸素を注入することを特徴とするトランジスタ素子の製造方法。 In the manufacturing method of the transistor element of Claim 6 or 7,
When performing the oxygen implantation process, the layered structure has an oxygen injecting action after a coating layer is formed on the exposed surface of the first side part and the exposed side surface of the second side part of the layered structure. A method for manufacturing a transistor element, characterized by injecting oxygen into a central portion by exposure to plasma. 請求項５〜１４のいずれかに記載の製造方法によって製造されたトランジスタ素子。   The transistor element manufactured by the manufacturing method in any one of Claims 5-14.
JP2009045016A 2009-02-27 2009-02-27 Method for manufacturing transistor element Expired - Fee Related JP5617174B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009045016A JP5617174B2 (en) 2009-02-27 2009-02-27 Method for manufacturing transistor element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009045016A JP5617174B2 (en) 2009-02-27 2009-02-27 Method for manufacturing transistor element

Publications (2)

Publication Number Publication Date
JP2010199456A true JP2010199456A (en) 2010-09-09
JP5617174B2 JP5617174B2 (en) 2014-11-05

Family

ID=42823854

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009045016A Expired - Fee Related JP5617174B2 (en) 2009-02-27 2009-02-27 Method for manufacturing transistor element

Country Status (1)

Country Link
JP (1) JP5617174B2 (en)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012209546A (en) * 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd Manufacturing method for semiconductor device
JP2012212874A (en) * 2011-03-18 2012-11-01 Semiconductor Energy Lab Co Ltd Oxide semiconductor film, semiconductor device, and manufacturing method for semiconductor device
JP2012222007A (en) * 2011-04-05 2012-11-12 Dainippon Printing Co Ltd Coplanar type oxide semiconductor element and manufacturing method of the same
JP2013021310A (en) * 2011-06-16 2013-01-31 Semiconductor Energy Lab Co Ltd Semiconductor device and semiconductor device manufacturing method
JP2013055080A (en) * 2011-08-31 2013-03-21 Japan Display East Co Ltd Display device and manufacturing method thereof
JP2013062456A (en) * 2011-09-15 2013-04-04 Nippon Hoso Kyokai <Nhk> Thin-film device and method of manufacturing the same
US9035296B2 (en) 2013-01-07 2015-05-19 Samsung Display Co., Ltd. Thin film transistor, method of fabricating the same, and display apparatus having the same
JP2016139142A (en) * 2016-02-15 2016-08-04 株式会社ジャパンディスプレイ Display and display manufacturing method
KR101739105B1 (en) * 2010-12-03 2017-05-23 삼성전자주식회사 Method of forming semiconductor device
JP2017168853A (en) * 2011-10-07 2017-09-21 株式会社半導体エネルギー研究所 Semiconductor device manufacturing method
JP2017220674A (en) * 2011-04-27 2017-12-14 株式会社半導体エネルギー研究所 Manufacturing method for semiconductor device
EP3264468A1 (en) * 2016-06-30 2018-01-03 LG Display Co., Ltd. Coplanar type oxide thin film transistor, method of manufacturing the same, and display panel and display device using the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268724A (en) * 2004-03-22 2005-09-29 Sony Corp Electronic element and method for manufacturing same
JP2007250983A (en) * 2006-03-17 2007-09-27 Canon Inc Field effect transistor using oxide film for channel, and manufacturing method thereof
WO2008136505A1 (en) * 2007-05-08 2008-11-13 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and methods for manufacturing the semiconductor device and the thin film transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268724A (en) * 2004-03-22 2005-09-29 Sony Corp Electronic element and method for manufacturing same
JP2007250983A (en) * 2006-03-17 2007-09-27 Canon Inc Field effect transistor using oxide film for channel, and manufacturing method thereof
WO2008136505A1 (en) * 2007-05-08 2008-11-13 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and methods for manufacturing the semiconductor device and the thin film transistor

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101739105B1 (en) * 2010-12-03 2017-05-23 삼성전자주식회사 Method of forming semiconductor device
US11387116B2 (en) 2011-03-11 2022-07-12 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US10615052B2 (en) 2011-03-11 2020-04-07 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US10002775B2 (en) 2011-03-11 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US9362136B2 (en) 2011-03-11 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2012209546A (en) * 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd Manufacturing method for semiconductor device
US9379223B2 (en) 2011-03-18 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and manufacturing method of semiconductor device
JP2012212874A (en) * 2011-03-18 2012-11-01 Semiconductor Energy Lab Co Ltd Oxide semiconductor film, semiconductor device, and manufacturing method for semiconductor device
US10109743B2 (en) 2011-03-18 2018-10-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and manufacturing method of semiconductor device
JP2012222007A (en) * 2011-04-05 2012-11-12 Dainippon Printing Co Ltd Coplanar type oxide semiconductor element and manufacturing method of the same
US10249651B2 (en) 2011-04-27 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2017220674A (en) * 2011-04-27 2017-12-14 株式会社半導体エネルギー研究所 Manufacturing method for semiconductor device
US9299852B2 (en) 2011-06-16 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013021310A (en) * 2011-06-16 2013-01-31 Semiconductor Energy Lab Co Ltd Semiconductor device and semiconductor device manufacturing method
JP2013055080A (en) * 2011-08-31 2013-03-21 Japan Display East Co Ltd Display device and manufacturing method thereof
JP2013062456A (en) * 2011-09-15 2013-04-04 Nippon Hoso Kyokai <Nhk> Thin-film device and method of manufacturing the same
JP2017168853A (en) * 2011-10-07 2017-09-21 株式会社半導体エネルギー研究所 Semiconductor device manufacturing method
US9035296B2 (en) 2013-01-07 2015-05-19 Samsung Display Co., Ltd. Thin film transistor, method of fabricating the same, and display apparatus having the same
JP2016139142A (en) * 2016-02-15 2016-08-04 株式会社ジャパンディスプレイ Display and display manufacturing method
EP3264468A1 (en) * 2016-06-30 2018-01-03 LG Display Co., Ltd. Coplanar type oxide thin film transistor, method of manufacturing the same, and display panel and display device using the same
US10396099B2 (en) 2016-06-30 2019-08-27 Lg Display Co., Ltd. Coplanar type oxide thin film transistor, method of manufacturing the same, and display panel and display device using the same

Also Published As

Publication number Publication date
JP5617174B2 (en) 2014-11-05

Similar Documents

Publication Publication Date Title
JP5617174B2 (en) Method for manufacturing transistor element
JP5725698B2 (en) Amorphous oxide semiconductor and thin film transistor using the amorphous oxide semiconductor
JP5546733B2 (en) Thin film transistor and manufacturing method thereof
CN106876327B (en) A kind of array substrate and preparation method thereof, display device
KR101263726B1 (en) Array substrate including thin film transistor of polycrystalline silicon and method of fabricating the same
US20110049509A1 (en) Thin film transistor, display device using thin film transistor, and production method of thin film transistor
KR20110028385A (en) Treatment of gate dielectric for making high performance metal oxide and metal oxynitride thin film transistors
JP5576814B2 (en) Semiconductor device and manufacturing method thereof
JP2007284342A (en) ZnO SEMICONDUCTOR THIN FILM, METHOD OF FABRICATING ZnO THIN FILM TRANSISTOR AND ZnO THIN FILM TRANSISTOR FABRICATED WITH APPLICATION OF THE METHOD
JP2007073699A (en) Manufacturing method of oxide semiconductor device
JP2009528670A (en) Semiconductor equipment and manufacturing method thereof
JP2008112909A (en) Thin film semiconductor device, and manufacturing method therefor
JP2004235180A (en) Semiconductor device and its manufacturing method
JP2005303299A (en) Electronic device and method of manufacturing the same
JP2009010348A (en) Channel layer and its forming method, and thin film transistor including channel layer and its manufacturing method
WO2015123913A1 (en) Method for manufacturing low-temperature polycrystalline silicon thin-film transistor and array substrate
US20120223308A1 (en) Thin-film transistor, process for production of same, and display device equipped with same
TWI475615B (en) Self-aligned top-gate thin film transistors and method for fabricatng the same
TW201338171A (en) Thin-film transistor, method of manufacturing the same and active matrix display panel using the same
TWI573226B (en) Thin film transistor substrate and manufacturing method thereof
JP5937332B2 (en) Thin film transistor substrate and manufacturing method thereof
KR101283936B1 (en) Oxide semiconductor transistor and manufacturing method thereof
CN109616417A (en) Active switch and preparation method thereof, display device
JP2010177325A (en) Method for manufacturing thin film transistor
KR101033955B1 (en) Fabrication method of zinc oxides thin film, thin film transistor thereby, and fabrication method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130822

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131010

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140603

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140819

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140901

R150 Certificate of patent or registration of utility model

Ref document number: 5617174

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees