JP2010192019A - Shift register and scanning signal line driving circuit provided with the same, and display device - Google Patents
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Abstract
Description
本発明は、アクティブマトリクス型表示装置の駆動回路に設けられるシフトレジスタに関し、更に詳しくは、入力信号を双方向にシフトさせることのできるシフトレジスタに関する。 The present invention relates to a shift register provided in a drive circuit of an active matrix display device, and more particularly to a shift register that can shift an input signal bidirectionally.
近年、表示装置の小型化,低コスト化などを図るために、画素回路を含む表示部とゲートバスライン(走査信号線)を駆動するためのゲートドライバとを同一の基板上に形成する表示装置の開発が進められている。図27は、そのような従来の表示装置のゲートドライバの一構成例を示すブロック図である。また、図28は、ゲートドライバを構成するシフトレジスタの一段分の構成例を示す回路図である。 In recent years, a display device in which a display unit including a pixel circuit and a gate driver for driving a gate bus line (scanning signal line) are formed on the same substrate in order to reduce the size and cost of the display device. Development is underway. FIG. 27 is a block diagram showing a configuration example of the gate driver of such a conventional display device. FIG. 28 is a circuit diagram showing a configuration example of one stage of the shift register constituting the gate driver.
図27に示すように、ゲートドライバには複数段(ゲートバスラインの本数に等しい段)のシフトレジスタ90が含まれている。シフトレジスタ90の各段は、各時点において2つの状態(第1の状態および第2の状態)のうちのいずれか一方の状態となっていて当該状態を示す信号を走査信号として出力する双安定回路となっている。このように、シフトレジスタ90は複数個の双安定回路SRで構成されている。各双安定回路SRには、2相のクロック信号CKA(以下「第1クロック」という。),CKB(以下「第2クロック」という。)をそれぞれ受け取るための入力端子と、ローレベルの電源電圧VSSを受け取るための入力端子と、セット信号SETを受け取るための入力端子と、リセット信号RESETを受け取るための入力端子と、走査信号GOUTを出力するための出力端子とが設けられている。各段(双安定回路)から出力される走査信号GOUTは、セット信号として次段に与えられるとともに、リセット信号として前段に与えられる。
As shown in FIG. 27, the gate driver includes a
双安定回路は、図28に示すように、4個の薄膜トランジスタT91,T92,T93,およびT94と、キャパシタC9とを備えている。また、この双安定回路は、ローレベルの電源電圧VSS用の入力端子のほか、4個の入力端子91〜94と1個の出力端子95とを有している。薄膜トランジスタT91のソース端子,薄膜トランジスタT92のドレイン端子,および薄膜トランジスタT93のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域(配線)のことを便宜上「netA」という。
As shown in FIG. 28, the bistable circuit includes four thin film transistors T91, T92, T93, and T94, and a capacitor C9. The bistable circuit has four
薄膜トランジスタT91については、ゲート端子およびドレイン端子は入力端子91に接続され(すなわち、ダイオード接続となっている)、ソース端子はnetAに接続されている。薄膜トランジスタT92については、ゲート端子は入力端子92に接続され、ドレイン端子はnetAに接続され、ソース端子は電源電圧VSSに接続されている。薄膜トランジスタT93については、ゲート端子はnetAに接続され、ドレイン端子は入力端子93に接続され、ソース端子は出力端子95に接続されている。薄膜トランジスタT94については、ゲート端子は入力端子94に接続され、ドレイン端子は出力端子95に接続され、ソース端子は電源電圧VSSに接続されている。キャパシタC9については、一端はnetAに接続され、他端は出力端子95に接続されている。
As for the thin film transistor T91, the gate terminal and the drain terminal are connected to the input terminal 91 (that is, diode connection), and the source terminal is connected to netA. As for the thin film transistor T92, the gate terminal is connected to the
以上のような構成において、シフトレジスタ90の各段(双安定回路)は次のように動作する。入力端子93には、図29(a)に示すように、1水平走査期間おきにハイレベルとなる第1クロックCKAが与えられる。入力端子94には、図29(b)に示すように、第1クロックCKAとは位相が180度ずれた第2クロックCKBが与えられる。時点t0以前の期間には、netAの電位および走査信号GOUT(出力端子95)の電位はローレベルとなっている。
In the above configuration, each stage (bistable circuit) of the
時点t0になると、入力端子91にセット信号SETのパルスが与えられる。薄膜トランジスタT91は図28に示すようにダイオード接続となっているので、このセット信号SETのパルスによって薄膜トランジスタT91はオン状態となり、キャパシタC9が充電される。これにより、netAの電位はローレベルからハイレベルに変化し、薄膜トランジスタT93はオン状態となる。ここで、t0〜t1の期間中、第1クロックCKAはローレベルとなっている。このため、この期間中、走査信号GOUTはローレベルで維持される。また、この期間中、リセット信号RESETはローレベルとなっているので、薄膜トランジスタT92はオフ状態で維持される。このため、この期間中にnetAの電位が低下することはない。
At time t0, a pulse of the set signal SET is given to the
時点t1になると、第1クロックCKAがローレベルからハイレベルに変化する。このとき、薄膜トランジスタT93はオン状態となっているので、入力端子93の電位の上昇とともに出力端子95の電位は上昇する。ここで、図28に示すようにnetA−出力端子95間にはキャパシタC9が設けられているので、出力端子95の電位の上昇とともにnetAの電位も上昇する(netAがブートストラップされる)。その結果、薄膜トランジスタT93には大きな電圧が印加され、走査信号GOUTの電位は、第1クロックCKAのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子95に接続されているゲートバスラインが選択状態となる。なお、t1〜t2の期間中、第2クロックCKBはローレベルとなっている。このため、薄膜トランジスタT94はオフ状態で維持されるので、この期間中に走査信号GOUTの電位が低下することはない。
At time t1, the first clock CKA changes from the low level to the high level. At this time, since the thin film transistor T93 is in the ON state, the potential of the
時点t2になると、第1クロックCKAはハイレベルからローレベルに変化する。これにより、入力端子93の電位の低下とともに出力端子95の電位は低下し、キャパシタC9を介してnetAの電位も低下する。また、時点t2には、入力端子92にリセット信号RESETのパルスが与えられる。これにより、薄膜トランジスタT92はオン状態となる。その結果、netAの電位はハイレベルからローレベルに変化する。また、時点t2には、第2クロックCKBがローレベルからハイレベルに変化する。これにより、薄膜トランジスタT94はオン状態となる。その結果、出力端子95の電位すなわち走査信号GOUTの電位はローレベルとなる。
At time t2, the first clock CKA changes from the high level to the low level. As a result, the potential at the
以上のようにして各段(双安定回路)から出力された走査信号GOUTは、図27に示すように、セット信号として次段に与えられる。これにより、表示装置に設けられている複数本のゲートバスラインが1水平走査期間ずつ順次に選択状態となる。 The scanning signal GOUT output from each stage (bistable circuit) as described above is given to the next stage as a set signal as shown in FIG. As a result, the plurality of gate bus lines provided in the display device are sequentially selected by one horizontal scanning period.
上述のような表示装置に関し、ゲートバスラインの走査順序(走査方向)の切り替えを可能にした構成が提案されている。図30は、米国特許第6778626号明細書に開示されたシフトレジスタの構成を示すブロック図である。このシフトレジスタでは、各段毎に、走査順序を切り替えるための回路(走査順序に応じた信号であるセレクト信号SWを入力するための回路)310,312,および314が設けられている。そして、それらの回路310,312,および314に与えられるセレクト信号SWによって走査順序の切り替えが行われる。
With respect to the display device as described above, a configuration that enables switching of the scanning order (scanning direction) of the gate bus lines has been proposed. FIG. 30 is a block diagram showing a configuration of a shift register disclosed in US Pat. No. 6,778,626. In this shift register, circuits (circuits for inputting a select signal SW that is a signal corresponding to the scanning order) 310, 312, and 314 are provided for each stage. Then, the scanning order is switched by a select signal SW given to the
図31は、特開2004−157508号公報に開示された液晶表示装置におけるシフトレジスタの構成を示すブロック図である。このシフトレジスタでは、各段に2つのセレクト信号(第1選択信号VSEL1および第2選択信号VSEL2)が与えられる。そして、第1選択信号VSEL1がハイレベルであれば順方向走査が行われ、第2選択信号VSEL2がハイレベルであれば逆方向走査が行われる。 FIG. 31 is a block diagram showing a configuration of a shift register in the liquid crystal display device disclosed in Japanese Patent Application Laid-Open No. 2004-157508. In this shift register, two select signals (first selection signal VSEL1 and second selection signal VSEL2) are applied to each stage. When the first selection signal VSEL1 is at a high level, forward scanning is performed, and when the second selection signal VSEL2 is at a high level, backward scanning is performed.
なお、ゲートバスラインの走査順序の切り替えを可能にする目的としては、次のようなものが挙げられる。例えば、液晶表示モジュールが出荷先でユーザによってテレビに組み込まれる場合に、出荷先によって組み込み方向が異なる(例えば、上下が逆になる)ことがある。このようなときに出荷先で走査順序の切り替えが可能であれば、ユーザの所望する画像表示が可能となる。また、鏡に映した画像が見られるようにしたテレビが提案されており、走査順序の切り替えが可能であれば、利用者は鏡に映った画面でも通常状態の画像を見ることができるようになる。 Note that the purpose of enabling switching of the scanning order of the gate bus lines is as follows. For example, when a liquid crystal display module is incorporated into a television by a user at a shipping destination, the mounting direction may differ depending on the shipping destination (for example, upside down). In such a case, if the shipping order can be switched at the shipping destination, an image desired by the user can be displayed. In addition, televisions that allow the image reflected in the mirror to be viewed have been proposed, and if the scan order can be switched, the user can view the normal image on the screen reflected in the mirror. Become.
ところが、米国特許第6778626号明細書に記載された構成によると、上述したように、走査順序を切り替えるための回路310,312,および314がシフトレジスタの各段毎に必要となる。このため、回路面積や消費電流が増大するとともにコスト上昇をも招くことになる。また、走査順序を切り替えるための回路310,312,および314についてはセレクト信号SWでスイッチの切り替えを行う構成になるところ、そのような構成によれば、表示装置の動作中、スイッチを構成するトランジスタはオン状態で維持されることになる。このため、スイッチとしてアモルファスシリコンを用いた薄膜トランジスタなどが採用されている場合、高温エージング時にトランジスタの閾値電圧のシフトが起こり、異常動作が生じることがある。従って、高い信頼性が確保されない。また、特開2004−157508号公報に開示された液晶表示装置のシフトレジスタについては、上述したように、各段に2つのセレクト信号(第1選択信号VSEL1および第2選択信号VSEL2)が与えられる構成となっている。すなわち、それら2つのセレクト信号のための駆動回路や信号配線が必要となる。このため、回路面積や消費電流が増大するとともにコスト上昇をも招くことになる。
However, according to the configuration described in US Pat. No. 6,778,626, as described above,
そこで本発明は、走査信号線の走査順序の切り替えが可能なシフトレジスタを回路面積の増大や消費電流の増大を抑制しつつ実現することを目的とする。 Therefore, an object of the present invention is to realize a shift register capable of switching the scanning order of scanning signal lines while suppressing an increase in circuit area and an increase in current consumption.
第1の発明は、第1の状態と第2の状態とを有し互いに直列に接続された複数の双安定回路を含み、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す第1および第2のクロック信号を含む少なくとも2相のクロック信号に基づいて前記複数の双安定回路が順次に第1の状態となるシフトレジスタであって、
各双安定回路は、
前記第1の状態または前記第2の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第2電極に前記第1のクロック信号が与えられ、前記出力ノードに第3電極が接続された出力制御用スイッチング素子と、
当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第1電極に接続された第1ノードを充電するための第1の第1ノード充電部と、
当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第1ノードを充電するための第2の第1ノード充電部と、
当該各双安定回路の次々段の双安定回路から出力される状態信号に基づいて前記第1ノードを放電するための第1の第1ノード放電部と、
当該各双安定回路の前々段の双安定回路から出力される状態信号に基づいて前記第1ノードを放電するための第2の第1ノード放電部と
を有することを特徴とする。
The first invention includes a plurality of bistable circuits having a first state and a second state and connected in series to each other, and a high level potential and a low level applied from outside each bistable circuit A shift register in which the plurality of bistable circuits sequentially enter a first state based on at least two-phase clock signals including first and second clock signals that periodically repeat a potential;
Each bistable circuit is
An output node that outputs a state signal representing either the first state or the second state;
An output control switching element in which the first clock signal is applied to a second electrode, and a third electrode is connected to the output node;
A first first-node charging unit for charging a first node connected to the first electrode of the output control switching element based on a state signal output from a bistable circuit preceding the bistable circuit. When,
A second first-node charging unit for charging the first node based on a state signal output from a bistable circuit subsequent to the bistable circuit;
A first first-node discharge unit for discharging the first node based on a state signal output from the bistable circuit of the next stage of each bistable circuit;
And a second first node discharging unit for discharging the first node based on a state signal output from a bistable circuit preceding the bistable circuit.
第2の発明は、第1の発明において、
前記複数の双安定回路のうちの初段の双安定回路では、
前記第1の第1ノード充電部は、前段の双安定回路から出力される状態信号に代えて外部から与えられる第1の走査開始信号に基づいて前記第1ノードを充電し、
前記第2の第1ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第1ノードを放電し、
前記複数の双安定回路のうちの2段目の双安定回路では、
前記第2の第1ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第1ノードを放電し、
前記複数の双安定回路のうちの最終段の前段の双安定回路では、
前記第1の第1ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第1ノードを放電し、
前記複数の双安定回路のうちの最終段の双安定回路では、
前記第2の第1ノード充電部は、次段の双安定回路から出力される状態信号に代えて外部から与えられる第2の走査開始信号に基づいて前記第1ノードを充電し、
前記第1の第1ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第1ノードを放電することを特徴とする。
According to a second invention, in the first invention,
In the first stage bistable circuit among the plurality of bistable circuits,
The first first node charging unit charges the first node based on a first scanning start signal given from the outside instead of the state signal output from the bistable circuit in the previous stage,
The second first node discharge unit discharges the first node based on a predetermined signal given from the outside instead of the state signal output from the bistable circuit of the preceding stage,
In the second stage bistable circuit among the plurality of bistable circuits,
The second first node discharge unit discharges the first node based on a predetermined signal given from the outside instead of the state signal output from the bistable circuit of the preceding stage,
Among the plurality of bistable circuits, in the bistable circuit in the previous stage of the final stage,
The first first node discharge unit discharges the first node based on a predetermined signal given from the outside instead of the state signal output from the bistable circuit of the next stage,
In the last stage bistable circuit among the plurality of bistable circuits,
The second first node charging unit charges the first node based on a second scanning start signal supplied from the outside instead of the state signal output from the next stage bistable circuit,
The first first node discharge unit discharges the first node based on a predetermined signal given from the outside instead of a state signal output from a bistable circuit of the next stage.
第3の発明は、第1または第2の発明において、
各双安定回路において、
前記第1の第1ノード充電部は、第1電極および第2電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第3電極が接続された第1のスイッチング素子を含み、
前記第2の第1ノード充電部は、第1電極および第2電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第3電極が接続された第2のスイッチング素子を含み、
前記第1の第1ノード放電部は、第1電極に当該各双安定回路の次々段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第3のスイッチング素子を含み、
前記第2の第1ノード放電部は、第1電極に当該各双安定回路の前々段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第4のスイッチング素子を含むことを特徴とする。
According to a third invention, in the first or second invention,
In each bistable circuit,
In the first first-node charging unit, a state signal output from a bistable circuit preceding the bistable circuit is supplied to the first electrode and the second electrode, and a third electrode is connected to the first node. Including a first switching element
In the second first node charging unit, a state signal output from a bistable circuit next to the bistable circuit is provided to the first electrode and the second electrode, and a third electrode is provided to the first node. Including a connected second switching element;
In the first first-node discharge unit, a state signal output from a bistable circuit subsequent to each bistable circuit is supplied to a first electrode, a second electrode is connected to the first node, A third switching element in which a low-level potential is applied to the three electrodes;
In the second first node discharge unit, a state signal output from the bistable circuit preceding the bistable circuit is supplied to the first electrode, the second electrode is connected to the first node, It includes a fourth switching element in which a low-level potential is applied to the third electrode.
第4の発明は、第1から第3までのいずれかの発明において、
各双安定回路は、
前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第5のスイッチング素子と、
前記第5のスイッチング素子の第1電極に接続された第2ノードの電位を前記第2のクロック信号と前記第1ノードの電位とに基づいて制御する第2ノード制御部と
を更に有することを特徴とする。
According to a fourth invention, in any one of the first to third inventions,
Each bistable circuit is
A fifth switching element having a second electrode connected to the first node and a low-level potential applied to the third electrode;
A second node control unit configured to control a potential of a second node connected to the first electrode of the fifth switching element based on the second clock signal and the potential of the first node; Features.
第5の発明は、第4の発明において、
前記第2ノード制御部は、
第1電極および第2電極に前記第2のクロック信号が与えられ、前記第2ノードに第3電極が接続された第6のスイッチング素子と、
第1電極に前記第1ノードの電位を示す信号の論理反転信号が与えられ、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第7のスイッチング素子とからなることを特徴とする。
A fifth invention is the fourth invention,
The second node controller is
A sixth switching element in which the second clock signal is applied to the first electrode and the second electrode, and a third electrode is connected to the second node;
A seventh switching element in which a logic inversion signal of a signal indicating the potential of the first node is applied to the first electrode, a second electrode is connected to the second node, and a low-level potential is applied to the third electrode; It is characterized by comprising.
第6の発明は、第5の発明において、
前記第2ノード制御部は、第1電極に前記第1のクロック信号が与えられ、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第9のスイッチング素子を更に含むことを特徴とする。
According to a sixth invention, in the fifth invention,
The second node control unit includes a ninth switching element in which the first clock signal is applied to a first electrode, the second electrode is connected to the second node, and a low-level potential is applied to a third electrode. Is further included.
第7の発明は、第1から第6までのいずれかの発明において、
前記複数の双安定回路は、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す信号として更に第3のクロック信号を受け取り、前記第1のクロック信号と前記第2のクロック信号と前記第3のクロック信号とを含む少なくとも3相のクロック信号に基づいて順次に前記第1の状態とされることを特徴とする。
According to a seventh invention, in any one of the first to sixth inventions,
The plurality of bistable circuits further receive a third clock signal as a signal which is given from outside each bistable circuit and periodically repeats a high level potential and a low level potential, and the first clock signal and The first state is sequentially set based on at least three-phase clock signals including the second clock signal and the third clock signal.
第8の発明は、第1から第3までのいずれかの発明において、
前記複数の双安定回路は、各双安定回路の外部から与えられハイレベルの電位とローレベルの電位とを周期的に繰り返す信号として更に第3のクロック信号と第4のクロック信号とを受け取り、前記第1のクロック信号と前記第2のクロック信号と前記第3のクロック信号と前記第4のクロック信号とを含む4相のクロック信号に基づいて順次に前記第1の状態とされ、
前記第1のクロック信号と前記第3のクロック信号とは位相が180度ずらされ、前記第2のクロック信号と前記第4のクロック信号とは位相が180度ずらされ、前記第1のクロック信号と前記第2のクロック信号とは位相が90度ずらされていることを特徴とする。
According to an eighth invention, in any one of the first to third inventions,
The plurality of bistable circuits further receive a third clock signal and a fourth clock signal as a signal which is given from the outside of each bistable circuit and periodically repeats a high level potential and a low level potential, The first state is sequentially set based on a four-phase clock signal including the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal,
The first clock signal and the third clock signal are 180 degrees out of phase, the second clock signal and the fourth clock signal are 180 degrees out of phase, and the first clock signal And the second clock signal are shifted in phase by 90 degrees.
第9の発明は、第8の発明において、
各双安定回路は、
前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第5のスイッチング素子と、
前記第5のスイッチング素子の第1電極に接続された第2ノードの電位を前記第2のクロック信号と前記第4のクロック信号と前記第1ノードの電位とに基づいて制御する第2ノード制御部と
を更に有することを特徴とする。
In a ninth aspect based on the eighth aspect,
Each bistable circuit is
A fifth switching element having a second electrode connected to the first node and a low-level potential applied to the third electrode;
Second node control for controlling the potential of the second node connected to the first electrode of the fifth switching element based on the second clock signal, the fourth clock signal, and the potential of the first node. And a portion.
第10の発明は、第9の発明において、
前記第2ノード制御部は、
第1電極および第2電極に前記第2のクロック信号が与えられ、前記第2ノードに第3電極が接続された第6のスイッチング素子と、
第1電極および第2電極に前記第4のクロック信号が与えられ、前記第2ノードに第3電極が接続された第8のスイッチング素子と、
第1電極に前記第1ノードの電位を示す信号の論理反転信号が与えられ、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第7のスイッチング素子とからなることを特徴とする。
A tenth invention is the ninth invention,
The second node controller is
A sixth switching element in which the second clock signal is applied to the first electrode and the second electrode, and a third electrode is connected to the second node;
An eighth switching element in which the fourth clock signal is applied to the first electrode and the second electrode, and the third electrode is connected to the second node;
A seventh switching element in which a logic inversion signal of a signal indicating the potential of the first node is applied to the first electrode, a second electrode is connected to the second node, and a low-level potential is applied to the third electrode; It is characterized by comprising.
第11の発明は、第10の発明において、
前記第2ノード制御部は、第1電極に前記第1のクロック信号または前記第3のクロック信号が与えられ、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第9のスイッチング素子を更に含むことを特徴とする。
In an eleventh aspect based on the tenth aspect,
In the second node control unit, the first clock signal or the third clock signal is supplied to a first electrode, the second electrode is connected to the second node, and a low-level potential is applied to the third electrode. It further includes a ninth switching element provided.
第12の発明は、第8から第11までのいずれかの発明において、
各双安定回路は、
第1電極に前記第3のクロック信号が与えられ、前記出力ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第11のスイッチング素子と、
第1電極に前記第4のクロック信号が与えられ、前記出力ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第12のスイッチング素子と
を更に有することを特徴とする。
In a twelfth aspect of the invention based on any of the eighth to eleventh aspects of the invention,
Each bistable circuit is
An eleventh switching element in which the third clock signal is applied to the first electrode, the second electrode is connected to the output node, and a low-level potential is applied to the third electrode;
A twelfth switching element having the fourth clock signal applied to the first electrode, the second electrode connected to the output node, and a low-level potential applied to the third electrode; .
第13の発明は、第1から第12までのいずれかの発明において、
各双安定回路は、第1電極に前記第2のクロック信号が与えられ、前記出力ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第10のスイッチング素子を更に有することを特徴とする。
In a thirteenth invention according to any one of the first to twelfth inventions,
Each bistable circuit further includes a tenth switching element in which the second clock signal is applied to the first electrode, the second electrode is connected to the output node, and a low-level potential is applied to the third electrode. It is characterized by that.
第14の発明は、第1から第13までのいずれかの発明において、
前記複数の双安定回路のうちの初段の双安定回路の第2の第1ノード放電部と前記複数の双安定回路のうちの最終段の双安定回路の第1の第1ノード放電部とは同一の信号に基づいて前記第1ノードを放電することを特徴とする。
In a fourteenth aspect of the invention, any one of the first to thirteenth aspects of the invention,
The second first node discharge unit of the first stage bistable circuit of the plurality of bistable circuits and the first first node discharge unit of the last stage bistable circuit of the plurality of bistable circuits The first node is discharged based on the same signal.
第15の発明は、第1から第14までのいずれかの発明において、
各双安定回路は、前記第1ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする。
In a fifteenth aspect of the invention based on any one of the first to fourteenth aspects of the invention,
Each bistable circuit further includes a capacitor having one end connected to the first node and the other end connected to the output node.
第16の発明は、第1から第15までのいずれかの発明において、
アモルファスシリコンを用いて形成されていることを特徴とする。
According to a sixteenth aspect of the invention, in any one of the first to fifteenth aspects,
It is formed using amorphous silicon.
第17の発明は、第1から第15までのいずれかの発明において、
微結晶シリコンを用いて形成されていることを特徴とする。
According to a seventeenth aspect of the invention, in any one of the first to fifteenth aspects,
It is formed using microcrystalline silicon.
第18の発明は、第1から第15までのいずれかの発明において、
多結晶シリコンを用いて形成されていることを特徴とする。
According to an eighteenth invention, in any one of the first to fifteenth inventions,
It is formed using polycrystalline silicon.
第19の発明は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
第1から第18までのいずれかの発明に係るシフトレジスタを備え、
前記複数の双安定回路は、前記複数の走査信号線と1対1で対応するように設けられ、
各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする。
A nineteenth aspect of the present invention is a scanning signal line driving circuit for a display device for driving a plurality of scanning signal lines arranged in a display unit,
A shift register according to any one of the first to eighteenth inventions;
The plurality of bistable circuits are provided in one-to-one correspondence with the plurality of scanning signal lines,
Each bistable circuit supplies a state signal output from the output node as a scanning signal to a scanning signal line corresponding to each bistable circuit.
第20の発明は、表示装置であって、
前記表示部を含み、第19の発明に係る走査信号線駆動回路を備えたことを特徴とする。
A twentieth invention is a display device,
A scanning signal line driving circuit according to a nineteenth aspect of the invention is provided, including the display section.
上記第1の発明によれば、シフトレジスタの各段(双安定回路)には、出力ノードの電位(当該各段から出力される状態信号の電位)を制御する出力制御用スイッチング素子の第1電極(典型的にはゲート電極)に接続された第1ノードを充電するための信号として、前段から出力される状態信号と次段から出力される状態信号とが与えられ、第1ノードを放電するための信号として、前々段から出力される状態信号と次々段から出力される状態信号とが与えられる。すなわち、シフトレジスタの各段から出力される状態信号は、前段および次段の第1ノードを充電するために機能するとともに、前々段および次々段の第1ノードを放電するために機能する。また、出力制御用スイッチング素子の第2電極(典型的にはドレイン電極)には、ハイレベルの電位とローレベルの電位とを周期的に繰り返す第1のクロック信号が与えられる。このため、最初にシフトレジスタの初段において第1ノードの充電が行われたときには、順方向の順序(「初段から最終段」の順序)で、シフトレジスタの各段から出力される状態信号が第1の状態となる。一方、最初にシフトレジスタの最終段において第1ノードの充電が行われたときには、逆方向の順序(「最終段から初段」の順序)で、シフトレジスタの各段から出力される状態信号が第1の状態となる。このように、シフト方向を切り替えるために従来必要とされていた構成(「セレクト信号でスイッチの切り替えを行う構成」、「セレクト信号のための駆動回路や信号配線」など)を備えることなく、シフト方向の切り替えが可能なシフトレジスタが実現される。このため、例えば表示装置において走査信号線の走査順序が切り替え可能な構成とする場合に、回路面積の増大・消費電流の増大・コストの上昇などが抑制される。また、走査順序(シフト方向)を切り替えるためのスイッチが不要となるので、高温エージング時のスイッチ(トランジスタ)の閾値電圧のシフトに起因する誤動作の発生が抑制される。 According to the first aspect, each stage (bistable circuit) of the shift register has a first output control switching element that controls the potential of the output node (the potential of the state signal output from each stage). As a signal for charging the first node connected to the electrode (typically the gate electrode), a state signal output from the previous stage and a state signal output from the next stage are given, and the first node is discharged. As a signal for this purpose, a status signal output from the previous stage and a status signal output from the subsequent stage are provided. That is, the status signal output from each stage of the shift register functions to charge the first node of the previous stage and the next stage, and functions to discharge the first node of the previous stage and the subsequent stage. The second clock (typically the drain electrode) of the output control switching element is supplied with a first clock signal that periodically repeats a high level potential and a low level potential. For this reason, when the first node is charged at the first stage of the shift register for the first time, the status signals output from the stages of the shift register in the forward order (from the first stage to the last stage) are 1 state. On the other hand, when the first node is charged in the final stage of the shift register for the first time, the status signals output from the respective stages of the shift register are in the reverse order (the order of “the final stage to the first stage”). 1 state. In this way, the shift can be performed without providing the configuration that is conventionally required to switch the shift direction (such as “a configuration in which a switch is switched by a select signal”, “a drive circuit or signal wiring for a select signal”). A shift register capable of switching the direction is realized. For this reason, for example, when the display device is configured so that the scanning order of the scanning signal lines can be switched, an increase in circuit area, an increase in current consumption, an increase in cost, and the like are suppressed. In addition, since a switch for switching the scanning order (shift direction) becomes unnecessary, the occurrence of malfunction due to the shift of the threshold voltage of the switch (transistor) during high-temperature aging is suppressed.
上記第2の発明によれば、シフトレジスタの初段においては、外部から与えられる第1の走査開始信号に基づいて第1ノードが充電され、シフトレジスタの最終段においては外部から与えられる第2の走査開始信号に基づいて第1ノードが充電される。このため、シフトレジスタのシフト動作が第1の走査開始信号に基づいて開始されたときには、順方向の順序で、シフトレジスタの各段から出力される状態信号が第1の状態となる。一方、シフトレジスタのシフト動作が第2の走査開始信号に基づいて開始されたときには、逆方向の順序で、シフトレジスタの各段から出力される状態信号が第1の状態となる。これにより、上記第1の発明と同様の効果が得られる。 According to the second aspect, the first node is charged in the first stage of the shift register based on the first scanning start signal given from outside, and the second node given from outside in the last stage of the shift register. The first node is charged based on the scan start signal. For this reason, when the shift operation of the shift register is started based on the first scanning start signal, the state signals output from the respective stages of the shift register become the first state in the forward order. On the other hand, when the shift operation of the shift register is started based on the second scanning start signal, the state signals output from the respective stages of the shift register become the first state in the reverse order. Thereby, the same effect as the first aspect of the invention can be obtained.
上記第3の発明によれば、第1の第1ノード充電部,第2の第1ノード充電部,第1の第1ノード放電部,および第2の第1ノード放電部にスイッチング素子を含めた構成において、上記第1または第2の発明と同様の効果が得られる。 According to the third invention, the first first node charging unit, the second first node charging unit, the first first node discharging unit, and the second first node discharging unit include the switching element. In the configuration, the same effect as the first or second invention can be obtained.
上記第4の発明によれば、第1ノードの電位がローレベルとなっている期間に、第1ノードの電位を制御するための第2ノードの電位を1水平走査期間おきにハイレベルにすることができる。これにより、第1ノードの電位がローレベルとなっている期間中、1水平走査期間おきに第5のスイッチング素子がオン状態となる。このため、例えば高温エージングによって出力制御用スイッチング素子の閾値電圧のシフトが生じ、当該スイッチング素子におけるリーク電流が大きくなった場合でも、1水平走査期間おきに第1ノードの電位を確実にローレベルにすることができ、出力ノードからの異常パルスの出力が抑制される。 According to the fourth aspect of the invention, the potential of the second node for controlling the potential of the first node is set to the high level every other horizontal scanning period while the potential of the first node is at the low level. be able to. As a result, the fifth switching element is turned on every other horizontal scanning period while the potential of the first node is at the low level. For this reason, for example, even when the threshold voltage of the switching element for output control is shifted due to high temperature aging, and the leakage current in the switching element becomes large, the potential of the first node is reliably set to the low level every other horizontal scanning period. The abnormal pulse output from the output node can be suppressed.
上記第5の発明によれば、第2ノード制御部にスイッチング素子を含めた構成において、上記第4の発明と同様の効果が得られる。 According to the fifth aspect, in the configuration in which the switching element is included in the second node control unit, the same effect as in the fourth aspect can be obtained.
上記第6の発明によれば、第2ノードの電位は、第1のクロック信号に基づいてローレベルにされる。このため、第2ノードに第1電極が接続されているスイッチング素子の閾値電圧のシフトが抑制される。 According to the sixth aspect, the potential of the second node is set to the low level based on the first clock signal. For this reason, the shift of the threshold voltage of the switching element in which the first electrode is connected to the second node is suppressed.
上記第7の発明によれば、シフトレジスタは3相以上のクロック信号に基づいて動作する。このため、第1のクロック信号がローレベルからハイレベルに変化するタイミングと第1ノードを放電するための信号の変化タイミング(例えば、ローレベルからハイレベルに変化するタイミング)とを異なるタイミングにすることができる。これにより、シフトレジスタが2相のクロック信号に基づいて動作するときとは異なり、第1ノードを放電するための信号の波形になまりが生じても、第1ノードが放電されるべき期間に、第1のクロック信号がローレベルからハイレベルに変化することに起因して出力ノードから異常パルスが出力されることはない。また、第1電極にクロック信号が与えられるスイッチング素子が双安定回路に含まれている場合、当該スイッチング素子の劣化に起因するシフトレジスタの誤動作の発生が抑制される。 According to the seventh aspect, the shift register operates based on clock signals of three phases or more. Therefore, the timing at which the first clock signal changes from the low level to the high level and the timing at which the signal for discharging the first node changes (for example, the timing at which the first node changes from the low level to the high level) are set to different timings. be able to. Thus, unlike when the shift register operates based on a two-phase clock signal, even if the waveform of the signal for discharging the first node is rounded, the first node should be discharged during the period. An abnormal pulse is not output from the output node due to the first clock signal changing from the low level to the high level. In addition, when the switching element to which the clock signal is applied to the first electrode is included in the bistable circuit, the malfunction of the shift register due to the deterioration of the switching element is suppressed.
上記第8の発明によれば、シフトレジスタは4相のクロック信号に基づいて動作する。このため、上記第7の発明と同様、第1ノードを放電するための信号の波形になまりが生じても、第1ノードが放電されるべき期間に、第1のクロック信号がローレベルからハイレベルに変化することに起因して出力ノードから異常パルスが出力されることはない。また、第1電極にクロック信号が与えられるスイッチング素子が双安定回路に含まれている場合、当該スイッチング素子のONデューティ(オン状態にされている期間の比率)は25パーセントとなる。このため、スイッチング素子の劣化に起因するシフトレジスタの誤動作の発生が効果的に抑制される。 According to the eighth aspect, the shift register operates based on a four-phase clock signal. Therefore, as in the seventh aspect, even if the waveform of the signal for discharging the first node is distorted, the first clock signal is changed from the low level to the high level during the period in which the first node is to be discharged. An abnormal pulse is not output from the output node due to the change to the level. In addition, when the bistable circuit includes a switching element to which a clock signal is applied to the first electrode, the ON duty (ratio of a period in which the switching element is turned on) of the switching element is 25%. For this reason, the occurrence of malfunction of the shift register due to the deterioration of the switching element is effectively suppressed.
上記第9の発明によれば、4相のクロック信号に基づいて動作するシフトレジスタにおいて、上記第4の発明と同様の効果が得られる。 According to the ninth aspect, in the shift register that operates based on the four-phase clock signal, the same effect as in the fourth aspect can be obtained.
上記第10の発明によれば、第2ノード制御部にスイッチング素子を含めた構成において、上記第9の発明と同様の効果が得られる。 According to the tenth aspect, in the configuration in which the switching element is included in the second node control unit, the same effect as in the ninth aspect can be obtained.
上記第11の発明によれば、第2ノードの電位は、第1のクロック信号または第3のクロック信号に基づいてローレベルにされる。このため、第2ノードに第1電極が接続されているスイッチング素子の閾値電圧のシフトが抑制される。 According to the eleventh aspect, the potential of the second node is set to a low level based on the first clock signal or the third clock signal. For this reason, the shift of the threshold voltage of the switching element in which the first electrode is connected to the second node is suppressed.
上記第12の発明によれば、出力制御用スイッチング素子でオフリークが生じても、第3のクロック信号および第4のクロック信号に基づいて出力ノードの電位がローレベルとなるので、出力ノードからの異常パルスの出力が効果的に抑制される。 According to the twelfth aspect of the invention, even if an off leak occurs in the output control switching element, the potential of the output node becomes low level based on the third clock signal and the fourth clock signal. Abnormal pulse output is effectively suppressed.
上記第13の発明によれば、出力制御用スイッチング素子でオフリークが生じても、第2のクロック信号に基づいて出力ノードの電位がローレベルとなるので、出力ノードからの異常パルスの出力が効果的に抑制される。 According to the thirteenth aspect of the present invention, even if an off leak occurs in the output control switching element, the potential of the output node becomes low level based on the second clock signal, so that the output of the abnormal pulse from the output node is effective. Is suppressed.
上記第14の発明によれば、順方向の順序でシフト動作が行われる際と逆方向の順序でシフト動作が行われる際とで、同一の信号によってシフト動作が停止される。これにより、シフト動作を停止させるために必要な信号配線が削減され、回路面積の低減・消費電流の低減・コストの低減などの効果がより高められる。 According to the fourteenth aspect, the shift operation is stopped by the same signal when the shift operation is performed in the forward order and when the shift operation is performed in the reverse order. As a result, signal wiring necessary for stopping the shift operation is reduced, and effects such as reduction in circuit area, reduction in current consumption, and reduction in cost are further enhanced.
上記第15の発明によれば、出力ノードの電位が上昇する際に、キャパシタを介して第1ノードの電位が上昇する(第1ノードがブートストラップされる)。このため、双安定回路が第1の状態で維持されるべき期間中に、第1ノードの電位の低下が抑制されるとともに、出力制御用スイッチング素子の第1電極には大きな電圧が印加される。これにより、出力ノードから出力される状態信号の波形が安定化する。 According to the fifteenth aspect, when the potential of the output node rises, the potential of the first node rises via the capacitor (the first node is bootstrapped). For this reason, during the period in which the bistable circuit is to be maintained in the first state, a decrease in the potential of the first node is suppressed, and a large voltage is applied to the first electrode of the output control switching element. . Thereby, the waveform of the state signal output from the output node is stabilized.
上記第16の発明によれば、アモルファスシリコンを用いて形成されたシフトレジスタにおいて、上記第1から第15までのいずれかの発明と同様の効果が得られる。 According to the sixteenth aspect, in the shift register formed using amorphous silicon, the same effect as in any of the first to fifteenth aspects can be obtained.
上記第17の発明によれば、微結晶シリコンを用いて形成されたシフトレジスタにおいて、上記第1から第15までのいずれかの発明と同様の効果が得られる。 According to the seventeenth aspect, in the shift register formed using microcrystalline silicon, the same effect as any of the first to fifteenth aspects can be obtained.
上記第18の発明によれば、多結晶シリコンを用いて形成されたシフトレジスタにおいて、上記第1から第15までのいずれかの発明と同様の効果が得られる。 According to the eighteenth aspect of the invention, the same effect as that of any of the first to fifteenth aspects of the invention can be obtained in a shift register formed using polycrystalline silicon.
上記第19の発明によれば、上記第1から第18までのいずれかの発明と同様の効果が得られるシフトレジスタを備えた走査信号線駆動回路が実現される。 According to the nineteenth aspect of the invention, a scanning signal line drive circuit including a shift register that can achieve the same effects as any of the first to eighteenth aspects of the invention is realized.
上記第20の発明によれば、上記第19の発明と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。 According to the twentieth aspect of the invention, a display device including a scanning signal line drive circuit that can achieve the same effects as the nineteenth aspect of the invention is realized.
以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子(ゲート電極)は第1電極に相当し、ドレイン端子(ドレイン電極)は第2電極に相当し、ソース端子(ソース電極)は第3電極に相当する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. In the following description, the gate terminal (gate electrode) of the thin film transistor corresponds to the first electrode, the drain terminal (drain electrode) corresponds to the second electrode, and the source terminal (source electrode) corresponds to the third electrode. To do.
<1.第1の実施形態>
<1.1 全体構成および動作>
図2は、本発明の第1の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図2に示すように、この液晶表示装置は、表示部10と表示制御回路20とソースドライバ(映像信号線駆動回路)30とゲートドライバ(走査信号線駆動回路)40とを備えている。表示制御回路20は、コントロール基板2上に形成されている。ソースドライバ30は、フレキシブル基板3上に形成されている。ゲートドライバ40は、アモルファスシリコン,多結晶シリコン,微結晶シリコンなどを用いて、表示部10を含む表示パネル4上に形成されている。すなわち、本実施形態においては、ゲートドライバ40がモノリシック化された構成となっている。
<1. First Embodiment>
<1.1 Overall configuration and operation>
FIG. 2 is a block diagram showing the overall configuration of the active matrix liquid crystal display device according to the first embodiment of the present invention. As shown in FIG. 2, the liquid crystal display device includes a
表示部10には、複数本(m本)のソースバスライン(映像信号線)SL1〜SLmと、複数本(n本)のゲートバスライン(走査信号線)GL1〜GLnと、それらのソースバスラインSL1〜SLmとゲートバスラインGL1〜GLnとの交差点にそれぞれ対応して設けられた複数個(n×m個)の画素形成部とが含まれている。
The
上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ(TFT)11と、その薄膜トランジスタ11のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ecと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ecとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ecとにより形成される液晶容量により、画素容量Cpが構成される。なお通常、画素容量Cpに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。 The plurality of pixel forming portions are arranged in a matrix to form a pixel array, and each pixel forming portion has a gate bus connected to a gate bus line passing through a corresponding intersection and a source bus passing through the intersection. A thin film transistor (TFT) 11 which is a switching element having a source terminal connected to a line, a pixel electrode connected to the drain terminal of the thin film transistor 11, and a counter electrode provided in common to the plurality of pixel forming portions It consists of a certain common electrode Ec and a liquid crystal layer provided in common to the plurality of pixel forming portions and sandwiched between the pixel electrode and the common electrode Ec. A pixel capacitor Cp is constituted by a liquid crystal capacitor formed by the pixel electrode and the common electrode Ec. Normally, an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to reliably hold the voltage in the pixel capacitor Cp. However, since the auxiliary capacitor is not directly related to the present invention, its description and illustration are omitted.
表示制御回路20は、外部から送られる画像信号DATおよび水平同期信号や垂直同期信号などのタイミング信号群TGを受け取り、デジタル映像信号DVと、表示部10における画像表示を制御するためのソーススタートパルス信号SSP,ソースクロック信号SCK,ラッチストローブ信号LS,第1の走査開始信号としての第1のゲートスタートパルス信号GSP1,第2の走査開始信号としての第2のゲートスタートパルス信号GSP2,第1のゲートエンドパルス信号GEP1,第2のゲートエンドパルス信号GEP2,第1のゲートクロック信号GCK1,および第2のゲートクロック信号GCK2とを出力する。
The
ソースドライバ30は、表示制御回路20から出力されるデジタル映像信号DV,ソーススタートパルス信号SSP,ソースクロック信号SCK,およびラッチストローブ信号LSを受け取り、各ソースバスラインSL1〜SLmに駆動用映像信号S(1)〜S(m)を印加する。
The
ゲートドライバ40は、表示制御回路20から出力される第1のゲートスタートパルス信号GSP1,第2のゲートスタートパルス信号GSP2,第1のゲートエンドパルス信号GEP1,第2のゲートエンドパルス信号GEP2,第1のゲートクロック信号GCK1,および第2のゲートクロック信号GCK2に基づいて、アクティブな走査信号GOUT(1)〜GOUT(n)の各ゲートバスラインGL1〜GLnへの印加を1垂直走査期間を周期として繰り返す。本実施形態においては、第1のゲートスタートパルス信号GSP1,第2のゲートスタートパルス信号GSP2,第1のゲートエンドパルス信号GEP1,および第2のゲートエンドパルス信号GEP2のパルスの発生タイミングに応じて、順方向走査(「GL1,GL2,・・・,GLn−1,GLn」の順序での走査)と逆方向走査(「GLn,GLn−1,・・・,GL2,GL1」の順序での走査)との切り替えが行われる。なお、このゲートドライバ40についての詳しい説明は後述する。
The
以上のようにして、各ソースバスラインSL1〜SLmに駆動用映像信号S(1)〜S(m)が印加され、各ゲートバスラインGL1〜GLnに走査信号GOUT(1)〜GOUT(n)が印加されることにより、外部から送られた画像信号DATに基づく画像が表示部10に表示される。
As described above, the driving video signals S (1) to S (m) are applied to the source bus lines SL1 to SLm, and the scanning signals GOUT (1) to GOUT (n) are applied to the gate bus lines GL1 to GLn. Is applied, an image based on the image signal DAT sent from the outside is displayed on the
<1.2 ゲートドライバの構成>
次に、図3〜図5を参照しつつ、本実施形態におけるゲートドライバ40の構成について説明する。図3に示すように、ゲートドライバ40はn段のシフトレジスタ410によって構成されている。表示部10にはn行×m列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と1対1で対応するようにシフトレジスタ410の各段が設けられている。また、シフトレジスタ410の各段は、各時点において2つの状態(第1の状態および第2の状態)のうちのいずれか一方の状態となっていて当該状態を示す信号(状態信号)を走査信号として出力する双安定回路となっている。このように、このシフトレジスタ410はn個の双安定回路SR(1)〜SR(n)で構成されている。なお、本実施形態においては、双安定回路が第1の状態となっていれば、当該双安定回路からはハイレベル(Hレベル)の状態信号が走査信号として出力され、双安定回路が第2の状態となっていれば、当該双安定回路からはローレベル(Lレベル)の状態信号が走査信号として出力される。また、以下においては、シフトレジスタ410は8個の双安定回路で構成されているものと仮定して説明する。
<1.2 Configuration of gate driver>
Next, the configuration of the
図4は、ゲートドライバ40内のシフトレジスタ410の構成を示すブロック図である。また、図5は、シフトレジスタ410のk段目の双安定回路SR(k)の入出力信号について説明するための図である。図4に示すように、このシフトレジスタ410は8個の双安定回路SR(1)〜SR(8)によって構成されている。各双安定回路には、2相のクロック信号CKA(以下「第1クロック」という。),CKB(以下「第2クロック」という。)をそれぞれ受け取るための入力端子と、ローレベルの電源電圧VSSを受け取るための入力端子と、順方向走査の際の走査開始用の信号である第1のセット信号SET1を受け取るための入力端子と、逆方向走査の際の走査開始用の信号である第2のセット信号SET2を受け取るための入力端子と、順方向走査の際の走査終了用の信号である第1のリセット信号RESET1を受け取るための入力端子と、逆方向走査の際の走査終了用の信号である第2のリセット信号RESET2を受け取るための入力端子と、走査信号GOUTを出力するための出力端子とが設けられている。
FIG. 4 is a block diagram showing a configuration of the
以下、各段(各双安定回路)の入力端子に与えられる信号について説明する。なお、ローレベルの電源電圧VSSについては、図4に示すように、全ての段SR(1)〜SR(n)に共通的に与えられる。 Hereinafter, signals given to the input terminals of each stage (each bistable circuit) will be described. Note that the low-level power supply voltage VSS is commonly applied to all the stages SR (1) to SR (n) as shown in FIG.
第1クロックCKAおよび第2クロックCKBについては、次のようになっている(図4参照)。1段目SR(1)については、第1のゲートクロック信号GCK1が第1クロックCKAとして与えられ、第2のゲートクロック信号GCK2が第2クロックCKBとして与えられる。2段目SR(2)については、第2のゲートクロック信号GCK2が第1クロックCKAとして与えられ、第1のゲートクロック信号GCK1が第2クロックCKBとして与えられる。3段目以降については、上述した1段目および2段目の構成と同様の構成が2段ずつ繰り返される。 The first clock CKA and the second clock CKB are as follows (see FIG. 4). For the first stage SR (1), the first gate clock signal GCK1 is given as the first clock CKA, and the second gate clock signal GCK2 is given as the second clock CKB. For the second stage SR (2), the second gate clock signal GCK2 is supplied as the first clock CKA, and the first gate clock signal GCK1 is supplied as the second clock CKB. For the third and subsequent stages, the same configuration as the first and second stages described above is repeated two stages.
第1のセット信号SET1および第2のセット信号SET2については、次のようになっている。k段目SR(k)に着目すると、前段の走査信号GOUT(k−1)が第1のセット信号SET1として与えられ、次段の走査信号GOUT(k+1)が第2のセット信号SET2として与えられる(図5参照)。但し、1段目SR(1)については、第1のゲートスタートパルス信号GSP1が第1のセット信号SET1として与えられ、8段目(最終段目)SR(8)については、第2のゲートスタートパルス信号GSP2が第2のセット信号SET2として与えられる(図4参照)。 The first set signal SET1 and the second set signal SET2 are as follows. Focusing on the k-th stage SR (k), the scanning signal GOUT (k−1) at the previous stage is given as the first set signal SET1, and the scanning signal GOUT (k + 1) at the next stage is given as the second set signal SET2. (See FIG. 5). However, for the first stage SR (1), the first gate start pulse signal GSP1 is given as the first set signal SET1, and for the eighth stage (final stage) SR (8), the second gate The start pulse signal GSP2 is given as the second set signal SET2 (see FIG. 4).
第1のリセット信号RESET1および第2のリセット信号RESET2については、次のようになっている。k段目SR(k)に着目すると、次々段の走査信号GOUT(k+2)が第1のリセット信号RESET1として与えられ、前々段の走査信号GOUT(k−2)が第2のリセット信号RESET2として与えられる(図5参照)。但し、1段目SR(1)については、第2のゲートエンドパルス信号GEP2が第2のリセット信号RESET2として与えられ、2段目SR(2)については、第1のゲートスタートパルス信号GSP1が第2のリセット信号RESET2として与えられ、7段目SR(7)については、第2のゲートスタートパルス信号GSP2が第1のリセット信号RESET1として与えられ、8段目(最終段目)SR(8)については、第1のゲートエンドパルス信号GEP1が第1のリセット信号RESET1として与えられる(図4参照)。 The first reset signal RESET1 and the second reset signal RESET2 are as follows. Focusing on the k-th stage SR (k), the next-stage scanning signal GOUT (k + 2) is given as the first reset signal RESET1, and the previous-stage scanning signal GOUT (k-2) is given as the second reset signal RESET2. (See FIG. 5). However, for the first stage SR (1), the second gate end pulse signal GEP2 is given as the second reset signal RESET2, and for the second stage SR (2), the first gate start pulse signal GSP1 is For the seventh stage SR (7), the second gate start pulse signal GSP2 is provided as the first reset signal RESET1, and the eighth stage (final stage) SR (8 ), The first gate end pulse signal GEP1 is given as the first reset signal RESET1 (see FIG. 4).
次に、各段(各双安定回路)の出力端子から出力される信号について説明する。k段目SR(k)の出力端子からは、k行目のゲートバスラインGLkを選択状態にするための走査信号GOUT(k)が出力される。当該走査信号GOUT(k)は、第1のリセット信号RESET1として(k−2)段目に与えられ、第2のセット信号SET2として(k−1)段目に与えられ、第1のセット信号SET1として(k+1)段目に与えられ、第2のリセット信号RESET2として(k+2)段目に与えられる(図5参照)。 Next, a signal output from the output terminal of each stage (each bistable circuit) will be described. A scanning signal GOUT (k) for setting the k-th gate bus line GLk to the selected state is output from the output terminal of the k-th stage SR (k). The scanning signal GOUT (k) is given to the (k−2) stage as the first reset signal RESET1, and is given to the (k−1) stage as the second set signal SET2, and the first set signal It is given to the (k + 1) stage as SET1, and is given to the (k + 2) stage as the second reset signal RESET2 (see FIG. 5).
<1.3 双安定回路の構成>
図1は、上述したシフトレジスタ410に含まれている双安定回路の構成(シフトレジスタ410の1段分の構成)を示す回路図である。図1に示すように、この双安定回路は、6個の薄膜トランジスタTS(出力制御用スイッチング素子),T1(第1のスイッチング素子),T2(第2のスイッチング素子),T3(第3のスイッチング素子),T4(第4のスイッチング素子),およびT10(第10のスイッチング素子)と、キャパシタC1とを備えている。また、この双安定回路は、ローレベルの電源電圧VSS用の入力端子のほか、6個の入力端子41〜46と1個の出力端子(出力ノード)61とを有している。なお、第1のセット信号SET1を受け取る入力端子には符号41を付し、第2のセット信号SET2を受け取る入力端子には符号42を付し、第1のリセット信号RESET1を受け取る入力端子には符号43を付し、第2のリセット信号RESET2を受け取る入力端子には符号44を付し、第1クロックCKAを受け取る入力端子には符号45を付し、第2クロックCKBを受け取る入力端子には符号46を付している。以下、この双安定回路内における構成要素間の接続関係について説明する。
<1.3 Bistable circuit configuration>
FIG. 1 is a circuit diagram showing the configuration of the bistable circuit included in the
薄膜トランジスタT1のソース端子,薄膜トランジスタT2のソース端子,薄膜トランジスタT3のドレイン端子,薄膜トランジスタT4のドレイン端子,および薄膜トランジスタTSのゲート端子は互いに接続されている。なお、これらが互いに接続されている領域(配線)のことを便宜上「netA」(第1ノード)という。 The source terminal of the thin film transistor T1, the source terminal of the thin film transistor T2, the drain terminal of the thin film transistor T3, the drain terminal of the thin film transistor T4, and the gate terminal of the thin film transistor TS are connected to each other. A region (wiring) in which these are connected to each other is referred to as “netA” (first node) for convenience.
薄膜トランジスタT1については、ゲート端子およびドレイン端子は入力端子41に接続され(すなわち、ダイオード接続となっている)、ソース端子はnetAに接続されている。薄膜トランジスタT2については、ゲート端子およびドレイン端子は入力端子42に接続され(すなわち、ダイオード接続となっている)、ソース端子はnetAに接続されている。薄膜トランジスタT3については、ゲート端子は入力端子43に接続され、ドレイン端子はnetAに接続され、ソース端子は電源電圧VSSに接続されている。薄膜トランジスタT4については、ゲート端子は入力端子44に接続され、ドレイン端子はnetAに接続され、ソース端子は電源電圧VSSに接続されている。薄膜トランジスタTSについては、ゲート端子はnetAに接続され、ドレイン端子は入力端子45に接続され、ソース端子は出力端子61に接続されている。薄膜トランジスタT10については、ゲート端子は入力端子46に接続され、ドレイン端子は出力端子61に接続され、ソース端子は電源電圧VSSに接続されている。キャパシタC1については、一端はnetAに接続され、他端は出力端子61に接続されている。
As for the thin film transistor T1, the gate terminal and the drain terminal are connected to the input terminal 41 (ie, diode connection), and the source terminal is connected to netA. As for the thin film transistor T2, the gate terminal and the drain terminal are connected to the input terminal 42 (that is, diode connection), and the source terminal is connected to netA. As for the thin film transistor T3, the gate terminal is connected to the
次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタT1は、第1のセット信号SET1がハイレベルになっているときに、netAの電位をハイレベルにする。薄膜トランジスタT2は、第2のセット信号SET2がハイレベルになっているときに、netAの電位をハイレベルにする。薄膜トランジスタT3は、第1のリセット信号RESET1がハイレベルになっているときに、netAの電位をローレベルにする。薄膜トランジスタT4は、第2のリセット信号RESET2がハイレベルになっているときに、netAの電位をローレベルにする。薄膜トランジスタTSは、netAの電位がハイレベルになっているときに、第1クロックCKAの電位を出力端子61に与える。薄膜トランジスタT10は、第2クロックCKBがハイレベルになっているときに、走査信号GOUTの電位(出力端子61の電位)をローレベルにする。キャパシタC1は、この双安定回路に接続されたゲートバスラインが選択状態となっている期間中にnetAの電位をハイレベルで維持するための補償容量として機能する。
Next, the function of each component in this bistable circuit will be described. The thin film transistor T1 sets the potential of netA to high level when the first set signal SET1 is at high level. The thin film transistor T2 sets the potential of netA to a high level when the second set signal SET2 is at a high level. The thin film transistor T3 sets the potential of netA to a low level when the first reset signal RESET1 is at a high level. The thin film transistor T4 sets the potential of netA to a low level when the second reset signal RESET2 is at a high level. The thin film transistor TS applies the potential of the first clock CKA to the
なお、本実施形態においては、薄膜トランジスタT1によって第1の第1ノード充電部が実現され、薄膜トランジスタT2によって第2の第1ノード充電部が実現されている。また、薄膜トランジスタT3によって第1の第1ノード放電部が実現され、薄膜トランジスタT4によって第2の第2ノード放電部が実現されている。 In the present embodiment, a first first node charging unit is realized by the thin film transistor T1, and a second first node charging unit is realized by the thin film transistor T2. Further, a first first node discharge unit is realized by the thin film transistor T3, and a second second node discharge unit is realized by the thin film transistor T4.
<1.4 シフトレジスタの動作>
次に、本実施形態におけるシフトレジスタ410の動作について説明する。なお、表示制御回路20から与えられる第1のゲートスタートパルス信号GSP1,第2のゲートスタートパルス信号GSP2,第1のゲートエンドパルス信号GEP1,および第2のゲートエンドパルス信号GEP2のパルスの発生タイミングに応じて、順方向走査の際と逆方向走査の際とで異なる動作が行われる。
<1.4 Shift register operation>
Next, the operation of the
<1.4.1 各段(双安定回路)の動作>
まず、図1,図6,および図7を参照しつつ、シフトレジスタ410の各段(双安定回路)の動作について説明する。なお、図6は順方向走査が行われる際のタイミングチャートであり、図7は逆方向走査が行われる際のタイミングチャートである。また、以下の説明では、図6および図7の時点t2から時点t3までの期間が、双安定回路の出力端子61に接続されているゲートバスラインが選択状態とされるべき期間(選択期間)であるものと仮定する。
<1.4.1 Operation of each stage (bistable circuit)>
First, the operation of each stage (bistable circuit) of the
<1.4.1.1 順方向走査の際の動作>
順方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、入力端子45には図6(a)に示すような波形の第1クロックCKAが与えられ、入力端子46には図6(b)に示すような波形の第2クロックCKBが与えられる。このように、本実施形態においては、互いに位相が180度ずれた2相のクロック信号が双安定回路に与えられている。
<1.4.1.1 Operation during forward scanning>
The operation of the bistable circuit when forward scanning is performed will be described. During the operation of the liquid crystal display device, the
時点t0以前の期間には、netAの電位および走査信号GOUTの電位(出力端子61の電位)はローレベルとなっている。時点t0になると、入力端子44に第2のリセット信号RESET2のパルスが与えられる。これにより、薄膜トランジスタT4はオン状態となり、netAの電位はローレベルで維持される。時点t1になると、入力端子41に第1のセット信号SET1のパルスが与えられる。薄膜トランジスタT1は図1に示すようにダイオード接続となっているので、この第1のセット信号SET1のパルスによって薄膜トランジスタT1はオン状態となり、キャパシタC1が充電される。これにより、netAの電位はローレベルからハイレベルに変化し、薄膜トランジスタTSはオン状態となる。ところで、t1〜t2の期間中、第1クロックCKAはローレベルとなっている。このため、この期間中、走査信号GOUTはローレベルで維持される。また、この期間中、第1のリセット信号RESET1および第2のリセット信号RESET2はローレベルとなっているので、薄膜トランジスタT3およびT4はオフ状態で維持される。このため、この期間中にnetAの電位が低下することはない。
In a period before time t0, the potential of netA and the potential of the scanning signal GOUT (the potential of the output terminal 61) are at a low level. At time t0, a pulse of the second reset signal RESET2 is given to the
時点t2になると、第1クロックCKAがローレベルからハイレベルに変化する。このとき、薄膜トランジスタTSはオン状態となっているので、入力端子45の電位の上昇とともに出力端子61の電位は上昇する。ここで、図1に示すようにnetA−出力端子61間にはキャパシタC1が設けられているので、出力端子61の電位の上昇とともにnetAの電位も上昇する(netAがブートストラップされる)。その結果、薄膜トランジスタTSには大きな電圧が印加され、走査信号GOUTの電位は、第1クロックCKAのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子61に接続されているゲートバスラインが選択状態となる。なお、t2〜t3の期間中、第2クロックCKBはローレベルとなっている。このため、薄膜トランジスタT10はオフ状態となり、この期間中に走査信号GOUTの電位が低下することはない。
At time t2, the first clock CKA changes from the low level to the high level. At this time, since the thin film transistor TS is in the on state, the potential of the
時点t3になると、第1クロックCKAがハイレベルからローレベルに変化する。これにより、入力端子45の電位の低下とともに出力端子61の電位は低下し、キャパシタC1を介してnetAの電位も低下する。また、時点t3には、第2クロックCKBがローレベルからハイレベルに変化する。これにより、薄膜トランジスタT10はオン状態となり、出力端子61の電位すなわち走査信号GOUTの電位はローレベルとなる。さらに、時点t3には、入力端子42に第2のセット信号SET2のパルスが与えられる。薄膜トランジスタT2は図1に示すようにダイオード接続となっているので、この第2のセット信号SET2のパルスによって、netAの電位はハイレベルで維持される。なお、t3〜t4の期間中、第1のリセット信号RESET1および第2のリセット信号RESET2はローレベルとなっているので、薄膜トランジスタT3およびT4はオフ状態で維持される。このため、この期間中にnetAの電位がローレベルにまで低下することはない。
At time t3, the first clock CKA changes from the high level to the low level. As a result, the potential of the
時点t4になると、入力端子43に第1のリセット信号RESET1のパルスが与えられる。これにより、薄膜トランジスタT3はオン状態となり、netAの電位はハイレベルからローレベルに変化する。
At time t4, a pulse of the first reset signal RESET1 is given to the
以上のように、順方向走査の際には、第1のセット信号SET1が、アクティブな走査信号GOUTを生成すべくnetAの電位をローレベルからハイレベルに上昇させるための信号として機能し、第1のリセット信号RESET1が、ハイレベルとなっているnetAの電位をローレベルに低下させるための信号として機能している。そして、netAの電位がハイレベルになっている期間中に第1クロックCKAがハイレベルになることによって、双安定回路からアクティブな走査信号GOUTが出力される。 As described above, during forward scanning, the first set signal SET1 functions as a signal for raising the potential of netA from a low level to a high level to generate an active scanning signal GOUT. 1 reset signal RESET1 functions as a signal for lowering the potential of netA, which is at a high level, to a low level. Then, the active clock signal GOUT is output from the bistable circuit when the first clock CKA goes high during the period when the potential of netA is high.
<1.4.1.2 逆方向走査の際の動作>
次に、逆方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、順方向走査の際と同様、入力端子45には図7(a)に示すような波形の第1クロックCKAが与えられ、入力端子46には図7(b)に示すような波形の第2クロックCKBが与えられる。
<1.4.1.2 Operation during reverse scanning>
Next, the operation of the bistable circuit when reverse scanning is performed will be described. During the operation of the liquid crystal display device, as in the case of forward scanning, the
時点t0以前の期間には、netAの電位および走査信号GOUTの電位(出力端子61の電位)はローレベルとなっている。時点t0になると、入力端子43に第1のリセット信号RESET1のパルスが与えられる。これにより、薄膜トランジスタT3はオン状態となり、netAの電位はローレベルで維持される。時点t1になると、入力端子42に第2のセット信号SET2のパルスが与えられる。薄膜トランジスタT2は図1に示すようにダイオード接続となっているので、この第2のセット信号SET2のパルスによって、netAの電位はローレベルからハイレベルに変化する。これにより、薄膜トランジスタTSはオン状態となる。ところで、t1〜t2の期間中、第1クロックCKAはローレベルとなっている。このため、この期間中、走査信号GOUTはローレベルで維持される。また、この期間中、第1のリセット信号RESET1および第2のリセット信号RESET2はローレベルとなっているので、薄膜トランジスタT3およびT4はオフ状態で維持される。このため、この期間中にnetAの電位が低下することはない。
In a period before time t0, the potential of netA and the potential of the scanning signal GOUT (the potential of the output terminal 61) are at a low level. At time t0, a pulse of the first reset signal RESET1 is given to the
時点t2になると、第1クロックCKAがローレベルからハイレベルに変化する。このとき、薄膜トランジスタTSはオン状態となっているので、入力端子45の電位の上昇とともに出力端子61の電位は上昇する。ここで、図1に示すようにnetA−出力端子61間にはキャパシタC1が設けられているので、出力端子61の電位の上昇とともにnetAの電位も上昇する(netAがブートストラップされる)。その結果、薄膜トランジスタTSには大きな電圧が印加され、走査信号GOUTの電位は、第1クロックCKAのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子61に接続されているゲートバスラインが選択状態となる。なお、t2〜t3の期間中、第2クロックCKBはローレベルとなっている。このため、薄膜トランジスタT10はオフ状態となり、この期間中に走査信号GOUTの電位が低下することはない。
At time t2, the first clock CKA changes from the low level to the high level. At this time, since the thin film transistor TS is in the on state, the potential of the
時点t3になると、第1クロックCKAがハイレベルからローレベルに変化する。これにより、入力端子45の電位の低下とともに出力端子61の電位は低下し、キャパシタC1を介してnetAの電位も低下する。また、時点t3には、第2クロックCKBがローレベルからハイレベルに変化する。これにより、薄膜トランジスタT10はオン状態となり、出力端子61の電位すなわち走査信号GOUTの電位はローレベルとなる。さらに、時点t3には、入力端子41に第1のセット信号SET1のパルスが与えられる。薄膜トランジスタT1は図1に示すようにダイオード接続となっているので、この第1のセット信号SET1のパルスによって、netAの電位はハイレベルで維持される。なお、t3〜t4の期間中、第1のリセット信号RESET1および第2のリセット信号RESET2はローレベルとなっているので、薄膜トランジスタT3およびT4はオフ状態で維持される。このため、この期間中にnetAの電位がローレベルにまで低下することはない。
At time t3, the first clock CKA changes from the high level to the low level. As a result, the potential of the
時点t4になると、入力端子44に第2のリセット信号RESET2のパルスが与えられる。これにより、薄膜トランジスタT4はオン状態となり、netAの電位はハイレベルからローレベルに変化する。
At time t4, a pulse of the second reset signal RESET2 is given to the
以上のように、逆方向走査の際には、第2のセット信号SET2が、アクティブな走査信号GOUTを生成すべくnetAの電位をローレベルからハイレベルに上昇させるための信号として機能し、第2のリセット信号RESET2が、ハイレベルとなっているnetAの電位をローレベルに低下させるための信号として機能している。そして、netAの電位がハイレベルになっている期間中に第1クロックCKAがハイレベルになることによって、双安定回路からアクティブな走査信号GOUTが出力される。 As described above, during backward scanning, the second set signal SET2 functions as a signal for raising the potential of netA from a low level to a high level to generate an active scanning signal GOUT. 2 reset signal RESET2 functions as a signal for lowering the potential of netA, which is at high level, to low level. Then, the active clock signal GOUT is output from the bistable circuit when the first clock CKA goes high during the period when the potential of netA is high.
<1.4.2 シフトレジスタ全体の動作>
次に、図1,図4,図8,および図9を参照しつつ、上記各段(双安定回路)における動作に基づくシフトレジスタ410全体の動作について説明する。なお、図8は順方向走査が行われる際のタイミングチャートであり、図9は逆方向走査が行われる際のタイミングチャートである。
<1.4.2 Operation of entire shift register>
Next, the operation of the
<1.4.2.1 順方向走査の際の動作>
順方向走査が行われる際のシフトレジスタ410全体の動作について説明する。液晶表示装置の動作中、シフトレジスタ410には、図8(a)に示すような波形の第1のゲートクロック信号GCK1と図8(b)に示すような波形の第2のゲートクロック信号GCK2とが与えられる。
<1.4.2.1 Operation during forward scanning>
The overall operation of the
時点ta以前の期間には、全ての段においてnetAの電位はローレベルとなっていて、また、全ての段から出力される走査信号GOUTの電位はローレベルとなっている。時点taになると、第1のゲートスタートパルス信号GSP1のパルスがこのシフトレジスタ410に与えられる。その第1のゲートスタートパルス信号GSP1は、図4に示すように、第1のセット信号SET1として1段目SR(1)に与えられ、第2のリセット信号RESET2として2段目SR(2)に与えられる。これにより、1段目SR(1)のnetAの電位は、図8(e)に示すように、ローレベルからハイレベルに変化する。2段目SR(2)のnetAの電位は、ローレベルのまま維持される。
In a period before time ta, the potential of netA is low in all stages, and the potential of the scanning signal GOUT output from all stages is low. At time ta, the pulse of the first gate start pulse signal GSP1 is supplied to the
時点tbになると、第1のゲートクロック信号GCK1がローレベルからハイレベルに変化する。この時、1段目SR(1)においては入力端子45(図1参照)の電位がローレベルからハイレベルに変化することになるので、1段目SR(1)のnetAの電位は更に上昇する。その結果、tb〜tcの期間中、1段目SR(1)から出力される走査信号GOUT(1)はハイレベルとなる。 At time tb, the first gate clock signal GCK1 changes from low level to high level. At this time, in the first stage SR (1), the potential of the input terminal 45 (see FIG. 1) changes from the low level to the high level, so that the potential of netA of the first stage SR (1) further increases. To do. As a result, during the period from tb to tc, the scanning signal GOUT (1) output from the first stage SR (1) is at the high level.
1段目SR(1)の走査信号GOUT(1)は、図4に示すように、第1のセット信号SET1として2段目SR(2)に与えられ、第2のリセット信号RESET2として3段目SR(3)に与えられる。これにより、tb〜tcの期間中、2段目SR(2)においては図8(g)に示すようにnetAの電位はハイレベルとされ、3段目SR(3)においては図8(i)に示すようにnetAの電位はローレベルで維持される。 As shown in FIG. 4, the scanning signal GOUT (1) of the first stage SR (1) is given to the second stage SR (2) as the first set signal SET1, and three stages as the second reset signal RESET2. Given to eye SR (3). Thus, during the period from tb to tc, the potential of netA is set to the high level in the second stage SR (2) as shown in FIG. 8 (g), and in the third stage SR (3), FIG. ), The potential of netA is maintained at a low level.
時点tcになると、第1のゲートクロック信号GCK1がハイレベルからローレベルに変化する。これにより、1段目SR(1)のnetAの電位は低下する。また、時点tcには、第2のゲートクロック信号GCK2がローレベルからハイレベルに変化する。この時、1段目SR(1)においては入力端子46(図1参照)の電位がローレベルからハイレベルに変化することになるので、1段目SR(1)から出力される走査信号GOUT(1)はローレベルとなる。また、第2のゲートクロック信号GCK2は第1クロックCKAとして2段目SR(2)に与えられるので、第2のゲートクロック信号GCK2がハイレベルに変化することによって、2段目SR(2)のnetAの電位は更に上昇し、tc〜tdの期間中、2段目SR(2)から出力される走査信号GOUT(2)はハイレベルとなる。 At time tc, the first gate clock signal GCK1 changes from the high level to the low level. As a result, the potential of netA of the first stage SR (1) decreases. At the time tc, the second gate clock signal GCK2 changes from the low level to the high level. At this time, in the first stage SR (1), the potential of the input terminal 46 (see FIG. 1) changes from the low level to the high level, so the scanning signal GOUT output from the first stage SR (1). (1) is low level. Further, since the second gate clock signal GCK2 is supplied to the second stage SR (2) as the first clock CKA, the second stage SR (2) is changed by changing the second gate clock signal GCK2 to the high level. The netA potential further rises, and during the period from tc to td, the scanning signal GOUT (2) output from the second stage SR (2) becomes high level.
時点tdになると、第1のゲートクロック信号GCK1がローレベルからハイレベルに変化する。この時、3段目SR(3)においては入力端子45の電位がローレベルからハイレベルに変化することになるので、3段目SR(3)のnetAの電位は更に上昇する。その結果、td〜teの期間中、3段目SR(3)から出力される走査信号GOUT(3)はハイレベルとなる。3段目SR(3)から出力される走査信号GOUT(3)は、第1のリセット信号RESET1として1段目(1)に与えられ、第2のセット信号SET2として2段目SR(2)に与えられ、第1のセット信号SET1として4段目SR(4)に与えられ、第2のリセット信号RESET2として5段目に与えられる。これにより、1段目(1)のnetAの電位はハイレベルからローレベルに変化し、2段目SR(2)のnetAの電位はハイレベルで維持され、4段目SR(4)のnetAの電位はローレベルからハイレベルに変化し、5段目SR(5)のnetAの電位はローレベルで維持される。
When reaching the time point td, the first gate clock signal GCK1 changes from the low level to the high level. At this time, since the potential of the
以上のようにして、1段目SR(1)から8段目SR(8)へと走査信号GOUT(1)〜GOUT(8)が1水平走査期間ずつ順次にハイレベルとなる。そして、時点tjになると、第2のゲートスタートパルス信号GSP2のパルスがこのシフトレジスタ410に与えられる。その第2のゲートスタートパルス信号GSP2は、図4に示すように、第1のリセット信号RESET1として7段目SR(7)に与えられ、第2のセット信号SET2として8段目SR(8)に与えられる。これにより、7段目SR(7)のnetAの電位は、図8(q)に示すように、ハイレベルからローレベルに変化する。8段目SR(8)のnetAの電位は、ハイレベルのまま維持される。
As described above, the scanning signals GOUT (1) to GOUT (8) sequentially become high level for each horizontal scanning period from the first stage SR (1) to the eighth stage SR (8). At time tj, the pulse of the second gate start pulse signal GSP2 is applied to the
時点tkになると、第1のゲートエンドパルス信号GEP1のパルスがこのシフトレジスタ410に与えられる。その第1のゲートエンドパルス信号GEP1は、図4に示すように、第1のリセット信号RESET1として8段目SR(8)に与えられる。これにより、8段目SR(8)のnetAの電位は、図8(s)に示すように、ハイレベルからローレベルに変化する。
At time tk, the pulse of the first gate end pulse signal GEP1 is supplied to the
以上のように、この液晶表示装置に含まれるゲートバスラインGL1〜GLnの走査を開始する信号として第1のゲートスタートパルス信号GSP1が用いられ、当該走査を終了する信号として第1のゲートエンドパルス信号GEP1が用いられることにより、ゲートバスラインGL1〜GLnの順方向走査が行われる。 As described above, the first gate start pulse signal GSP1 is used as a signal for starting scanning of the gate bus lines GL1 to GLn included in the liquid crystal display device, and the first gate end pulse is used as a signal for ending the scanning. By using the signal GEP1, forward scanning of the gate bus lines GL1 to GLn is performed.
<1.4.2.2 逆方向走査の際の動作>
次に、逆方向走査が行われる際のシフトレジスタ410全体の動作について説明する。液晶表示装置の動作中、順方向走査の際と同様、シフトレジスタ410には、図9(a)に示すような波形の第1のゲートクロック信号GCK1と図9(b)に示すような波形の第2のゲートクロック信号GCK2とが与えられる。
<1.4.2.2 Operation during reverse scanning>
Next, the operation of the
時点ta以前の期間には、全ての段においてnetAの電位はローレベルとなっていて、また、全ての段から出力される走査信号GOUTの電位はローレベルとなっている。時点taになると、第2のゲートスタートパルス信号GSP2のパルスがこのシフトレジスタ410に与えられる。その第2のゲートスタートパルス信号GSP2は、図4に示すように、第2のセット信号SET2として8段目SR(8)に与えられ、第1のリセット信号RESET1として7段目SR(7)に与えられる。これにより、8段目SR(8)のnetAの電位は、図9(s)に示すように、ローレベルからハイレベルに変化する。7段目SR(7)のnetAの電位は、ローレベルのまま維持される。
In a period before time ta, the potential of netA is low in all stages, and the potential of the scanning signal GOUT output from all stages is low. At time ta, the pulse of the second gate start pulse signal GSP2 is applied to the
時点tbになると、第2のゲートクロック信号GCK2がローレベルからハイレベルに変化する。この時、8段目SR(8)においては入力端子45(図1参照)の電位がローレベルからハイレベルに変化することになるので、8段目SR(8)のnetAの電位は更に上昇する。その結果、tb〜tcの期間中、8段目SR(8)から出力される走査信号GOUT(8)はハイレベルとなる。 At time tb, the second gate clock signal GCK2 changes from the low level to the high level. At this time, since the potential of the input terminal 45 (see FIG. 1) changes from the low level to the high level in the eighth stage SR (8), the potential of netA of the eighth stage SR (8) further increases. To do. As a result, during the period from tb to tc, the scanning signal GOUT (8) output from the eighth stage SR (8) becomes high level.
8段目SR(8)の走査信号GOUT(8)は、図4に示すように、第2のセット信号SET2として7段目SR(7)に与えられ、第1のリセット信号RESET1として6段目SR(6)に与えられる。これにより、tb〜tcの期間中、7段目SR(7)においては図9(q)に示すようにnetAの電位はハイレベルとされ、6段目SR(6)においては図9(o)に示すようにnetAの電位はローレベルで維持される。 As shown in FIG. 4, the scanning signal GOUT (8) of the eighth stage SR (8) is given to the seventh stage SR (7) as the second set signal SET2, and the sixth stage as the first reset signal RESET1. Given to the eye SR (6). Accordingly, during the period from tb to tc, the potential of netA is set to the high level in the seventh stage SR (7) as shown in FIG. 9 (q), and in the sixth stage SR (6), FIG. ), The potential of netA is maintained at a low level.
時点tcになると、第2のゲートクロック信号GCK2がハイレベルからローレベルに変化する。これにより、8段目SR(8)のnetAの電位は低下する。また、時点tcには、第1のゲートクロック信号GCK1がローレベルからハイレベルに変化する。この時、8段目SR(8)においては入力端子46(図1参照)の電位がローレベルからハイレベルに変化することになるので、8段目SR(8)から出力される走査信号GOUT(8)はローレベルとなる。また、第1のゲートクロック信号GCK1は第1クロックCKAとして7段目SR(7)に与えられるので、第1のゲートクロック信号GCK1がハイレベルに変化することによって、7段目SR(7)のnetAの電位は更に上昇し、tc〜tdの期間中、7段目SR(7)から出力される走査信号GOUT(7)はハイレベルとなる。 At time tc, the second gate clock signal GCK2 changes from high level to low level. As a result, the potential of netA of the eighth stage SR (8) decreases. At the time tc, the first gate clock signal GCK1 changes from the low level to the high level. At this time, since the potential of the input terminal 46 (see FIG. 1) changes from the low level to the high level in the eighth stage SR (8), the scanning signal GOUT output from the eighth stage SR (8). (8) is low level. Further, since the first gate clock signal GCK1 is given to the seventh stage SR (7) as the first clock CKA, the first stage clock signal GCK1 changes to the high level, so that the seventh stage SR (7). The netA potential further rises, and during the period from tc to td, the scanning signal GOUT (7) output from the seventh stage SR (7) becomes high level.
時点tdになると、第2のゲートクロック信号GCK2がローレベルからハイレベルに変化する。この時、6段目SR(6)においては入力端子45の電位がローレベルからハイレベルに変化することになるので、6段目SR(6)のnetAの電位は更に上昇する。その結果、td〜teの期間中、6段目SR(6)から出力される走査信号GOUT(6)はハイレベルとなる。6段目SR(6)から出力される走査信号GOUT(6)は、第2のリセット信号RESET2として8段目(8)に与えられ、第1のセット信号SET1として7段目SR(7)に与えられ、第2のセット信号SET2として5段目SR(5)に与えられ、第1のリセット信号RESET1として4段目に与えられる。これにより、8段目(8)のnetAの電位はハイレベルからローレベルに変化し、7段目SR(7)のnetAの電位はハイレベルで維持され、5段目SR(5)のnetAの電位はローレベルからハイレベルに変化し、4段目SR(4)のnetAの電位はローレベルで維持される。
At time td, the second gate clock signal GCK2 changes from low level to high level. At this time, since the potential of the
以上のようにして、8段目SR(8)から1段目SR(1)へと走査信号GOUT(8)〜GOUT(1)が1水平走査期間ずつ順次にハイレベルとなる。そして、時点tjになると、第1のゲートスタートパルス信号GSP1のパルスがこのシフトレジスタ410に与えられる。その第1のゲートスタートパルス信号GSP1は、図4に示すように、第2のリセット信号RESET2として2段目SR(2)に与えられ、第1のセット信号SET1として1段目SR(1)に与えられる。これにより、2段目SR(2)のnetAの電位は、図9(g)に示すように、ハイレベルからローレベルに変化する。1段目SR(1)のnetAの電位は、ハイレベルのまま維持される。
As described above, the scanning signals GOUT (8) to GOUT (1) sequentially become high level for each horizontal scanning period from the eighth stage SR (8) to the first stage SR (1). At time tj, the pulse of the first gate start pulse signal GSP1 is given to the
時点tkになると、第2のゲートエンドパルス信号GEP2のパルスがこのシフトレジスタ410に与えられる。その第2のゲートエンドパルス信号GEP2は、図4に示すように、第2のリセット信号RESET2として1段目SR(1)に与えられる。これにより、1段目SR(1)のnetAの電位は、図9(e)に示すように、ハイレベルからローレベルに変化する。
At time tk, the pulse of the second gate end pulse signal GEP2 is supplied to the
以上のように、この液晶表示装置に含まれるゲートバスラインGL1〜GLnの走査を開始する信号として第2のゲートスタートパルス信号GSP2が用いられ、当該走査を終了する信号として第2のゲートエンドパルス信号GEP2が用いられることにより、ゲートバスラインGL1〜GLnの逆方向走査が行われる。 As described above, the second gate start pulse signal GSP2 is used as a signal for starting scanning of the gate bus lines GL1 to GLn included in the liquid crystal display device, and the second gate end pulse is used as a signal for ending the scanning. By using the signal GEP2, reverse scanning of the gate bus lines GL1 to GLn is performed.
<1.5 効果>
本実施形態によれば、シフトレジスタ410の各段SR(k)には、前々段SR(k−2)から出力される走査信号GOUT(k−2)が第2のリセット信号RESET2として与えられ、前段SR(k−1)から出力される走査信号GOUT(k−1)が第1のセット信号SET1として与えられ、次段SR(k+1)から出力される走査信号GOUT(k+1)が第2のリセット信号RESET2として与えられ、次々段SR(k+2)から出力される走査信号GOUT(k+2)が第1のリセット信号RESET1として与えられる。また、1段目SR(1)には第1のゲートスタートパルス信号GSP1が第1のセット信号SET1として与えられ、8段目(最終段目)SR(8)には第2のゲートスタートパルス信号GSP2が第2のセット信号SET2として与えられる。このため、ゲートバスラインGL1〜GLnの走査を開始するために第1のゲートスタートパルス信号GSP1のパルスがこのシフトレジスタ410に与えられたときには、「1段目,2段目,・・・,7段目,8段目」の順で各段に第1のセット信号SET1のパルスが与えられ、ゲートバスラインGL1〜GLnの順方向走査が行われる。一方、ゲートバスラインGL1〜GLnの走査を開始するために第2のゲートスタートパルス信号GSP2のパルスがこのシフトレジスタ410に与えられたときには、「8段目,7段目,・・・,2段目,1段目」の順で各段に第2のセット信号SET2のパルスが与えられ、ゲートバスラインGL1〜GLnの逆方向走査が行われる。ここで、本実施形態においては、シフトレジスタ410の各段が2つのセット信号SET1,SET2と2つのリセット信号RESET1,RESET2とを受け取る構成とすることにより、ゲートバスラインGL1〜GLnの走査順序の切り替えが可能となっている。このように、本実施形態によれば、ゲートバスラインGL1〜GLnの走査順序の切り替えのために従来必要とされていた構成(「セレクト信号でスイッチの切り替えを行う構成」、「セレクト信号のための駆動回路や信号配線」など)が不要となる。このため、ゲートバスラインGL1〜GLnの走査順序の切り替えが可能なシフトレジスタを実現する際に、回路面積増大の抑制,消費電流増大の抑制,コスト上昇の抑制を図ることができる。また、走査順序を切り替えるためのスイッチが不要となるので、高温エージング時のスイッチ(トランジスタ)の閾値電圧のシフトに起因する誤動作の発生が抑制される。
<1.5 Effect>
According to this embodiment, each stage SR (k) of the
<1.6 変形例>
上記第1の実施形態においては、netAと出力端子61との間にキャパシタC1が設けられているが、本発明はこれに限定されない。このキャパシタC1は走査信号GOUTの波形の安定化のために設けられているものであって、このキャパシタC1を有さない構成であっても良い。また、上記第1の実施形態においては、第2クロックCKBによってオン/オフが制御される薄膜トランジスタT10が設けられているが、本発明はこれに限定されない。この薄膜トランジスタT10についても走査信号GOUTの波形の安定化のために設けられているものであって、この薄膜トランジスタT10を有さない構成であっても良い。
<1.6 Modification>
In the first embodiment, the capacitor C1 is provided between the netA and the
<2.第2の実施形態>
<2.1 全体構成およびゲートドライバの構成>
本実施形態においては、全体構成およびゲートドライバの概略構成については、図2および図3に示した上記第1の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。但し、上記第1の実施形態においては、表示制御回路20からゲートドライバ40には2相のクロック信号(第1のゲートクロック信号GCK1,第2のゲートクロック信号GCK2)が送られていたのに対し、本実施形態においては、表示制御回路20からゲートドライバ40には4相のクロック信号(第1のゲートクロック信号GCK1,第2のゲートクロック信号GCK2,第3のゲートクロック信号GCK3,および第4のゲートクロック信号GCK4)が送られる。
<2. Second Embodiment>
<2.1 Overall configuration and gate driver configuration>
In the present embodiment, the overall configuration and the schematic configuration of the gate driver are substantially the same as those in the first embodiment shown in FIGS. However, in the first embodiment, the two-phase clock signals (the first gate clock signal GCK1 and the second gate clock signal GCK2) are sent from the
図10は、ゲートドライバ40内のシフトレジスタ411の構成を示すブロック図である。また、図11は、シフトレジスタ411のk段目の双安定回路の入出力信号について説明するための図である。図10に示すように、このシフトレジスタ411は8個の双安定回路SR(1)〜SR(8)によって構成されている。各双安定回路には、4相のクロック信号CKA,CKB,CKC(以下「第3クロック」という。),およびCKD(以下「第4クロック」という。)をそれぞれ受け取るための入力端子と、ローレベルの電源電圧VSSを受け取るための入力端子と、第1のセット信号SET1を受け取るための入力端子と、第2のセット信号SET2を受け取るための入力端子と、第1のリセット信号RESET1を受け取るための入力端子と、第2のリセット信号RESET2を受け取るための入力端子と、走査信号GOUTを出力するための出力端子とが設けられている。
FIG. 10 is a block diagram showing a configuration of the
以下、各段(各双安定回路)に入力される4相のクロック信号CKA,CKB,CKC,およびCKDについて説明する。なお、第1のセット信号SET1,第2のセット信号SET2,第1のリセット信号RESET1,第2のリセット信号RESET2,および電源電圧VSSについては、上記第1の実施形態と同様であるので、説明を省略する。 Hereinafter, the four-phase clock signals CKA, CKB, CKC, and CKD input to each stage (each bistable circuit) will be described. The first set signal SET1, the second set signal SET2, the first reset signal RESET1, the second reset signal RESET2, and the power supply voltage VSS are the same as those in the first embodiment, and therefore will be described. Is omitted.
1段目SR(1)および5段目SR(5)については、第1のゲートクロック信号GCK1が第1クロックCKAとして与えられ、第2のゲートクロック信号GCK2が第2クロックCKBとして与えられ、第3のゲートクロック信号GCK3が第3クロックCKCとして与えられ、第4のゲートクロック信号GCK4が第4クロックCKDとして与えられる。 For the first stage SR (1) and the fifth stage SR (5), the first gate clock signal GCK1 is provided as the first clock CKA, and the second gate clock signal GCK2 is provided as the second clock CKB. The third gate clock signal GCK3 is given as the third clock CKC, and the fourth gate clock signal GCK4 is given as the fourth clock CKD.
2段目SR(2)および6段目SR(6)については、第2のゲートクロック信号GCK2が第1クロックCKAとして与えられ、第3のゲートクロック信号GCK3が第2クロックCKBとして与えられ、第4のゲートクロック信号GCK4が第3クロックCKCとして与えられ、第1のゲートクロック信号GCK1が第4クロックCKDとして与えられる。 For the second stage SR (2) and the sixth stage SR (6), the second gate clock signal GCK2 is provided as the first clock CKA, and the third gate clock signal GCK3 is provided as the second clock CKB. The fourth gate clock signal GCK4 is supplied as the third clock CKC, and the first gate clock signal GCK1 is supplied as the fourth clock CKD.
3段目SR(3)および7段目SR(7)については、第3のゲートクロック信号GCK3が第1クロックCKAとして与えられ、第4のゲートクロック信号GCK4が第2クロックCKBとして与えられ、第1のゲートクロック信号GCK1が第3クロックCKCとして与えられ、第2のゲートクロック信号GCK2が第4クロックCKDとして与えられる。 For the third stage SR (3) and the seventh stage SR (7), the third gate clock signal GCK3 is provided as the first clock CKA, and the fourth gate clock signal GCK4 is provided as the second clock CKB. The first gate clock signal GCK1 is given as the third clock CKC, and the second gate clock signal GCK2 is given as the fourth clock CKD.
4段目SR(4)および8段目SR(8)については、第4のゲートクロック信号GCK4が第1クロックCKAとして与えられ、第1のゲートクロック信号GCK1が第2クロックCKBとして与えられ、第2のゲートクロック信号GCK2が第3クロックCKCとして与えられ、第3のゲートクロック信号GCK3が第4クロックCKDとして与えられる。 For the fourth stage SR (4) and the eighth stage SR (8), the fourth gate clock signal GCK4 is provided as the first clock CKA, and the first gate clock signal GCK1 is provided as the second clock CKB. The second gate clock signal GCK2 is supplied as the third clock CKC, and the third gate clock signal GCK3 is supplied as the fourth clock CKD.
<2.2 双安定回路の構成>
図12は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図1に示した上記第1の実施形態における構成要素に加えて、2個の薄膜トランジスタT11(第11のスイッチング素子),T12(第12のスイッチング素子)と、第3クロックCKCを受け取る入力端子47と、第4クロックCKDを受け取る入力端子48とが設けられている。薄膜トランジスタT11については、ゲート端子は入力端子47に接続され、ドレイン端子は出力端子61に接続され、ソース端子は電源電圧VSSに接続されている。薄膜トランジスタT12については、ゲート端子は入力端子48に接続され、ドレイン端子は出力端子61に接続され、ソース端子は電源電圧VSSに接続されている。薄膜トランジスタT11は、第3クロックCKCがハイレベルになっているときに、走査信号GOUTの電位をローレベルにする。薄膜トランジスタT12は、第4クロックCKDがハイレベルになっているときに、走査信号GOUTの電位をローレベルにする。
<2.2 Bistable circuit configuration>
FIG. 12 is a circuit diagram showing a configuration of the bistable circuit in the present embodiment. In this embodiment, in addition to the components in the first embodiment shown in FIG. 1, two thin film transistors T11 (11th switching element), T12 (12th switching element), and a third clock An
<2.3 シフトレジスタの動作>
次に、本実施形態におけるシフトレジスタ411の動作について説明する。なお、上記第1の実施形態と異なる点についてのみ詳しく説明し、上記第1の実施形態と同様の点については簡単に説明する。
<2.3.1 各段(双安定回路)の動作>
まず、図12,図13,および図14を参照しつつ、シフトレジスタ411の各段(双安定回路)の動作について説明する。なお、図13は順方向走査が行われる際のタイミングチャートであり、図14は逆方向走査が行われる際のタイミングチャートである。
<2.3 Shift register operation>
Next, the operation of the
<2.3.1 Operation of each stage (bistable circuit)>
First, the operation of each stage (bistable circuit) of the
<2.3.1.1 順方向走査の際の動作>
順方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、入力端子45には図13(a)に示すような波形の第1クロックCKAが与えられ、入力端子46には図13(b)に示すような波形の第2クロックCKBが与えられ、入力端子47には図13(c)に示すような波形の第3クロックCKCが与えられ、入力端子48には図13(d)に示すような波形の第4クロックCKDが与えられる。このように、本実施形態においては、90度ずつ位相がずれた4相のクロック信号が双安定回路に与えられる。
<2.3.1.1 Operation during forward scanning>
The operation of the bistable circuit when forward scanning is performed will be described. During the operation of the liquid crystal display device, the
時点t1以前の期間には、上記第1の実施形態と同様の動作が行われる。時点t1になると、入力端子41に第1のセット信号SET1のパルスが与えられる。これにより、netAの電位はローレベルからハイレベルに変化し、薄膜トランジスタTSはオン状態となる。t1〜t2の期間中、第1クロックCKAはローレベルとなっているので、走査信号GOUTはローレベルで維持される。また、この期間中、第1のリセット信号RESET1および第2のリセット信号RESET2はローレベルとなっているので、netAの電位が低下することはない。
In the period before time t1, the same operation as in the first embodiment is performed. At time t1, a pulse of the first set signal SET1 is given to the
時点t2になると、第1クロックCKAがローレベルからハイレベルに変化する。これにより、上記第1の実施形態と同様に、走査信号GOUTの電位が第1クロックCKAのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子61に接続されているゲートバスラインが選択状態となる。なお、t2〜t3の期間中、第2クロックCKB,第3クロックCKC,および第4クロックCKDはいずれもローレベルとなっている。このため、この期間中に走査信号GOUTの電位が低下することはない。
At time t2, the first clock CKA changes from the low level to the high level. As a result, as in the first embodiment, the potential of the scanning signal GOUT rises to the high level potential of the first clock CKA. As a result, the gate bus line connected to the
時点t3になると、第1クロックCKAがハイレベルからローレベルに変化する。これにより、netAの電位は低下する。また、時点t3には、第2クロックCKBがローレベルからハイレベルに変化する。これにより、出力端子61の電位すなわち走査信号GOUTの電位はローレベルとなる。さらに、時点t3には、入力端子42に第2のセット信号SET2のパルスが与えられる。これにより、netAの電位はハイレベルで維持される。なお、t3〜t4の期間中、第1のリセット信号RESET1および第2のリセット信号RESET2はローレベルとなっているので、netAの電位がローレベルにまで低下することはない。時点t4になると、入力端子43に第1のリセット信号RESET1のパルスが与えられる。これにより、netAの電位はハイレベルからローレベルに変化する。
At time t3, the first clock CKA changes from the high level to the low level. As a result, the potential of netA decreases. At time t3, the second clock CKB changes from the low level to the high level. As a result, the potential of the
<2.3.1.2 逆方向走査の際の動作>
次に、逆方向走査が行われる際の双安定回路の動作について説明する。液晶表示装置の動作中、入力端子45には図14(a)に示すような波形の第1クロックCKAが与えられ、入力端子46には図14(b)に示すような波形の第2クロックCKBが与えられ、入力端子47には図14(c)に示すような波形の第3クロックCKCが与えられ、入力端子48には図14(d)に示すような波形の第4クロックCKDが与えられる。図13および図14から把握されるように、順方向走査の際には、「第1クロックCKA,第2クロックCKB,第3クロックCKC,第4クロックCKD」の順にこれら4相のクロック信号のクロックパルスがこの双安定回路に与えられるが、逆方向走査の際には、「第4クロックCKD,第3クロックCKC,第2クロックCKB,第1クロックCKA」の順にこれら4相のクロック信号のクロックパルスがこの双安定回路に与えられる。このようなクロックパルスの発生順序については、表示制御回路20にて切り替えが行われる。
<2.3.1.2 Operation during reverse scanning>
Next, the operation of the bistable circuit when reverse scanning is performed will be described. During the operation of the liquid crystal display device, the
時点t1以前の期間には、上記第1の実施形態と同様の動作が行われる。時点t1になると、入力端子42に第2のセット信号SET2のパルスが与えられる。これにより、netAの電位はローレベルからハイレベルに変化し、薄膜トランジスタTSはオン状態となる。t1〜t2の期間中、第1クロックCKAはローレベルとなっているので、走査信号GOUTはローレベルで維持される。また、この期間中、第1のリセット信号RESET1および第2のリセット信号RESET2はローレベルとなっているので、netAの電位が低下することはない。 In the period before time t1, the same operation as in the first embodiment is performed. At time t1, a pulse of the second set signal SET2 is given to the input terminal. As a result, the potential of netA changes from the low level to the high level, and the thin film transistor TS is turned on. Since the first clock CKA is at the low level during the period from t1 to t2, the scanning signal GOUT is maintained at the low level. Further, during this period, since the first reset signal RESET1 and the second reset signal RESET2 are at the low level, the potential of the netA does not decrease.
時点t2になると、第1クロックCKAがローレベルからハイレベルに変化する。これにより、上記第1の実施形態と同様に、走査信号GOUTの電位が第1クロックCKAのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子61に接続されているゲートバスラインが選択状態となる。なお、t2〜t3の期間中、第2クロックCKB,第3クロックCKC,および第4クロックCKDはいずれもローレベルとなっている。このため、この期間中に走査信号GOUTの電位が低下することはない。
At time t2, the first clock CKA changes from the low level to the high level. As a result, as in the first embodiment, the potential of the scanning signal GOUT rises to the high level potential of the first clock CKA. As a result, the gate bus line connected to the
時点t3になると、第1クロックCKAがハイレベルからローレベルに変化する。これにより、netAの電位は低下する。また、時点t3には、第4クロックCKDがローレベルからハイレベルに変化する。このため、薄膜トランジスタT12がオン状態となる。これにより、出力端子61の電位すなわち走査信号GOUTの電位はローレベルとなる。さらに、時点t3には、入力端子41に第1のセット信号SET1のパルスが与えられる。これにより、netAの電位はハイレベルで維持される。なお、t3〜t4の期間中、第1のリセット信号RESET1および第2のリセット信号RESET2はローレベルとなっているので、netAの電位がローレベルにまで低下することはない。時点t4になると、入力端子44に第2のリセット信号RESET2のパルスが与えられる。これにより、netAの電位はハイレベルからローレベルに変化する。
At time t3, the first clock CKA changes from the high level to the low level. As a result, the potential of netA decreases. Further, at the time point t3, the fourth clock CKD changes from the low level to the high level. For this reason, the thin film transistor T12 is turned on. As a result, the potential of the
<2.3.2 シフトレジスタ全体の動作>
次に、図10,図12,図15,および図16を参照しつつ、上記各段(双安定回路)における動作に基づくシフトレジスタ411全体の動作について説明する。なお、図15は順方向走査が行われる際のタイミングチャートであり、図16は逆方向走査が行われる際のタイミングチャートである。
<2.3.2 Operation of entire shift register>
Next, the operation of the
<2.3.2.1 順方向走査の際の動作>
順方向走査が行われる際のシフトレジスタ411全体の動作について説明する。液晶表示装置の動作中、シフトレジスタ411には、図15(a)に示すような波形の第1のゲートクロック信号GCK1,図15(b)に示すような波形の第2のゲートクロック信号GCK2,図15(c)に示すような波形の第3のゲートクロック信号GCK3,および図15(d)に示すような波形の第4のゲートクロック信号GCK4が与えられる。
<2.3.2.1 Operation during forward scanning>
The overall operation of the
時点td以前の期間には、上記第1の実施形態と同様の動作が行われる。時点tdになると、第3のゲートクロック信号GCK3がローレベルからハイレベルに変化する。この時、3段目SR(3)においては入力端子45の電位がローレベルからハイレベルに変化することになるので、3段目SR(3)のnetAの電位は更に上昇する。その結果、td〜teの期間中、3段目SR(3)から出力される走査信号GOUT(3)はハイレベルとなる。そして、ハイレベルにされたこの走査信号GOUT(3)に基づき、1段目(1)のnetAの電位はハイレベルからローレベルに変化し、2段目SR(2)のnetAの電位はハイレベルで維持され、4段目SR(4)のnetAの電位はローレベルからハイレベルに変化し、5段目SR(5)のnetAの電位はローレベルで維持される。
In the period before time td, the same operation as in the first embodiment is performed. At time td, the third gate clock signal GCK3 changes from the low level to the high level. At this time, since the potential of the
時点teになると、第4のゲートクロック信号GCK4がローレベルからハイレベルに変化する。この時、4段目SR(4)においては入力端子45の電位がローレベルからハイレベルに変化することになるので、4段目SR(4)のnetAの電位は更に上昇する。その結果、te〜tfの期間中、4段目SR(4)から出力される走査信号GOUT(4)はハイレベルとなる。そして、ハイレベルにされたこの走査信号GOUT(4)に基づき、2段目(2)のnetAの電位はハイレベルからローレベルに変化し、3段目SR(3)のnetAの電位はハイレベルで維持され、5段目SR(5)のnetAの電位はローレベルからハイレベルに変化し、6段目SR(6)のnetAの電位はローレベルで維持される。
At time te, the fourth gate clock signal GCK4 changes from the low level to the high level. At this time, since the potential of the
以上のようにして、1段目SR(1)から8段目SR(8)へと走査信号GOUT(1)〜GOUT(8)が1水平走査期間ずつ順次にハイレベルとなる。そして、時点tj以降の期間には、上記第1の実施形態と同様の動作が行われる。 As described above, the scanning signals GOUT (1) to GOUT (8) sequentially become high level for each horizontal scanning period from the first stage SR (1) to the eighth stage SR (8). Then, during the period after time tj, the same operation as in the first embodiment is performed.
<2.3.2.2 逆方向走査の際の動作>
次に、逆方向走査が行われる際のシフトレジスタ410全体の動作について説明する。液晶表示装置の動作中、シフトレジスタ411には、図16(a)に示すような波形の第1のゲートクロック信号GCK1,図16(b)に示すような波形の第2のゲートクロック信号GCK2,図16(c)に示すような波形の第3のゲートクロック信号GCK3,および図16(d)に示すような波形の第4のゲートクロック信号GCK4が与えられる。
<2.3.2.2 Operation during reverse scanning>
Next, the operation of the
時点tb以前の期間には、上記第1の実施形態と同様の動作が行われる。時点tbになると、第4のゲートクロック信号GCK4がローレベルからハイレベルに変化する。この時、8段目SR(8)においては入力端子45の電位がローレベルからハイレベルに変化することになるので、8段目SR(8)のnetAの電位は更に上昇する。その結果、tb〜tcの期間中、8段目SR(8)から出力される走査信号GOUT(8)はハイレベルとなる。
In the period before the time point tb, the same operation as in the first embodiment is performed. At time tb, the fourth gate clock signal GCK4 changes from the low level to the high level. At this time, since the potential of the
時点tcになると、第4のゲートクロック信号GCK4がハイレベルからローレベルに変化する。これにより、8段目SR(8)のnetAの電位は低下する。また、時点tcには、第3のゲートクロック信号GCK3がローレベルからハイレベルに変化する。この時、8段目SR(8)においては入力端子48の電位がローレベルからハイレベルに変化することになるので、8段目SR(8)から出力される走査信号GOUT(8)はローレベルとなる。また、第3のゲートクロック信号GCK3は第1クロックCKAとして7段目SR(7)に与えられるので、第3のゲートクロック信号GCK3がハイレベルに変化することによって、7段目SR(7)のnetAの電位は更に上昇し、tc〜tdの期間中、7段目SR(7)から出力される走査信号GOUT(7)はハイレベルとなる。
At time tc, the fourth gate clock signal GCK4 changes from the high level to the low level. As a result, the potential of netA of the eighth stage SR (8) decreases. At the time tc, the third gate clock signal GCK3 changes from the low level to the high level. At this time, since the potential of the
時点tdになると、第2のゲートクロック信号GCK2がローレベルからハイレベルに変化する。この時、6段目SR(6)においては入力端子45の電位がローレベルからハイレベルに変化することになるので、6段目SR(6)のnetAの電位は更に上昇する。その結果、td〜teの期間中、6段目SR(6)から出力される走査信号GOUT(6)はハイレベルとなる。そして、ハイレベルにされたこの走査信号GOUT(6)に基づき、8段目(8)のnetAの電位はハイレベルからローレベルに変化し、7段目SR(7)のnetAの電位はハイレベルで維持され、5段目SR(5)のnetAの電位はローレベルからハイレベルに変化し、4段目SR(4)のnetAの電位はローレベルで維持される。
At time td, the second gate clock signal GCK2 changes from low level to high level. At this time, since the potential of the
以上のようにして、8段目SR(8)から1段目SR(1)へと走査信号GOUT(8)〜GOUT(1)が1水平走査期間ずつ順次にハイレベルとなる。そして、時点tj以降の期間には、上記第1の実施形態と同様の動作が行われる。 As described above, the scanning signals GOUT (8) to GOUT (1) sequentially become high level for each horizontal scanning period from the eighth stage SR (8) to the first stage SR (1). Then, during the period after time tj, the same operation as in the first embodiment is performed.
<2.4 効果>
本実施形態によれば、上記第1の実施形態と同様、ゲートバスラインGL1〜GLnの走査順序の切り替えが可能なシフトレジスタを実現する際に、回路面積増大の抑制,消費電流増大の抑制,コスト上昇の抑制を図ることができる。また、高温エージング時のスイッチ(トランジスタ)の閾値電圧のシフトに起因する誤動作の発生が抑制される。
<2.4 Effect>
According to the present embodiment, as in the first embodiment, when realizing a shift register capable of switching the scanning order of the gate bus lines GL1 to GLn, it is possible to suppress an increase in circuit area, an increase in current consumption, Cost increase can be suppressed. Further, the occurrence of malfunction due to the shift of the threshold voltage of the switch (transistor) during high temperature aging is suppressed.
さらに、本実施形態によれば、配線容量や配線抵抗に基づく走査信号GOUTのパルスのなまりに起因する誤動作の発生が抑制される。これについて、以下に説明する。上記第1の実施形態のようにシフトレジスタが2相のクロック信号で動作している場合、例えば図6の時点t4で第1のリセット信号RESET1(各段の次々段から出力される走査信号)のパルスになまりが生じると、時点t4ではnetAの電位はハイレベルであるので、第1クロックCKAがローレベルからハイレベルに変化することによって出力端子61の電位が上昇する。また、netA−出力端子61間にはキャパシタC1が設けられているので、出力端子61の電位の上昇とともにnetAの電位も上昇する。このようにして、第1のリセット信号RESET1のパルスが立ち上がるまでは時点t4以降においてもnetAの電位がローレベルまで低下せず、出力端子61から異常パルスが出力される。これに対して、本実施形態によれば、シフトレジスタは4相のクロック信号で動作しており、図13の時点t4には第1クロックCKAはローレベルで維持されている。このため、時点t4で第1のリセット信号RESET1のパルスになまりが生じても、出力端子61の電位はローレベルで維持され、キャパシタC1を介してnetAの電位が上昇することはない。そして、第1のリセット信号RESET1のパルスが立ち上がった時点でnetAの電位はローレベルにされる。これにより、走査信号GOUTのパルスのなまりに起因する誤動作の発生が抑制される。
Furthermore, according to the present embodiment, the occurrence of malfunction due to the rounding of the pulse of the scanning signal GOUT based on the wiring capacitance and wiring resistance is suppressed. This will be described below. When the shift register operates with a two-phase clock signal as in the first embodiment, for example, the first reset signal RESET1 (scanning signal output from the next stage of each stage) at time t4 in FIG. When the pulse is rounded, the potential of netA is at the high level at time t4. Therefore, the potential of the
さらにまた、本実施形態によれば、クロック信号によってオン/オフの制御が行われる薄膜トランジスタ(例えば、薄膜トランジスタT10)についてのONデューティ(オン状態にされている期間の比率)が25パーセントとなる。このように上記第1の実施形態と比較してONデューティが2分の1となるので、薄膜トランジスタの閾値電圧のシフトが抑制される。 Furthermore, according to the present embodiment, the ON duty (ratio of the period in which the transistor is on) of the thin film transistor (for example, the thin film transistor T10) that is controlled to be turned on / off by the clock signal is 25%. Thus, since the ON duty is halved compared to the first embodiment, the threshold voltage shift of the thin film transistor is suppressed.
<2.5 変形例>
上記第2の実施形態においては、シフトレジスタが4相のクロック信号で動作する例を挙げて説明しているが、シフトレジスタに与えられるクロック信号の相数は、3相であっても良いし、5相以上であっても良い。また、キャパシタC1や薄膜トランジスタT10,T11,T12を有さない構成であっても良い。
<2.5 Modification>
In the second embodiment, the shift register operates with a four-phase clock signal. However, the number of phases of the clock signal supplied to the shift register may be three. Five or more phases may be used. Moreover, the structure which does not have capacitor C1 and thin-film transistor T10, T11, T12 may be sufficient.
<3.第3の実施形態>
<3.1 全体構成およびゲートドライバの構成>
本実施形態においては、全体構成,ゲートドライバの概略構成,およびシフトレジスタの構成については、図2〜図4に示した上記第1の実施形態における構成と同様であるので、説明を省略する。
<3. Third Embodiment>
<3.1 Overall configuration and gate driver configuration>
In the present embodiment, the overall configuration, the schematic configuration of the gate driver, and the configuration of the shift register are the same as those in the first embodiment shown in FIGS.
<3.2 双安定回路の構成>
図17は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図1に示した上記第1の実施形態における構成要素に加えて、3個の薄膜トランジスタT5(第5のスイッチング素子),T6(第6のスイッチング素子),およびT7(第7のスイッチング素子)と、第2クロックCKBを受け取る入力端子49とが設けられている。なお、入力端子46と入力端子49とは同じ端子(1つの端子)であっても良い。薄膜トランジスタT6のソース端子,薄膜トランジスタT7のドレイン端子,および薄膜トランジスタT5のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域(配線)のことを便宜上「netB」(第2ノード)という。
<Configuration of bistable circuit>
FIG. 17 is a circuit diagram showing a configuration of a bistable circuit in the present embodiment. In the present embodiment, in addition to the components in the first embodiment shown in FIG. 1, three thin film transistors T5 (fifth switching element), T6 (sixth switching element), and T7 (first switching element) are provided. 7) and an
薄膜トランジスタT5については、ゲート端子はnetBに接続され、ドレイン端子はnetAに接続され、ソース端子は電源電圧VSSに接続されている。薄膜トランジスタT6については、ゲート端子およびドレイン端子は入力端子49に接続され(すなわち、ダイオード接続となっている)、ソース端子はnetBに接続されている。薄膜トランジスタT7については、ゲート端子はnetAに接続され、ドレイン端子はnetBに接続され、ソース端子は電源電圧VSSに接続されている。これにより、図17で符号70で示す部分の回路は、netAの電位を示す信号の論理反転信号と第2クロックCKBとの論理積を出力するAND回路となっている。本実施形態においては、このAND回路によって第2ノード制御部が実現されている。
As for the thin film transistor T5, the gate terminal is connected to netB, the drain terminal is connected to netA, and the source terminal is connected to the power supply voltage VSS. As for the thin film transistor T6, the gate terminal and the drain terminal are connected to the input terminal 49 (that is, diode connection), and the source terminal is connected to netB. As for the thin film transistor T7, the gate terminal is connected to netA, the drain terminal is connected to netB, and the source terminal is connected to the power supply voltage VSS. Accordingly, the circuit indicated by
薄膜トランジスタT5は、netBの電位がハイレベルになっているときに、netAの電位をローレベルにする。薄膜トランジスタT6は、第2クロックCKBがハイレベルになっているときに、netBの電位をハイレベルにする。薄膜トランジスタT7は、netAの電位がハイレベルになっているときに、netBの電位をローレベルにする。以上のことから、第1ノードの電位がローレベルであって、かつ、第2クロックCKBがハイレベルになっているときに、netAの電位がローレベルにされる。 The thin film transistor T5 sets the potential of netA to a low level when the potential of netB is at a high level. The thin film transistor T6 sets the potential of netB to high level when the second clock CKB is at high level. The thin film transistor T7 sets the potential of netB to a low level when the potential of netA is at a high level. From the above, when the potential of the first node is at a low level and the second clock CKB is at a high level, the potential of netA is set to a low level.
<3.3 シフトレジスタの動作>
次に、図17,図18,および図19を参照しつつ、本実施形態におけるシフトレジスタの各段(双安定回路)の動作について説明する。図18は順方向走査が行われる際のタイミングチャートであり、図19は逆方向走査が行われる際のタイミングチャートである。なお、シフトレジスタ全体の動作については、上記第1の実施形態と同様であるので、説明を省略する。
<3.3 Shift register operation>
Next, the operation of each stage (bistable circuit) of the shift register in the present embodiment will be described with reference to FIGS. 17, 18, and 19. FIG. FIG. 18 is a timing chart when the forward scanning is performed, and FIG. 19 is a timing chart when the backward scanning is performed. Since the operation of the entire shift register is the same as that of the first embodiment, description thereof is omitted.
<3.3.1 順方向走査の際の動作>
時点t1以前の期間には、netBの電位が1水平走査期間おきにハイレベルになって薄膜トランジスタT5がオン状態となるほかは、上記第1の実施形態と同様の動作が行われる。時点t1になると、入力端子41に第1のセット信号SET1のパルスが与えられる。これにより、上記第1の実施形態と同様、netAの電位がローレベルからハイレベルに変化し、薄膜トランジスタTSはオン状態となる。また、上記第1の実施形態と同様、t1〜t2の期間中、走査信号GOUTはローレベルで維持される。ところで、本実施形態においては、薄膜トランジスタT7のゲート端子がnetAに接続されている。このため、netAの電位がハイレベルになることによって、薄膜トランジスタT7がオン状態となる。これにより、netBの電位はローレベルとなるので、薄膜トランジスタT5はオフ状態となる。従って、t1〜t2の期間中に、「薄膜トランジスタT5がオン状態となってnetAの電位が低下する」ということはない。
<3.3.1 Operation during forward scanning>
In the period before time t1, the same operation as in the first embodiment is performed except that the potential of netB becomes high level every other horizontal scanning period and the thin film transistor T5 is turned on. At time t1, a pulse of the first set signal SET1 is given to the
時点t2になると、第1クロックCKAがローレベルからハイレベルに変化する。これにより、上記第1の実施形態と同様、netAの電位は上昇する。そして、走査信号GOUTの電位が第1クロックCKAのハイレベルの電位にまで上昇し、この双安定回路の出力端子61に接続されているゲートバスラインが選択状態となる。ところで、netAの電位は時点t1からハイレベルとなっているので薄膜トランジスタT7はオン状態で維持されている。また、t2〜t3の期間中、第2クロックCKBはローレベルとなっているので、薄膜トランジスタT6はオフ状態となっている。このため、t2〜t3の期間中、netBの電位はローレベルとなり、薄膜トランジスタT5はオフ状態となる。従って、t2〜t3の期間中に、「薄膜トランジスタT5がオン状態となってnetAの電位が低下する」ということはない。
At time t2, the first clock CKA changes from the low level to the high level. As a result, as in the first embodiment, the potential of netA increases. Then, the potential of the scanning signal GOUT rises to the high level potential of the first clock CKA, and the gate bus line connected to the
時点t3になると、上記第1の実施形態と同様、走査信号GOUTの電位はローレベルとなる。netAの電位については、t2〜t3の期間よりは低下するものの、ハイレベルの状態で維持される。このため、t3〜t4の期間中、薄膜トランジスタT7はオン状態となる。これにより、netBの電位はローレベルとなるので、薄膜トランジスタT5はオフ状態となる。従って、t3〜t4の期間中に、「薄膜トランジスタT5がオン状態となってnetAの電位が低下する」ということはない。 At time t3, as in the first embodiment, the potential of the scanning signal GOUT becomes a low level. The netA potential is maintained at a high level although it is lower than the period from t2 to t3. Therefore, the thin film transistor T7 is turned on during the period from t3 to t4. Accordingly, since the potential of netB becomes low level, the thin film transistor T5 is turned off. Therefore, during the period from t3 to t4, “the thin film transistor T5 is turned on and the potential of the netA is not lowered”.
時点t4以降の期間には、netBの電位が1水平走査期間おきにハイレベルになって薄膜トランジスタT7がオン状態となるほかは、上記第1の実施形態と同様の動作が行われる。 In the period after time t4, the same operation as in the first embodiment is performed except that the potential of netB becomes high level every other horizontal scanning period and the thin film transistor T7 is turned on.
<3.3.2 逆方向走査の際の動作>
時点t1以前の期間には、netBの電位が1水平走査期間おきにハイレベルになって薄膜トランジスタT5がオン状態となるほかは、上記第1の実施形態と同様の動作が行われる。時点t1になると、入力端子42に第2のセット信号SET2のパルスが与えられる。これにより、上記第1の実施形態と同様、netAの電位がローレベルからハイレベルに変化し、薄膜トランジスタTSはオン状態となる。また、上記第1の実施形態と同様、t1〜t2の期間中、走査信号GOUTはローレベルで維持される。また、順方向走査の際と同様、t1〜t2の期間中、「薄膜トランジスタT5がオン状態となってnetAの電位が低下する」ということはない。
<3.3.2 Operation during reverse scanning>
In the period before time t1, the same operation as in the first embodiment is performed except that the potential of netB becomes high level every other horizontal scanning period and the thin film transistor T5 is turned on. At time t1, a pulse of the second set signal SET2 is given to the input terminal. As a result, as in the first embodiment, the potential of netA changes from the low level to the high level, and the thin film transistor TS is turned on. As in the first embodiment, the scanning signal GOUT is maintained at a low level during the period from t1 to t2. Similarly to the forward scanning, during the period from t1 to t2, the “thin film transistor T5 is turned on and the potential of netA does not decrease”.
時点t2になると、第1クロックCKAがローレベルからハイレベルに変化する。これにより、上記第1の実施形態と同様、netAの電位は上昇する。そして、走査信号GOUTの電位が第1クロックCKAのハイレベルの電位にまで上昇し、この双安定回路の出力端子61に接続されているゲートバスラインが選択状態となる。また、netAの電位は時点t1からハイレベルになっているところ、順方向走査の際と同様、t2〜t3の期間中に、「薄膜トランジスタT5がオン状態となってnetAの電位が低下する」ということはない。
At time t2, the first clock CKA changes from the low level to the high level. As a result, as in the first embodiment, the potential of netA increases. Then, the potential of the scanning signal GOUT rises to the high level potential of the first clock CKA, and the gate bus line connected to the
時点t3になると、上記第1の実施形態と同様、走査信号GOUTの電位はローレベルとなる。netAの電位については、t2〜t3の期間よりは低下するものの、ハイレベルの状態で維持される。このため、順方向走査の際と同様、t3〜t4の期間中に、「薄膜トランジスタT5がオン状態となってnetAの電位が低下する」ということはない。時点t4以降の期間には、netBの電位が1水平走査期間おきにハイレベルになって薄膜トランジスタT5がオン状態となるほかは、上記第1の実施形態と同様の動作が行われる。 At time t3, as in the first embodiment, the potential of the scanning signal GOUT becomes a low level. The netA potential is maintained at a high level although it is lower than the period from t2 to t3. Therefore, as in the case of forward scanning, during the period from t3 to t4, there is no case that “the thin film transistor T5 is turned on and the potential of the netA is lowered”. In the period after time t4, the same operation as in the first embodiment is performed except that the potential of netB becomes high level every other horizontal scanning period and the thin film transistor T5 is turned on.
<3.4 効果>
本実施形態によれば、順方向走査の際においても逆方向走査の際においても、時点t0以前の期間および時点t5以降の期間には、netBの電位が1水平走査期間おきにハイレベルとなる。このため、当該期間には、1水平走査期間おきに薄膜トランジスタT5がオン状態となる。これにより、例えば高温エージングによって薄膜トランジスタTSの閾値電圧のシフトが生じ、当該薄膜トランジスタTSにおけるリーク電流が大きくなった場合でも、1水平走査期間おきにnetAの電位が確実にローレベルにされ、出力端子61からの異常パルスの出力が抑制される。また、そのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が抑制される。
<3.4 Effects>
According to the present embodiment, the potential of netB becomes a high level every other horizontal scanning period in the period before the time t0 and the period after the time t5 in both the forward scanning and the backward scanning. . Therefore, in the period, the thin film transistor T5 is turned on every other horizontal scanning period. Thereby, for example, even when the threshold voltage of the thin film transistor TS is shifted due to high temperature aging and the leakage current in the thin film transistor TS becomes large, the potential of the netA is reliably set to the low level every other horizontal scanning period, and the
<3.5 変形例>
図17に示した構成に加えて、第1クロックCKAがハイレベルになっているときにnetBの電位をローレベルにする薄膜トランジスタを備える構成にしても良い(後述する図23参照)。これにより、第1クロックCKAがハイレベルになっている期間にはnetBの電位は確実にローレベルにされるので、薄膜トランジスタT5の閾値電圧のシフトが抑制される。
<3.5 Modification>
In addition to the structure shown in FIG. 17, a structure may be provided that includes a thin film transistor that sets the potential of netB to a low level when the first clock CKA is at a high level (see FIG. 23 described later). Thereby, the potential of netB is reliably set to the low level during the period when the first clock CKA is at the high level, so that the threshold voltage shift of the thin film transistor T5 is suppressed.
<4.第4の実施形態>
<4.1 全体構成およびゲートドライバの構成>
本実施形態においては、全体構成およびゲートドライバの概略構成については、上記第2の実施形態における構成と同様であるので、説明を省略する。
<4. Fourth Embodiment>
<4.1 Overall configuration and gate driver configuration>
In the present embodiment, the overall configuration and the schematic configuration of the gate driver are the same as those in the second embodiment, and a description thereof will be omitted.
<4.2 双安定回路の構成>
図20は、本実施形態における双安定回路の構成を示す回路図である。本実施形態における構成は、図12に示した上記第2の実施形態における構成と図17に示した上記第3の実施形態における構成とをほぼ組み合わせた構成となっている。但し、上記第2の実施形態および上記第3の実施形態における構成要素に加えて、薄膜トランジスタT8(第8のスイッチング素子)と、第4クロックCKDを受け取る入力端子50とが設けられている。薄膜トランジスタT8については、ゲート端子およびドレイン端子は入力端子50に接続され(すなわち、ダイオード接続となっている)、ソース端子はnetBに接続されている。薄膜トランジスタT8は、第4クロックCKDがハイレベルになっているときに、netBの電位をハイレベルにする。本実施形態においては、図20で符号71で示す部分の回路によって第2ノード制御部が実現されている。なお、入力端子48と入力端子50とは同じ端子(1つの端子)であっても良い。
<4.2 Bistable circuit configuration>
FIG. 20 is a circuit diagram showing a configuration of the bistable circuit in the present embodiment. The configuration in the present embodiment is a configuration in which the configuration in the second embodiment shown in FIG. 12 and the configuration in the third embodiment shown in FIG. 17 are substantially combined. However, in addition to the components in the second embodiment and the third embodiment, a thin film transistor T8 (eighth switching element) and an
<4.3 シフトレジスタの動作>
次に、図20,図21,および図22を参照しつつ、本実施形態におけるシフトレジスタの各段(双安定回路)の動作について説明する。図21は順方向走査が行われる際のタイミングチャートであり、図22は逆方向走査が行われる際のタイミングチャートである。本実施形態においては、上記第2の実施形態と同様に4相のクロック信号(第1クロックCKA,第2クロックCKB,第3クロックCKC,および第4クロックCKD)が双安定回路に与えられる。このため、順方向走査の際にも逆方向走査の際にも、t0〜t5の期間には、上記第2の実施形態と同様の動作が行われる。また、本実施形態においては、第2クロックCKBに基づいてnetBの電位をハイレベルにするための薄膜トランジスタT6と第4クロックCKDに基づいてnetBの電位をハイレベルにするための薄膜トランジスタT8とが設けられている。このため、順方向走査の際にも逆方向走査の際にも、時点t0以前の期間および時点t5以降の期間には、netBの電位が1水平走査期間おきにハイレベルとなる。
<4.3 Shift register operation>
Next, the operation of each stage (bistable circuit) of the shift register in the present embodiment will be described with reference to FIGS. 20, 21, and 22. FIG. FIG. 21 is a timing chart when forward scanning is performed, and FIG. 22 is a timing chart when backward scanning is performed. In the present embodiment, four-phase clock signals (first clock CKA, second clock CKB, third clock CKC, and fourth clock CKD) are provided to the bistable circuit as in the second embodiment. For this reason, the same operation as that of the second embodiment is performed during the period from t0 to t5 in both the forward scanning and the backward scanning. In the present embodiment, a thin film transistor T6 for setting the potential of netB to a high level based on the second clock CKB and a thin film transistor T8 for setting the potential of netB to a high level based on the fourth clock CKD are provided. It has been. For this reason, in both the forward scanning and the backward scanning, the potential of netB becomes high every other horizontal scanning period in the period before time t0 and the period after time t5.
<4.4 効果>
本実施形態によれば、上記第1の実施形態と同様、ゲートバスラインGL1〜GLnの走査順序の切り替えが可能なシフトレジスタを実現する際に、回路面積増大の抑制,消費電流増大の抑制,コスト上昇の抑制を図ることができる。また、高温エージング時のスイッチ(トランジスタ)の閾値電圧のシフトに起因する誤動作の発生が抑制される。さらに、上記第2の実施形態と同様、配線容量や配線抵抗に基づく走査信号GOUTのパルスのなまりに起因する誤動作の発生やクロック信号によってオン/オフの制御が行われる薄膜トランジスタについての閾値電圧のシフトが抑制される。さらにまた、上記第3の実施形態と同様、出力端子61からの異常パルスの出力やそのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が抑制される。
<4.4 Effects>
According to the present embodiment, as in the first embodiment, when realizing a shift register capable of switching the scanning order of the gate bus lines GL1 to GLn, it is possible to suppress an increase in circuit area, an increase in current consumption, Cost increase can be suppressed. Further, the occurrence of malfunction due to the shift of the threshold voltage of the switch (transistor) during high temperature aging is suppressed. Further, as in the second embodiment, a threshold voltage shift is caused for a thin film transistor in which on / off control is performed by the occurrence of a malfunction due to the pulse rounding of the scanning signal GOUT based on the wiring capacitance or the wiring resistance or the clock signal. Is suppressed. Furthermore, as in the third embodiment, the output of the abnormal pulse from the
<4.5 変形例>
図23は、上記第4の実施形態の変形例における双安定回路の構成を示す回路図である。本変形例においては、図20に示した上記第4の実施形態における構成要素に加えて、薄膜トランジスタT9(第9のスイッチング素子)が設けられている。薄膜トランジスタT9については、ゲート端子は入力端子45に接続され、ドレイン端子はnetBに接続され、ソース端子は電源電圧VSSに接続されている。薄膜トランジスタT9は、第1クロックCKAがハイレベルになっているときに、netBの電位をローレベルにする。
<4.5 Modification>
FIG. 23 is a circuit diagram showing a configuration of a bistable circuit in a modification of the fourth embodiment. In this modification, a thin film transistor T9 (9th switching element) is provided in addition to the components in the fourth embodiment shown in FIG. As for the thin film transistor T9, the gate terminal is connected to the
上記第4の実施形態においては、時点t0以前の期間および時点t5以降の期間(図21および図22参照)のうち第2クロックCKBまたは第4クロックCKDがハイレベルになっている期間以外の期間には、netBはフローティング状態となる。これに対して、本変形例によれば、第1クロックCKAがハイレベルになっている期間に、netBの電位は確実にローレベルにされる。このため、netBにゲート端子が接続されている薄膜トランジスタT5の閾値電圧のシフトが抑制される。なお、そのような効果を更に高めるために、第3クロックCKCがハイレベルになっているときにnetBの電位をローレベルにするための薄膜トランジスタを備える構成にしても良い。 In the fourth embodiment, the period other than the period in which the second clock CKB or the fourth clock CKD is at the high level among the period before the time t0 and the period after the time t5 (see FIGS. 21 and 22). The netB is in a floating state. On the other hand, according to the present modification, the potential of netB is reliably set to the low level during the period when the first clock CKA is at the high level. For this reason, the shift of the threshold voltage of the thin film transistor T5 whose gate terminal is connected to netB is suppressed. In order to further enhance such an effect, a structure may be provided that includes a thin film transistor for setting the potential of netB to a low level when the third clock CKC is at a high level.
<5.第5の実施形態>
<5.1 全体構成およびゲートドライバの構成>
本実施形態においては、全体構成およびゲートドライバの概略構成については、図2および図3に示した上記第1の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。但し、上記第1の実施形態においては、ゲートバスラインGL1〜GLnの走査を終了する信号として第1のゲートエンドパルス信号GEP1と第2のゲートエンドパルス信号GEP2とが表示制御回路20からゲートドライバ40に送られていたのに対し、本実施形態においては、ゲートバスラインGL1〜GLnの走査を終了する信号として1つのゲートエンドパルス信号GEPのみが表示制御回路20からゲートドライバ40に送られる。
<5. Fifth Embodiment>
<5.1 Overall configuration and gate driver configuration>
In the present embodiment, the overall configuration and the schematic configuration of the gate driver are substantially the same as those in the first embodiment shown in FIGS. However, in the first embodiment, the first gate end pulse signal GEP1 and the second gate end pulse signal GEP2 are sent from the
図24は、本実施形態におけるゲートドライバ40内のシフトレジスタ412の構成を示すブロック図である。図24に示すように、このシフトレジスタ412は8個の双安定回路SR(1)〜SR(8)によって構成されている。各双安定回路には、2相のクロック信号CKA,CKBをそれぞれ受け取るための入力端子と、ローレベルの電源電圧VSSを受け取るための入力端子と、第1のセット信号SET1を受け取るための入力端子と、第2のセット信号SET2を受け取るための入力端子と、第1のリセット信号RESET1を受け取るための入力端子と、第2のリセット信号RESET2を受け取るための入力端子と、走査信号GOUTを出力するための出力端子とが設けられている。なお、シフトレジスタ412の各段(双安定回路)の構成については、図1に示した上記第1の実施形態における構成と同様である。
FIG. 24 is a block diagram showing a configuration of the
上記第1の実施形態においては、図4に示したように、第1のゲートエンドパルス信号GEP1が第1のリセット信号RESET1として8段目SR(8)に与えられ、第2のゲートエンドパルス信号GEP2が第2のリセット信号RESET2として1段目SR(1)に与えられていた。これに対し、本実施形態においては、図24に示すように、ゲートエンドパルス信号GEPが第1のリセット信号RESET1として8段目SR(8)に与えられるとともに第2のリセット信号RESET2として1段目SR(1)に与えられる。 In the first embodiment, as shown in FIG. 4, the first gate end pulse signal GEP1 is given to the eighth stage SR (8) as the first reset signal RESET1, and the second gate end pulse The signal GEP2 was given to the first stage SR (1) as the second reset signal RESET2. On the other hand, in the present embodiment, as shown in FIG. 24, the gate end pulse signal GEP is given to the eighth stage SR (8) as the first reset signal RESET1, and the first stage as the second reset signal RESET2. Given to the eye SR (1).
<5.2 シフトレジスタの動作>
次に、本実施形態におけるシフトレジスタ412全体の動作について説明する。図25は順方向走査が行われる際のタイミングチャートであり、図26は逆方向走査が行われる際のタイミングチャートである。本実施形態では、順方向走査の際においても逆方向走査の際においても、時点tk以前の期間には、上記第1の実施形態と同様の動作が行われる。時点tkになると、図25(c)および図26(c)に示すように、ゲートエンドパルス信号GEPのパルスが発生する。順方向走査が行われている際には、このゲートエンドパルス信号GEPのパルスによって、8段目(最終段目)SR(8)のnetAの電位がローレベルにされる。逆方向走査が行われている際には、このゲートエンドパルス信号GEPのパルスによって、1段目SR(1)のnetAの電位がローレベルにされる。
<5.2 Shift register operation>
Next, the operation of the
<5.3 効果>
本実施形態によれば、ゲートバスラインGL1〜GLnの走査を終了するための信号として1つのゲートエンドパルス信号GEPのみが設けられている。このため、上記第1の実施形態と比較して、信号配線が削減され、また、表示制御回路20で生成されるべき信号が削減される。これにより、回路面積の低減,消費電流の低減,コストの低減などの効果がより高められる。
<5.3 Effects>
According to the present embodiment, only one gate end pulse signal GEP is provided as a signal for ending the scanning of the gate bus lines GL1 to GLn. For this reason, compared with the first embodiment, signal wiring is reduced, and signals to be generated by the
<6.その他>
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。ゲートバスラインの走査順序の切り替え可能なシフトレジスタを備えた構成であれば、有機EL(Electro Luminescnet)等の他の表示装置にも本発明を適用することができる。
<6. Other>
In the above embodiments, the liquid crystal display device has been described as an example, but the present invention is not limited to this. The present invention can also be applied to other display devices such as an organic EL (Electro Luminescence) as long as it has a shift register that can switch the scanning order of the gate bus lines.
10…表示部
20…表示制御回路
30…ソースドライバ(映像信号線駆動回路)
40…ゲートドライバ(走査信号線駆動回路)
41〜50…(双安定回路の)入力端子
61…(双安定回路の)出力端子
410〜412…シフトレジスタ
SR(1)〜SR(n)…双安定回路
TS,T1〜T12…薄膜トランジスタ
C1…キャパシタ
GL1〜GLn…ゲートバスライン
SL1〜SLm…ソースバスライン
GSP1…第1のゲートスタートパルス信号
GSP2…第2のゲートスタートパルス信号
GEP…ゲートエンドパルス信号
GEP1…第1のゲートエンドパルス信号
GEP2…第2のゲートエンドパルス信号
GCK1…第1のゲートクロック信号
GCK2…第2のゲートクロック信号
CKA,CKB,CKC,CKD…第1クロック,第2クロック,第3クロック,第4クロック
GOUT(1)〜GOUT(n)…走査信号
SET1…第1のセット信号
SET2…第2のセット信号
RESET1…第1のリセット信号
RESET2…第2のリセット信号
DESCRIPTION OF
40. Gate driver (scanning signal line driving circuit)
41-50 (input terminal of bistable circuit) 61 ... output terminal (of bistable circuit) 410-412 ... shift register SR (1) -SR (n) ... bistable circuit TS, T1-T12 ... thin film transistor C1 ... Capacitors GL1 to GLn ... Gate bus lines SL1 to SLm ... Source bus lines GSP1 ... First gate start pulse signal GSP2 ... Second gate start pulse signal GEP ... Gate end pulse signal GEP1 ... First gate end pulse signal GEP2 ... Second gate end pulse signal GCK1... First gate clock signal GCK2... Second gate clock signal CKA, CKB, CKC, CKD... First clock, second clock, third clock, fourth clock GOUT (1) ... GOUT (n)... Scanning signal SET1... First set signal S T2 ... the second of the set signal RESET1 ... the first reset signal RESET2 ... the second reset signal
Claims (20)
各双安定回路は、
前記第1の状態または前記第2の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第2電極に前記第1のクロック信号が与えられ、前記出力ノードに第3電極が接続された出力制御用スイッチング素子と、
当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第1電極に接続された第1ノードを充電するための第1の第1ノード充電部と、
当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第1ノードを充電するための第2の第1ノード充電部と、
当該各双安定回路の次々段の双安定回路から出力される状態信号に基づいて前記第1ノードを放電するための第1の第1ノード放電部と、
当該各双安定回路の前々段の双安定回路から出力される状態信号に基づいて前記第1ノードを放電するための第2の第1ノード放電部と
を有することを特徴とする、シフトレジスタ。 A plurality of bistable circuits having a first state and a second state and connected in series with each other, wherein a high-level potential and a low-level potential supplied from outside each bistable circuit are periodically A shift register in which the plurality of bistable circuits sequentially enter a first state based on at least two-phase clock signals including first and second clock signals to be repeated;
Each bistable circuit is
An output node that outputs a state signal representing either the first state or the second state;
An output control switching element in which the first clock signal is applied to a second electrode, and a third electrode is connected to the output node;
A first first-node charging unit for charging a first node connected to the first electrode of the output control switching element based on a state signal output from a bistable circuit preceding the bistable circuit. When,
A second first-node charging unit for charging the first node based on a state signal output from a bistable circuit subsequent to the bistable circuit;
A first first-node discharge unit for discharging the first node based on a state signal output from the bistable circuit of the next stage of each bistable circuit;
A shift register comprising: a second first node discharging unit for discharging the first node based on a state signal output from a bistable circuit preceding the bistable circuit; .
前記第1の第1ノード充電部は、前段の双安定回路から出力される状態信号に代えて外部から与えられる第1の走査開始信号に基づいて前記第1ノードを充電し、
前記第2の第1ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第1ノードを放電し、
前記複数の双安定回路のうちの2段目の双安定回路では、
前記第2の第1ノード放電部は、前々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第1ノードを放電し、
前記複数の双安定回路のうちの最終段の前段の双安定回路では、
前記第1の第1ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第1ノードを放電し、
前記複数の双安定回路のうちの最終段の双安定回路では、
前記第2の第1ノード充電部は、次段の双安定回路から出力される状態信号に代えて外部から与えられる第2の走査開始信号に基づいて前記第1ノードを充電し、
前記第1の第1ノード放電部は、次々段の双安定回路から出力される状態信号に代えて外部から与えられる所定の信号に基づいて前記第1ノードを放電することを特徴とする、請求項1に記載のシフトレジスタ。 In the first stage bistable circuit among the plurality of bistable circuits,
The first first node charging unit charges the first node based on a first scanning start signal given from the outside instead of the state signal output from the bistable circuit in the previous stage,
The second first node discharge unit discharges the first node based on a predetermined signal given from the outside instead of the state signal output from the bistable circuit of the preceding stage,
In the second stage bistable circuit among the plurality of bistable circuits,
The second first node discharge unit discharges the first node based on a predetermined signal given from the outside instead of the state signal output from the bistable circuit of the preceding stage,
Among the plurality of bistable circuits, in the bistable circuit in the previous stage of the final stage,
The first first node discharge unit discharges the first node based on a predetermined signal given from the outside instead of the state signal output from the bistable circuit of the next stage,
In the last stage bistable circuit among the plurality of bistable circuits,
The second first node charging unit charges the first node based on a second scanning start signal supplied from the outside instead of the state signal output from the next stage bistable circuit,
The first first node discharge unit discharges the first node based on a predetermined signal given from the outside instead of a state signal output from a bistable circuit of the next stage. Item 4. The shift register according to Item 1.
前記第1の第1ノード充電部は、第1電極および第2電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第3電極が接続された第1のスイッチング素子を含み、
前記第2の第1ノード充電部は、第1電極および第2電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第3電極が接続された第2のスイッチング素子を含み、
前記第1の第1ノード放電部は、第1電極に当該各双安定回路の次々段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第3のスイッチング素子を含み、
前記第2の第1ノード放電部は、第1電極に当該各双安定回路の前々段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第4のスイッチング素子を含むことを特徴とする、請求項1または2に記載のシフトレジスタ。 In each bistable circuit,
In the first first-node charging unit, a state signal output from a bistable circuit preceding the bistable circuit is supplied to the first electrode and the second electrode, and a third electrode is connected to the first node. Including a first switching element
In the second first node charging unit, a state signal output from a bistable circuit next to the bistable circuit is provided to the first electrode and the second electrode, and a third electrode is provided to the first node. Including a connected second switching element;
In the first first-node discharge unit, a state signal output from a bistable circuit subsequent to each bistable circuit is supplied to a first electrode, a second electrode is connected to the first node, A third switching element in which a low-level potential is applied to the three electrodes;
In the second first node discharge unit, a state signal output from the bistable circuit preceding the bistable circuit is supplied to the first electrode, the second electrode is connected to the first node, The shift register according to claim 1, further comprising a fourth switching element in which a low-level potential is applied to the third electrode.
前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第5のスイッチング素子と、
前記第5のスイッチング素子の第1電極に接続された第2ノードの電位を前記第2のクロック信号と前記第1ノードの電位とに基づいて制御する第2ノード制御部と
を更に有することを特徴とする、請求項1から3までのいずれか1項に記載のシフトレジスタ。 Each bistable circuit is
A fifth switching element having a second electrode connected to the first node and a low-level potential applied to the third electrode;
A second node control unit configured to control a potential of a second node connected to the first electrode of the fifth switching element based on the second clock signal and the potential of the first node; The shift register according to claim 1, wherein the shift register is characterized by the following.
第1電極および第2電極に前記第2のクロック信号が与えられ、前記第2ノードに第3電極が接続された第6のスイッチング素子と、
第1電極に前記第1ノードの電位を示す信号の論理反転信号が与えられ、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第7のスイッチング素子とからなることを特徴とする、請求項4に記載のシフトレジスタ。 The second node controller is
A sixth switching element in which the second clock signal is applied to the first electrode and the second electrode, and a third electrode is connected to the second node;
A seventh switching element in which a logic inversion signal of a signal indicating the potential of the first node is applied to the first electrode, a second electrode is connected to the second node, and a low-level potential is applied to the third electrode; The shift register according to claim 4, comprising:
前記第1のクロック信号と前記第3のクロック信号とは位相が180度ずらされ、前記第2のクロック信号と前記第4のクロック信号とは位相が180度ずらされ、前記第1のクロック信号と前記第2のクロック信号とは位相が90度ずらされていることを特徴とする、請求項1から3までのいずれか1項に記載のシフトレジスタ。 The plurality of bistable circuits further receive a third clock signal and a fourth clock signal as a signal which is given from the outside of each bistable circuit and periodically repeats a high level potential and a low level potential, The first state is sequentially set based on a four-phase clock signal including the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal,
The first clock signal and the third clock signal are 180 degrees out of phase, the second clock signal and the fourth clock signal are 180 degrees out of phase, and the first clock signal 4. The shift register according to claim 1, wherein phases of the second clock signal and the second clock signal are shifted by 90 degrees. 5.
前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第5のスイッチング素子と、
前記第5のスイッチング素子の第1電極に接続された第2ノードの電位を前記第2のクロック信号と前記第4のクロック信号と前記第1ノードの電位とに基づいて制御する第2ノード制御部と
を更に有することを特徴とする、請求項8に記載のシフトレジスタ。 Each bistable circuit is
A fifth switching element having a second electrode connected to the first node and a low-level potential applied to the third electrode;
Second node control for controlling the potential of the second node connected to the first electrode of the fifth switching element based on the second clock signal, the fourth clock signal, and the potential of the first node. The shift register according to claim 8, further comprising:
第1電極および第2電極に前記第2のクロック信号が与えられ、前記第2ノードに第3電極が接続された第6のスイッチング素子と、
第1電極および第2電極に前記第4のクロック信号が与えられ、前記第2ノードに第3電極が接続された第8のスイッチング素子と、
第1電極に前記第1ノードの電位を示す信号の論理反転信号が与えられ、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第7のスイッチング素子とからなることを特徴とする、請求項9に記載のシフトレジスタ。 The second node controller is
A sixth switching element in which the second clock signal is applied to the first electrode and the second electrode, and a third electrode is connected to the second node;
An eighth switching element in which the fourth clock signal is applied to the first electrode and the second electrode, and the third electrode is connected to the second node;
A seventh switching element in which a logic inversion signal of a signal indicating the potential of the first node is applied to the first electrode, a second electrode is connected to the second node, and a low-level potential is applied to the third electrode; The shift register according to claim 9, comprising:
第1電極に前記第3のクロック信号が与えられ、前記出力ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第11のスイッチング素子と、
第1電極に前記第4のクロック信号が与えられ、前記出力ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第12のスイッチング素子と
を更に有することを特徴とする、請求項8から11までのいずれか1項に記載のシフトレジスタ。 Each bistable circuit is
An eleventh switching element in which the third clock signal is applied to the first electrode, the second electrode is connected to the output node, and a low-level potential is applied to the third electrode;
A twelfth switching element having the fourth clock signal applied to the first electrode, the second electrode connected to the output node, and a low-level potential applied to the third electrode; The shift register according to any one of claims 8 to 11.
請求項1から18までのいずれか1項に記載のシフトレジスタを備え、
前記複数の双安定回路は、前記複数の走査信号線と1対1で対応するように設けられ、
各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする、走査信号線駆動回路。 A scanning signal line driving circuit for a display device for driving a plurality of scanning signal lines arranged in a display unit,
A shift register according to any one of claims 1 to 18, comprising:
The plurality of bistable circuits are provided in one-to-one correspondence with the plurality of scanning signal lines,
Each bistable circuit supplies a state signal output from the output node as a scanning signal to a scanning signal line corresponding to each bistable circuit.
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