JP2010183513A - 積層型バンドパスフィルタおよび高周波モジュール - Google Patents
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Abstract
【課題】少ない段数でサイズを大きくすることなく多くの帯域外減衰量を得る。
【解決手段】複数の配線層を有する積層基板内に配した2以上の共振器及びこれらの共振器を結合する1以上の結合キャパシタを含むフィルタ本体部と、第一共振器に接続して信号を入力する入力線路部と、第二共振器に接続して信号を出力する出力線路部とを備えた積層型BPFで、入力線路部及び出力線路部の何れか一方又は双方に、当該線路部を構成する導体線路によってインダクタパターンを形成し、このインダクタパターンの少なくとも一部を、結合キャパシタに対し平面から見たときに重なるようにかつ基板積層方向について近接させてインダクタパターンと結合キャパシタとの間に寄生容量を発生させ、これにより通過帯域外に1以上の減衰極を形成した。
【選択図】図1
【解決手段】複数の配線層を有する積層基板内に配した2以上の共振器及びこれらの共振器を結合する1以上の結合キャパシタを含むフィルタ本体部と、第一共振器に接続して信号を入力する入力線路部と、第二共振器に接続して信号を出力する出力線路部とを備えた積層型BPFで、入力線路部及び出力線路部の何れか一方又は双方に、当該線路部を構成する導体線路によってインダクタパターンを形成し、このインダクタパターンの少なくとも一部を、結合キャパシタに対し平面から見たときに重なるようにかつ基板積層方向について近接させてインダクタパターンと結合キャパシタとの間に寄生容量を発生させ、これにより通過帯域外に1以上の減衰極を形成した。
【選択図】図1
Description
本発明は、積層型バンドパスフィルタおよび高周波モジュールに係り、特に、LTCC等の積層基板に内蔵させた共振器によって阻止帯域に減衰極を形成した有極型のバンドパスフィルタに関する。
周波数の選択や不要波の除去等の役割を果すフィルタは、携帯電話機や無線LANなどの高周波無線通信システムにおいて必要不可欠な回路要素となっている。このような高周波フィルタは、小型・集積化の観点から一般に、LTCC(Low Temperature Co-fired Ceramics/低温同時焼成セラミックス)基板のような積層基板内部の導体パターンで形成された集中定数素子や分布定数共振器等によって構成される。さらに、基板表面にPA(電力増幅器)や高周波スイッチなどの半導体素子やチップ部品を実装し、所望の機能を備えた高周波モジュールとして提供されることがある。
また、このような積層型フィルタを開示するものとして下記文献がある。
ところで、フィルタには、小型化と共にその本来の役割から、帯域外においてより多くの減衰量を確保することが求められ、この要求に応える一般的な手法として共振器の接続段数を増やす方法が知られている。しかしながらこの方法では、増やした共振器の分、フィルタサイズは大きくならざるを得ず、小型化の要請に反することとなる。また、挿入損失が増える点からも段数を増やすことは好ましい方法とは言えない。
一方、少ない段数で比較的大きな帯域外減衰量が得られるフィルタとして、帯域外に減衰極を持つ有極型フィルタの提案が各種なされている(例えば前記特許文献1,2)。
また、図15および図17は本発明者が提案する有極型フィルタの一例を示すもので、図15は当該フィルタの等価回路図、図16Aから図16Eは積層基板内の各層における導体パターンを示す平面図、図17は周波数‐減衰特性を示す線図である。なお、これらの図において、後に述べる実施形態と同一又は相当する部分については、同一の符号を付している。これらの図に示すようにこの有極型フィルタ110は、キャパシタC12により結合させた2つのステップインピーダンス共振器11,12(以下、SIRと言う)を備えるC結合2段バンドパスフィルタである。
各共振器11,12は、インピーダンスが低い幅広の導体線路(低インピーダンス部)C12-12,C12-22とインピーダンスが高い幅狭の導体線路(高インピーダンス部)Lr1,Lr2とからなり、図16Dに示すように各SIR11,12の高インピーダンス部Lr1,Lr2同士を並べて配置することによりこれらを電磁界結合M12させる。
そして、かかる高インピーダンス部Lr1,Lr2の相互インダクタンスM12と上記キャパシタC12(結合キャパシタ電極C12-11と低インピーダンス部C12-12により形成される第1結合キャパシタC12-1ならびに結合キャパシタ電極C12-21と低インピーダンス部C12-22により形成される第2結合キャパシタC12-2)の結合容量とによるマルチパスを作成し、この並列共振を利用して低域側に減衰極A1を発生させている(図17参照)。さらにこのフィルタ110では、SIR11,12を単純に同一の配線層に並べて配置していた従来のフィルタと異なり、低インピーダンス部C12-12,C12-22と高インピーダンス部Lr1,Lr2とをビアホールV(以下、単にビアと言う)で接続し平面から見たときに上下に重なるように別々の配線層に設けることによってフィルタのより一層の小型化を可能としている。
しかしながらこのようなフィルタ構造によっても、小型化と共に低域側阻止域における良好な減衰は確保できるものの、通過帯域より高域側の阻止域では必ずしも十分な減衰量が得られていない(前記図17参照)。また、前記特許文献1および2記載のフィルタも、低域側阻止域と高域側阻止域の双方で十分な減衰を得ることは出来ない点で同様であり、段数を増やせば(例えば3段とする)高域側にも減衰極を作成することが出来るが、前述のように小型化および挿入損失の点で劣るものとならざるを得ない。
したがって、本発明の目的は、より少ない段数でフィルタサイズを大きくすることなくより多くの帯域外減衰量を確保することにある。
前記課題を解決し目的を達成するため、本発明の第一の積層型バンドパスフィルタは、誘電体層により互いに絶縁された複数の配線層を有する積層基板内に配した2以上の共振器およびこれらの共振器を結合する1以上の結合キャパシタを含むフィルタ本体部と、当該フィルタ本体部に含まれる第一の共振器に電気的に接続して当該フィルタ本体部に信号を入力する入力線路部と、当該フィルタ本体部に含まれる第二の共振器に電気的に接続して当該フィルタ本体部から信号を出力する出力線路部とを備えた積層型バンドパスフィルタであって、前記入力線路部および前記出力線路部のうちのいずれか一方または双方に、当該線路部を構成する導体線路によってインダクタパターンを形成すると共に、当該インダクタパターンの少なくとも一部を、前記結合キャパシタを構成する一方の容量電極に対し、平面から見たときに略重なるようにかつ前記積層基板の積層方向について近接するように配置することによって当該インダクタパターンと前記容量電極との間に寄生容量を発生させ、これにより通過帯域外に1以上の減衰極を形成する。
本発明のバンドパスフィルタ(以下、BPFと言うことがある)では、フィルタを構成する共振器の接続段数を増やすのではなく、フィルタ(フィルタ本体部)の入力側または出力側、或いはそれらの双方にインダクタを形成し、このインダクタを結合キャパシタに近接して配置することで当該インダクタと結合キャパシタとの間に寄生容量を発生させ、この寄生容量と当該インダクタとによって並列共振を生じさせて減衰極を生成する。なお、この点については、後の実施形態の説明においてシミュレーション結果と共に図面に基づいてさらに詳しく述べる。
上記インダクタは、フィルタ本体部に信号を入力する入力線路部またはフィルタ本体部から信号を出力する出力線路部を利用し、当該線路部を例えばループ状に引き回すことにより形成することが出来る。なお、当該インダクタの形状はループ状以外の形状、例えばミアンダ(蛇行)形状やクランク形状(鉤状)などであっても良く、インダクタとしての機能を奏する限りその形状は特に限定されない。
上記フィルタ本体部は、2つ以上の共振器と、これらの共振器を結合する結合キャパシタとを含む。共振器の数は、小型化等の観点からは2個(2段)とすることが好ましい。従来の2段の有極型フィルタでは、減衰極を1つしか作ることが出来なかったが、本発明では2段であっても2つの減衰極(例えば通過帯域より低域側の阻止域と高域側の阻止域とにそれぞれ少なくとも1つずつ)を作成することが出来る。ただし、本発明は3個以上の共振器を備えたフィルタを除外するものではなく、3個以上の共振器を有するフィルタに対して本発明を適用することも可能である(後述の第二のフィルタも同様)。
一方、フィルタ本体部を2個の共振器で構成すれば、低挿入損失で小型のBPFを実現することが出来る。しかも当該フィルタでは、フィルタ本体部(2段の共振器)によって通過帯域より低域側の阻止域に減衰極を形成すると共に、高域側の阻止域にも上記インダクタと寄生容量との並列共振によって減衰極を作ることができ、通過帯域の両側(低域側阻止域と高域側阻止域の双方)で大きな減衰を得ることが可能なBPFを実現することが出来る。
従来の設計思想では、寄生容量は予期しない或いは歓迎されないパラメータとして捉えられていた。これに対し、本発明は逆にこれを巧みに利用し、キャパシタとして使用することで実際の素子(導体パターン)数を増やすことなく、またフィルタサイズを拡大することもなく特性向上を図ることが出来るものである。
上記インダクタパターンは、フィルタ本体部の入力側と出力側のいずれか一方だけでなく、入力側と出力側の両方に設けることも可能である。この場合、フィルタ本体部と入力側インダクタパターンと出力側インダクタパターンとのそれぞれによって合計3つの減衰極を形成することが可能となるから、例えば、低域側阻止域にフィルタ本体部によって減衰極を形成すると共に、高域側阻止域で周波数をずらして入力側インダクタパターンと出力側インダクタパターンとによる2つの減衰極を形成することで、高域側阻止域により広い帯域に亘って大きな減衰を確保することが可能となる(後述の第2実施形態/図9,11,12参照)。
上記積層基板としては、例えば、LTCC(低温同時焼成セラミックス)基板を使用する。この場合、上記インダクタパターンは、本発明のフィルタを構成する他の回路要素(入出力線路部やフィルタ本体部を構成する共振器・結合キャパシタ等)と一緒に導体箔をパターニングすることにより、特に製造工程数を増やすことなく作成することが出来る。また、本発明では、当該インダクタパターンと、フィルタ本体部を構成する電極(上記第一のフィルタでは結合キャパシタの容量電極、後述の第二のフィルタでは低インピーダンス部を構成する電極)とを利用することによって容量(前記寄生容量)を形成するから、当該容量を形成するため新たに電極を設ける必要がない。したがって、本発明を適用するためにフィルタサイズが格別大きくなることもない。
なお、上記インダクタパターンと寄生容量とにより作成する減衰極の周波数は、当該インダクタパターンのインダクタンス値と寄生容量の容量値によって調整(決定)することが出来る。ここで、当該寄生容量を大きくするには、例えば、インダクタパターンの一部を容量電極に近接配置することとした場合、言い換えれば、前記インダクタパターンを、前記容量電極に近接配置する線路部分(以下、この部分を「容量発生部」と言う)と、これ以外の線路部分(以下、この部分を「通常配置部」と言う)とからなるようにした場合に、容量発生部の長さを長くしても良いし(容量電極に近接させる線路部分を長く他の部分を短くする)、容量発生部の線路幅を通常配置部の線路幅より広くしても良い。このようにインダクタパターンの線路幅を、容量電極と近接配置する部分は太く、他の部分は細くなるように変えれば、インダクタパターン全体のインダクタンス値を確保しつつ、本発明で使用する寄生容量を十分に得ることが出来る。
また上記インダクタパターンは、層間接続部(例えばビア)によって互いに電気的に接続されかつ2以上の配線層に分割して配置した2以上のインダクタ線路部によって形成することが出来る。この場合、上記容量発生部は、インダクタパターンのうち信号の伝送経路に沿ってフィルタ本体部から最も離れた線路部分(言い換えれば、本フィルタの各部が入力端子、入力線路部、フィルタ本体部、出力線路部および出力端子の順に接続されている場合に、入力線路部に形成するインダクタパターンについては入力端子に最も近い線路部分であり、出力線路部に形成するインダクタパターンについては出力端子に最も近い線路部分)に形成すること、別の表現をすれば、インダクタパターンの一部(全体でなく)を容量電極に近接させる場合には信号の伝送経路に沿って見たときにフィルタ本体部にから出来るだけ遠い位置にあるインダクタ線路部を容量電極に近接させて上記寄生容量を生じさせること、が当該寄生容量とインダクタパターンとにより生成される減衰極を通過帯域に近づける観点から好ましい。この点については、後に実施形態の説明においてシミュレーション結果に基づいて述べるが、このような配置構造によれば、通過域近傍により急峻な減衰特性を得ることが出来る。
また、本発明の第二の積層型バンドパスフィルタは、誘電体層により互いに絶縁された複数の配線層を有する積層基板内に配した2以上のSIR(ステップインピーダンス共振器)を含むフィルタ本体部と、当該フィルタ本体部に含まれる第一のSIRに電気的に接続して当該フィルタ本体部に信号を入力する入力線路部と、当該フィルタ本体部に含まれる第二のSIRに電気的に接続して当該フィルタ本体部から信号を出力する出力線路部とを備え、前記第一のSIRおよび前記第二のSIRは共に、幅の広い導体線路により形成された低インピーダンス部と、当該低インピーダンス部と電気的に接続されかつ当該低インピーダンス部より幅の狭い導体線路により形成された高インピーダンス部とをそれぞれ有する積層型バンドパスフィルタであって、前記入力線路部および前記出力線路部のうちのいずれか一方または双方に、当該線路部を構成する導体線路によってインダクタパターンを形成すると共に、当該インダクタパターンの少なくとも一部を、前記第一のSIRおよび第二のSIRのいずれかの低インピーダンス部に対し、平面から見たときに略重なるようにかつ前記積層基板の積層方向について近接するように配置することによって当該インダクタパターンと当該低インピーダンス部との間に寄生容量を発生させ、これにより通過帯域外に1以上の減衰極を形成したものである。
この第二のBPFは、フィルタ本体部を構成する共振器としてSIRを使用するもので、前記第一のBPFでは寄生容量を発生させるインダクタパターンを結合キャパシタに近接させたが、この第二のBPFでは、SIRの低インピーダンス部に近接して配置することにより当該寄生容量を生じさせる。このように低インピーダンス部を構成する電極との間に寄生容量を発生させても、前記第一のBPFと同様に、新たに容量電極を設ける必要なくかつフィルタサイズの拡大を回避しつつ、当該寄生容量とインダクタパターンとにより減衰極を生成して通過帯域外において良好な減衰特性を得ることが出来る。
なお、この第二のBPFと同様に前記第一のBPFにおいても、フィルタ本体部を構成する共振器としてSIRを使用することは可能である。この場合、2以上のSIRとこれらを結合する結合キャパシタとによりフィルタ本体部を構成し、上記インダクタパターンは第一のBPF構造に基づいて結合キャパシタに近接配置すれば良い。
さらにこの第二のBPFにおいても、前記第一のBPFと同様に、フィルタ本体部を、2つの共振器(第一のSIRと第二のSIR)により構成し、これら2つのSIRによって通過帯域より低域側の阻止域に第一の減衰極を形成する一方、前記インダクタパターンおよび前記寄生容量の発生によって通過帯域より高域側の阻止域に第二の減衰極を形成することが出来る。
またこの第二のBPFは、第一のSIRと第二のSIRとを結合する結合キャパシタを備え、前記インダクタパターンを、平面から見たときに、前記寄生容量を発生させるため近接させる低インピーダンス部ならびに前記結合キャパシタと略重なるように配置するようにしても良い。このような配置構造とすれば、フィルタのサイズ(平面から見たときの大きさ)を小さくすることが出来る。
またこの第二のBPFにおいて、第一のSIRの低インピーダンス部と第二のSIRの低インピーダンス部とを、異なる配線層に設けると共に、平面から見たときにそれらの少なくとも一部が重なるように配置すれば、フィルタのより一層の小型化を図ることが出来る。なお、本発明に含まれる各SIRについて低インピーダンス部と高インピーダンス部とを電気的に接続するには、これらが同じ配線層に配置されている場合には、例えば両者を連続した導体パターン(導体線路)としてパターン形成すれば良いし、異なる配線層に配置されている場合には、ビア等の層間接続部により両者を接続すれば良い。
さらに、この第二のBPFにおいても、前記第一のBPFと同様に、インダクタパターンを、層間接続部により互いに電気的に接続されかつ2以上の配線層に分割して配置した2以上のインダクタ線路部によって形成すると共に、これらインダクタ線路部のうち、信号の伝送経路に沿ってフィルタ本体部から最も離れたインダクタ線路部を、前記寄生容量を発生させるため前記低インピーダンス部に近接させるようにしても良い。また、前記インダクタパターンの一部を、寄生容量を発生させるため前記低インピーダンス部に近接して配置し、当該低インピーダンス部に近接させて配置するインダクタパターンの一部を、インダクタパターンの他の部分より幅を広くする場合がある。
また、本発明に係る高周波モジュールは、本発明に係る上記積層型BPFのいずれかを備えるものであり、さらに当該BPFと電気的に接続されかつ前記積層基板に実装された1以上の電気的機能素子を有する。この電気的機能素子としては、例えば、PA(電力増幅器)や高周波スイッチ等の半導体素子ないし集積回路(IC)、あるいは、チップインダクタ・チップキャパシタ・チップ抵抗などのチップ部品(ディスクリート部品)その他が含まれる。また当該電気的機能素子には、前記積層基板の表面に実装される表面実装部品と、積層基板の内部配線層に備えられる内蔵部品の双方が含まれる。
さらに、本発明に言う上記高周波モジュールは、その種類を特に問わない。一例として無線LANモジュールを構成することが出来るが、例えば携帯通信端末のフロントエンドモジュールや、その他様々なモジュールを本発明に基づいて構成することが可能である。また、本発明に係るBPFを1つの積層基板に複数備えて、例えば2以上の周波数帯域で使用可能な通信モジュール(デュアルバンド用モジュール、トリプルバンド用モジュール等)を構成しても良い。なお、本発明のBPFは、このようなモジュールに備えるのではなく、他の機能素子を含まない単体のフィルタ素子として提供することも勿論可能である。
また、後に述べる実施形態では、通過帯域3.4〜3.8GHz(帯域中心周波数約3.6GHz)のBPFを想定したが、これより低い周波数帯ならびに高い周波数帯で使用するBPFも本発明に基づいて同様に構成することが可能である。
本発明に係る積層型BPFによれば、より少ない段数でフィルタサイズを大きくすることなくより大きな帯域外減衰量を確保することが出来る。
本発明の他の目的、特徴および利点は、図面に基づいて述べる以下の本発明の実施の形態の説明により明らかにする。なお、本発明は下記実施形態に限定されるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことができることは当業者に明らかである。また、各図中、同一の符号は、同一又は相当部分を示す。
〔第1実施形態〕
本発明の第一の実施形態について説明する。図1に示すように本発明の第一の実施の形態に係るBPF101は、入力端子P1と出力端子P2との間に2つのSIR、すなわち第一のSIR(以下「第1SIR」と言う)11と第二のSIR(以下「第2SIR」と言う)12を、段間結合キャパシタC12を介して順に接続することによりフィルタ本体部10を構成し、このフィルタ本体部10と出力端子P2との間にインダクタLS(前記インダクタパターン)を直列に挿入したC結合2段BPFである。
またこの図1の等価回路では、インダクタLSに並列に接続されたキャパシタCpを記載しているが、このキャパシタCpは、後に述べる第4層のインダクタ線路部LS-3を、結合キャパシタの一方の電極(第2結合電極C12-21)に対して基板の厚さ方向に近接して配置することにより発生させた寄生容量であり、新たに電極を設けて形成したものではない。
フィルタ本体部10に含まれる各SIR11,12は、幅が狭い導体線路からなる高インピーダンス部Lr1,Lr2と、これら高インピーダンス部Lr1,Lr2とビアVを介してそれぞれ接続される幅広の導体線路からなる低インピーダンス部C12-12(以下、第1低インピーダンス部と言う),C12-22(以下、第2低インピーダンス部と言う)とからなり、図1の等価回路図では低インピーダンス部C12-12,C12-22をキャパシタ(以下、それぞれ第1共振キャパシタCr1及び第2共振キャパシタCr2と言う)として表している。
なお、図1の等価回路図では、共振キャパシタ(第1共振キャパシタCr1及び第2共振キャパシタCr2)と結合キャパシタ(第1結合キャパシタC12-1及び第2結合キャパシタC12-2)とを独立した別個のキャパシタとして描いているが、図1において第1共振キャパシタCr1の一方の電極(第1低インピーダンス部C12-12)と、第1結合キャパシタC12-1の入力端子側に描いた電極(第1低インピーダンス部C12-12)とは実際には積層基板内に配した同一の電極(第1低インピーダンス部C12-12)であり、同様に、第2共振キャパシタCr2の一方の電極(第2低インピーダンス部C12-22)と、第2結合キャパシタC12-2の出力端子側に描いた電極(第2低インピーダンス部C12-22)とは同一の電極(第2低インピーダンス部C12-22)である。
フィルタ101を構成する各部(SIR11,12や結合キャパシタC12、インダクタLS)は、積層基板内部の配線層に備えた導体パターンにより形成する。積層基板にはLTCC基板を使用し、BPF101を構成する基板各層の導体パターンは、グリーンシート上に導電性ペーストを印刷塗布することによりパターン形成し、各グリーンシートを積層した後、同時焼成することにより形成する。フィルタ101を構成する各部導体の基板内における配置および接続関係は図2Aから図2Hに示すとおりである。
なお、これら図2Aから図2Hは、当該積層基板の内部において絶縁層を介し上下方向(基板の厚さ方向)に連続する(隣り合う)8つの配線層を示しており、基板表面(上面)に近い層が図2Aに示す第1層、以下、基板裏面(下面)に向け順に、第2層(図2B)、第3層(図2C)、第4層(図2D)、第5層(図2E)、第6層(図2F)、第7層(図2G)および第8層(図2H)としている。また当該積層基板の内部配線層の層数は、8層に限られるものではなく、9層以上、例えば9〜30層あるいはそれ以上の配線層を有するものであっても良い。例えば、後に述べるモジュール(図3)を構成するような場合には、基板の表裏両面に加えて9層以上の内部配線層を有する積層基板を使用し、この基板に本実施形態のフィルタ101を内蔵させることが出来る。
またこの場合、本実施形態(以下の実施形態でも同様)のフィルタ101は、基板内部の第1層から第8層までに亘って必ずしも形成する必要はなく、例えば第2層から第9層に亘って形成したり、例えば第10層から第17層に亘って形成するなど、モジュールに含める他の素子の配置や接続構造に合わせて基板内の任意の複数層を使用してフィルタ101を構成して構わない(上記「第1層」とは積層基板の内部配線層のうち最も上にある層を意味するものではなく、当該基板内の任意の層であって良い)。さらに上記各層は基板の厚さ方向に必ずしも連続した層である必要はなく、例えばキャパシタを構成しない第6層と第7層との間や第7層と第8層との間には、1以上の配線層が介在されていても良い。また、これら図2Aから図2Hにおいて、丸はビアを表し、黒丸(塗りつぶした丸)は下層に対して電気的な接続を行うため当該ビアが下方に延びていることを示している(以下の実施形態/図8Aから図8H、図14Aから図14M、図16Aから図16Eにおいて同様)。
さて、図2Aに示すように第1層には、ベタグランドとして上部グランド電極G1を形成する。また第2層(図2B)には、第1SIRの低インピーダンス部C12-12を構成する電極(第1低インピーダンス部)と、第2SIRの低インピーダンス部C12-22を構成する電極(第2低インピーダンス部)とを並べて配置し、これらの低インピーダンス部C12-12,C12-22を、第1層の前記上部グランド電極G1と誘電体層を介して対向させることにより、第1共振キャパシタCr1と第2共振キャパシタCr2とをそれぞれ形成する。なお、これら第1低インピーダンス部C12-12および第2低インピーダンス部C12-22は、第7層に配した第1高インピーダンス部Lr1および第2高インピーダンス部Lr2にそれぞれビアVを介して電気的に接続する。
第3層(図2C)の、前記第1低インピーダンス部C12-12の下面位置には、結合キャパシタC12を構成する一方の容量電極(以下「第1結合電極」と言う)C12-11を、また同じく第3層(図2C)の、前記第2低インピーダンス部C12-22の下面位置には、結合キャパシタC12を構成する他方の容量電極(以下「第2結合電極」と言う)C12-21をそれぞれ設け、これら第1結合電極C12-11と第2結合電極C12-21とを導体線路で電気的に接続する。したがって、前記第1SIR11と第2SIR12を結合する結合キャパシタC12は、これら第1低インピーダンス部C12-12‐第1結合電極C12-11間の容量と、第2低インピーダンス部C12-22‐第2結合電極C12-21間の容量とにより形成される。
第4層(図2D)には、出力線路部52を設け、この出力線路部52をU字状に引き回すことによりインダクタ線路部LS-3を形成する。また第5層(図2E)と第6層(図2F)にも、同様にU字状に引き回したインダクタ線路部LS-2,LS-1を略90°ずつ回転させた形でそれぞれ形成し、これら第4層から第6層のインダクタ線路部LS-3,LS-2,LS-1をビアVにより接続することによって基板の厚さ方向に延びるコイル状のインダクタLSを構成する。
また、第4層に設けたインダクタ線路部LS-3は、結合キャパシタC12の第2結合電極C12-21の下面に誘電体層を介して対向するように配置してあり、これにより当該インダクタ線路部LS-3と第2結合電極C12-21との間に容量(寄生容量)Cpを発生させる。なお、この寄生容量Cpを生じさせる第4層のインダクタ線路部LS-3は、先に述べた容量発生部に相当し、これ以外の、インダクタを構成する線路部分である第5層のインダクタ線路部LS-2と第6層のインダクタ線路部LS-1は前述の通常配置部に相当する。
第4層の出力線路部52は、図面では基板の端縁に引き出してその先の接続構造を描いていないが、例えばビアやキャスタレーション(所謂サイドビア)(いずれも図示せず)によって前記第1層より上部の基板表面または後述の第8層より下方に位置する基板裏面に引き出して当該基板表面や裏面に設けた信号出力用のパッド電極(出力端子P2)に電気的に接続する。後に述べる入力線路部51も同様に、基板の表面または裏面に引き出して当該基板表面や裏面に設けた入力用のパッド電極(入力端子P1)に接続すれば良い。
さらに第6層のインダクタ線路部LS-1は、第5層のインダクタ線路部LS-2に接続した端部とは反対側の端部において、第7層(図2G)の第2高インピーダンス部Lr2にビアVを介して接続してある。
第7層(図2G)には、前記低インピーダンス部C12-12,C12-22より幅の狭い導体線路により形成した第1高インピーダンス部Lr1と第2高インピーダンス部Lr2を並べて平行に配置し、これらを互いに電磁界結合させる。これにより本実施形態のBPF101では、前記結合キャパシタC12による容量結合(C結合)と、当該高インピーダンス部Lr1,Lr2同士のエッジ結合(M結合)M12とによるマルチパスを生成する。
また、各高インピーダンス部Lr1,Lr2の一端は、第8層(図2H)に設けた下部グランド電極G0にビアVを介しそれぞれ接続することにより接地する。一方、第1高インピーダンス部Lr1の他端部からは、入力線路部51を引き出す。この入力線路部51は、前述したように基板の端縁からサイドビア(キャスタレーション)を通じて基板の表面または裏面に設けた信号入力用のパッド電極(入力端子P1)に電気的に接続する。また第2高インピーダンス部Lr2の他端部は、前述したインダクタLS(インダクタ線路部LS-1)とビアVを介して接続されている。さらに第8層(図2H)には、ベタグランドとして下部グランド電極G0を形成する。
図4は本実施形態に係るBPF101の周波数‐減衰特性を示す線図であり、入出力端子P1,P2間の通過特性S21を実線により、出力端子P2における反射特性S22を破線によりそれぞれ示している。この図から明らかなように、本実施形態のBPFでは、通過帯域(3.4〜3.8GHz)より低域側の阻止域である2.0GHz付近にフィルタ本体部によって減衰極A1を形成できると共に、これに加えて、通過帯域より高域側阻止域の5.8GHz付近にも減衰極A2を生成することが可能である。この減衰極A2は前記インダクタLSと寄生容量Cpとの並列共振によるもので、本実施形態によれば通過帯域より低域側および高域側の双方の阻止域で大きな減衰量を確保することが可能となる。
さらに本実施形態では、インダクタパターンLSは結合キャパシタC12-21と略重なるように配置され、かつ容量Cpを形成するために新たに電極を設ける必要もないから、平面から見てフィルタ101が大きくなることがなく、小さなサイズを維持しつつ帯域外減衰特性を向上させることが出来る。また、本実施形態のフィルタ101は、各SIR11,12について低インピーダンス部C12-12,C12-22と高インピーダンス部Lr1,Lr2とを折り返すように別々の配線層に重なるように配置しているから、低インピーダンス部C12-12,C12-22と高インピーダンス部Lr1,Lr2を同一の配線層に設けていた従来のSIR使用のフィルタと比較しても小型化が可能である。
また、本実施形態のBPF101は、積層基板に内蔵して各種のモジュールを構成することが出来る。図3は、本実施形態に係る上記BPF101を積層基板に内蔵して高周波モジュールを構成した状態を概念的に示すものである。この図に示すように積層基板1の表面には、PAや高周波スイッチを含むIC2、ならびにチップインダクタやチップキャパシタ等のチップ部品3を実装し、積層基板1の内部配線層に本実施形態のBPF101を形成する。また、積層基板1の内層には本実施形態のBPF101以外にも様々な回路・素子を実装することが出来る。
〔第1実施形態の変形例〕
前記第1実施形態では、3つのインダクタ線路部(第4層に設けた線路部LS-3、第5層に設けた線路部LS-2および第6層に設けた線路部LS-1)のうち、信号の伝送経路に沿ってフィルタ本体部10から最も離れたインダクタ線路部LS-3を、言い換えれば、出力端子P2に最も近いインダクタ線路部LS-3を、結合キャパシタC12の第2結合電極C12-21に近接させて寄生容量Cpを発生させたが、これとは逆に、フィルタ本体部10に最も近いインダクタ線路部LS-1を結合キャパシタC12の第2結合電極C12-21の下面に配置して寄生容量を生じさせたフィルタ構造について変形例として検討を行った。
前記第1実施形態では、3つのインダクタ線路部(第4層に設けた線路部LS-3、第5層に設けた線路部LS-2および第6層に設けた線路部LS-1)のうち、信号の伝送経路に沿ってフィルタ本体部10から最も離れたインダクタ線路部LS-3を、言い換えれば、出力端子P2に最も近いインダクタ線路部LS-3を、結合キャパシタC12の第2結合電極C12-21に近接させて寄生容量Cpを発生させたが、これとは逆に、フィルタ本体部10に最も近いインダクタ線路部LS-1を結合キャパシタC12の第2結合電極C12-21の下面に配置して寄生容量を生じさせたフィルタ構造について変形例として検討を行った。
図5は、当該変形例に係るフィルタを概念的に示すものである。このフィルタ102では、信号の伝送経路に沿ってフィルタ本体部10に最も近いインダクタ線路部LS-1、すなわち、第2高インピーダンス部Lr2に接続されたインダクタ線路部LS-1を第4層に配置して結合キャパシタC12の第2結合電極C12-21に近接させて寄生容量Cpを生じさせ、出力線路部52によって形成するインダクタ線路部LS-3を第6層に配置した。図6は当該変形例のフィルタ102の周波数‐減衰特性を示す線図である。この図から分かるように当該変形例のフィルタ102では、インダクタパターンLSと寄生容量Cpとによって形成される減衰極A2が高域側(7GHz付近)に移動している。
したがって、通過帯域近傍で大きな(急峻な)減衰を望む場合には、前記第1実施形態のようにフィルタ本体部10から最も離れたインダクタ線路部LS-3を、言い換えれば、出力端子P2に最も近いインダクタ線路部LS-3を、結合キャパシタC12の第2結合電極C12-21に近接させて寄生容量Cpを発生させると良い。
〔第2実施形態〕
本発明の第二の実施形態について説明する。なお、前記第1実施形態と同一又は相当する部分については図面に同一の符号を付して重複した説明を省略し、相違点を中心に述べる。
本発明の第二の実施形態について説明する。なお、前記第1実施形態と同一又は相当する部分については図面に同一の符号を付して重複した説明を省略し、相違点を中心に述べる。
図7に示すように本発明の第二の実施の形態に係るBPF103は、前記第1実施形態のフィルタ101と同様に、第1SIR11と第2SIR12とをキャパシタC12で結合したフィルタ本体部10を備え、このフィルタ本体部10と出力端子P2との間にインダクタパターンLS2を挿入したC結合2段BPFであるが、前記第1実施形態と異なり、入力側にも、すなわち、フィルタ本体部10と入力端子P1との間にもインダクタパターンLS1を直列に接続したものである。
入力側に設けたこのインダクタパターンLS1は、図8Dから図8Fに示すように、出力線路部52を引き回して形成した出力側のインダクタパターンLS2と同様に、入力線路部51をU字状に引き回すことによって形成したもので、基板第3層(図8C)に配した結合キャパシタC12(第1結合電極C12-11)の下面に誘電体層を介して対向するよう配置したインダクタ線路部LS1-3(容量発生部)と、第5層および第6層にそれぞれ形成したインダクタ線路部LS1-2,LS1-1(通常配置部)とをビアVで接続して基板の厚さ方向に延びるコイル状のインダクタを構成したものである。
なお、この入力側インダクタパターンLS1の容量発生部LS1-3は、結合キャパシタC12の第1結合電極C12-11の下面に配置してあり、当該第1結合電極C12-11との間に寄生容量Cp1を発生させる。また、出力側インダクタパターンLS2の容量発生部LS2-3は、前記第1実施形態のフィルタ101と同様に、結合キャパシタC12の第2結合電極C12-21の下面に配置してあり、当該第2結合電極C12-21との間に寄生容量Cp2を発生させる。
また、入力側インダクタパターンLS1の他端(入力線路部51と反対側)は、第7層(図8G)に配した第1高インピーダンス部Lr1とビアVを介して接続してある。
図9は本実施形態に係るBPFの周波数‐減衰特性を示す線図であり、入出力端子P1,P2間の通過特性S21を実線により、出力端子P2における反射特性S22を破線によりそれぞれ示している。この図から明らかなように、本実施形態のBPF103では、高域側の阻止域に2つの減衰極A2,A3を生成できる(なお、低域側にも前記第1実施形態と同様にフィルタ本体部10による減衰極(2.0GHz付近)が形成される。これら高域側の減衰極A2,A3は前記入力側インダクタLS1と寄生容量Cp1との並列共振、ならびに前記出力側インダクタLS2と寄生容量Cp2との並列共振によるもので、本実施形態によれば高域側阻止域でより広い帯域に亘って大きな減衰を確保することが出来る。
また入力側のインダクタパターンLS1も、出力側のインダクタパターンLS2と同様に結合キャパシタC12-11に略重なるように配置されており、容量Cp1を形成するために新たに電極を設ける必要もないから、平面から見てフィルタが大きくなることもない。
さらにこの第2実施形態において、インダクタパターンの大きさを変更した変形例について検討を行った。図10に示すようにこの変形例では、出力側インダクタパターンLS2の容量発生部LS2-3を大きなループを描くように形成した。このときの周波数‐減衰特性を図11に示す。同図から分かるようにこの変形例に係るフィルタ構造よれば、減衰極A2,A3を通過域に近づけることができ、通過域高域側により急峻な減衰特性を得ることが出来る。
さらに前記第2実施形態(図8A〜図8H)において、両SIR11,12の高インピーダンス部Lr1,Lr2間の間隔を狭めることにより両者の結合M12を強めた変形例につき検討を行った。結果は、図12に示すとおりである。同図から分かるようにこのようなフィルタ構造によれば、通過域より低域側の減衰極A1を通過域に近づけることができ、低域側の減衰特性をより急峻なものとすることが可能となる。また高域側についても、減衰極A2,A3によって前記図10に示した変形例と略同等の減衰特性が得られる。
〔第3実施形態〕
本発明の第三の実施形態について説明する。なお、前記第1ないし第2実施形態と同一又は相当する部分については図面に同一の符号を付して重複した説明を省略し、相違点を中心に述べる。
本発明の第三の実施形態について説明する。なお、前記第1ないし第2実施形態と同一又は相当する部分については図面に同一の符号を付して重複した説明を省略し、相違点を中心に述べる。
図13に示すように本発明の第三の実施の形態に係るBPFは、前記第1実施形態のフィルタ101と同様に、第1SIR11と第2SIR12をキャパシタC12で結合したフィルタ本体部10を備え、このフィルタ本体部10と出力端子P2との間にインダクタパターンLSを直列に挿入したC結合2段BPF104であるが、このフィルタ104は、比較的大きな面積を必要とする低インピーダンス部(第1SIR11の低インピーダンス部C12-12と第2SIR12の低インピーダンス部C12-22)を平面から見たときにこれらが重なるように別々の配線層に配置することで、フィルタのより一層の小型化を可能としたものである。
以下、図14Aから図14Mに基づいて順に説明する。なお、これらの図面のうち図14Aから図14Lはいずれも、前記図2Aから図2Hや図8Aから図8Hと同様に、基板各層の表面を基板の上面側から見た状態として示しているが、図14Mは基板の裏面を基板の上面側から透視した状態で示している。
まず、基板の表面である第1層(図14A)には、ICを搭載するパッド電極P3と、BPF104へ信号を入力するための入力端子電極P1を設ける。第2層(図14B)には、ベタグランドとして上部グランド電極G1を形成する。第3層(図14C)には、第1SIR11の低インピーダンス部(第1低インピーダンス部)C12-12を設ける。この第1低インピーダンス部C12-12は、前記第2層(図14B)の上部グランド電極G1と誘電体層を介し対向して第1共振キャパシタCr1を構成する。
第4層(図14D)の、前記第1低インピーダンス部C12-12の下面位置には、第1結合電極C12-11を設ける。この第1結合電極C12-11は、後に述べる第2結合電極C12-21とビアV12を介し電気的に接続されると共に、第1低インピーダンス部C12-12と誘電体層を介して対向することによりキャパシタC12-1を構成する。さらにこのキャパシタC12-1(第1結合キャパシタ)は、後に述べる第2結合キャパシタC12-2と共に、第1SIR11と第2SIR12とを接続する段間結合キャパシタC12を構成する。
第5層(図14E)には、BPF104に信号を入力するための入力線路部51を設ける。この入力線路部51は、一端が前記基板表面(第1層)に設けた入力端子電極P1にビアVを通じて接続され、他端が次に述べる第6層(図14F)に形成した第1高インピーダンス部Lr1にビアVを通じて接続されている。
第6層(図14F)の、前記第1低インピーダンス部C12-12の略直下位置には、第1SIR11の高インピーダンス部Lr1(第1高インピーダンス部)と、第2SIR12の高インピーダンス部Lr2(第2高インピーダンス部)とを平行に並べて設け、これらを互いに電磁界結合させる。また、これら第1高インピーダンス部Lr1と第2高インピーダンス部Lr2の先端部にはビアVを設け、これらのビアVにより前記第2層(図14B)の上部グランド電極G1および後に述べる第12層の下部グランド電極G0に電気的に接続することにより各高インピーダンス部Lr1,Lr2の先端部を接地する。
一方、第1高インピーダンス部Lr1の基端部(反対側の端部)には別のビアVを設けてこのビアVにより前記第3層(図14C)に設けた第1低インピーダンス部C12-12と当該第1高インピーダンス部Lr1とを接続する。さらに、第1高インピーダンス部Lr1の中間部にビアVを設けてこのビアVにより前記第5層(図14E)に設けた入力線路部51を第1高インピーダンス部Lr1に接続する。
他方、第2高インピーダンス部Lr2の基端部は、ビアVを介して後に述べる第11層(図14K)の第2低インピーダンス部C12-22に接続する。また、第2高インピーダンス部Lr2の中間部にビアVを設けてこのビアVにより、後に述べる第7層(図14G)のインダクタ線路部LS-1と第2高インピーダンス部Lr2とを接続する。
第7層(図14G)ならびに第8層(図14H)には、本発明に係るインダクタパターンLSを構成するインダクタ線路部LS-1,LS-2(通常配置部)をそれぞれ設けてこれらをビアVで接続する。そして第9層(図14I)には、BPF104から信号を取り出すための出力線路部52を利用し、この出力線路部52をクランク状に引き回すことにより容量発生部となるインダクタ線路部LS-3を形成する。出力線路部52の一端は、ビアVを介して後述の第13層(基板裏面/図14M)に設けた出力端子P2に接続する一方、出力線路部52の他端は、前記第8層(図14H)に設けたインダクタ線路部LS-2とビアVを介して接続することにより前記インダクタパターンLSを構成する。
またこの出力線路部52によって形成したインダクタ線路部LS-3の下面、すなわち第10層(図14J)には第2結合電極C12-21を設け、この第2結合電極C12-21と出力線路部52によって形成した前記インダクタ線路部(容量発生部)LS-3とを誘電体層を介して対向するように配置することによって寄生容量Cpを発生させる。そして、この寄生容量Cpと上記インダクタパターンLSの並列共振によって新たに減衰極を生成する。
また、第10層(図14J)に設けた第2結合電極C12-21は、後に述べる第11層(図14K)に配した第2低インピーダンス部C12-22と誘電体層を介し対向することによりキャパシタC12-2(第2結合キャパシタ)を形成すると共に、前に述べた第1結合電極C12-11とビアVを介し電気的に接続される。そして、これら第1結合キャパシタC12-1と第2結合キャパシタC12-2とにより段間結合キャパシタC12を構成する。
第11層(図14K)には、第2低インピーダンス部C12-22を設ける。この第2低インピーダンス部C12-22は、平面から見たとき前記第3層の第1低インピーダンス部C12-12と重なる位置に形成してあり、前述の第2高インピーダンス部Lr2とビアVを介して接続されている。またこの第2低インピーダンス部C12-22は、次に述べる第12層(図14L)の下部グランド電極G0に誘電体層を介して対向し、これら第2低インピーダンス部C12-22と下部グランド電極G0により第2共振キャパシタCr2を構成する。
第12層(図14L)にはベタグランドとして下部グランド電極G0を設け、さらに基板裏面である第13層(図14M)には、外部接続用のグランド端子P4と、BPF104から信号を出力するための出力端子P2を形成する。なお、グランド端子P4は、前記第12層の下部グランド電極G0と複数のビアVにより接続する。
このように本実施形態のBPF104によれば、第1SIR11の低インピーダンス部C12-12、第2SIR12の低インピーダンス部C12-22、ならびに高インピーダンス部Lr1,Lr2を異なる配線層にかつ平面から見たときにこれらが重なるように略同位置に配置しているから、フィルタをより一層小型化することが出来る。また、前記第1実施形態のフィルタと同様に、インダクタパターンLSと寄生容量Cpとの並列共振による減衰極を生成し、通過帯域の低域側および高域側の双方の阻止域で大きな減衰量を確保することが出来る。
1 積層基板(LTCC基板)
2 IC
3 チップ部品
11 第1SIR(ステップインピーダンス共振器)
12 第2SIR(ステップインピーダンス共振器)
51 入力線路部
52 出力線路部
101,102,103,104 BPF(バンドパスフィルタ)
A1,A2,A3 減衰極
C12 段間結合キャパシタ
C12-1 第1結合キャパシタ
C12-2 第2結合キャパシタ
C12-11 第1結合電極
C12-21 第2結合電極
C12-12 第1低インピーダンス部
C12-22 第2低インピーダンス部
Cr1 第1共振キャパシタ
Cr2 第2共振キャパシタ
Cp,Cp1,Cp2 寄生容量
G0 下部グランド電極
G1 上部グランド電極
Lr1 第1高インピーダンス部
Lr2 第2高インピーダンス部
LS インダクタパターン
LS1 入力側インダクタパターン
LS2 出力側インダクタパターン
LS-1,LS-2,LS1-1,LS1-2,LS2-1,LS2-2 インダクタ線路部(通常配置部)
LS-3,LS1-3,LS2-3 インダクタ線路部(容量発生部)
P1 入力端子
P2 出力端子
P3 IC搭載用パッド電極
P4 グランド端子電極
V,V12 ビアホール
2 IC
3 チップ部品
11 第1SIR(ステップインピーダンス共振器)
12 第2SIR(ステップインピーダンス共振器)
51 入力線路部
52 出力線路部
101,102,103,104 BPF(バンドパスフィルタ)
A1,A2,A3 減衰極
C12 段間結合キャパシタ
C12-1 第1結合キャパシタ
C12-2 第2結合キャパシタ
C12-11 第1結合電極
C12-21 第2結合電極
C12-12 第1低インピーダンス部
C12-22 第2低インピーダンス部
Cr1 第1共振キャパシタ
Cr2 第2共振キャパシタ
Cp,Cp1,Cp2 寄生容量
G0 下部グランド電極
G1 上部グランド電極
Lr1 第1高インピーダンス部
Lr2 第2高インピーダンス部
LS インダクタパターン
LS1 入力側インダクタパターン
LS2 出力側インダクタパターン
LS-1,LS-2,LS1-1,LS1-2,LS2-1,LS2-2 インダクタ線路部(通常配置部)
LS-3,LS1-3,LS2-3 インダクタ線路部(容量発生部)
P1 入力端子
P2 出力端子
P3 IC搭載用パッド電極
P4 グランド端子電極
V,V12 ビアホール
Claims (12)
- 誘電体層により互いに絶縁された複数の配線層を有する積層基板内に配した2以上の共振器と、これらの共振器を結合する1以上の結合キャパシタとを含むフィルタ本体部と、
当該フィルタ本体部に含まれる第一の共振器に電気的に接続して当該フィルタ本体部に信号を入力する入力線路部と、
当該フィルタ本体部に含まれる第二の共振器に電気的に接続して当該フィルタ本体部から信号を出力する出力線路部と、
を備えた積層型バンドパスフィルタであって、
前記入力線路部および前記出力線路部のうちのいずれか一方または双方に、当該線路部を構成する導体線路によってインダクタパターンを形成すると共に、
当該インダクタパターンの少なくとも一部を、前記結合キャパシタを構成する一方の容量電極に対し、平面から見たときに略重なるようにかつ前記積層基板の積層方向について近接するように配置することによって当該インダクタパターンと前記容量電極との間に寄生容量を発生させ、これにより通過帯域外に1以上の減衰極を形成した
ことを特徴とする積層型バンドパスフィルタ。 - 前記フィルタ本体部は、前記共振器として前記第一の共振器および前記第二の共振器からなる2つの共振器を備えてこれら2つの共振器によって通過帯域より低域側の阻止域に第一の減衰極を形成する一方、
前記インダクタパターンおよび前記寄生容量の発生によって通過帯域より高域側の阻止域に第二の減衰極を形成した
請求項1に記載の積層型バンドパスフィルタ。 - 前記インダクタパターンを、層間接続部により互いに電気的に接続されかつ2以上の配線層に分割して配置した2以上のインダクタ線路部によって形成すると共に、
これらインダクタ線路部のうち、信号の伝送経路に沿って前記フィルタ本体部から最も離れたインダクタ線路部を、前記寄生容量を発生させるため前記容量電極に近接配置した
請求項1または2に記載の積層型バンドパスフィルタ。 - 前記インダクタパターンの一部を、寄生容量を発生させるため前記容量電極に近接配置する一方、
当該容量電極に近接配置するインダクタパターンの一部を、インダクタパターンの他の部分より幅を広くした
請求項1から3のいずれか一項に記載の積層型バンドパスフィルタ。 - 誘電体層により互いに絶縁された複数の配線層を有する積層基板内に配した2以上のステップインピーダンス共振器を含むフィルタ本体部と、
当該フィルタ本体部に含まれる第一のステップインピーダンス共振器に電気的に接続して当該フィルタ本体部に信号を入力する入力線路部と、
当該フィルタ本体部に含まれる第二のステップインピーダンス共振器に電気的に接続して当該フィルタ本体部から信号を出力する出力線路部と、
を備え、
前記第一のステップインピーダンス共振器および前記第二のステップインピーダンス共振器は共に、幅の広い導体線路により形成された低インピーダンス部と、当該低インピーダンス部と電気的に接続されかつ当該低インピーダンス部より幅の狭い導体線路により形成された高インピーダンス部とをそれぞれ有する
積層型バンドパスフィルタであって、
前記入力線路部および前記出力線路部のうちのいずれか一方または双方に、当該線路部を構成する導体線路によってインダクタパターンを形成すると共に、
当該インダクタパターンの少なくとも一部を、前記第一のステップインピーダンス共振器および第二のステップインピーダンス共振器のいずれかの低インピーダンス部に対し、平面から見たときに略重なるようにかつ前記積層基板の積層方向について近接するように配置することによって当該インダクタパターンと当該低インピーダンス部との間に寄生容量を発生させ、これにより通過帯域外に1以上の減衰極を形成した
ことを特徴とする積層型バンドパスフィルタ。 - 前記フィルタ本体部は、前記ステップインピーダンス共振器として前記第一のステップインピーダンス共振器および前記第二のステップインピーダンス共振器からなる2つのステップインピーダンス共振器を備えてこれら2つのステップインピーダンス共振器によって通過帯域より低域側の阻止域に第一の減衰極を形成する一方、
前記インダクタパターンおよび前記寄生容量の発生によって通過帯域より高域側の阻止域に第二の減衰極を形成した
請求項5に記載の積層型バンドパスフィルタ。 - 前記第一のステップインピーダンス共振器と前記第二のステップインピーダンス共振器とを結合する結合キャパシタを備え、
前記インダクタパターンを、平面から見たときに、前記寄生容量を発生させるため近接させる低インピーダンス部ならびに前記結合キャパシタと略重なるように配置した
請求項6に記載の積層型バンドパスフィルタ。 - 前記第一のステップインピーダンス共振器の低インピーダンス部と、前記第二のステップインピーダンス共振器の低インピーダンス部とを異なる配線層に設けると共に、平面から見たときにそれらの少なくとも一部が重なるように配置した
請求項5から7のいずれか一項に記載の積層型バンドパスフィルタ。 - 前記インダクタパターンを、層間接続部により互いに電気的に接続されかつ2以上の配線層に分割して配置した2以上のインダクタ線路部によって形成すると共に、
これらインダクタ線路部のうち、信号の伝送経路に沿って前記フィルタ本体部から最も離れたインダクタ線路部を、前記寄生容量を発生させるため前記低インピーダンス部に近接配置した
請求項5から8のいずれか一項に記載の積層型バンドパスフィルタ。 - 前記インダクタパターンの一部を、寄生容量を発生させるため前記低インピーダンス部に近接配置する一方、
当該低インピーダンス部に近接配置するインダクタパターンの一部を、インダクタパターンの他の部分より幅を広くした
請求項5から9のいずれか一項に記載の積層型バンドパスフィルタ。 - 前記積層基板がLTCC基板である
請求項1から10のいずれか一項に記載の積層型バンドパスフィルタ。 - 前記請求項1から11のいずれか一項に記載の積層型バンドパスフィルタと、
当該積層型バンドパスフィルタと電気的に接続されかつ前記積層基板に実装された1以上の電気的機能素子と、
を備えた高周波モジュール。
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JP2009027558A Withdrawn JP2010183513A (ja) | 2009-02-09 | 2009-02-09 | 積層型バンドパスフィルタおよび高周波モジュール |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US10110192B2 (en) | 2014-12-02 | 2018-10-23 | Murata Manufacturing Co., Ltd. | Electronic component |
CN110022133A (zh) * | 2019-04-24 | 2019-07-16 | 电子科技大学 | 一种小型化电感耦合型可调带通滤波器及其制备方法 |
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2009
- 2009-02-09 JP JP2009027558A patent/JP2010183513A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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CN103872410A (zh) * | 2014-03-12 | 2014-06-18 | 广东风华高新科技股份有限公司 | 带通滤波器 |
CN103872410B (zh) * | 2014-03-12 | 2016-07-06 | 广东风华高新科技股份有限公司 | 带通滤波器 |
US10110192B2 (en) | 2014-12-02 | 2018-10-23 | Murata Manufacturing Co., Ltd. | Electronic component |
CN110022133A (zh) * | 2019-04-24 | 2019-07-16 | 电子科技大学 | 一种小型化电感耦合型可调带通滤波器及其制备方法 |
CN110022133B (zh) * | 2019-04-24 | 2022-07-15 | 电子科技大学 | 一种小型化电感耦合型可调带通滤波器及其制备方法 |
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