JP2010176750A - Nonvolatile semiconductor memory and method for detecting leakage defect of the same - Google Patents

Nonvolatile semiconductor memory and method for detecting leakage defect of the same Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory having configuration enabling a leakage defect of a memory cell to be detected regardless of a data value of the memory cell, and to provide a method for detecting the leakage defect of the nonvolatile semiconductor memory. <P>SOLUTION: In the nonvolatile semiconductor memory, any one of a normal mode and a test mode is selected and a normal mode voltage is supplied to a selected word line when the normal mode is selected; and also a test mode voltage lower than the normal mode voltage is supplied to the selected word line when the test mode is selected. In such nonvolatile semiconductor memory, the leakage current is detected by selecting the test mode. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、複数のメモリセルからなる不揮発性半導体メモリ及びそのリーク不良の検出方法に関する。   The present invention relates to a nonvolatile semiconductor memory composed of a plurality of memory cells and a method for detecting a leak failure thereof.

例えば特許文献１に開示される如く、複数の行及び列からなるマトリクスの形状に配置された複数のメモリセルからなるＦＬＡＳＨメモリなどの不揮発性半導体メモリが知られている。かかるメモリにおいては、互いに交差する複数のワード線及びビット線の１つを選択することにより、複数のメモリセルの１つを選択することができる。ビット線に接続されているセンスアンプは、選択されたメモリセル（以下、選択メモリセルと称する）からビット線へ流れるセル電流と予め定めたリファレンス電流とを比較することにより、そのメモリセルのデータ値が”１”であるか”０”であるかを判定する。   For example, as disclosed in Patent Document 1, a nonvolatile semiconductor memory such as a FLASH memory including a plurality of memory cells arranged in a matrix shape including a plurality of rows and columns is known. In such a memory, one of a plurality of memory cells can be selected by selecting one of a plurality of word lines and bit lines crossing each other. The sense amplifier connected to the bit line compares the cell current flowing from the selected memory cell (hereinafter referred to as the selected memory cell) to the bit line with a predetermined reference current, and thereby the data of the memory cell It is determined whether the value is “1” or “0”.

図１(ａ)は選択メモリセルにおけるＩＶ特性を表す図である。横軸は選択メモリセルのゲート電圧Ｖｇを表し、縦軸は選択メモリセルのセル電流Ｉｄｓを表す。選択メモリセルのデータ値が”１”のときのＩＶ特性ＩＶ１、データ値”０”のときのＩＶ特性ＩＶ０、ゲート電圧Ｖｇ１及びリファレンス電流Ｉｒｅｆ１が示されている。データ値が”１”のメモリセルの閾値は比較的低く、その選択時にビット線に流れるセル電流Ｉｄｓ１はリファレンス電流Ｉｒｅｆ１よりも大きいのでセンスアンプからはデータ値”１”が出力される。一方、データ値が”０”のメモリセルの閾値は比較的高く、その選択時にビット線に流れるセル電流Ｉｄｓ０はリファレンス電流Ｉｒｅｆ１よりも小さいのでセンスアンプからはデータ値”０”が出力される。   FIG. 1A is a diagram showing IV characteristics in a selected memory cell. The horizontal axis represents the gate voltage Vg of the selected memory cell, and the vertical axis represents the cell current Ids of the selected memory cell. The IV characteristic IV1 when the data value of the selected memory cell is “1”, the IV characteristic IV0 when the data value is “0”, the gate voltage Vg1, and the reference current Iref1 are shown. The threshold value of the memory cell having the data value “1” is relatively low, and the cell current Ids1 flowing through the bit line when selected is larger than the reference current Iref1, so that the data value “1” is output from the sense amplifier. On the other hand, the threshold value of the memory cell whose data value is “0” is relatively high, and the cell current Ids0 flowing through the bit line when selected is smaller than the reference current Iref1, so that the data value “0” is output from the sense amplifier.

このように、センスアンプは、メモリセルに記憶されているデータ値をセル電流により判定するので、メモリセルに不良があった場合には誤判定の原因となる。従来、例えば短絡によってビット線に異常電流が流れるいわゆるリーク不良の検出は以下の如く行われていた。図１(ｂ)は選択メモリセルにおける正常時及びリーク不良時のＩＶ特性を表す図である。データ値が”１”のときの正常メモリセルのＩＶ特性ＩＶ１及び不良メモリセルのＩＶ特性ＩＶＬ１、データ値が”０”のときの正常メモリセルのＩＶ特性ＩＶ０及び不良メモリセルのＩＶ特性ＩＶＬ０、ゲート電圧Ｖｇ２及びリファレンス電流Ｉｒｅｆ０が示されている。   As described above, the sense amplifier determines the data value stored in the memory cell based on the cell current. Therefore, if the memory cell is defective, it causes an erroneous determination. Conventionally, detection of a so-called leak failure in which an abnormal current flows through a bit line due to a short circuit, for example, has been performed as follows. FIG. 1B is a diagram showing IV characteristics at the time of normality and leakage failure in the selected memory cell. IV characteristic IV1 of the normal memory cell and IV characteristic IVL1 of the defective memory cell when the data value is “1”, IV characteristic IV0 of the normal memory cell and IV characteristic IVL0 of the defective memory cell when the data value is “0”, A gate voltage Vg2 and a reference current Iref0 are shown.

正常メモリセルであるか不良メモリセルであるかを判別するためには、リファレンス電流を正常メモリセルのセル電流と不良メモリセルのセル電流との中間に設定する必要がある。また、微小なリーク電流を検出できるようにするため、リファレンス電流を低く設定するのが望ましい。これらの条件を満たすために例えば図１(ｂ)に示される如くリファレンス電流Ｉｒｅｆ０に設定する。   In order to determine whether the memory cell is a normal memory cell or a defective memory cell, the reference current needs to be set between the cell current of the normal memory cell and the cell current of the defective memory cell. Further, it is desirable to set the reference current low so that a minute leak current can be detected. In order to satisfy these conditions, for example, the reference current Iref0 is set as shown in FIG.

更にメモリセルのＩＶ特性にはバラツキがあり、同データ値及び同ゲート電圧であってもメモリセル毎にセル電流が異なることを考慮すれば、ゲート電圧も低く設定すべきである。しかしながら、ワード線に供給されるゲート電圧は、メモリセルを動作させる関係上、ある値より低くすることができない。ゲート電圧の下限は例えば図１(ｂ)に示される如くゲート電圧Ｖｇ２である。ゲート電圧Ｖｇ２は例えば約１Ｖである。   Furthermore, there is a variation in the IV characteristics of the memory cells, and even if the data value and the gate voltage are the same, the gate voltage should be set low considering that the cell current differs for each memory cell. However, the gate voltage supplied to the word line cannot be lower than a certain value because the memory cell is operated. The lower limit of the gate voltage is, for example, the gate voltage Vg2 as shown in FIG. The gate voltage Vg2 is about 1V, for example.

リファレンス電流Ｉｒｅｆ０が正常メモリセルのセル電流と不良メモリセルのセル電流との中間にあるときにメモリセルの正常／異常を判別できるところ、ゲート電圧Ｖｇ２の場合、データ値が”１”の正常メモリセルのセル電流Ｉｄｓ１及び不良メモリセルのセル電流ＩｄｓＬ１は共にリファレンス電流Ｉｒｅｆ０よりも高くなっているので、データ値が”１”の場合には、正常／異常の判別ができない。一方、データ値が”０”の正常メモリセルのセル電流Ｉｄｓ０はリファレンス電流Ｉｒｅｆ０よりも低く、不良メモリセルのセル電流ＩｄｓＬ０はリファレンス電流Ｉｒｅｆ０よりも高いので、リファレンス電流Ｉｒｅｆ０を基準としてメモリセルの正常／異常を判別できる。この場合、正常メモリセルのセル電流Ｉｄｓ０は０Ａであり、不良メモリセルのセル電流ＩｄｓＬ０はリーク電流ＬＫの値となっている。   When the reference current Iref0 is between the cell current of the normal memory cell and the cell current of the defective memory cell, whether the memory cell is normal / abnormal can be determined. In the case of the gate voltage Vg2, the normal memory having a data value of “1” Since the cell current Ids1 of the cell and the cell current IdsL1 of the defective memory cell are both higher than the reference current Iref0, normal / abnormal cannot be determined when the data value is “1”. On the other hand, since the cell current Ids0 of the normal memory cell with the data value “0” is lower than the reference current Iref0 and the cell current IdsL0 of the defective memory cell is higher than the reference current Iref0, the normality of the memory cell is based on the reference current Iref0. / Can detect abnormalities. In this case, the cell current Ids0 of the normal memory cell is 0A, and the cell current IdsL0 of the defective memory cell is the value of the leakage current LK.

特開２０００−２７６８８２号公報JP 2000-276882 A

上記した如くゲート電圧Ｖｇの下限に制約がある場合にメモリセルの正常／異常を切り分けるためには、全てのメモリセルにデータ値”０”を書き込む処理が必要であった。このことが、不良メモリセルの検出手順を複雑にしていた。   As described above, when the lower limit of the gate voltage Vg is limited, in order to distinguish between normal / abnormal memory cells, a process of writing the data value “0” to all the memory cells is required. This complicates the detection procedure for defective memory cells.

本発明は上記した如き問題点に鑑みてなされたものであって、メモリセルのデータ値の如何にかかわらずメモリセルのリーク不良を検出することができるような構成の不揮発性半導体メモリ及びそのリーク不良の検出方法を提供することを目的とする。   The present invention has been made in view of the above problems, and a nonvolatile semiconductor memory having a configuration capable of detecting a leak failure of a memory cell regardless of the data value of the memory cell and the leak thereof An object is to provide a defect detection method.

本発明による不揮発性半導体メモリは、複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の１に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の１に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の１つを選択するロウデコーダと、前記複数のビット線の１つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリであって、モード選択指令に応じて通常モード信号及びテストモード信号のいずれか１を出力するモード選択部を含み、前記ロウデコーダは、前記通常モード信号に応じて通常モード電圧を当該選択した１のワード線へ供給し且つ前記テストモード信号に応じて前記通常モード電圧よりも低いテストモード電圧を前記１のワード線へ供給することを特徴とする。   The non-volatile semiconductor memory according to the present invention is common to the gates of a plurality of memory cells arranged in a matrix consisting of a plurality of rows and columns and a plurality of memory cells arranged in one of the columns. A plurality of word lines connected to each other; a plurality of bit lines connected in common to the sources of the plurality of memory cells arranged in one of the rows; and the drains of each of the plurality of memory cells. A drain voltage generator for supplying a drain voltage to the gate, a row decoder for selecting one of the plurality of word lines, a column decoder for selecting one of the plurality of bit lines, and a selection by the row decoder and the column decoder And a sense amplifier that outputs data based on a comparison result between a cell current from a memory cell corresponding to the reference current and a reference current. And a mode selection unit that outputs any one of a normal mode signal and a test mode signal in response to a mode selection command, wherein the row decoder selects the normal mode voltage in accordance with the normal mode signal. And supplying a test mode voltage lower than the normal mode voltage to the one word line in response to the test mode signal.

本発明によるリーク不良検出方法は、複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の１に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の１に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の１つを選択するロウデコーダと、前記複数のビット線の１つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリのリーク不良検出方法であって、モード選択指令に応じて通常モード信号及びテストモード信号のいずれか１を出力するモード選択ステップと、前記通常モード信号に応じて通常モード電圧を当該選択した１のワード線へ供給し且つ前記テストモード信号に応じて前記ワード線電圧よりも低いテストモード電圧を前記１のワード線へ供給するワード線電圧供給ステップと、を含むことを特徴とする。   The leak defect detection method according to the present invention is common to the gates of a plurality of memory cells arranged in a matrix consisting of a plurality of rows and columns and a plurality of memory cells arranged in one of the columns. A plurality of word lines connected to each other; a plurality of bit lines connected in common to the sources of the plurality of memory cells arranged in one of the rows; and the drains of each of the plurality of memory cells. A drain voltage generator for supplying a drain voltage to the gate, a row decoder for selecting one of the plurality of word lines, a column decoder for selecting one of the plurality of bit lines, and a selection by the row decoder and the column decoder And a sense amplifier that outputs data based on a comparison result between a cell current from a memory cell corresponding to the reference current and a reference current. A mode selection step for outputting one of a normal mode signal and a test mode signal in response to a mode selection command, and one word line for which the normal mode voltage is selected in accordance with the normal mode signal. And a word line voltage supply step of supplying a test mode voltage lower than the word line voltage to the one word line in response to the test mode signal.

本発明による不揮発性半導体メモリによれば、メモリセルのデータ値の如何にかかわらず不良メモリセルを検出することができる。また、本発明によるリーク不良検出方法によれば、メモリセルのデータ値の如何にかかわらず不良メモリセルを検出することができる。   According to the nonvolatile semiconductor memory of the present invention, a defective memory cell can be detected regardless of the data value of the memory cell. Further, according to the leak failure detection method of the present invention, a defective memory cell can be detected regardless of the data value of the memory cell.

従来技術による選択メモリセルにおけるＩＶ特性を表す図である。It is a figure showing the IV characteristic in the selection memory cell by a prior art. 本実施例による不揮発性半導体メモリを表すブロック図である。It is a block diagram showing the non-volatile semiconductor memory by a present Example. モード選択部の回路図である。It is a circuit diagram of a mode selection part. ロウデコーダの回路図である。It is a circuit diagram of a row decoder. 不揮発性半導体メモリにおけるリーク不良検出の動作タイミングチャートである。6 is an operation timing chart of leak defect detection in a nonvolatile semiconductor memory. 本実施例による選択メモリセルにおけるＩＶ特性を表す図である。It is a figure showing IV characteristic in the selection memory cell by a present Example.

以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。   Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

図２は本実施例による不揮発性半導体メモリ１００を表すブロック図である。メモリセルアレイ１は、マトリクス状に配置されたメモリセルＭ１１〜Ｍｎｍ（ｎ、ｍはそれぞれ2以上の整数）を含む。メモリセルＭ１１〜Ｍｎｍの各々は、コントロールゲートとフローティングゲートを有する例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタである。   FIG. 2 is a block diagram showing the nonvolatile semiconductor memory 100 according to this embodiment. Memory cell array 1 includes memory cells M11 to Mnm (n and m are each an integer of 2 or more) arranged in a matrix. Each of the memory cells M11 to Mnm is, for example, a MOS (Metal Oxide Semiconductor) transistor having a control gate and a floating gate.

メモリセルＭ１１〜Ｍ１ｍの各々のコントロールゲートにはワード線Ｗ１が、メモリセルＭ２１〜Ｍ２ｍの各々のコントロールゲートにはワード線Ｗ２が、・・・、メモリセルＭｎ１〜Ｍｎｍの各々のコントロールゲートにはワード線Ｗｎがそれぞれ接続されている。   Each control gate of the memory cells M11 to M1m has a word line W1, each control gate of the memory cells M21 to M2m has a word line W2,..., And each of the control gates of the memory cells Mn1 to Mnm has Word lines Wn are connected to each other.

メモリセルＭ１１〜Ｍｎ１の各々のソースはビット線Ｂ１に、メモリセルＭ１２〜Ｍｎ２の各々のソースはビット線Ｂ２に、・・・、メモリセルＭ１ｍ〜Ｍｎｍの各々のソースはビット線Ｂｍにそれぞれ接続されている。   Each source of the memory cells M11 to Mn1 is connected to the bit line B1, each source of the memory cells M12 to Mn2 is connected to the bit line B2,..., And each source of the memory cells M1m to Mnm is connected to the bit line Bm. Has been.

メモリセルＭ１１〜Ｍｎｍの各々のドレインはドレイン電圧生成部２に接続されている。   The drains of the memory cells M11 to Mnm are connected to the drain voltage generator 2.

ドレイン電圧生成部２は、ドレイン電圧を生成しこれをメモリセルＭ１１〜Ｍｎｍの各々のドレインへ供給する。   The drain voltage generator 2 generates a drain voltage and supplies it to each drain of the memory cells M11 to Mnm.

モード選択部３は、モード選択指令であるモード選択信号ＳＭに応じて、予め設定された複数の動作モードのうちの１を選択し、当該選択した動作モードを表す動作モード信号ＤＭを出力する。具体的には、モード選択信号ＳＭが通常モードを表す場合には通常モード表す動作モード信号ＤＭを出力し、モード選択信号ＳＭがテストモードを表す場合にはテストモードを表す動作モード信号ＤＭを出力する。モード選択信号ＳＭは例えば不揮発性半導体メモリ１００が搭載されているボード（図示せず）上に設けられた電極パッドへ電気信号として入力され、当該ボードの配線層に形成された金属配線パターンを介してモード選択部３へ供給される。   The mode selection unit 3 selects one of a plurality of preset operation modes in response to a mode selection signal SM that is a mode selection command, and outputs an operation mode signal DM representing the selected operation mode. Specifically, when the mode selection signal SM represents the normal mode, the operation mode signal DM representing the normal mode is output, and when the mode selection signal SM represents the test mode, the operation mode signal DM representing the test mode is output. To do. For example, the mode selection signal SM is input as an electrical signal to an electrode pad provided on a board (not shown) on which the nonvolatile semiconductor memory 100 is mounted, and passes through a metal wiring pattern formed in a wiring layer of the board. To the mode selection unit 3.

ワード線電圧生成部４は、ワード線Ｗ１〜Ｗｎへ供給するためのワード線電圧を生成し、これをロウデコーダ５へ供給する。   The word line voltage generation unit 4 generates a word line voltage to be supplied to the word lines W 1 to Wn and supplies this to the row decoder 5.

ロウデコーダ５は、外部からのアドレス信号ＡＤに基づいてワード線Ｗ１〜Ｗｎのうちの１つを選択する。ワード線選択信号ＳＷ例えば不揮発性半導体メモリ１００が搭載されているボード（図示せず）上に設けられた電極パッドへ電気信号として入力され、当該ボードの配線層に形成された金属配線パターンを介してロウデコーダ５へ供給される。   The row decoder 5 selects one of the word lines W1 to Wn based on an external address signal AD. Word line selection signal SW For example, an electric signal is inputted to an electrode pad provided on a board (not shown) on which the nonvolatile semiconductor memory 100 is mounted, and is passed through a metal wiring pattern formed in the wiring layer of the board. To the row decoder 5.

ロウデコーダ５は、モード選択部３からの通常モードを表すモード信号ＤＭに応じてワード線電圧生成部４によって生成されたワード線電圧を通常モード電圧として当該選択したワード線に供給する。一方、ロウデコーダ５は、モード選択部３からのテストモードを表すモード信号ＤＭに応じて当該ワード線電圧よりも低い電圧をテストモード電圧として当該選択したワード線に供給する。このとき、ロウデコーダ５は、ワード線電圧生成部４からのワード線電圧をレベルシフトしてテストモード電圧を得る。   The row decoder 5 supplies the selected word line as the normal mode voltage with the word line voltage generated by the word line voltage generation unit 4 in response to the mode signal DM representing the normal mode from the mode selection unit 3. On the other hand, the row decoder 5 supplies a voltage lower than the word line voltage to the selected word line as a test mode voltage in response to the mode signal DM representing the test mode from the mode selection unit 3. At this time, the row decoder 5 shifts the level of the word line voltage from the word line voltage generation unit 4 to obtain a test mode voltage.

メモリセルＭ１１〜Ｍｎｍの各々に保持されているデータ値が”０”であるか”１”であるかにかかわらずリーク不良を検出できるようにするために、テストモード電圧はメモリセルＭ１１〜Ｍｎｍのデータ値が”１”のときの閾値よりも低く設定するのが望ましい。また、メモリセルＭ１１〜ＭｎｍのＩＶ特性にはバラツキがあることを考慮すれば、ゲート電圧を可能な限り低く設定するのが望ましい。つまり、テストモード電圧をほぼ０Ｖ、好ましくは０Ｖつまり接地電圧とするのが望ましい。通常、接地電圧は、不揮発性半導体メモリ１００が搭載された基板の電位（ＧＮＤ電位）に等しい。   In order to be able to detect a leak failure regardless of whether the data value held in each of the memory cells M11 to Mnm is “0” or “1”, the test mode voltage is set to the memory cells M11 to Mnm. It is desirable to set it lower than the threshold when the data value of “1” is “1”. Further, considering that there are variations in the IV characteristics of the memory cells M11 to Mnm, it is desirable to set the gate voltage as low as possible. That is, it is desirable that the test mode voltage is approximately 0V, preferably 0V, that is, the ground voltage. Usually, the ground voltage is equal to the potential (GND potential) of the substrate on which the nonvolatile semiconductor memory 100 is mounted.

カラムスイッチ６は、ビット線Ｂ１〜Ｂｍのうちの１つを選択するためのスイッチである。カラムスイッチ６は、スイッチＳ１〜Ｓｍからなり、スイッチＳ１はビット線Ｂ１を、スイッチＳ２はビット線Ｂ２を、・・・、スイッチＳｍはビット線Ｂｍをそれぞれ選択するスイッチである。スイッチＳ１〜Ｓｍの各々は例えばトランジスタである。   The column switch 6 is a switch for selecting one of the bit lines B1 to Bm. The column switch 6 includes switches S1 to Sm. The switch S1 is a switch that selects the bit line B1, the switch S2 is the bit line B2,..., And the switch Sm is a switch that selects the bit line Bm. Each of the switches S1 to Sm is, for example, a transistor.

カラムデコーダ７は、外部からのアドレス信号ＡＤに基づいてスイッチ選択線８を介してスイッチＳ１〜Ｓｍのうちの１つを選択する。スイッチＳ１〜Ｓｍの各々がトランジスタである場合、カラムデコーダ７はスイッチ選択線８を介してトランジスタのうちの１のゲートに例えば１Ｖの選択電圧を供給することにより、スイッチＳ１〜Ｓｍのうちの１つを選択する。カラムデコーダ７によって選択されたビット線からはセル電流Ｉｄｓがセンスアンプ１０に供給される。   The column decoder 7 selects one of the switches S1 to Sm via the switch selection line 8 based on the address signal AD from the outside. When each of the switches S1 to Sm is a transistor, the column decoder 7 supplies a selection voltage of, for example, 1V to one gate of the transistors via the switch selection line 8 to thereby select one of the switches S1 to Sm. Select one. A cell current Ids is supplied to the sense amplifier 10 from the bit line selected by the column decoder 7.

ロウデコーダ５によるワード線Ｗ１〜Ｗｎの１の選択及びカラムデコーダ７によるビット線Ｂ１〜Ｂｍの１の選択により、メモリセルＭ１１〜Ｍｎｍのうちの１つを選択できる。例えば、ロウデコーダ５によってワード線Ｗ１が選択され且つカラムデコーダ７によってビット線Ｂ１が選択された場合、メモリセルＭ１１が選択される。   By selecting 1 of the word lines W1 to Wn by the row decoder 5 and selecting 1 of the bit lines B1 to Bm by the column decoder 7, one of the memory cells M11 to Mnm can be selected. For example, when the word line W1 is selected by the row decoder 5 and the bit line B1 is selected by the column decoder 7, the memory cell M11 is selected.

メモリセルＭ１１へのデータ値”０”の書き込みは、ＭＯＳトランジスタであるメモリセルＭ１１のコントロールゲートにワード線Ｗ１により電圧を印加してフローティングゲートへ電子を注入することによりなされる。一方、メモリセルＭ１１へのデータ値”１”の書き込みは、ドレイン電圧生成部２によりメモリセルＭ１１のドレイン−ソース間に電圧を印加してフローティングゲートから電子を抜き出すことによりなされる。これらの書き込まれたデータ値は、メモリセルＭ１１のフローティングゲート内の電子の有無という形で保持される。この書き込み処理についてはメモリセルＭ１２〜Ｍｎｍの各々についても同様である。   The data value “0” is written to the memory cell M11 by applying a voltage to the control gate of the memory cell M11, which is a MOS transistor, by the word line W1 and injecting electrons to the floating gate. On the other hand, the data value “1” is written into the memory cell M11 by applying a voltage between the drain and source of the memory cell M11 by the drain voltage generator 2 and extracting electrons from the floating gate. These written data values are held in the form of the presence or absence of electrons in the floating gate of the memory cell M11. This writing process is the same for each of the memory cells M12 to Mnm.

メモリセルＭ１１〜Ｍｎｍの各々の初期データ値は”１”である。初期データ値”１”であるメモリセルの閾値は低い状態であり、選択された時には対応するビット線（Ｂ１〜Ｂｍのうちの１）へセル電流Ｉｄｓを供給する。一方、書き込みがなされデータ値が”０”であるメモリセルの閾値は高い状態であり、選択時には、データ値が”１”であるメモリセルが供給するセル電流Ｉｄｓよりも低いセル電流Ｉｄｓを、対応するビット線（Ｂ１〜Ｂｍのうちの１）へ供給する。   The initial data value of each of the memory cells M11 to Mnm is “1”. The threshold value of the memory cell having the initial data value “1” is in a low state, and when selected, the cell current Ids is supplied to the corresponding bit line (1 of B1 to Bm). On the other hand, the threshold value of the memory cell in which data is written and the data value is “0” is high, and when selected, the cell current Ids lower than the cell current Ids supplied by the memory cell having the data value “1” is A corresponding bit line (1 of B1 to Bm) is supplied.

リファレンス電流生成部９は、リファレンス電流Ｉｒｅｆを生成しこれをセンスアンプ１０へ供給する回路である。リファレンス電流Ｉｒｅｆの値は、予め設定することができる。リファレンス電流Ｉｒｅｆの値は、メモリセルＭ１１〜Ｍｎｍからのリーク電流の有無を判別することができるように、例えば予想されるリーク電流値の半分程度の値に設定する。   The reference current generator 9 is a circuit that generates a reference current Iref and supplies it to the sense amplifier 10. The value of the reference current Iref can be set in advance. The value of the reference current Iref is set to, for example, about half of the expected leakage current value so that the presence or absence of leakage current from the memory cells M11 to Mnm can be determined.

センスアンプ１０は、カラムスイッチ６からのセル電流Ｉｄｓと、リファレンス電流生成部９からのリファレンス電流Ｉｒｅｆとを比較し、セル電流Ｉｄｓがリファレンス電流Ｉｒｅｆより大きければ論理値”１”を表す信号を出力バッファ１１へ与え、セル電流Ｉｄｓがリファレンス電流Ｉｒｅｆより小さければ論理値”０”を表す信号を出力バッファ１１へ与える。   The sense amplifier 10 compares the cell current Ids from the column switch 6 with the reference current Iref from the reference current generator 9, and outputs a signal representing a logical value “1” if the cell current Ids is larger than the reference current Iref. If the cell current Ids is smaller than the reference current Iref, a signal representing a logical value “0” is applied to the output buffer 11.

出力バッファ１１は、センスアンプ１０からの論理値”１”を表す信号に応じて”１”のデータ信号ＤＴを出力し、論理値”０”を表す信号に応じて”０”のデータ信号ＤＴを出力する。   The output buffer 11 outputs a data signal DT of “1” in response to a signal representing a logical value “1” from the sense amplifier 10, and a data signal DT of “0” in response to a signal representing a logical value “0”. Is output.

図３はモード選択部３の一例を表すブロック図である。モード選択部３は、高電圧検出回路３１と、制御回路３２と、入力バッファ３３と、コマンドラッチ３４と、コマンドデコーダ３５と、からなる。   FIG. 3 is a block diagram illustrating an example of the mode selection unit 3. The mode selection unit 3 includes a high voltage detection circuit 31, a control circuit 32, an input buffer 33, a command latch 34, and a command decoder 35.

高電圧検出回路３１は、モード選択信号ＳＭの電圧レベルに基づいて、モード選択信号ＳＭが表すモードを判別し、その判別結果を判定信号ＳＪとして制御回路３２へ通知する。高電圧検出回路３１は、例えば電圧レベルが３Ｖ未満であれば通常モードを表し、電圧レベルが３Ｖ以上であればテストモードを表していると判別する。つまり、リーク不良検出を行いたいときに電圧レベルが３Ｖ以上のモード選択信号ＳＭをモード選択部３に与えれば良い。   The high voltage detection circuit 31 determines the mode represented by the mode selection signal SM based on the voltage level of the mode selection signal SM, and notifies the control circuit 32 of the determination result as the determination signal SJ. For example, if the voltage level is less than 3V, the high voltage detection circuit 31 indicates the normal mode, and if the voltage level is 3V or more, the high voltage detection circuit 31 determines that the test mode is indicated. That is, the mode selection signal SM having a voltage level of 3 V or higher may be given to the mode selection unit 3 when it is desired to detect a leak failure.

制御回路３２は、高電圧検出回路３１からの判定信号ＳＪが表すモードに応じて入力バッファ３３、コマンドラッチ３４及びコマンドデコーダ３５を制御する。制御回路３２は、通常モードを表す判定信号ＳＪに応じて、コマンドデコーダ３５をして通常モードを表すモード信号ＤＭをロウデコーダ５へ供給せしめる。一方、制御回路３２は、テストモードを表す判定信号ＳＪに応じて、コマンドデコーダ３５をしてテストモードを表すモード信号ＤＭをロウデコーダ５へ供給せしめる。   The control circuit 32 controls the input buffer 33, the command latch 34, and the command decoder 35 in accordance with the mode represented by the determination signal SJ from the high voltage detection circuit 31. The control circuit 32 causes the command decoder 35 to supply a mode signal DM representing the normal mode to the row decoder 5 in response to the determination signal SJ representing the normal mode. On the other hand, the control circuit 32 causes the command decoder 35 to supply a mode signal DM representing the test mode to the row decoder 5 in response to the determination signal SJ representing the test mode.

また、制御回路３２へ外部からイネーブル制御信号ＥＮを供給する事によっても通常／テストモードの選択を制御できる。この場合、入力バッファ３３にテストモードを選択する旨のコマンドＣＭを外部から入力する。コマンドＣＭの入力はテストモード選択を意味する例えば”０１０１１００１”などのバイナリ値を表す電気信号入力により行う。   The selection of the normal / test mode can also be controlled by supplying an enable control signal EN to the control circuit 32 from the outside. In this case, a command CM for selecting the test mode is input to the input buffer 33 from the outside. The input of the command CM is performed by inputting an electric signal representing a binary value such as “010101001” meaning test mode selection.

コマンドラッチ３４は、入力バッファ３３からのコマンドＣＭを保持する。すなわち、コマンドラッチ３４は、高電圧検出回路３１からの判定信号ＳＪがテストモードを表している間、テストモード選択のコマンドＣＭを保持する。コマンドデコーダ３５は、コマンドラッチ３４により保持されているコマンドＣＭをデコードしてテストモードを表すモード信号ＤＭをロウデコーダ５へ供給する。   The command latch 34 holds the command CM from the input buffer 33. That is, the command latch 34 holds a test mode selection command CM while the determination signal SJ from the high voltage detection circuit 31 represents the test mode. The command decoder 35 decodes the command CM held by the command latch 34 and supplies a mode signal DM representing the test mode to the row decoder 5.

モード選択信号ＳＭ、イネーブル制御信号ＥＮ及びコマンドＣＭは、例えば不揮発性半導体メモリ１００が搭載されているボード（図示せず）上に設けられた電極パッドへ電気信号として入力され、当該ボードの配線層に形成された金属配線パターンを介してモード選択部３へ供給される。つまり、リーク電流検査時に検査者が例えばパルス発生器その他の信号発生装置（図示せず）を用いてモード選択部３へ供給される。   The mode selection signal SM, the enable control signal EN, and the command CM are input as electrical signals to an electrode pad provided on a board (not shown) on which the nonvolatile semiconductor memory 100 is mounted, for example, and the wiring layer of the board Is supplied to the mode selector 3 through the metal wiring pattern formed in That is, at the time of leak current inspection, the inspector is supplied to the mode selection unit 3 using, for example, a pulse generator or other signal generation device (not shown).

図４はロウデコーダ５の一例を表すブロック図である。ロウデコーダ５は、デコード部５１と、レベルシフタ５２−１〜ｎと、ドライバ５３−１〜ｎと、からなる。レベルシフタ５２−１及びドライバ５３−１はワード線Ｗ１に対応し、レベルシフタ５２−２及びドライバ５３−２はワード線Ｗ２に対応し、・・・、ベルシフタ５２−ｎ及びドライバ５３−ｎはワード線Ｗｎに対応している。   FIG. 4 is a block diagram showing an example of the row decoder 5. The row decoder 5 includes a decode unit 51, level shifters 52-1 to 52-n, and drivers 53-1 to 53-n. The level shifter 52-1 and the driver 53-1 correspond to the word line W1, the level shifter 52-2 and the driver 53-2 correspond to the word line W2,..., The bell shifter 52-n and the driver 53-n correspond to the word line. It corresponds to Wn.

デコード部５１は、モード選択部３からのモード信号ＤＭに応じて、外部からのアドレス信号ＡＤが表すワード線（Ｗ１〜Ｗｎのうちの１つ）に対応するレベルシフタ（５２−１〜ｎのうちの1つ）を選択する。以下、当該選択したレベルシフタを選択レベルシフタと称する。アドレス信号ＡＤは例えばマイクロプロセッサ（図示せず）等の制御回路からの信号でも良いし、不揮発性半導体メモリ１００が搭載されているボード（図示せず）上に設けられた電極パッドへ電気信号として入力された信号でも良い。   In response to the mode signal DM from the mode selection unit 3, the decoding unit 51 outputs level shifters (of 52-1 to n) corresponding to the word line (one of W1 to Wn) represented by the external address signal AD. One). Hereinafter, the selected level shifter is referred to as a selection level shifter. The address signal AD may be, for example, a signal from a control circuit such as a microprocessor (not shown) or an electrical signal to an electrode pad provided on a board (not shown) on which the nonvolatile semiconductor memory 100 is mounted. It may be an input signal.

デコード部５１は、モード信号ＤＭがテストモードを表すと判別した場合、選択レベルシフタへ、ワード線電圧生成部４からのワード線電圧ＶＷをレベルシフトしてテストモード電圧を生成すべき旨の指示を含む選択信号ＳＬを与える。一方、デコード部５１は、モード信号ＤＭが通常モードを表すと判別した場合、選択レベルシフタへ、ワード線電圧をレベルシフトしない旨の指示を含む選択信号ＳＬを与える。   When determining that the mode signal DM represents the test mode, the decoding unit 51 instructs the selection level shifter to generate the test mode voltage by level-shifting the word line voltage VW from the word line voltage generation unit 4. Including selection signal SL. On the other hand, when it is determined that the mode signal DM represents the normal mode, the decoding unit 51 gives a selection signal SL including an instruction not to level shift the word line voltage to the selection level shifter.

レベルシフタ５２−１は、デコード部５１からの選択信号ＳＬに含まれるテストモード電圧を生成すべき旨の指示に応じてワード線電圧ＶＷをレベルシフトしてテストモード電圧を生成する。一方、レベルシフタ５２−１は、デコード部５１からの選択信号ＳＬに含まれるワード線電圧をレベルシフトしない旨の指示に応じてワード線電圧ＶＷのままとする。また、レベルシフタ５２−１は、選択信号ＳＬが供給されていないときはワード線電圧ＶＷをレベルシフトして０Ｖの電圧を生成する。レベルシフタ５２−２〜５２−ｎもレベルシフタ５２−１と同様に動作する。   The level shifter 52-1 generates a test mode voltage by shifting the level of the word line voltage VW in response to an instruction to generate a test mode voltage included in the selection signal SL from the decoding unit 51. On the other hand, level shifter 52-1 maintains word line voltage VW in response to an instruction not to level shift the word line voltage included in selection signal SL from decoding unit 51. Further, when the selection signal SL is not supplied, the level shifter 52-1 shifts the level of the word line voltage VW to generate a voltage of 0V. The level shifters 52-2 to 52-n operate in the same manner as the level shifter 52-1.

ドライバ５３−１は、レベルシフタ５２−１によってレベルシフトされたテストモード電圧若しくは０Ｖの電圧又はレベルシフトされないワード線電圧をワード線Ｗ１へ供給する。ドライバ５３−２〜５３−ｎもドライバ５３−１と同様に動作する。   The driver 53-1 supplies the word line W1 with a test mode voltage level-shifted by the level shifter 52-1, a voltage of 0V, or a word line voltage not level-shifted. The drivers 53-2 to 53-n operate in the same manner as the driver 53-1.

図５は不揮発性半導体メモリ１００におけるリーク不良検出のためのテストモード動作のタイミングチャートである。テストモード動作は、テストモードエントリー処理（Ｔ１〜Ｔ５まで）と、実際のテストモード処理（Ｔ５以降）とに大別される。   FIG. 5 is a timing chart of a test mode operation for detecting a leak failure in the nonvolatile semiconductor memory 100. The test mode operation is roughly divided into a test mode entry process (from T1 to T5) and an actual test mode process (from T5).

先ず、テストモードの選択を表す高電圧レベル（例えば３Ｖ以上）のモード選択信号ＳＭをモード選択部３へ与える（時刻Ｔ１）。次に、テストモード選択のためのコマンドＣＭをモード選択部３へ入力するとともに（時刻Ｔ２）、イネーブル信号ＥＮをローレベルとし（時刻Ｔ３）、コマンドＣＭをモード選択部３内でラッチする。ラッチ後、イネーブル信号ＥＮをハイレベルとして（時刻Ｔ４）、モード選択部３からテストモードを表す動作モード信号ＤＭ（ハイレベルの信号）を出力し（時刻Ｔ５）、ロウデコーダ５に与える。以上の処理により、テストモードエントリー処理が完了する。   First, a mode selection signal SM at a high voltage level (for example, 3 V or more) indicating selection of a test mode is given to the mode selection unit 3 (time T1). Next, a command CM for selecting a test mode is input to the mode selection unit 3 (time T2), the enable signal EN is set to a low level (time T3), and the command CM is latched in the mode selection unit 3. After latching, the enable signal EN is set to the high level (time T4), and the operation mode signal DM (high level signal) indicating the test mode is output from the mode selection unit 3 (time T5) and applied to the row decoder 5. With the above process, the test mode entry process is completed.

続くテストモード処理では、リーク不良検出の検査者がメモリセルＭ１１〜Ｍｎｍのうちの１つに対応するアドレスを表すアドレス信号ＡＤをロウデコーダ５へ与える。検査者はアドレス信号ＡＤが表すアドレスを順次切り替えてメモリセルＭ１１〜Ｍｎｍの全てを検査する（時刻Ｔ６，Ｔ７，Ｔ８、・・・。）。   In the subsequent test mode process, an inspector who detects a leak failure supplies an address signal AD representing an address corresponding to one of the memory cells M11 to Mnm to the row decoder 5. The inspector sequentially switches the addresses represented by the address signal AD and inspects all the memory cells M11 to Mnm (time T6, T7, T8,...).

ロウデコーダ５は、アドレス信号ＡＤが表すアドレスに対応するワード線（Ｗ１〜Ｗｎのうちの１つ）へ、ワード線電圧生成部４からのワード線電圧ＶＷをレベルシフトして得られたテストモード電圧を供給する。テストモード電圧は、メモリセルＭ１１〜Ｍｎｍの各々に保持されているデータ値が”０”であるか”１”であるかにかかわらずリーク不良を検出できるようにするために、メモリセルＭ１１〜Ｍｎｍのデータ値が”１”のときの閾値よりも低く設定するのが望ましい。また、メモリセルＭ１１〜ＭｎｍのＩＶ特性にはバラツキがあることを考慮すれば、ゲート電圧を可能な限り低く設定するのが望ましい。つまり、テストモード電圧をほぼ０Ｖとするのが望ましい。   The row decoder 5 is a test mode obtained by level-shifting the word line voltage VW from the word line voltage generator 4 to the word line (one of W1 to Wn) corresponding to the address represented by the address signal AD. Supply voltage. The test mode voltage is set so that the leak failure can be detected regardless of whether the data value held in each of the memory cells M11 to Mnm is “0” or “1”. It is desirable to set it lower than the threshold value when the Mnm data value is “1”. Further, considering that there are variations in the IV characteristics of the memory cells M11 to Mnm, it is desirable to set the gate voltage as low as possible. That is, it is desirable that the test mode voltage is approximately 0V.

アドレス信号ＡＤはカラムデコーダ７にも供給されており、カラムデコーダ７は、アドレス信号ＡＤが表すアドレスに対応するビット線（Ｂ１〜Ｂｍのうちの１つ）を選択する。   The address signal AD is also supplied to the column decoder 7. The column decoder 7 selects a bit line (one of B1 to Bm) corresponding to the address represented by the address signal AD.

ロウデコーダ５及びカラムデコーダ７によって選択されたメモリセル（Ｍ１１〜Ｍｎｍのうちの１つ）のセル電流Ｉｄｓが対応する選択ビット線を介してセンスアンプ１０へ供給される。センスアンプ１０は、セル電流Ｉｄｓと、リファレンス電流生成部９からのリファレンス電圧Ｉｒｅｆとを比較する。センスアンプ１０は、セル電流Ｉｄｓがリファレンス電圧Ｉｒｅｆよりも大きい場合には”１”（ハイレベル）のデータ信号ＤＴを出力し、セル電流Ｉｄｓがリファレンス電圧Ｉｒｅｆよりも小さい場合には”０”（ローレベル）のデータ信号ＤＴを出力する（ＤＴ１、ＤＴ２、ＤＴ３、・・・。）。   The cell current Ids of the memory cell (one of M11 to Mnm) selected by the row decoder 5 and the column decoder 7 is supplied to the sense amplifier 10 via the corresponding selected bit line. The sense amplifier 10 compares the cell current Ids with the reference voltage Iref from the reference current generator 9. The sense amplifier 10 outputs a data signal DT of “1” (high level) when the cell current Ids is larger than the reference voltage Iref, and “0” (when the cell current Ids is smaller than the reference voltage Iref). Low level data signal DT is output (DT1, DT2, DT3,...).

図６は選択メモリセルにおける正常時及びリーク不良時のＩＶ特性を表す図である。横軸は選択メモリセルのゲート電圧Ｖｇを表し、縦軸は選択メモリセルのセル電流Ｉｄｓを表す。データ値が”１”のときの正常メモリセルのＩＶ特性ＩＶ１及び不良メモリセルのＩＶ特性ＩＶＬ１、データ値が”０”のときの正常メモリセルのＩＶ特性ＩＶ０及び不良メモリセルのＩＶ特性ＩＶＬ０、リファレンス電流Ｉｒｅｆ０、ゲート電圧Ｖｇ０及びメモリセル閾値電圧Ｖｇｔｈが示されている。   FIG. 6 is a diagram showing IV characteristics at the time of normality and leakage failure in the selected memory cell. The horizontal axis represents the gate voltage Vg of the selected memory cell, and the vertical axis represents the cell current Ids of the selected memory cell. IV characteristic IV1 of the normal memory cell and IV characteristic IVL1 of the defective memory cell when the data value is “1”, IV characteristic IV0 of the normal memory cell and IV characteristic IVL0 of the defective memory cell when the data value is “0”, A reference current Iref0, a gate voltage Vg0, and a memory cell threshold voltage Vgth are shown.

リファレンス電流Ｉｒｅｆ０の設定値に制限は無く、メモリセルＭ１１〜Ｍｎｍの性能に応じて、例えば予想されるリーク電流の半分の電流値に設定する。ゲート電圧Ｖｇ０は、ワード線を介して選択メモリセルのゲートに供給される電圧である。ここで、ゲート電圧Ｖｇ０は０Ｖである。メモリセル閾値電圧Ｖｇｔｈは、選択メモリセルが保持するデータ値が”１”のときのメモリセルの閾値電圧である。ここで、メモリセル閾値電圧Ｖｇｔｈは例えば０．５Ｖである。   The set value of the reference current Iref0 is not limited, and is set to a current value that is, for example, half of the expected leakage current according to the performance of the memory cells M11 to Mnm. The gate voltage Vg0 is a voltage supplied to the gate of the selected memory cell via the word line. Here, the gate voltage Vg0 is 0V. The memory cell threshold voltage Vgth is a threshold voltage of the memory cell when the data value held by the selected memory cell is “1”. Here, the memory cell threshold voltage Vgth is, for example, 0.5V.

同図に示される如く、ゲート電圧Ｖｇがメモリセル閾値電圧Ｖｇｔｈよりも低い場合における不良メモリセルのセル電流Ｉｄｓの値は、データ値が”０”又は”１”のいずれの場合であっても、リーク電流ＬＫの値に等しい。また、ゲート電圧Ｖｇがメモリセル閾値電圧Ｖｇｔｈよりも低い場合における正常メモリセルのセル電流Ｉｄｓの値は、データ値が”０”又は”１”のいずれの場合であっても、ほぼ０Ｖである。   As shown in the figure, the value of the cell current Ids of the defective memory cell when the gate voltage Vg is lower than the memory cell threshold voltage Vgth is the case where the data value is “0” or “1”. , Equal to the value of the leakage current LK. In addition, when the gate voltage Vg is lower than the memory cell threshold voltage Vgth, the value of the cell current Ids of the normal memory cell is almost 0 V regardless of whether the data value is “0” or “1”. .

ロウデコーダ５は、選択ワード線へ０Ｖのゲート電圧Ｖｇ０を供給するので、データ値が”０”又は”１”のいずれの場合においても、正常メモリセルからビット線に流れるセル電流Ｉｄｓはほぼ０であり、リファレンス電流Ｉｒｅｆよりも小さい。また、データ値が”０”又は”１”のいずれの場合においても、不良メモリセルからビット線に流れるセル電流ＩｄｓＬはリファレンス電流Ｉｒｅｆよりも大きい。   Since the row decoder 5 supplies the gate voltage Vg0 of 0V to the selected word line, the cell current Ids flowing from the normal memory cell to the bit line is almost 0 regardless of whether the data value is “0” or “1”. And is smaller than the reference current Iref. In either case of the data value “0” or “1”, the cell current IdsL flowing from the defective memory cell to the bit line is larger than the reference current Iref.

したがって、メモリセルＭ１１〜Ｍ３６の各々のデータ値が”０”であるか”１”であるかにかかわらず、正常メモリセルであるか不良メモリセルであるかを判別することができる。つまり、メモリセルＭ１１〜Ｍ３６の各々の初期データ値が”１”である場合、メモリセルＭ１１〜Ｍ３６の各々についてデータ値”０”を書き込むことなく不良メモリセルを検出することができる。   Therefore, it is possible to determine whether the memory cell is a normal memory cell or a defective memory cell regardless of whether the data value of each of the memory cells M11 to M36 is “0” or “1”. That is, when the initial data value of each of the memory cells M11 to M36 is “1”, a defective memory cell can be detected without writing the data value “0” for each of the memory cells M11 to M36.

正常メモリセルからカラムスイッチ６へ供給されるほぼ０Ａのセル電流Ｉｄｓはリファレンス電流Ｉｒｅｆより小さいことから、センスアンプ１０は、論理値”０”を表す信号を出力バッファ１１へ与える。一方、不良メモリセルからカラムスイッチ６へ供給されるセル電流ＩｄｓＬはリファレンス電流Ｉｒｅｆより大きいことから、センスアンプ１０は、論理値”１”を表す信号を出力バッファ１１へ与える。   Since the cell current Ids of about 0 A supplied from the normal memory cell to the column switch 6 is smaller than the reference current Iref, the sense amplifier 10 gives a signal representing the logical value “0” to the output buffer 11. On the other hand, since the cell current IdsL supplied from the defective memory cell to the column switch 6 is larger than the reference current Iref, the sense amplifier 10 gives a signal representing the logical value “1” to the output buffer 11.

出力バッファ１１は、センスアンプ１０からの論理値”０”又は”１” を表す信号に対応した”０”又は”１”のデータ信号ＤＴを出力するので、メモリセルＭ１１〜Ｍｎｍの各々のデータ値にかかわらず、正常メモリセルであるか不良メモリセルであるかを判別することができる。   Since the output buffer 11 outputs the data signal DT of “0” or “1” corresponding to the signal representing the logical value “0” or “1” from the sense amplifier 10, each data of the memory cells M11 to Mnm is output. Regardless of the value, it can be determined whether the memory cell is a normal memory cell or a defective memory cell.

上記した如く本実施例によれば、正常メモリセルのデータ値が”０”のときのセル電流と正常メモリセルのデータ値が”１”のときのセル電流とがほぼ同一（約０Ａ）となり且つ不良メモリセルのデータ値が”０”のときのセル電流と不良メモリセルのデータ値が”１”のときのセル電流とがほぼ同一（リーク電流分）となるゲート電圧（メモリセルの閾値よりも小さい電圧。好ましくは０Ｖ）を選択ワード線へ供給するので、メモリセルＭ１１〜Ｍｎｍの各々のデータ値が”０”であるか”１”であるかにかかわらず、つまりメモリセルのデータ値を限定することなく正常メモリセルであるか不良メモリセルであるかを判別することができる。つまり、メモリセルＭ１１〜Ｍｎｍの各々の初期データ値が”１”である場合、メモリセルＭ１１〜Ｍｎｍの各々についてデータ値”０”を書き込むことなく不良メモリセルを検出することができる。したがって、不良メモリセルの検出を簡単に行うことができる。   As described above, according to this embodiment, the cell current when the data value of the normal memory cell is “0” and the cell current when the data value of the normal memory cell is “1” are substantially the same (about 0 A). In addition, a gate voltage (memory cell threshold value) at which the cell current when the data value of the defective memory cell is “0” and the cell current when the data value of the defective memory cell is “1” is approximately the same (leakage current). Smaller voltage (preferably 0V) is supplied to the selected word line, regardless of whether the data value of each of the memory cells M11 to Mnm is “0” or “1”, that is, the data in the memory cell It is possible to determine whether the memory cell is a normal memory cell or a defective memory cell without limiting the value. That is, when the initial data value of each of the memory cells M11 to Mnm is “1”, a defective memory cell can be detected without writing the data value “0” for each of the memory cells M11 to Mnm. Therefore, it is possible to easily detect a defective memory cell.

不揮発性半導体メモリは例えばマスクＲＯＭ互換メモリであるＰ２ＲＯＭ(Production Programmed ROM)などのメモリであるが、その他の各種半導体メモリにも適用可能である。   The nonvolatile semiconductor memory is a memory such as a P2ROM (Production Programmed ROM) which is a mask ROM compatible memory, but can be applied to other various semiconductor memories.

１００ 不揮発性半導体メモリ
１ メモリセルアレイ
２ ドレイン電圧生成部
３ モード選択部
４ ワード線電圧生成部
５ ロウデコーダ
６ カラムスイッチ
７ カラムデコーダ
８ スイッチ選択線
９ リファレンス電流生成部
１０ センスアンプ
１１ 出力バッファ
Ｍ１１〜Ｍｎｍ メモリセル
Ｗ１〜Ｗｎ ワード線
Ｂ１〜Ｂｍ ビット線
Ｓ１〜Ｓｍ スイッチ 100 Nonvolatile Semiconductor Memory 1 Memory Cell Array 2 Drain Voltage Generation Unit 3 Mode Selection Unit 4 Word Line Voltage Generation Unit 5 Row Decoder 6 Column Switch 7 Column Decoder 8 Switch Selection Line 9 Reference Current Generation Unit 10 Sense Amplifier 11 Output Buffers M11 to Mnm Memory cells W1 to Wn Word lines B1 to Bm Bit lines S1 to Sm switches

Claims (6)

複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の１に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の１に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の１つを選択するロウデコーダと、前記複数のビット線の１つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリであって、
モード選択指令に応じて通常モード信号及びテストモード信号のいずれか１を出力するモード選択部を含み、
前記ロウデコーダは、前記通常モード信号に応じて通常モード電圧を当該選択した１のワード線へ供給し且つ前記テストモード信号に応じて前記通常モード電圧よりも低いテストモード電圧を前記１のワード線へ供給することを特徴とする不揮発性半導体メモリ。 A plurality of memory cells arranged in a matrix comprising a plurality of rows and columns; a plurality of word lines connected in common to the gates of the plurality of memory cells arranged in one of the columns; , A plurality of bit lines commonly connected to the sources of the plurality of memory cells arranged in one of the rows, and a drain voltage generation for supplying a drain voltage to the drains of the plurality of memory cells Section, a row decoder for selecting one of the plurality of word lines, a column decoder for selecting one of the plurality of bit lines, and a cell current from a memory cell corresponding to the selection by the row decoder and the column decoder A non-volatile semiconductor memory including a sense amplifier that outputs data based on a comparison result between the reference current and the reference current,
A mode selection unit that outputs one of a normal mode signal and a test mode signal in response to a mode selection command;
The row decoder supplies a normal mode voltage to the selected one word line according to the normal mode signal, and applies a test mode voltage lower than the normal mode voltage according to the test mode signal to the one word line. A non-volatile semiconductor memory characterized by being supplied to 前記テストモード電圧は、前記メモリセルの閾値電圧よりも低いことを特徴とする請求項１に記載の不揮発性半導体メモリ。   The nonvolatile semiconductor memory according to claim 1, wherein the test mode voltage is lower than a threshold voltage of the memory cell. 前記テストモード電圧は、接地電圧であることを特徴とする請求項２に記載の不揮発性半導体メモリ。   The nonvolatile semiconductor memory according to claim 2, wherein the test mode voltage is a ground voltage. 複数の行及び列からなるマトリクス状に配置されている複数のメモリセルと、前記列の１に配置されている複数のメモリセルの各々のゲートに共通して接続されている複数のワード線と、前記行の１に配置されている複数のメモリセルの各々のソースに共通して接続されている複数のビット線と、前記複数のメモリセルの各々のドレインにドレイン電圧を供給するドレイン電圧生成部と、前記複数のワード線の１つを選択するロウデコーダと、前記複数のビット線の１つを選択するカラムデコーダと、前記ロウデコーダ及びカラムデコーダによる選択に対応したメモリセルからのセル電流とリファレンス電流との比較結果に基づいたデータを出力するセンスアンプと、を含む不揮発性半導体メモリのリーク不良検出方法であって、
モード選択指令に応じて通常モード信号及びテストモード信号のいずれか１を出力するモード選択ステップと、
前記通常モード信号に応じて通常モード電圧を当該選択した１のワード線へ供給し且つ前記テストモード信号に応じて前記ワード線電圧よりも低いテストモード電圧を前記１のワード線へ供給するワード線電圧供給ステップと、を含むことを特徴とするリーク不良検出方法。 A plurality of memory cells arranged in a matrix comprising a plurality of rows and columns; a plurality of word lines connected in common to the gates of the plurality of memory cells arranged in one of the columns; , A plurality of bit lines commonly connected to sources of a plurality of memory cells arranged in one of the rows, and a drain voltage generation for supplying a drain voltage to the drains of the plurality of memory cells Section, a row decoder for selecting one of the plurality of word lines, a column decoder for selecting one of the plurality of bit lines, and a cell current from a memory cell corresponding to the selection by the row decoder and the column decoder And a sense amplifier that outputs data based on a comparison result between the reference current and the reference current, and a leak detection method for a nonvolatile semiconductor memory including:
A mode selection step for outputting one of a normal mode signal and a test mode signal in response to a mode selection command;
A word line that supplies a normal mode voltage to the selected one word line according to the normal mode signal and supplies a test mode voltage lower than the word line voltage to the one word line according to the test mode signal And a voltage supply step. 前記テストモード電圧は、前記メモリセルの閾値電圧よりも低いことを特徴とする請求項４に記載のリーク不良検出方法。   5. The leak failure detection method according to claim 4, wherein the test mode voltage is lower than a threshold voltage of the memory cell. 前記テストモード電圧は、接地電圧であることを特徴とする請求項５に記載のリーク不良検出方法。   The leak test method according to claim 5, wherein the test mode voltage is a ground voltage.
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