KR100948271B1

KR100948271B1 - Cache memory

Info

Publication number: KR100948271B1
Application number: KR1020080018341A
Authority: KR
Inventors: 정성우; 공준호
Original assignee: 고려대학교 산학협력단
Priority date: 2008-02-28
Filing date: 2008-02-28
Publication date: 2010-03-18
Also published as: KR20090093038A

Abstract

본 발명은 캐쉬 메모리에 관한 것으로, 특히 공정 변이로 인하여 발생하는 캐쉬 메모리 액세스 실패를 최소화하기 위하여 로우 디코더와 워드 라인 드라이버 사이에 워드 라인 전압 제어 로직을 부가하여 액세스 타임 실패를 가진 워드 라인을 액세스할 때는 기본 전압 신호보다 더 높은 전압 레벨을 가지는 보강 전압 신호를 인가하게 함으로써, 워드 라인의 액세스 타임 지연을 감소시켜 캐쉬 메모리의 액세스 실패를 최소화할 수 있는 캐쉬 메모리에 관한 것이다.TECHNICAL FIELD The present invention relates to cache memory. In particular, word line voltage control logic is added between a row decoder and a word line driver to minimize access to a word line with an access time failure to minimize cache memory access failures caused by process variations. The present invention relates to a cache memory capable of minimizing an access failure of a cache memory by reducing an access time delay of a word line by applying a reinforcing voltage signal having a voltage level higher than a basic voltage signal.

본 발명인 캐쉬 메모리를 이루는 구성수단은, 캐쉬 메모리에 있어서, 입력되는 어드레스 신호를 디코딩하여 출력하는 로우 디코더, 상기 로우 디코더의 출력 라인들과 일대일 연결되어, 상기 로우 디코더의 출력 라인을 통해 출력되는 출력 신호가 활성화 신호인 경우, 상기 활성화 신호의 전압 레벨에 해당하는 기본 전압 신호를 출력하거나, 상기 기본 전압 신호보다 더 높은 전압 레벨에 해당하는 보강 전압 신호를 출력하는 복수의 워드 라인 전압 제어 로직들로 구성되는 워드 라인 전압 제어부, 상기 워드 라인 전압 제어부에서 출력되는 기본 전압 신호 또는 보강 전압 신호에 의하여 제어되어 워드 라인들을 활성화시키는 워드 라인 드라이버를 포함하여 이루어진 것을 특징으로 한다.The constituent means of the cache memory of the present invention includes a row decoder in a cache memory, which decodes and outputs an input address signal, and is connected one-to-one with output lines of the row decoder, and outputs through an output line of the row decoder. When the signal is an activation signal, a plurality of word line voltage control logics output a basic voltage signal corresponding to the voltage level of the activation signal or output a reinforcement voltage signal corresponding to a voltage level higher than the basic voltage signal. And a word line driver configured to be controlled by a basic voltage signal or a reinforcement voltage signal output from the word line voltage controller, and to activate word lines.

캐쉬 메모리, 워드 라인, 액세스 Cache Memory, Word Line, Access

Description

캐쉬 메모리{cache memory}Cache memory

반도체 기술이 발전하면서 칩 제조 기술이 나노 스케일까지 내려갔다. 칩에 들어가는 트랜지스터의 크기가 점점 작아짐에 따라서 공정 변이 문제가 대두되었다. 이전에 큰 스케일의 칩에서는 잘 발생하지 않았던 문제로서, 각각의 트랜지스터가 제조시에 약간씩 다른 특성(유효채널 길이, 산화층 두께 등)을 지니게 된다.As semiconductor technology has advanced, chip manufacturing technology has gone down to the nanoscale. As the size of the transistors on the chip becomes smaller, process variation has emerged. This is a problem not previously seen on large scale chips, where each transistor has slightly different characteristics (effective channel length, oxide layer thickness, etc.) at the time of manufacture.

이 경우 캐쉬 메모리에서 많이 사용하는 6T SRAM 셀에서 6개의 트랜지스터가 각각 조금씩 다른 특성을 지니게 되면 두가지 문제가 발생할 수 있다. 즉, 액세스 타임(access time)을 맞추지 못하는 경우와 read/write를 못하게 되는 문제가 발생 한다.In this case, if 6 transistors have slightly different characteristics in 6T SRAM cells, which are frequently used in cache memory, two problems may occur. In other words, there is a problem of failing to meet the access time and read / write.

이와 같은 문제가 발생하면, 결함이 발생한 캐쉬 라인 전체를 못쓰게 되고, direct-mapped cache의 경우에는 system failure까지 야기할 수 있다. set-associative 캐쉬의 경우에도 way를 다 쓸 수 있는 것이 아니라서 성능상에 상당한 손해를 보게 된다.If this happens, the entire failed cache line can be lost and, in the case of a direct-mapped cache, system failure. In the case of set-associative caches, you can't use all the way, and you'll lose a lot of performance.

결과적으로, 결함 발생으로 인하여 사용하지 못하는 캐쉬 라인이 발생하기 때문에 캐쉬 메모리의 수율이 떨어지는 문제점이 발생한다. 특히 액세스 타임(access time)을 맞추지 못하여 액세스 실패(access failure)가 발생하는 확률이 불안정한 read/write가 발생하는 확률보다 상당히 높고, L1 캐쉬의 경우 대부분 1 사이클(cycle) 안에 액세스가 이루어져야 하기 때문에, 캐쉬 메모리 설계시 액세스 실패(access failure)에 대한 고려는 상당히 중요한 실정이다.As a result, there is a problem in that the yield of the cache memory is lowered because a cache line is generated due to a defect. In particular, the probability of access failure due to a failure to meet the access time is significantly higher than that of unstable read / write, and in the case of L1 caches, the access must be made within one cycle. Consideration of access failure is very important in cache memory design.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 창안된 것으로, 공정 변이로 인하여 발생하는 캐쉬 메모리 액세스 실패를 최소화하기 위하여 로우 디코더와 워드 라인 드라이버 사이에 워드 라인 전압 제어 로직을 부가하여 액세스 타임 실패를 가진 워드 라인을 액세스할 때는 기본 전압 신호보다 더 높은 전압 레벨을 가지는 보강 전압 신호를 인가하게 함으로써, 워드 라인의 액세스 타임 지연을 감소시켜 캐쉬 메모리의 액세스 실패를 최소화할 수 있는 캐쉬 메모리를 제공하는 것을 그 목적으로 한다.The present invention was devised to solve the above problems of the prior art, and access time is added by adding word line voltage control logic between the row decoder and the word line driver to minimize the cache memory access failure caused by the process variation. When accessing a failed word line, by applying a reinforcement voltage signal having a higher voltage level than the basic voltage signal, a cache memory can be provided which reduces the access time delay of the word line and minimizes the access failure of the cache memory. It is for that purpose.

상기와 같은 과제를 해결하기 위하여 제안된 본 발명인 캐쉬 메모리를 이루는 구성수단은, 캐쉬 메모리에 있어서, 입력되는 어드레스 신호를 디코딩하여 출력하는 로우 디코더, 상기 로우 디코더의 출력 라인들과 일대일 연결되어, 상기 로우 디코더의 출력 라인을 통해 출력되는 출력 신호가 활성화 신호인 경우, 상기 활성화 신호의 전압 레벨에 해당하는 기본 전압 신호를 출력하거나, 상기 기본 전압 신호보다 더 높은 전압 레벨에 해당하는 보강 전압 신호를 출력하는 복수의 워드 라인 전압 제어 로직들로 구성되는 워드 라인 전압 제어부, 상기 워드 라인 전압 제어부에서 출력되는 기본 전압 신호 또는 보강 전압 신호에 의하여 제어되어 워드 라인들을 활성화시키는 워드 라인 드라이버를 포함하여 이루어진 것을 특징으로 한 다.The constituent means of the cache memory of the present invention proposed in order to solve the above problems, in the cache memory, a row decoder for decoding and outputting the input address signal, is connected one-to-one with the output lines of the row decoder, When the output signal output through the output line of the row decoder is an activation signal, output a basic voltage signal corresponding to the voltage level of the activation signal, or output a reinforcement voltage signal corresponding to a voltage level higher than the basic voltage signal. And a word line driver configured to activate word lines by being controlled by a basic voltage signal or a reinforcement voltage signal output from the word line voltage controller, and a word line voltage controller including a plurality of word line voltage control logics. Do it.

또한, 상기 워드 라인 전압 제어 로직은, 상기 워드 라인들에 액세스 타임 실패를 가진 셀이 포함된 경우 하이 레벨 전압을 출력하고, 액세스 타임 실패를 가진 셀이 포함되지 않는 경우 로우 레벨 전압을 출력하는 게이트 구동부, 상기 게이트 구동부로부터 출력되는 레벨 전압이 로우 레벨 전압인 경우, 상기 로우 디코더의 출력 라인을 통해 출력되는 출력 신호가 활성화 신호일 때, 상기 활성화 신호의 전압 레벨에 해당하는 기본 전압 신호를 출력하는 기본 전압 신호 출력부, 상기 게이트 구동부로부터 출력되는 레벨 전압이 하이 레벨 전압인 경우, 상기 로우 디코더의 출력 라인을 통해 출력되는 출력 신호가 활성화 신호일 때, 상기 활성화 신호의 전압 레벨에 해당하는 기본 전압 신호보다 더 높은 전압 레벨에 해당하는 보강 전압 신호를 출력하는 보강 전압 신호 출력부를 포함하여 이루어진 것을 특징으로 한다.The word line voltage control logic may further include a gate configured to output a high level voltage when the word lines include a cell having an access time failure and to output a low level voltage when the cell having an access time failure is not included. When the level voltage output from the driver and the gate driver is a low level voltage, when the output signal output through the output line of the row decoder is an activation signal, a basic voltage signal corresponding to the voltage level of the activation signal is output. When the voltage signal output unit and the level voltage output from the gate driver are high level voltages, when the output signal output through the output line of the row decoder is an activation signal, Outputting a boost voltage signal corresponding to a higher voltage level It characterized by comprising a steel consisting by a voltage signal output.

또한, 상기 기본 전압 신호 출력부는, 상기 로우 디코더의 출력 라인에 드레인단이 연결되고, 게이트단에 상기 게이트 구동부에서 출력되는 신호가 인버팅된 상태로 인가되는 제1 스위칭 트랜지스터, 상기 제1 스위칭 트랜지스터의 소오스단에 게이트단이 연결되고, 드레인단이 기본 전압원에 연결되며, 소오스단이 상기 워드 라인 드라이버에 연결되는 제2 스위칭 트랜지스터를 포함하여 이루어진 것을 특징으로 한다.In addition, the basic voltage signal output unit may include a first switching transistor and a first switching transistor configured to have a drain terminal connected to an output line of the row decoder and a signal output from the gate driver being inverted at a gate terminal of the row decoder. A gate terminal is connected to a source terminal of the source terminal, a drain terminal is connected to a basic voltage source, and a source terminal includes a second switching transistor connected to the word line driver.

또한, 상기 보강 전압 신호 출력부는, 상기 로우 디코더의 출력 라인에 드레인단이 연결되고, 게이트 단에 상기 게이트 구동부에서 출력되는 신호가 인가되는 제3 스위칭 트랜지스터, 상기 제3 스위칭 트랜지스터의 소오스단에 게이트단이 연결되고, 드레인단이 보강 전압원에 연결되며, 소오스단이 상기 워드 라인 드라이버에 연결되는 제4 스위칭 트랜지스터를 포함하여 이루어진 것을 특징으로 한다.In addition, the reinforcement voltage signal output unit may include a third switching transistor having a drain terminal connected to an output line of the row decoder and a signal output from the gate driver being applied to a gate terminal, and a gate of a source terminal of the third switching transistor. A stage is connected, a drain terminal is connected to the reinforcing voltage source, and a source terminal is configured to include a fourth switching transistor connected to the word line driver.

상기와 같은 과제 및 해결 수단을 가지는 본 발명인 캐쉬 메모리에 의하면, 공정 변이로 인하여 발생하는 캐쉬 메모리 액세스 실패를 최소화하기 위하여 로우 디코더와 워드 라인 드라이버 사이에 워드 라인 전압 제어 로직을 부가하여 액세스 타임 실패를 가진 워드 라인을 액세스할 때는 기본 전압 신호보다 더 높은 전압 레벨을 가지는 보강 전압 신호를 인가하게 하기 때문에, 워드 라인의 액세스 타임 지연을 감소시켜 캐쉬 메모리의 액세스 실패를 최소화할 수 있는 장점이 있다. 결과적으로 캐쉬 메모리의 수율을 향상시키는 효과가 있다.According to the cache memory of the present invention having the above problems and solving means, in order to minimize the cache memory access failure caused by the process variation, word line voltage control logic is added between the row decoder and the word line driver to prevent the access time failure. When accessing an excitation word line, a reinforcing voltage signal having a voltage level higher than that of the basic voltage signal is applied, thereby reducing the access time delay of the word line, thereby minimizing the access failure of the cache memory. As a result, there is an effect of improving the yield of the cache memory.

이하, 첨부된 도면을 참조하여 상기와 같은 과제, 해결 수단 및 효과를 가지는 본 발명인 캐쉬 메모리에 관한 바람직한 실시예를 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the cache memory of the present invention having the above problems, solving means and effects.

도 1은 일반적인 캐쉬 메모리의 개략적인 구성도를 보여주고, 도 2는 본 발명에 적용되는 수정된 캐쉬 메모리의 개략적인 구성도를 보여준다.1 shows a schematic configuration diagram of a general cache memory, and FIG. 2 shows a schematic configuration diagram of a modified cache memory applied to the present invention.

도 1에 도시된 바와 같이, 일반적인 캐쉬 메모리는 로우 디코더(10), 워드 라인 드라이버(20), 칼럼 디코더(30) 및 메모리 셀 어레이(40)를 포함하여 이루어 진다. As shown in FIG. 1, a general cache memory includes a row decoder 10, a word line driver 20, a column decoder 30, and a memory cell array 40.

상기 로우 디코더(10)는 외부 유닛(미도시)으로부터 입력되는 로우 어드레스 신호를 디코딩하여 출력한다. 이 디코딩된 신호는 상기 워드 라인 드라이버(20)를 제어한다. 그러면, 상기 워드 라인 드라이버(20)는 상기 메모리 셀 어레이(40)에 포함되는 상기 워드 라인들 중 일부를 활성화시킨다. 한편, 상기 칼럼 디코더(30)는 입력되는 칼럼 어드레스 신호를 디코딩하여 해당 비트 라인들을 인에이블 시킨다. The row decoder 10 decodes and outputs a row address signal input from an external unit (not shown). This decoded signal controls the word line driver 20. Then, the word line driver 20 activates some of the word lines included in the memory cell array 40. Meanwhile, the column decoder 30 decodes an input column address signal to enable corresponding bit lines.

상기와 같은 구성요소들을 포함하여 이루어진 캐쉬 메모리는 제조된 후에 테스트 과정을 거치게 된다. 테스트 결과, 공정 변이로 인하여 액세스 타임 실패(access time failure)가 발생하는 셀이 발생한다. 이 액세스 타임 실패가 발생한 셀을 포함한 라인 전체는 못쓰게 된다.The cache memory including the above components is manufactured and then subjected to a test process. As a result of the test, a cell generates an access time failure due to a process variation. The entire line, including the cell where this access time failure occurred, is lost.

따라서, 본 발명은 상기와 같이, 액세스 타임 실패가 발생한 셀을 포함한 캐쉬 라인들을 사용할 수 있도록 하기 위하여 도 2에 도시된 바와 같이, 로우 디코더(10)와 워드 라인 드라이버(20) 사이에 복수개의 워드 라인 전압 제어 로직(50)들로 이루어진 워드 라인 전압 제어부를 부가한 구성을 제안한다.Accordingly, the present invention provides a plurality of words between the row decoder 10 and the word line driver 20 as shown in FIG. 2 in order to be able to use the cache lines including the cell in which the access time failure has occurred as described above. A configuration in which a word line voltage control unit including the line voltage control logics 50 is added is proposed.

상기 부가되는 상기 워드 라인 전압 제어 로직(50)은 액세스되는 상기 메모리 셀 어레이(40)에 포함되는 워드 라인(액세스 타임 실패가 발생한 셀을 포함한 라인)들로부터 데이터를 신속하게 독출하기 위하여 부가된다. 즉, 해당 액세스 타임 실패가 발생한 셀을 포함한 워드 라인의 액세스 타임 지연을 방지하기 위하여 상기 워드 라인 전압 제어 로직(50)을 부가한다.The added word line voltage control logic 50 is added to quickly read data from word lines (lines including cells in which an access time failure has occurred) included in the memory cell array 40 being accessed. That is, the word line voltage control logic 50 is added to prevent the access time delay of the word line including the cell in which the corresponding access time failure occurs.

도 2에 도시된 바와 같이, 본 발명에 따라 수정된 캐쉬 메모리는 로우 디코더(10), 워드 라인 드라이버(20), 메모리 셀 어레이(40) 및 복수개의 워드 라인 전압 제어 로직(50)으로 구성된 워드 라인 전압 제어부를 포함하여 이루어진다. 물론, 상기 구성요소 이외에도 일반적인 캐쉬 메모리에 포함되는 구성요소들(칼럼 디코더 등)이 더 구비되는 것은 당연하다.As shown in FIG. 2, a cache memory modified according to the present invention is a word composed of a row decoder 10, a word line driver 20, a memory cell array 40, and a plurality of word line voltage control logic 50. And a line voltage controller. Of course, in addition to the above components, the components (column decoder, etc.) included in the general cache memory are additionally provided.

상기 로우 디코더(10)는 일반적인 캐쉬 메모리와 동일하게 입력되는 로우 어드레스 신호를 디코딩하여 출력한다. 일반적인 캐쉬 메모리에서, 상기 디코딩된 신호는 바로 워드 라인 드라이버(20)에 입력된다. 그러나 본 발명에서 상기 로우 디코더(10)의 출력 신호는 상기 워드 라인 전압 제어 로직(50)에 입력된다.The row decoder 10 decodes and outputs a row address signal input in the same manner as a general cache memory. In a general cache memory, the decoded signal is input directly to the word line driver 20. However, in the present invention, the output signal of the row decoder 10 is input to the word line voltage control logic 50.

상기 워드 라인 전압 제어 로직(50)은 상기 로우 디코더의 출력라인들과 일대일로 대응되어 연결된다. 따라서, 상기 워드 라인 전압 제어 로직(50)은 상기 로우 디코더의 출력 라인들의 개수와 동일하게 형성되어 상기 워드 라인 전압 제어부를 구성된다.The word line voltage control logic 50 is connected in one-to-one correspondence with output lines of the row decoder. Therefore, the word line voltage control logic 50 is formed equal to the number of output lines of the row decoder to constitute the word line voltage controller.

상기 로우 디코더(10)의 출력 라인을 통해 출력되는 출력 신호는 로우 레벨인 비활성화 신호 또는 하이 레벨인 활성화 신호이다. 하이 레벨인 활성화 신호는 트랜지스터의 게이트단에 입력되어 트랜지스터를 스위칭할 수 있는 정도의 레벨 신호이다(threshold voltage 레벨 신호). 일반적인 캐쉬 메모리에서의 상기 활성화 신호는 0.9V 정도의 레벨 신호라고 할 수 있고, 이 신호는 곧바로 워드 라인 드라이버(20)에 입력되어 특정 워드 라인들을 활성화시켰다.The output signal output through the output line of the row decoder 10 is a low level deactivation signal or a high level activation signal. The activation signal, which is at a high level, is a level signal that is input to the gate terminal of the transistor to switch the transistor (threshold voltage level signal). In the general cache memory, the activation signal may be a level signal of about 0.9V, which is directly input to the word line driver 20 to activate specific word lines.

그러나, 본 발명에서의 상기 활성화 신호는 상기 워드 라인 전압 제어 로 직(50)에 입력되어 상기 워드 라인 전압 제어 로직(50)에 포함되는 스위칭 트랜지스터의 스위칭 신호로 사용된다.However, in the present invention, the activation signal is input to the word line voltage control logic 50 and used as a switching signal of a switching transistor included in the word line voltage control logic 50.

상기 워드 라인 전압 제어부를 구성하는 각각의 워드 라인 전압 제어 로직(50)은 상기 로우 디코더(10)의 출력 라인을 통해 출력되는 출력 신호가 활성화 신호인 경우, 상기 활성화 신호의 전압 레벨에 해당하는 기본 전압 신호를 출력하거나, 상기 기본 전압 신호보다 더 높은 전압 레벨에 해당하는 보강 전압 신호를 출력한다.Each word line voltage control logic 50 constituting the word line voltage controller is configured to have a basic value corresponding to the voltage level of the activation signal when the output signal output through the output line of the row decoder 10 is an activation signal. A voltage signal is output or a reinforcement voltage signal corresponding to a voltage level higher than the basic voltage signal is output.

여기서, 기본 전압 신호는 상기 로우 디코더(10)의 출력 라인을 통해 출력되는 활성화 신호의 전압 레벨과 동일 레벨(0.9V 정도)의 신호를 의미하고, 상기 보강 전압 신호는 상기 기본 전압 신호보다 더 높은 전압 레벨(예를 들어, 1V ~ 1.5V 정도)을 가지는 신호를 의미한다.Here, the basic voltage signal means a signal having the same level as the voltage level of the activation signal output through the output line of the row decoder 10 (about 0.9V), and the reinforcement voltage signal is higher than the basic voltage signal. It means a signal having a voltage level (for example, about 1V ~ 1.5V).

상기와 같이 기본 전압 신호 또는 보강 전압 신호를 출력하는 각각의 워드 라인 전압 제어 로직(50)은 도 2에 도시된 바와 같이, 게이트 구동부(59)와 제1 스위칭 트랜지스터(51), 제2 스위칭 트랜지스터(55) 및 기본 전압원(61)으로 구성된 기본 전압 신호 출력부와 제3 스위칭 트랜지스터(53), 제4 스위칭 트랜지스터(57) 및 보강 전압원(63)으로 구성된 보강 전압 신호 출력부를 포함하여 이루어진다.As shown in FIG. 2, each word line voltage control logic 50 for outputting a basic voltage signal or a reinforcement voltage signal as described above may include a gate driver 59, a first switching transistor 51, and a second switching transistor. And a reinforcement voltage signal output part constituted by a basic voltage signal output part composed of a 55 and a basic voltage source 61 and a third switching transistor 53, a fourth switching transistor 57, and a reinforcement voltage source 63.

상기 게이트 구동부(59)는 워드 라인들에 액세스 타임 실패를 가진 셀이 포함된 경우에는 하이 레벨 전압을 출력하고, 워드 라인들에 액세스 타임 실패를 가진 셀이 포함되지 않는 경우에는 로우 레벨 전압을 출력한다. The gate driver 59 outputs a high level voltage when the cell having the access time failure is included in the word lines, and outputs a low level voltage when the cell having the access time failure is not included in the word lines. do.

상기 게이트 구동부(59)에서 출력되는 출력 전압은 사전에 세팅된 값들이다. 즉, 상기 게이트 구동부(59)가 포함되는 상기 워드 라인 전압 제어 로직(50)의 출력 신호로 활성화할 워드 라인에 액세스 타임 실패를 가진 셀이 포함된 경우에는 상기 게이트 구동부(59)가 하이 레벨 전압을 출력할 수 있도록 사전에 세팅하고, 상기 게이트 구동부(59)가 포함되는 상기 워드 라인 전압 제어 로직(59)의 출력 신호로 활성화할 워드 라인에 액세스 타임 실패를 가진 셀이 포함되지 않는 경우에는 상기 게이트 구동부(59)가 로우 레벨 전압을 출력할 수 있도록 사전에 세팅한다.The output voltages output from the gate driver 59 are preset values. That is, when the word line to be activated as an output signal of the word line voltage control logic 50 including the gate driver 59 includes a cell having an access time failure, the gate driver 59 is at a high level voltage. Is set in advance so as to be outputted, and when the word line to be activated as an output signal of the word line voltage control logic 59 including the gate driver 59 is not included in the cell having an access time failure, The gate driver 59 is set in advance so that the low level voltage can be output.

즉, 상기 각 게이트 구동부(59)는 각 캐쉬 라인에 대응하는 한 개의 비트에 "1" 또는 "0" 값이 미리 저장되어 하이 레벨 전압 또는 로우 레벨 전압을 출력한다. 구체적으로, 해당 캐쉬 라인이 액세스 타임 실패를 가진 셀을 포함할 경우 1이 저장되고, 아닐 경우 0이 저장된다. 0이 저장되었을 경우 로우 레벨 전압을 출력하고, 1이 저장되었을 경우 하이 레벨 전압을 출력하게 된다.That is, each gate driver 59 may store a value of "1" or "0" in one bit corresponding to each cache line to output a high level voltage or a low level voltage. Specifically, 1 is stored when the corresponding cache line includes a cell having an access time failure, and 0 is stored otherwise. If 0 is stored, the low level voltage is output. If 1 is stored, the high level voltage is output.

상기 게이트 구동부(59)에서 출력되는 하이 레벨 전압은 트랜지스터의 게이트단에 입력되어 상기 트랜지스터를 스위칭할 수 있을 정도의 레벨 전압을 의미한다. The high level voltage output from the gate driver 59 is a level voltage input to the gate terminal of the transistor to switch the transistor.

상기 게이트 구동부(59)의 출력 전압은 상기 기본 전압 신호 출력부 및 보강 전압 신호 출력부로 입력된다. 구체적으로, 상기 게이트 구동부(59)의 출력 전압과 상기 로우 디코더(10)의 출력 라인을 통해 출력되는 출력 신호는 상기 기본 전압 신호 출력부 및 보강 전압 신호 출력부로 입력된다.The output voltage of the gate driver 59 is input to the basic voltage signal output unit and the reinforcement voltage signal output unit. Specifically, the output voltage of the gate driver 59 and the output signal output through the output line of the row decoder 10 are input to the basic voltage signal output unit and the reinforcement voltage signal output unit.

상기 기본 전압 신호 출력부는 상기 게이트 구동부(59)로부터 출력되는 레벨 전압 신호가 로우 레벨 전압인 경우이면서 상기 로우 디코더(10)의 출력 라인을 통 해 출력되는 출력 신호가 활성화 신호일 때, 상기 활성화 신호의 전압 레벨에 해당하는 기본 전압 신호를 출력한다. 즉, 상기 게이트 구동부(59)의 출력 신호가 로우 레벨 전압(디지털 값으로 "0"인 레벨 전압)이고, 상기 로우 디코더의 출력 신호가 활성화 신호(예를 들어 0.9V 정도의 레벨을 가지는 신호)인 경우 상기 활성화 신호와 동일한 레벨 전압 신호(예를 들어 0.9V 정도의 레벨을 가지는 신호)를 출력한다.When the level voltage signal outputted from the gate driver 59 is a low level voltage and the output signal output through the output line of the row decoder 10 is an activation signal, the basic voltage signal output unit is configured to generate the activation signal. Output a basic voltage signal corresponding to the voltage level. That is, the output signal of the gate driver 59 is a low level voltage (a level voltage having a digital value of "0"), and the output signal of the low decoder is an activation signal (for example, a signal having a level of about 0.9V). In case of, outputs the same level voltage signal (for example, a signal having a level of about 0.9V).

상기 기본 전압 신호 출력부의 구체적인 일 구성은 도 2에 도시된 바와 같다. 즉, 상기 기본 전압 신호 출력부는 제1 스위칭 트랜지스터(51), 제2 스위칭 트랜지스터(55) 및 기본 전압원(61)으로 구성할 수 있다.One specific configuration of the basic voltage signal output unit is shown in FIG. 2. That is, the basic voltage signal output unit may include a first switching transistor 51, a second switching transistor 55, and a basic voltage source 61.

상기 제1 스위칭 트랜지스터(51)는 드레인단이 상기 로우 디코더(10)의 출력 라인이 연결되고, 게이트단이 상기 게이트 구동부(59)에서 출력되는 신호가 인버팅된 상태로 인가된다. 그리고, 상기 제2 스위칭 트랜지스터(55)는 게이트단이 상기 제1 스위칭 트랜지스터(51)의 소오스단에 연결되고, 드레인단이 기본 전압원(61)에 연결되며, 소오스단이 상기 워드 라인 드라이버(20)에 연결된다. 상기 기본 전압원(61)은 일반적인 워드 라인 전압을 발생하여 공급한다. 예를 들어, 0.9V 정도의 전압 레벨 신호를 발생하여 공급한다.The first switching transistor 51 is applied with a drain terminal connected to an output line of the row decoder 10 and a gate terminal being inverted with a signal output from the gate driver 59. The second switching transistor 55 has a gate terminal connected to a source terminal of the first switching transistor 51, a drain terminal connected to a basic voltage source 61, and a source terminal connected to the word line driver 20. ) The basic voltage source 61 generates and supplies a general word line voltage. For example, a voltage level signal of about 0.9V is generated and supplied.

상기와 같은 기본 전압 신호 출력부의 구동을 살펴보면, 상기 제1 스위치 트랜지스터(51)는 상기 게이트 구동부(59)에서 로우 레벨 전압이 인가되는 경우에 스위칭된다. 이와 같이, 상기 제1 스위칭 트랜지스터(51)가 스위칭 되면, 상기 로우 디코더(10)의 출력 라인에서 출력되는 신호가 상기 제2 스위칭 트랜지스터(55)의 게이트단에 입력된다.Referring to the driving of the basic voltage signal output unit as described above, the first switch transistor 51 is switched when a low level voltage is applied from the gate driver 59. As such, when the first switching transistor 51 is switched, a signal output from the output line of the row decoder 10 is input to the gate terminal of the second switching transistor 55.

상기 제2 스위칭 트랜지스터(55)의 게이트단에 입력되는 상기 로우 디코더(10)의 출력 라인에서 출력되는 신호가 활성화 신호인 경우에는 상기 제2 스위칭 트랜지스터(55)가 스위칭되고, 상기 기본 전압원(61)에서 제공하는 기본 전압 신호가 워드 라인 드라이버에 공급되어 해당 워드 라인을 활성화시킨다.When the signal output from the output line of the row decoder 10 input to the gate terminal of the second switching transistor 55 is an activation signal, the second switching transistor 55 is switched and the basic voltage source 61 The basic voltage signal provided by) is supplied to the word line driver to activate the word line.

이와 같은 기본 전압 신호 출력부에 의한 구동은 결국, 보통의 워드 라인 전압으로 해당 워드 라인을 액세스하는 것이다. 이는 상기 엑세스되는 워드 라인에 액세스 타임 실패를 가진 셀이 포함되지 않기 때문에(상기 게이트 구동부가 로우 레벨 전압을 출력하기 때문에) 일반 워드 라인 전압(기본 전압 신호)으로 액세스될 수 있도록 한다.The driving by the basic voltage signal output unit, in turn, accesses the word line with a normal word line voltage. This allows access to the normal word line voltage (base voltage signal) since the cell with the access time failure is not included in the accessed word line (since the gate driver outputs a low level voltage).

한편, 상기 보강 전압 신호 출력부의 구체적인 일 구성은 도 2에 도시된 바와 같다. 즉, 상기 보강 전압 신호 출력부는 제3 스위칭 트랜지스터(53), 제4 스위칭 트랜지스터(57) 및 보강 전압원(63)으로 구성할 수 있다.Meanwhile, a specific configuration of the reinforcing voltage signal output unit is as shown in FIG. 2. That is, the reinforcing voltage signal output unit may be configured of the third switching transistor 53, the fourth switching transistor 57, and the reinforcing voltage source 63.

상기 제3 스위칭 트랜지스터(53)는 드레인단이 상기 로우 디코더(10)의 출력 라인이 연결되고, 게이트단이 상기 게이트 구동부(59)에서 출력되는 신호가 인가된다. 그리고, 상기 제4 스위칭 트랜지스터(57)는 게이트단이 상기 제3 스위칭 트랜지스터(53)의 소오스단에 연결되고, 드레인단이 보강 전압원(63)에 연결되며, 소오스단이 상기 워드 라인 드라이버(20)에 연결된다. 상기 보강 전압원(61)은 일반적인 워드 라인 전압(예를 들어 0.9V 정도의 레벨 전압)보다 더 높은 레벨 전압(예를 들어 1.0 ~ 1.5V 정도의 레벨 전압)을 발생하여 공급한다. 도 2에서는, 1.3V 전압 레벨 신호를 발생하여 공급하는 것을 예시하고 있다.The third switching transistor 53 has a drain terminal connected to an output line of the row decoder 10 and a gate terminal applied to a signal output from the gate driver 59. In the fourth switching transistor 57, a gate terminal is connected to a source terminal of the third switching transistor 53, a drain terminal is connected to a reinforcing voltage source 63, and a source terminal is connected to the word line driver 20. ) The reinforcing voltage source 61 generates and supplies a higher level voltage (for example, a level voltage of 1.0 to 1.5 V) than a general word line voltage (for example, a level voltage of about 0.9 V). In FIG. 2, the 1.3V voltage level signal is generated and supplied.

상기와 같은 보강 전압 신호 출력부의 구동을 살펴보면, 상기 제3 스위치 트랜지스터(53)는 상기 게이트 구동부(59)에서 하이 레벨 전압이 인가되는 경우에 스위칭된다. 이와 같이, 상기 제3 스위칭 트랜지스터(53)가 스위칭 되면, 상기 로우 디코더(10)의 출력 라인에서 출력되는 신호가 상기 제4 스위칭 트랜지스터(57)의 게이트단에 입력된다.Referring to the driving of the reinforcing voltage signal output unit as described above, the third switch transistor 53 is switched when the high level voltage is applied from the gate driver 59. As such, when the third switching transistor 53 is switched, a signal output from the output line of the row decoder 10 is input to the gate terminal of the fourth switching transistor 57.

상기 제4 스위칭 트랜지스터(57)의 게이트단에 입력되는 상기 로우 디코더(10)의 출력 라인에서 출력되는 신호가 활성화 신호인 경우에는 상기 제4 스위칭 트랜지스터(57)가 스위칭되고, 상기 보강 전압원(63)에서 제공하는 보강 전압 신호가 워드 라인 드라이버에 공급되어 해당 워드 라인을 활성화시킨다.When the signal output from the output line of the row decoder 10 input to the gate terminal of the fourth switching transistor 57 is an activation signal, the fourth switching transistor 57 is switched and the reinforcement voltage source 63 The supplementary voltage signal provided by) is supplied to the word line driver to activate the word line.

이와 같은 보강 전압 신호 출력부에 의한 구동은 결국, 보통의 워드 라인 전압(예를 들어 0.9V 정도의 전압)보다 더 높은 레벨 전압(예를 들어 1.3V 정도의 전압)으로 해당 워드 라인을 액세스하는 것이다. 이는 상기 엑세스되는 워드 라인에 액세스 타임 실패를 가진 셀이 포함되어 있기 때문에(상기 게이트 구동부가 하이 레벨 전압을 출력하기 때문에) 일반 워드 라인 전압(예를 들어 0.9V 정도의 전압)보다 더 높은 레벨 전압(예를 들어 1.3V 정도의 전압)인 보강 전압 신호로 액세스될 수 있도록 한다.Driving by such a reinforcement voltage signal output unit eventually accesses the word line at a higher level voltage (e.g., about 1.3V) than the normal word line voltage (e.g., about 0.9V). will be. This is because the word line being accessed contains a cell with an access time failure (because the gate driver outputs a high level voltage) and therefore a higher level voltage than a normal word line voltage (e.g., a voltage of about 0.9V). (E.g., a voltage of about 1.3V) to allow access to a reinforcement voltage signal.

상기와 같이, 복수개의 워드 라인 전압 제어 로직(50)으로 구성된 워드 라인 전압 제어부에서 출력되는 기본 전압 신호 또는 보강 전압 신호는 워드 라인 드라이버(20)를 제어하고, 이 워드 라인 드라이버(20)는 해당 워드 라인들을 활성화시 킨다.As described above, the basic voltage signal or the reinforcement voltage signal output from the word line voltage control unit including the plurality of word line voltage control logics 50 controls the word line driver 20, and the word line driver 20 corresponds to the corresponding word line driver 20. Activate word lines.

이상과 같은 구성 및 동작을 가지는 캐쉬 메모리에 의하면, 액세스 타임 실패를 가지는 셀을 포함하지 않는 워드 라인(캐쉬 라인)을 액세스할 때는 일반적인 워드 라인 전압 신호(기본 전압 신호)가 인가될 수 있도록 하고, 액세스 타임 실패를 가진 셀을 포함하는 워드 라인(캐쉬 라인)을 액세스할 때는 일반적인 워드 라인 전압 신호(기본 전압 신호)보다 더 높은 레벨 전압을 가지는 보강 전압 신호가 인가될 수 있도록 한다. 이와 같이, 액세스 타임 실패를 가진 셀을 포함하는 워드 라인을 액세스할 때, 보강 전압 신호를 인가하기 때문에, 워드 라인 액세스 타임을 줄일 수 있고, 결과적으로 캐쉬 메모리의 수율을 증대시킬 수 있다.According to the cache memory having the above-described configuration and operation, a general word line voltage signal (basic voltage signal) can be applied when accessing a word line (cache line) that does not include a cell having an access time failure. When accessing a word line (cache line) including a cell with an access time failure, a reinforcement voltage signal having a higher level voltage than that of a general word line voltage signal (basic voltage signal) can be applied. In this way, when a word line including a cell having an access time failure is accessed, a reinforcing voltage signal is applied, thereby reducing the word line access time and consequently increasing the yield of the cache memory.

도 1은 본 발명에 적용되는 일반적인 캐쉬 메모리의 개략적인 구성도이다.1 is a schematic configuration diagram of a general cache memory applied to the present invention.

도 2는 본 발명에 적용되는 수정된 캐쉬 메모리의 개략적인 구성도이다.2 is a schematic diagram of a modified cache memory according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 로우 디코더 20 : 워드 라인 드라이버10: row decoder 20: word line driver

30 : 칼럼 디코더 40 : 메모리 셀 어레이30: column decoder 40: memory cell array

50 : 워드 라인 전압 제어 로직 51 : 제1 스위칭 트랜지스터50: word line voltage control logic 51: first switching transistor

53 : 제3 스위칭 트랜지스터 55 : 제2 스위칭 트랜지스터53: third switching transistor 55: second switching transistor

57 : 제4 스위칭 트랜지스터 59 : 게이트 구동부57: fourth switching transistor 59: gate driver

61 : 기본 전압원 63 : 보강 전압원61: basic voltage source 63: reinforcement voltage source

Claims

캐쉬 메모리에 있어서,In cache memory,

입력되는 어드레스 신호를 디코딩하여 출력하는 로우 디코더;A row decoder for decoding and outputting an input address signal;

상기 로우 디코더의 출력 라인들과 일대일 연결되어, 상기 로우 디코더의 출력 라인을 통해 출력되는 출력 신호가 활성화 신호인 경우, 상기 활성화 신호의 전압 레벨에 해당하는 기본 전압 신호를 출력하거나, 상기 기본 전압 신호보다 더 높은 전압 레벨에 해당하는 보강 전압 신호를 출력하는 복수의 워드 라인 전압 제어 로직들로 구성되는 워드 라인 전압 제어부;One-to-one connection with the output lines of the row decoder, when the output signal output through the output line of the row decoder is an activation signal, outputs a basic voltage signal corresponding to the voltage level of the activation signal, or the basic voltage signal A word line voltage controller configured of a plurality of word line voltage control logics for outputting a reinforcement voltage signal corresponding to a higher voltage level;

상기 워드 라인 전압 제어부에서 출력되는 기본 전압 신호 또는 보강 전압 신호에 의하여 제어되어 워드 라인들을 활성화시키는 워드 라인 드라이버를 포함하여 이루어지되,And a word line driver controlled by a basic voltage signal or a reinforcement voltage signal output from the word line voltage controller to activate word lines.

상기 워드 라인 전압 제어 로직은, 상기 워드 라인들에 액세스 타임 실패를 가진 셀이 포함된 경우 하이 레벨 전압을 출력하고, 액세스 타임 실패를 가진 셀이 포함되지 않는 경우 로우 레벨 전압을 출력하는 게이트 구동부, 상기 게이트 구동부로부터 출력되는 레벨 전압이 로우 레벨 전압인 경우, 상기 로우 디코더의 출력 라인을 통해 출력되는 출력 신호가 활성화 신호일 때, 상기 활성화 신호의 전압 레벨에 해당하는 기본 전압 신호를 출력하는 기본 전압 신호 출력부, 상기 게이트 구동부로부터 출력되는 레벨 전압이 하이 레벨 전압인 경우, 상기 로우 디코더의 출력 라인을 통해 출력되는 출력 신호가 활성화 신호일 때, 상기 활성화 신호의 전압 레벨에 해당하는 기본 전압 신호보다 더 높은 전압 레벨에 해당하는 보강 전압 신호를 출력하는 보강 전압 신호 출력부를 포함하여 구성되는 것을 특징으로 하는 캐쉬 메모리.The word line voltage control logic may include a gate driver configured to output a high level voltage when a cell having an access time failure is included in the word lines, and a low level voltage when the cell having an access time failure is not included. When the level voltage output from the gate driver is a low level voltage, when the output signal output through the output line of the row decoder is an activation signal, a basic voltage signal for outputting a basic voltage signal corresponding to the voltage level of the activation signal When the level voltage output from the output unit and the gate driver is a high level voltage, when the output signal output through the output line of the row decoder is an activation signal, it is higher than the basic voltage signal corresponding to the voltage level of the activation signal. Reinforcement outputs a reinforcement voltage signal corresponding to the voltage level Cache memory being configured to include a signal pressure output.

삭제delete

청구항 1에 있어서, 상기 기본 전압 신호 출력부는,The method of claim 1, wherein the basic voltage signal output unit,

상기 로우 디코더의 출력 라인에 드레인단이 연결되고, 게이트단에 상기 게이트 구동부에서 출력되는 신호가 인버팅된 상태로 인가되는 제1 스위칭 트랜지스터, 상기 제1 스위칭 트랜지스터의 소오스단에 게이트단이 연결되고, 드레인단이 기본 전압원에 연결되며, 소오스단이 상기 워드 라인 드라이버에 연결되는 제2 스위칭 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 캐쉬 메모리.A drain terminal is connected to an output line of the row decoder, a first switching transistor to which a signal output from the gate driver is inverted and a gate end is connected to a source terminal of the first switching transistor; And a second switching transistor having a drain terminal connected to a basic voltage source and a source terminal connected to the word line driver.

청구항 1에 있어서, 상기 보강 전압 신호 출력부는,The method of claim 1, wherein the reinforcement voltage signal output unit,

상기 로우 디코더의 출력 라인에 드레인단이 연결되고, 게이트 단에 상기 게이트 구동부에서 출력되는 신호가 인가되는 제3 스위칭 트랜지스터, 상기 제3 스위칭 트랜지스터의 소오스단에 게이트단이 연결되고, 드레인단이 보강 전압원에 연결되며, 소오스단이 상기 워드 라인 드라이버에 연결되는 제4 스위칭 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 캐쉬 메모리.A drain terminal is connected to an output line of the row decoder, a third switching transistor to which a signal output from the gate driver is applied to a gate end, a gate terminal is connected to a source end of the third switching transistor, and a drain end is reinforced. And a fourth switching transistor connected to a voltage source and having a source terminal connected to the word line driver.