JP2010175669A - Plasma display device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a plasma display device capable of holding down the power consumption of a data electrode driving circuit and a scanning electrode driving circuit, without greatly degrading image display quality, even in a high definition panel or a large panel. <P>SOLUTION: The plasma display device includes: a panel where a discharge cell is formed in an intersecting part of a scanning electrode, a keeping electrode and a data electrode; the scanning electrode driving circuit for applying a scanning pulse to the scanning electrode; the data electrode driving circuit for applying a write pulse to the data electrode; a correction area detecting circuit 52 for detecting image data corresponding to an image display area where the power consumption of the scanning electrode driving circuit or the data electrode driving circuit is increased as correction area data; and an image data correction circuit 53 for correcting the correction area data to be decreased in power consumption and for output of the same, and for output of the image data outside the correction area data as it is. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ＡＣ型のプラズマディスプレイパネルを用いたプラズマディスプレイ装置に関する。   The present invention relates to a plasma display device using an AC type plasma display panel.

プラズマディスプレイパネル（以下、「パネル」と略記する）は、走査電極および維持電極からなる表示電極対を複数形成した前面基板とデータ電極を複数形成した背面基板とを対向配置し、表示電極対とデータ電極とが交差する位置に放電セルが形成されている。そしてプラズマディスプレイ装置は、パネルを駆動するための走査電極駆動回路、維持電極駆動回路、データ電極駆動回路を備え、それぞれの電極に必要な駆動電圧波形を印加して画像を表示する装置である。   A plasma display panel (hereinafter abbreviated as “panel”) has a front substrate on which a plurality of display electrode pairs each formed of a scan electrode and a sustain electrode are formed and a rear substrate on which a plurality of data electrodes are formed so as to face each other. A discharge cell is formed at a position where the data electrode intersects. The plasma display device is a device that includes a scan electrode drive circuit, a sustain electrode drive circuit, and a data electrode drive circuit for driving a panel, and displays an image by applying a necessary drive voltage waveform to each electrode.

パネルを駆動する方法としては、１フィールド期間を複数のサブフィールドに分割した上で、発光させるサブフィールドの組み合わせによって階調表示を行うサブフィールド法が一般的である。各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電を発生し、続く書込み動作に必要な壁電荷を形成する。書込み期間では、走査電極に走査パルスを印加するとともに、画像信号に応じてデータ電極に書込みパルスを印加して放電セルで書込み放電を発生し壁電荷を形成する。そして維持期間では、表示電極対に交互に維持パルスを印加して維持放電を発生させ、対応する放電セルの蛍光体層を発光させることにより画像表示を行う。   As a method of driving the panel, a subfield method is generally used in which one field period is divided into a plurality of subfields and gradation display is performed by a combination of subfields that emit light. Each subfield has an initialization period, an address period, and a sustain period. In the initializing period, initializing discharge is generated, and wall charges necessary for the subsequent address operation are formed. In the address period, a scan pulse is applied to the scan electrode, and an address pulse is applied to the data electrode in accordance with the image signal to generate an address discharge in the discharge cell to form wall charges. In the sustain period, a sustain pulse is alternately applied to the display electrode pair to generate a sustain discharge, and the phosphor layer of the corresponding discharge cell is caused to emit light, thereby displaying an image.

プラズマディスプレイ装置の消費電力はパネルの大型化に伴って増加する傾向にある。データ電極に書込みパルスを印加するデータ電極駆動回路の消費電力は大きいが、加えて走査電極に走査パルスを印加する走査電極駆動回路の消費電力も無視できないほど大きくなってきている。そして、走査電極駆動回路の消費電力が許容値を超えると走査電極駆動回路が誤動作し画像表示品質を損なうおそれがあった。   The power consumption of the plasma display device tends to increase as the panel size increases. The power consumption of the data electrode drive circuit that applies the write pulse to the data electrode is large, but the power consumption of the scan electrode drive circuit that applies the scan pulse to the scan electrode is also so large that it cannot be ignored. If the power consumption of the scan electrode drive circuit exceeds an allowable value, the scan electrode drive circuit may malfunction and impair image display quality.

これらの課題を解決するために、例えば特許文献１には、画像データに基づき走査電極駆動回路の消費電力を判別する電力判別手段と、電力判別手段で判別した走査電極駆動回路の消費電力が所定のしきい値以下の場合には画像データをそのまま出力し、電力判別手段で判別した走査電極駆動回路の消費電力が所定のしきい値より大きい場合には走査電極駆動回路の消費電力が小さくなるように画像データを補正して出力する画像データ補正手段とを備えたプラズマディスプレイ装置が開示されている。
特開２００８−９６８０４号公報 In order to solve these problems, for example, Patent Document 1 discloses a power discriminating unit that discriminates power consumption of a scan electrode driving circuit based on image data, and a power consumption of the scan electrode driving circuit discriminated by the power discriminating unit. If the power consumption of the scan electrode driving circuit determined by the power discriminating means is larger than a predetermined threshold, the power consumption of the scan electrode driving circuit is reduced. As described above, there is disclosed a plasma display device including image data correction means for correcting and outputting image data.
JP 2008-96804 A

近年はパネルの高精細度化、大型化がさらに進み、消費電力をさらに削減する必要性が高まっている。加えてエコロジーの観点からも消費電力の削減が望まれている。その一方で画像表示品質に対する要望もますます高くなりつつある。しかしながら上述した方法は、走査電極駆動回路の消費電力を下げるにつれて画像表示品質も低下する。そのため、画像表示品質を大きく低下させることなく、走査電極駆動回路の消費電力を大幅に抑制することができなかった。   In recent years, higher definition and larger size of panels have further progressed, and the need to further reduce power consumption is increasing. In addition, reduction of power consumption is also desired from an ecological point of view. On the other hand, there is an increasing demand for image display quality. However, the above-described method decreases the image display quality as the power consumption of the scan electrode driving circuit is lowered. For this reason, the power consumption of the scan electrode drive circuit could not be significantly suppressed without greatly reducing the image display quality.

本発明のプラズマディスプレイ装置はこれらの課題に鑑みなされたものであり、高精細度パネルあるいは大型パネルであっても、画像表示品質を大きく低下させることなく、データ電極駆動回路、走査電極駆動回路の消費電力を抑制することが可能なプラズマディスプレイ装置を提供することを目的とする。   The plasma display device of the present invention has been made in view of these problems. Even if it is a high-definition panel or a large-sized panel, the data electrode driving circuit and the scanning electrode driving circuit can be used without greatly reducing the image display quality. An object of the present invention is to provide a plasma display device capable of suppressing power consumption.

この目的を達成するために本発明は、走査電極および維持電極とデータ電極とが交差する部分に放電セルを形成したパネルと、走査電極に走査パルスを印加する走査電極駆動回路と、データ電極に書込みパルスを印加するデータ電極駆動回路と、走査電極駆動回路またはデータ電極駆動回路の消費電力が大きくなる画像表示領域に対応する画像データを補正領域データとして検出する補正領域検出回路と、補正領域データは消費電力が小さくなるように補正して出力し、補正領域データ以外の画像データはそのまま出力する画像データ補正回路とを備えたことを特徴とする。この構成により、高精細度パネルあるいは大型パネルであっても、画像表示品質を大きく低下させることなく、データ電極駆動回路、走査電極駆動回路の消費電力を抑制することが可能なプラズマディスプレイ装置を提供することができる。   In order to achieve this object, the present invention provides a panel in which discharge cells are formed at portions where scan electrodes, sustain electrodes and data electrodes intersect, a scan electrode driving circuit for applying a scan pulse to the scan electrodes, and a data electrode. A data electrode driving circuit for applying an address pulse, a correction area detecting circuit for detecting image data corresponding to an image display area in which power consumption of the scan electrode driving circuit or the data electrode driving circuit is increased, and correction area data Is provided with an image data correction circuit for correcting and outputting so as to reduce power consumption, and outputting image data other than the correction area data as it is. With this configuration, there is provided a plasma display device capable of suppressing the power consumption of the data electrode drive circuit and the scan electrode drive circuit without greatly degrading the image display quality even for a high definition panel or a large panel. can do.

また本発明のプラズマディスプレイ装置の補正領域検出回路は、注目放電セルを発光させるサブフィールドであって、かつ注目放電セルとデータ電極を共有し注目放電セルに隣接する放電セルを発光させないサブフィールドの数が所定のしきい値以上であれば、注目放電セルに対応する画像データを補正領域データとして検出する構成であってもよい。   The correction area detection circuit of the plasma display apparatus of the present invention is a subfield that emits light from a discharge cell of interest, and that shares a data electrode with the discharge cell of interest and does not emit light from a discharge cell adjacent to the discharge cell of interest. If the number is equal to or greater than a predetermined threshold value, the image data corresponding to the target discharge cell may be detected as the correction area data.

また本発明のプラズマディスプレイ装置の補正領域検出回路は、注目放電セルを発光させるサブフィールドであって、かつ注目放電セルとデータ電極を共有し注目放電セルに隣接する放電セルのさらにその隣の放電セルを発光させないサブフィールドの数が所定のしきい値以上であれば、注目放電セルに対応する画像データを補正領域データとして検出する構成であってもよい。   The correction area detection circuit of the plasma display device of the present invention is a subfield for emitting light of a target discharge cell, and shares a data electrode with the target discharge cell and discharges adjacent to the discharge cell adjacent to the target discharge cell. If the number of subfields that do not cause the cell to emit light is equal to or greater than a predetermined threshold value, the image data corresponding to the target discharge cell may be detected as correction area data.

本発明によれば、高精細度パネルあるいは大型パネルであっても、画像表示品質を大きく低下させることなく、データ電極駆動回路、走査電極駆動回路の消費電力を抑制することが可能なプラズマディスプレイ装置を提供することが可能となる。   According to the present invention, a plasma display device capable of suppressing power consumption of a data electrode drive circuit and a scan electrode drive circuit without greatly degrading image display quality even in a high definition panel or a large panel. Can be provided.

以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。   Hereinafter, a plasma display device according to an embodiment of the present invention will be described with reference to the drawings.

（実施の形態）
図１は、本発明の実施の形態におけるプラズマディスプレイ装置のパネル１０の分解斜視図である。ガラス製の前面基板１１上には、走査電極１２と維持電極１３とからなる表示電極対１４が複数形成されている。そして走査電極１２と維持電極１３とを覆うように誘電体層１５が形成され、その誘電体層１５上に保護層１６が形成されている。背面基板２１上にはデータ電極２２が複数形成され、データ電極２２を覆うように誘電体層２３が形成され、さらにその上に井桁状の隔壁２４が形成されている。そして、隔壁２４の側面および誘電体層２３上には赤色、緑色および青色の各色に発光する蛍光体層２５が設けられている。 (Embodiment)
FIG. 1 is an exploded perspective view of panel 10 of the plasma display device in accordance with the exemplary embodiment of the present invention. On the front substrate 11 made of glass, a plurality of display electrode pairs 14 each composed of a scan electrode 12 and a sustain electrode 13 are formed. A dielectric layer 15 is formed so as to cover the scan electrode 12 and the sustain electrode 13, and a protective layer 16 is formed on the dielectric layer 15. A plurality of data electrodes 22 are formed on the rear substrate 21, a dielectric layer 23 is formed so as to cover the data electrodes 22, and a grid-like partition wall 24 is formed thereon. A phosphor layer 25 that emits red, green, and blue light is provided on the side surface of the partition wall 24 and on the dielectric layer 23.

これら前面基板１１と背面基板２１とは、微小な放電空間を挟んで表示電極対１４とデータ電極２２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えばネオンとキセノンの混合ガスが放電ガスとして封入されている。放電空間は隔壁２４によって複数の区画に仕切られており、表示電極対１４とデータ電極２２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルを放電、発光させて画像を表示する。   The front substrate 11 and the rear substrate 21 are arranged to face each other so that the display electrode pair 14 and the data electrode 22 intersect with each other with a minute discharge space interposed therebetween, and the outer periphery thereof is sealed with a sealing material such as glass frit. Has been. In the discharge space, for example, a mixed gas of neon and xenon is enclosed as a discharge gas. The discharge space is partitioned into a plurality of sections by barrier ribs 24, and discharge cells are formed at portions where display electrode pairs 14 and data electrodes 22 intersect. These discharge cells are discharged and emit light to display an image.

なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。   Note that the structure of the panel 10 is not limited to the above-described structure, and for example, the panel 10 may include a stripe-shaped partition wall.

図２は、本発明の実施の形態におけるプラズマディスプレイ装置のパネル１０の電極配列図である。パネル１０には、行方向（ライン方向）に長いｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極１２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極１３）が配列され、列方向に長いｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極２２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。そしてこれらの放電セルは画像を表示する際の画素に対応する。   FIG. 2 is an electrode array diagram of panel 10 of the plasma display device in accordance with the exemplary embodiment of the present invention. In panel 10, n scan electrodes SC1 to SCn (scan electrode 12 in FIG. 1) and n sustain electrodes SU1 to SUn (sustain electrode 13 in FIG. 1) long in the row direction (line direction) are arranged. M data electrodes D1 to Dm (data electrode 22 in FIG. 1) long in the column direction are arranged. A discharge cell is formed at a portion where one pair of scan electrode SCi (i = 1 to n) and sustain electrode SUi intersects one data electrode Dj (j = 1 to m), and the discharge cell is in the discharge space. M × n are formed. These discharge cells correspond to pixels when displaying an image.

なお、各電極間にはそれぞれ電極間容量が存在する。図３は、本発明の実施の形態におけるプラズマディスプレイ装置のパネル１０の電極間容量を模式的に示した図であり、５本の走査電極ＳＣｉ〜ＳＣｉ＋４と５本のデータ電極Ｄｊ〜Ｄｊ＋４との交差部分の電極間容量Ｃｓを図示している。ただし、以下の説明の都合上、電極間容量Ｃｓ以外の電極間容量については省略した。   An interelectrode capacitance exists between the electrodes. FIG. 3 is a diagram schematically showing the interelectrode capacitance of panel 10 of the plasma display device in accordance with the exemplary embodiment of the present invention, and includes five scan electrodes SCi to SCi + 4 and five data electrodes Dj to Dj + 4. The interelectrode capacitance Cs at the intersection is illustrated. However, for the convenience of the following description, the interelectrode capacitance other than the interelectrode capacitance Cs is omitted.

図４は、本発明の実施の形態におけるプラズマディスプレイ装置３０の回路ブロック図である。プラズマディスプレイ装置３０は、パネル１０、画像信号処理回路３１、データ電極駆動回路３２、走査電極駆動回路３３、維持電極駆動回路３４、タイミング発生回路３５および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。   FIG. 4 is a circuit block diagram of plasma display device 30 in accordance with the exemplary embodiment of the present invention. The plasma display device 30 includes a panel 10, an image signal processing circuit 31, a data electrode drive circuit 32, a scan electrode drive circuit 33, a sustain electrode drive circuit 34, a timing generation circuit 35, and a power supply circuit that supplies necessary power to each circuit block. (Not shown).

画像信号処理回路３１は、入力した画像信号を、放電セルのサブフィールド毎の発光・非発光をデジタル信号のそれぞれのビットの「１」・「０」に対応させた画像データに変換する。また画像信号処理回路３１は、詳細は後述するが、データ電極駆動回路３２または走査電極駆動回路３３の消費電力を抑制する画像データに補正する。   The image signal processing circuit 31 converts the input image signal into image data in which light emission / non-light emission for each subfield of the discharge cell is associated with “1” / “0” of each bit of the digital signal. The image signal processing circuit 31 corrects the image data to image data that suppresses the power consumption of the data electrode driving circuit 32 or the scan electrode driving circuit 33, as will be described in detail later.

データ電極駆動回路３２は画像信号処理回路３１から出力された各色の画像データを各データ電極Ｄ１〜Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１〜Ｄｍに印加する。   The data electrode drive circuit 32 converts the image data of each color output from the image signal processing circuit 31 into address pulses corresponding to the data electrodes D1 to Dm, and applies them to the data electrodes D1 to Dm.

タイミング発生回路３５は水平同期信号、垂直同期信号に基づき各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。走査電極駆動回路３３はタイミング信号に基づき初期化波形、走査パルス、維持パルス等の駆動電圧波形を作成し、走査電極ＳＣ１〜ＳＣｎのそれぞれに印加する。維持電極駆動回路３４はタイミング信号に基づき維持パルス等の駆動電圧波形を作成し、維持電極ＳＵ１〜ＳＵｎのそれぞれに印加する。   The timing generation circuit 35 generates various timing signals for controlling the operation of each circuit block based on the horizontal synchronization signal and the vertical synchronization signal, and supplies them to the respective circuit blocks. Scan electrode drive circuit 33 generates a drive voltage waveform such as an initialization waveform, a scan pulse, or a sustain pulse based on the timing signal, and applies it to each of scan electrodes SC1 to SCn. Sustain electrode drive circuit 34 creates a drive voltage waveform such as a sustain pulse based on the timing signal, and applies it to sustain electrodes SU1 to SUn.

次に、パネルを駆動する方法について説明する。本実施の形態においては、画像信号に応じた階調を表示する方法としていわゆるサブフィールド法を用いている。サブフィールド法は１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う方法である。   Next, a method for driving the panel will be described. In the present embodiment, a so-called subfield method is used as a method of displaying a gradation corresponding to an image signal. The subfield method is a method of performing gradation display by dividing one field period into a plurality of subfields and controlling light emission / non-light emission of each discharge cell for each subfield.

各サブフィールドは初期化期間、書込み期間、維持期間を有する。本実施の形態においては、１フィールド期間を、１０のサブフィールド（ＳＦ１、ＳＦ２、ＳＦ３、・・・、ＳＦ１０）に分割し、各サブフィールドはそれぞれ（「１」、「２」、「３」、「６」、「１１」、「１８」、「３０」、「４４」、「６０」、「８１」）の輝度重みをもつものとして設定されている。   Each subfield has an initialization period, an address period, and a sustain period. In the present embodiment, one field period is divided into 10 subfields (SF1, SF2, SF3,..., SF10), and each subfield is (“1”, “2”, “3”). , “6”, “11”, “18”, “30”, “44”, “60”, “81”).

図５は、本発明の実施の形態におけるプラズマディスプレイ装置３０のパネルの各電極に印加する駆動電圧波形を示す図であり、ＳＦ１およびＳＦ２に対する駆動電圧波形を示している。   FIG. 5 is a diagram showing drive voltage waveforms applied to the respective electrodes of the panel of the plasma display apparatus 30 according to the embodiment of the present invention, and shows drive voltage waveforms for SF1 and SF2.

ＳＦ１のサブフィールドの初期化期間では、維持電極ＳＵ１〜ＳＵｎに電圧０（Ｖ）を印加し、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｉ１から電圧Ｖｉ２に向かって緩やかに上昇するランプ電圧を印加する。その後、維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ１を印加するとともに、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｉ３から電圧Ｖｉ４に向かって緩やかに下降するランプ電圧を印加する。すると各放電セルで微弱な初期化放電が発生し、続く書込み動作に必要な壁電荷を各電極上に形成する。   In the initialization period of the subfield of SF1, voltage 0 (V) is applied to sustain electrodes SU1 to SUn, and a ramp voltage that gradually increases from voltage Vi1 to voltage Vi2 is applied to scan electrodes SC1 to SCn. Thereafter, voltage Ve1 is applied to sustain electrodes SU1 to SUn, and a ramp voltage that gradually decreases from voltage Vi3 to voltage Vi4 is applied to scan electrodes SC1 to SCn. Then, a weak initializing discharge occurs in each discharge cell, and wall charges necessary for the subsequent address operation are formed on each electrode.

なお、初期化期間の動作としては、図５のＳＦ２の初期化期間に示したように、走査電極ＳＣ１〜ＳＣｎに対して緩やかに下降するランプ電圧を印加するだけでもよい。この場合には直前のサブフィールドの維持期間において維持放電を行った放電セルで初期化放電が発生する。   As an operation in the initialization period, as shown in the initialization period of SF2 in FIG. 5, it is sufficient to apply a ramp voltage that gradually decreases to scan electrodes SC1 to SCn. In this case, an initializing discharge is generated in a discharge cell that has undergone a sustain discharge in the sustain period of the immediately preceding subfield.

続く書込み期間では、まず、維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ２を印加し、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｃを印加する。次に、１ライン目の走査電極ＳＣ１に負の電圧Ｖａの走査パルスを印加するとともに、発光すべき放電セルに対応するデータ電極Ｄｋに正の電圧Ｖｄの書込みパルスを印加する。すると走査パルスと書込みパルスとが同時に印加された１ライン目の放電セルでは書込み放電が発生し、走査電極ＳＣ１および維持電極ＳＵ１に壁電荷を蓄積する書込み動作が行われる。   In the subsequent address period, first, voltage Ve2 is applied to sustain electrodes SU1 to SUn, and voltage Vc is applied to scan electrodes SC1 to SCn. Next, a scan pulse with a negative voltage Va is applied to the scan electrode SC1 of the first line, and an address pulse with a positive voltage Vd is applied to the data electrode Dk corresponding to the discharge cell to emit light. Then, an address discharge is generated in the discharge cells in the first line to which the scan pulse and the address pulse are simultaneously applied, and an address operation for accumulating wall charges in the scan electrode SC1 and the sustain electrode SU1 is performed.

次に、２ライン目の走査電極ＳＣ２に走査パルスを印加するとともに、発光すべき放電セルに対応するデータ電極Ｄｋに書込みパルスを印加する。すると走査パルスと書込みパルスとが同時に印加された２ライン目の放電セルでは書込み放電が発生し、書込み動作が行われる。以上の書込み動作をｎライン目の放電セルに至るまで繰り返し、発光すべき放電セルに対して選択的に書込み放電を発生させ壁電荷を形成する。   Next, a scan pulse is applied to the scan electrode SC2 of the second line, and an address pulse is applied to the data electrode Dk corresponding to the discharge cell to emit light. Then, an address discharge is generated in the discharge cells in the second line to which the scan pulse and the address pulse are simultaneously applied, and an address operation is performed. The address operation described above is repeated until the discharge cell on the n-th line, and an address discharge is selectively generated in the discharge cells to emit light to form wall charges.

なお、各データ電極Ｄｊは容量性の負荷であるため、データ電極に印加する電圧を電圧０（Ｖ）から電圧Ｖｄへ、あるいは電圧Ｖｄから電圧０（Ｖ）へ切換える毎に負荷容量を充放電しなければならない。そしてその充放電の回数が多いとデータ電極駆動回路３２の消費電力も多くなる。加えて図３に示したようにデータ電極と走査電極とは容量結合しているので、データ電極に印加する電圧を電圧０（Ｖ）から電圧Ｖｄへ、あるいは電圧Ｖｄから電圧０（Ｖ）へ切換える回数が多いと走査電極駆動回路３３の消費電力も多くなる。   Since each data electrode Dj is a capacitive load, the load capacitance is charged and discharged every time the voltage applied to the data electrode is switched from voltage 0 (V) to voltage Vd or from voltage Vd to voltage 0 (V). Must. If the number of times of charging / discharging is large, the power consumption of the data electrode driving circuit 32 also increases. In addition, since the data electrode and the scan electrode are capacitively coupled as shown in FIG. 3, the voltage applied to the data electrode is changed from voltage 0 (V) to voltage Vd, or from voltage Vd to voltage 0 (V). If the number of times of switching is large, the power consumption of the scan electrode drive circuit 33 also increases.

続く維持期間では、維持電極ＳＵ１〜ＳＵｎに電圧０（Ｖ）を印加し、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓの維持パルスを印加する。すると、書込み放電を起こした放電セルでは維持放電が起こり発光する。次に、走査電極ＳＣ１〜ＳＣｎに電圧０（Ｖ）を印加するとともに、維持電極ＳＵ１〜ＳＵｎに維持パルスを印加する。すると維持放電を起こした放電セルでは再び維持放電が起こり発光する。   In the subsequent sustain period, voltage 0 (V) is applied to sustain electrodes SU1 to SUn, and a sustain pulse of voltage Vs is applied to scan electrodes SC1 to SCn. Then, a sustain discharge occurs in the discharge cell in which the address discharge has occurred and emits light. Next, voltage 0 (V) is applied to scan electrodes SC1 to SCn, and a sustain pulse is applied to sustain electrodes SU1 to SUn. Then, in the discharge cell in which the sustain discharge has occurred, the sustain discharge occurs again to emit light.

以下同様に、輝度重みに応じた数の維持パルスを走査電極および維持電極に交互に印加する。その後、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｒ間で上昇するランプ電圧を印加していわゆる壁電荷消去を行い、維持期間を終了する。   Similarly, the number of sustain pulses corresponding to the luminance weight is alternately applied to the scan electrodes and the sustain electrodes. Thereafter, a ramp voltage rising between the voltages Vr is applied to the scan electrodes SC1 to SCn to perform so-called wall charge erasing, and the sustain period ends.

続くＳＦ３〜ＳＦ１０においても、維持期間において走査電極および維持電極に印加する維持パルスの数を除いて、上述した動作と同様の動作を繰り返すことにより放電セルを発光させ、画像を表示している。   Also in the subsequent SF3 to SF10, except for the number of sustain pulses applied to the scan electrode and the sustain electrode during the sustain period, the discharge cell is caused to emit light by repeating the same operation as described above, and an image is displayed.

このようにしてサブフィールド法においては、１フィールド期間をあらかじめ輝度重みの定められた複数のサブフィールドで構成する。そしてサブフィールドの任意の組合せの中から複数の組合せを選択して表示用組合せ集合を作成し、表示用組合せ集合に属するサブフィールドの組合せを用いて放電セルの発光・非発光を制御して階調を表示している。以下、複数のサブフィールドの組合せを選択して作成した表示用組合せ集合を「コーディングテーブル」と呼ぶ。   In this way, in the subfield method, one field period is composed of a plurality of subfields whose luminance weights are determined in advance. A combination set for display is created by selecting a plurality of combinations from any combination of subfields, and the light emission / non-light emission of the discharge cells is controlled by using the combination of subfields belonging to the combination set for display. Key is displayed. Hereinafter, a display combination set created by selecting a combination of a plurality of subfields is referred to as a “coding table”.

次に、本実施の形態において用いるコーディングテーブルについて説明する。なお、説明を簡単にするために、画像信号に対して、黒を表示したときの階調を「０」とし、輝度重み「Ｎ」に対応する階調を「Ｎ」と表記する。したがって、輝度重み「１」をもつＳＦ１のみで発光する放電セルの階調は「１」であり、輝度重み「１」のＳＦ１と輝度重み「２」のＳＦ２との両方で発光させる放電セルの階調は「３」である。   Next, the coding table used in this embodiment will be described. For the sake of simplicity, the gradation when black is displayed for an image signal is represented by “0”, and the gradation corresponding to the luminance weight “N” is represented by “N”. Therefore, the gradation of the discharge cell that emits light only with SF1 having the luminance weight “1” is “1”, and the discharge cell that emits light with both SF1 with the luminance weight “1” and SF2 with the luminance weight “2”. The gradation is “3”.

図６は、本発明の実施の形態におけるプラズマディスプレイ装置３０で用いるコーディングテーブルを示す図である。図６において、最も左の列に示した数値は表示に用いる表示用階調の値を示し、その右側にはその階調を表示する際に各サブフィールドで放電セルを発光させるか否かを示しており、「０」は非発光、「１」は発光を示している。例えば、階調「２」を表示するためには、ＳＦ２でのみ放電セルを発光させればよく、階調「９」を表示するためには、ＳＦ１、ＳＦ２およびＳＦ４で放電セルを発光させればよい。なお、階調「３」を表示する場合には、ＳＦ１およびＳＦ２で放電セルを発光させる方法と、ＳＦ３のみ発光させる方法とがあるが、このように複数の組合せが可能である場合には、できるだけ輝度重みの小さいサブフィールドで発光させる組合せを選択する。すなわち、階調「３」を表示する場合にはＳＦ１およびＳＦ２で放電セルを発光させる。   FIG. 6 is a diagram showing a coding table used in the plasma display apparatus 30 according to the embodiment of the present invention. In FIG. 6, the numerical value shown in the leftmost column indicates the value of the display gradation used for display, and the right side indicates whether or not the discharge cell is caused to emit light in each subfield when the gradation is displayed. “0” indicates no light emission, and “1” indicates light emission. For example, in order to display the gradation “2”, the discharge cell only needs to emit light at SF2. To display the gradation “9”, the discharge cell can emit light at SF1, SF2, and SF4. That's fine. In the case of displaying the gradation “3”, there are a method of causing the discharge cells to emit light with SF1 and SF2 and a method of causing only SF3 to emit light. If a plurality of combinations are possible in this way, A combination that emits light in a subfield having as small a luminance weight as possible is selected. That is, when the gradation “3” is displayed, the discharge cells are caused to emit light at SF1 and SF2.

上述したように画像信号処理回路３１は、画像信号を、放電セルのサブフィールド毎の発光・非発光をデジタル信号のそれぞれのビットの「１」・「０」に対応させた画像データに変換する。したがって、階調「０」を表示する画像データ「００００００００００」はＳＦ１〜ＳＦ１０のすべてのサブフィールドで放電セルを発光させず、階調「１」を表示する画像データ「１０００００００００」はＳＦ１のみで放電セルを発光させ、階調「２」を表示する画像データ「０１００００００００」はＳＦ２のみで放電セルを発光させ、階調「３」を表示する画像データ「１１００００００００」はＳＦ１とＳＦ２とで放電セルを発光させる。   As described above, the image signal processing circuit 31 converts the image signal into image data in which light emission / non-light emission for each subfield of the discharge cell corresponds to “1” / “0” of each bit of the digital signal. . Therefore, the image data “0000000” displaying the gradation “0” does not cause the discharge cells to emit light in all the subfields SF1 to SF10, and the image data “1000000000” displaying the gradation “1” is discharged only with SF1. The image data “01000000” that displays the gradation “2” causes the discharge cell to emit light only with SF2, and the image data “11000000” that displays the gradation “3” displays the discharge cell with SF1 and SF2. Make it emit light.

次に、画像データとデータ電極駆動回路３２および走査電極駆動回路３３の消費電力との関係について詳しく説明する。なお、ここで説明する消費電力は書込み動作に伴う消費電力であり、走査電極駆動回路３３の消費電力は走査パルス印加時の消費電力である。   Next, the relationship between the image data and the power consumption of the data electrode drive circuit 32 and the scan electrode drive circuit 33 will be described in detail. Note that the power consumption described here is the power consumption accompanying the write operation, and the power consumption of the scan electrode drive circuit 33 is the power consumption when the scan pulse is applied.

図７は、走査電極毎に階調値の変化する横縞パターンを示す図であり、走査電極ＳＣｉ、ＳＣｉ＋１、ＳＣｉ＋２、ＳＣｉ＋３、ＳＣｉ＋４、およびデータ電極Ｄｊ、Ｄｊ＋１、Ｄｊ＋２、Ｄｊ＋３、Ｄｊ＋４の交差する部分に形成される５×５＝２５の放電セルに対応する画素について図示している。図７（ａ）は横縞パターンの階調値を示しており、階調値「２」と階調値「１１２」とを交互に繰り返す画像パターンである。また図７（ｂ）は、図７（ａ）に示した横縞パターンを表示する際のＳＦ１、ＳＦ４、ＳＦ５、ＳＦ６、ＳＦ７、ＳＦ８における書込みパルス印加の有無を示している。ここで「０」は書込みパルスを印加しないこと、「１」は書込みパルスを印加することをそれぞれ表している。   FIG. 7 is a diagram showing a horizontal stripe pattern in which a gradation value changes for each scan electrode. A pixel corresponding to 5 × 5 = 25 discharge cells formed in FIG. FIG. 7A shows the gradation value of the horizontal stripe pattern, which is an image pattern in which the gradation value “2” and the gradation value “112” are alternately repeated. FIG. 7B shows the presence / absence of application of a write pulse in SF1, SF4, SF5, SF6, SF7, and SF8 when the horizontal stripe pattern shown in FIG. 7A is displayed. Here, “0” represents that no write pulse is applied, and “1” represents that a write pulse is applied.

図８は、データ電極駆動回路３２および走査電極駆動回路３３の消費電力を見積もるための図であり、図７（ｂ）に示した書込み動作を行う場合の駆動電圧波形とそのときの電流を示している。図７に対応させるために、図８には、走査電極ＳＣｉ〜ＳＣｉ＋４に印加する走査パルスと、データ電極Ｄｊ〜Ｄｊ＋４に印加する書込みパルスと、データ電極Ｄｊに流れる電流ＩＤｊと走査電極ＳＣｉに流れる電流ＩＳｉとを示している。   FIG. 8 is a diagram for estimating the power consumption of the data electrode drive circuit 32 and the scan electrode drive circuit 33, and shows the drive voltage waveform and the current at that time when the write operation shown in FIG. 7B is performed. ing. To correspond to FIG. 7, FIG. 8 shows a scan pulse applied to scan electrodes SCi to SCi + 4, an address pulse applied to data electrodes Dj to Dj + 4, a current IDj flowing to data electrode Dj, and a flow to scan electrode SCi. Current ISi is shown.

時刻ｔ１から時刻ｔ２までの期間では、走査電極ＳＣｉに走査パルスを印加するが、このときにはデータ電極Ｄｊ〜Ｄｊ＋４に書込みパルスを印加せず書込み放電を発生させない。時刻ｔ２から時刻ｔ３までの期間では、走査電極ＳＣｉ＋１に走査パルスを印加し、同時にデータ電極Ｄｊ〜Ｄｊ＋４に書込みパルスを印加して書込み放電を発生させる。以下同様にして、時刻ｔ３から時刻ｔ４までの期間ではデータ電極Ｄｊ〜Ｄｊ＋４に書込みパルスを印加せず、時刻ｔ４から時刻ｔ５までの期間ではデータ電極Ｄｊ〜Ｄｊ＋４に書込みパルスを印加する。このようにして、データ電極Ｄ１〜Ｄｍに同相で変化する書込みパルスを印加することで、図７（ｂ）に示した書込み動作を行うことができる。   In the period from time t1 to time t2, the scan pulse is applied to the scan electrode SCi. At this time, the address pulse is not applied to the data electrodes Dj to Dj + 4 and no address discharge is generated. In the period from time t2 to time t3, a scan pulse is applied to scan electrode SCi + 1, and at the same time, an address pulse is applied to data electrodes Dj to Dj + 4 to generate an address discharge. Similarly, in the period from time t3 to time t4, the address pulse is not applied to the data electrodes Dj to Dj + 4, and in the period from time t4 to time t5, the address pulse is applied to the data electrodes Dj to Dj + 4. In this manner, the address operation shown in FIG. 7B can be performed by applying the address pulse changing in phase to the data electrodes D1 to Dm.

このときデータ電極Ｄｊに流れる電流ＩＤｊに注目すると、走査電極ＳＣ１〜ＳＣｎとの間の電極間容量Ｃｓおよび維持電極ＳＵ１〜ＳＵｎとの間の電極間容量を充放電するための電流が流れ、データ電極Ｄｊには電流ＩＤｊが流れる。このように、容量性の負荷であるデータ電極Ｄｊを充放電する毎にデータ電極駆動回路の消費電力が増加する。ＳＦ４〜ＳＦ８の書込み期間においても同様であるため、走査電極駆動回路３３の消費電力は大きくなる。   If attention is paid to the current IDj flowing through the data electrode Dj at this time, a current flows for charging / discharging the interelectrode capacitance Cs between the scan electrodes SC1 to SCn and the interelectrode capacitance between the sustain electrodes SU1 to SUn. A current IDj flows through the electrode Dj. Thus, the power consumption of the data electrode driving circuit increases every time the data electrode Dj, which is a capacitive load, is charged and discharged. Since the same applies to the writing periods SF4 to SF8, the power consumption of the scan electrode driving circuit 33 is increased.

また走査電極ＳＣｉに流れる電流ＩＳｉに注目すると、走査電極ＳＣｉはデータ電極Ｄ１〜Ｄｍのそれぞれと電極間容量Ｃｓで結合しているので、書込み期間においてデータ電極Ｄ１〜Ｄｍのそれぞれに印加される書込みパルスが電極間容量Ｃｓを介して走査電極ＳＣｉにノイズとして重畳される。そして、図７（ａ）に示した横縞パターンを表示する場合にはデータ電極Ｄ１〜Ｄｍに同相で変化する書込みパルスが印加されるため、走査電極ＳＣｉには非常に大きなノイズが重畳されることになる。走査電極駆動回路３３はこれらのノイズに逆らって走査電極ＳＣｉに走査パルスを印加しなければならず、大きな電流を流さなければならない。ＳＦ４〜ＳＦ８の書込み期間においても同様であるため、走査電極駆動回路３３の消費電力は大きくなる。   Further, paying attention to the current ISi flowing through the scan electrode SCi, the scan electrode SCi is coupled to each of the data electrodes D1 to Dm by the interelectrode capacitance Cs, so that the address applied to each of the data electrodes D1 to Dm in the address period. The pulse is superimposed as noise on the scan electrode SCi via the interelectrode capacitance Cs. When the horizontal stripe pattern shown in FIG. 7A is displayed, since an address pulse that changes in phase is applied to the data electrodes D1 to Dm, very large noise is superimposed on the scan electrode SCi. become. Scan electrode drive circuit 33 must apply a scan pulse to scan electrode SCi against these noises, and must pass a large current. Since the same applies to the writing periods SF4 to SF8, the power consumption of the scan electrode driving circuit 33 is increased.

そこで本実施の形態においては、画像データに基づいて、データ電極Ｄ１〜Ｄｍに電圧Ｖｄと電圧０（Ｖ）とを切り換えて印加する回数の多い画像表示領域を検出し、その画像表示領域に対応する画像データをデータ電極Ｄ１〜Ｄｍに電圧Ｖｄと電圧０（Ｖ）とを切り換える回数を減らした画像データに補正して、データ電極駆動回路３２および走査電極駆動回路３３の消費電力を抑制している。   Therefore, in the present embodiment, based on the image data, an image display area that is frequently applied by switching the voltage Vd and the voltage 0 (V) to the data electrodes D1 to Dm is detected, and the image display area is supported. The image data to be corrected is corrected to image data in which the number of times of switching the voltage Vd and the voltage 0 (V) to the data electrodes D1 to Dm is reduced, and the power consumption of the data electrode drive circuit 32 and the scan electrode drive circuit 33 is suppressed. Yes.

図９は、本発明の実施の形態におけるプラズマディスプレイ装置３０の画像信号処理回路３１の回路ブロック図である。画像信号処理回路３１は、画像データ変換回路５１、補正領域検出回路５２、画像データ補正回路５３を有する。   FIG. 9 is a circuit block diagram of the image signal processing circuit 31 of the plasma display device 30 according to the embodiment of the present invention. The image signal processing circuit 31 includes an image data conversion circuit 51, a correction area detection circuit 52, and an image data correction circuit 53.

画像データ変換回路５１は、入力した画像信号を、放電セルのサブフィールド毎の発光・非発光をデジタル信号のそれぞれのビットの「１」・「０」に対応させた画像データに変換する。   The image data conversion circuit 51 converts the input image signal into image data in which light emission / non-light emission for each subfield of the discharge cell is made to correspond to “1” / “0” of each bit of the digital signal.

補正領域検出回路５２は、３つの１Ｈ遅延部６０〜６２、３つのビット計数部６３〜６５、３つの比較部６６〜６８、ＯＲゲート６９を有し、データ電極Ｄ１〜Ｄｍに電圧Ｖｄと電圧０（Ｖ）とを交互に印加する回数の多い画像表示領域、すなわち走査電極駆動回路３３またはデータ電極駆動回路３２の消費電力が大きくなる画像表示領域に対する画像データを補正領域データとして検出する。   The correction area detection circuit 52 includes three 1H delay units 60 to 62, three bit counting units 63 to 65, three comparison units 66 to 68, and an OR gate 69. The voltage Vd and the voltage are applied to the data electrodes D1 to Dm. Image data for an image display area where the number of times of alternately applying 0 (V), that is, an image display area where the power consumption of the scan electrode drive circuit 33 or the data electrode drive circuit 32 is large, is detected as correction area data.

１Ｈ遅延部６０は画像データを１ライン分遅延させ、１Ｈ遅延部６１は１ライン分遅延した画像データをさらに１ライン分遅延させ、１Ｈ遅延部６２は２ライン分遅延した画像データをさらに１ライン分遅延させる。   The 1H delay unit 60 delays the image data by one line, the 1H delay unit 61 further delays the image data delayed by one line by one line, and the 1H delay unit 62 adds another line of image data delayed by two lines. Delay minutes.

ここで、注目する放電セルに対応する画像データを１ライン分遅延させた画像データは、注目放電セルの１つ上の放電セルに対応する画像データである。そしてこれらの放電セルは同じデータ電極を共有する放電セルであり、同じデータ電極を用いて書込みパルスが印加される。同様に、注目放電セルに対応する画像データを２ライン分遅延させた画像データは注目放電セルの２つ上の放電セルであり、注目放電セルに対応する画像データを３ライン分遅延させた画像データは注目放電セルの３つ上の放電セルであり、これらの放電セルも同じデータ電極を用いて書込みパルスが印加される。   Here, the image data obtained by delaying the image data corresponding to the target discharge cell by one line is the image data corresponding to the discharge cell one level above the target discharge cell. These discharge cells share the same data electrode, and an address pulse is applied using the same data electrode. Similarly, the image data obtained by delaying the image data corresponding to the target discharge cell by two lines is a discharge cell two above the target discharge cell, and the image data corresponding to the target discharge cell is delayed by three lines. Data is a discharge cell three above the target discharge cell, and an address pulse is applied to these discharge cells using the same data electrode.

図１０は、本発明の実施の形態におけるプラズマディスプレイ装置３０のビット計数部６３の回路図である。ビット計数部６３は、ビット比較部７１と計数部７２とを有する。ビット比較部７１は画像データの各ビットと１ライン分遅延した画像データの各ビットの論理否定との論理積を計算する。すなわち、注目放電セルの画像データと注目放電セルに隣接する１つ上の画像データとの各ビットを比較し、画像データでは「１」であって１ライン分遅延した画像データでは「０」であるビットでは「１」を、それ以外のビットでは「０」を出力する。すなわち注目放電セルを発光させるサブフィールドであってかつ注目放電セルに隣接する１つ上の放電セルを発光させないサブフィールドでは「１」を、それ以外のサブフィールドでは「０」とする。例えば、注目放電セルの画像データが「１１０１１１１１００」であって１ライン分遅延した画像データが「０１００００００００」であったとすると、ビット比較部７１の出力は「１００１１１１１００」である。そして計数部７２は、ビット比較部７１の出力の「１」の数を計数する。例えばビット比較部７１の出力が「１００１１１１１００」であったとすると、計数部７２の出力は「６」である。このようにしてビット計数部６３は、画像データと１ライン分遅延した画像データとを対応するビット毎に比較し、画像データでは「１」であって１ライン分遅延した画像データでは「０」であるビットの数、すなわち注目放電セルを発光させるサブフィールドであってかつ注目放電セルに隣接する１つ上の放電セルを発光させないサブフィールドの数を計数する。   FIG. 10 is a circuit diagram of bit counting unit 63 of plasma display device 30 in accordance with the exemplary embodiment of the present invention. The bit counting unit 63 includes a bit comparison unit 71 and a counting unit 72. The bit comparison unit 71 calculates the logical product of each bit of the image data and the logical negation of each bit of the image data delayed by one line. That is, each bit of the image data of the target discharge cell and the image data immediately above the target discharge cell is compared, and is “1” for the image data and “0” for the image data delayed by one line. “1” is output for a certain bit, and “0” is output for other bits. In other words, “1” is set to “1” in the subfield that emits light from the target discharge cell and does not emit light from the discharge cell immediately above the target discharge cell, and “0” in other subfields. For example, if the image data of the target discharge cell is “11011111100” and the image data delayed by one line is “0100000000000”, the output of the bit comparison unit 71 is “10011111100”. The counting unit 72 counts the number of “1” s output from the bit comparison unit 71. For example, if the output of the bit comparison unit 71 is “10011111100”, the output of the counting unit 72 is “6”. In this way, the bit counting unit 63 compares the image data and the image data delayed by one line for each corresponding bit, and is “1” for the image data and “0” for the image data delayed by one line. The number of bits, i.e., the number of subfields that cause the target discharge cell to emit light and that do not cause the discharge cell immediately above the target discharge cell to emit light is counted.

ビット計数部６４は、画像データと２ライン分遅延した画像データとを対応するビット毎に比較し、画像データでは「１」であって２ライン分遅延した画像データでは「０」であるビットの数を計数する。またビット計数部６５は、画像データと３ライン分遅延した画像データとを対応するビット毎に比較し、画像データでは「１」であって３ライン分遅延した画像データでは「０」であるビットの数を計数する。   The bit counting unit 64 compares the image data and the image data delayed by two lines for each corresponding bit, and the bit of “1” in the image data and “0” in the image data delayed by two lines. Count the number. The bit counting unit 65 compares the image data with the image data delayed by three lines for each corresponding bit, and the bit that is “1” for the image data and “0” for the image data delayed by three lines. Count the number of

比較部６６はビット計数部６３の出力と所定のしきい値とを比較して、ビット計数部６３の出力が所定のしきい値以上であれば「１」を出力し、所定のしきい値未満であれば「０」を出力する。比較部６７はビット計数部６４の出力と所定のしきい値とを比較して、ビット計数部６４の出力が所定のしきい値以上であれば「１」を出力し、所定のしきい値未満であれば「０」を出力する。比較部６８はビット計数部６５の出力と所定のしきい値とを比較して、ビット計数部６５の出力が所定のしきい値以上であれば「１」を出力し、所定のしきい値未満であれば「０」を出力する。   The comparison unit 66 compares the output of the bit counting unit 63 with a predetermined threshold value, and outputs “1” if the output of the bit counting unit 63 is equal to or greater than the predetermined threshold value. If it is less, “0” is output. The comparison unit 67 compares the output of the bit counting unit 64 with a predetermined threshold value, and outputs “1” if the output of the bit counting unit 64 is equal to or greater than the predetermined threshold value. If it is less, “0” is output. The comparison unit 68 compares the output of the bit counting unit 65 with a predetermined threshold value, and outputs “1” if the output of the bit counting unit 65 is equal to or greater than the predetermined threshold value. If it is less, “0” is output.

ＯＲゲート６９は３つの比較部６６〜６８の出力の論理和を算出し出力する。そしてＯＲゲート６９の出力が「１」であれば、対応する画像データが補正領域データであり、ＯＲゲート６９の出力が「０」であれば、対応する画像データは補正領域データではないことを示す。   The OR gate 69 calculates and outputs the logical sum of the outputs of the three comparison units 66 to 68. If the output of the OR gate 69 is “1”, the corresponding image data is correction area data. If the output of the OR gate 69 is “0”, the corresponding image data is not correction area data. Show.

図１１は、本発明の実施の形態におけるプラズマディスプレイ装置３０の補正領域検出回路５２の動作を説明するための図であり、図１１（ａ）は１ライン幅の横縞状のパターン、図１１（ｂ）は３ライン幅の帯状のパターンをそれぞれ示している。以下の説明のために、図１１（ａ）、図１１（ｂ）の輝度の高い画素の画像データが「１１０１１１１１００」であり、輝度の低い画素の画像データが「０１００００００００」であり、所定のしきい値が「５」であると仮定する。   FIG. 11 is a diagram for explaining the operation of the correction region detection circuit 52 of the plasma display device 30 according to the embodiment of the present invention. FIG. 11 (a) is a horizontal stripe pattern having a line width of FIG. b) shows a belt-like pattern having a width of 3 lines. For the following description, the image data of the high-brightness pixels in FIGS. 11A and 11B is “11011111100”, and the image data of the low-brightness pixels is “0100000000000”. Assume that the threshold is “5”.

図１１（ａ）において、例えば２ライン目の放電セルについて注目すると、注目放電セルに対応する画像データは「１１０１１１１１００」であり、１ライン分遅延した画像データ、すなわち注目放電セルの１ライン上の放電セルに対応する画像データは「０１００００００００」である。したがってビット計数部６３の出力は「６」となり、これは所定のしきい値以上であるので比較部６６の出力は「１」となる。そしてＯＲゲート６９の入力の１つが「１」となるので、補正領域検出回路５２の出力は「１」となる。こうして２ライン目の放電セルに対応する画像データは補正領域データとして検出される。同様にして図１１（ａ）に示した４ライン目、６ライン目、８ライン目の放電セルに対応する画像データも補正領域データである。   In FIG. 11A, for example, when attention is paid to the discharge cell on the second line, the image data corresponding to the target discharge cell is “11011111100”, and the image data delayed by one line, that is, one line on the target discharge cell. The image data corresponding to the discharge cell is “0100000000000”. Accordingly, the output of the bit counting unit 63 is “6”, which is equal to or greater than a predetermined threshold value, so that the output of the comparing unit 66 is “1”. Since one of the inputs of the OR gate 69 is “1”, the output of the correction area detection circuit 52 is “1”. Thus, the image data corresponding to the discharge cells in the second line is detected as correction area data. Similarly, the image data corresponding to the discharge cells of the fourth line, the sixth line, and the eighth line shown in FIG. 11A is also the correction area data.

図１１（ｂ）において、例えば４ライン目の放電セルについて注目すると、注目放電セルに対応する画像データは「１１０１１１１１００」であり、１ライン分遅延した画像データ、すなわち注目放電セルの１ライン上の放電セルに対応する画像データは「０１００００００００」である。したがって４ライン目の放電セルに対応する画像データは補正領域データとして検出される。また、５ライン目の放電セルについて注目すると２ライン上の放電セルの画像データが「０１００００００００」であり、６ライン目の画素について注目すると３ライン上の放電セルの画像データが「０１００００００００」である。したがって５ライン目の放電セルおよび６ライン目の放電セルに対応する画像データはともに補正領域データである。   In FIG. 11B, for example, when attention is paid to the discharge cell on the fourth line, the image data corresponding to the target discharge cell is “11011111100”, and the image data delayed by one line, that is, one line on the target discharge cell. The image data corresponding to the discharge cell is “0100000000000”. Therefore, the image data corresponding to the discharge cell on the fourth line is detected as correction area data. When attention is paid to the discharge cell on the fifth line, the image data of the discharge cell on the second line is “01000000”. When attention is paid to the pixel on the sixth line, the image data of the discharge cell on the third line is “01000000”. . Therefore, both the image data corresponding to the discharge cells in the fifth line and the discharge cells in the sixth line are correction area data.

このように本実施の形態における補正領域検出回路５２は、列方向（図８の上下方向）に３画素分の輝度の高い領域に対応する画像データを補正領域データとして検出する。但し本実施の形態においては、列方向に３画素を超える輝度の高い領域に対応する画像データに対しては、上から３画素分のみを補正領域データとして検出し、それ以下の画素は補正領域データとはしない。   As described above, the correction area detection circuit 52 according to the present embodiment detects image data corresponding to a high luminance area of three pixels in the column direction (vertical direction in FIG. 8) as correction area data. However, in the present embodiment, for image data corresponding to a region having a high luminance exceeding 3 pixels in the column direction, only three pixels from the top are detected as correction region data, and pixels below that are corrected regions. Not data.

このように本実施の形態においては、補正領域検出回路５２は、注目放電セルを発光させるサブフィールドであって、かつ注目放電セルとデータ電極を共有し注目放電セルに隣接する放電セルを発光させないサブフィールドの数が所定のしきい値以上であれば、注目放電セルに対応する画像データを補正領域データとして検出する。また補正領域検出回路５２は、注目放電セルを発光させるサブフィールドであって、かつ注目放電セルとデータ電極を共有し注目放電セルに隣接する放電セルのさらに隣の放電セルを発光させないサブフィールドの数が所定のしきい値以上であっても、注目放電セルに対応する画像データを補正領域データとして検出する。   As described above, in the present embodiment, the correction region detection circuit 52 is a subfield for causing the target discharge cell to emit light, and shares the data electrode with the target discharge cell and does not cause the discharge cell adjacent to the target discharge cell to emit light. If the number of subfields is equal to or greater than a predetermined threshold value, image data corresponding to the target discharge cell is detected as correction area data. The correction region detection circuit 52 is a subfield that emits light from the discharge cell of interest, and that shares a data electrode with the discharge cell of interest and does not emit light from a discharge cell adjacent to the discharge cell adjacent to the discharge cell of interest. Even if the number is equal to or greater than a predetermined threshold value, the image data corresponding to the target discharge cell is detected as the correction area data.

図１２は、本発明の実施の形態におけるプラズマディスプレイ装置３０の画像データ補正回路５３の回路図である。画像データ補正回路５３は、マスクデータ作成部８１、補正許可部８２、データ補正部８３を有し、補正領域データを消費電力が小さくなるように補正して出力し、補正領域データ以外の画像データはそのまま出力する。本実施の形態においては、補正領域データに対して、発光させるサブフィールドのうち最も輝度重みの大きいサブフィールド（以下、「最大発光サブフィールド」と称する）、および最大発光サブフィールドの次に輝度重みの大きいサブフィールドに対応するビット以外のビットをすべて「０」に置き換える補正を行う。   FIG. 12 is a circuit diagram of the image data correction circuit 53 of the plasma display device 30 according to the embodiment of the present invention. The image data correction circuit 53 includes a mask data creation unit 81, a correction permission unit 82, and a data correction unit 83. The image data correction circuit 53 corrects the correction area data so as to reduce power consumption, and outputs the image data other than the correction area data. Is output as is. In the present embodiment, the luminance weight next to the subfield having the largest luminance weight among the subfields to emit light (hereinafter referred to as “maximum light emission subfield”) and the maximum light emission subfield with respect to the correction area data. Correction for replacing all the bits other than the bit corresponding to the large subfield with “0” is performed.

マスクデータ作成部８１は、入力した画像データのＬＳＢ＋２とＬＳＢ＋３と・・・ＭＳＢ−１とＭＳＢとの論理和をＬＳＢとし、入力した画像データのＬＳＢ＋３と・・・ＭＳＢ−１とＭＳＢとの論理和をＬＳＢ＋１とし、・・・、入力した画像データのＭＳＢ−１とＭＳＢとの論理和をＭＳＢ−１とし、入力した画像データのＭＳＢをＭＳＢとし、入力した画像データよりも２ビット少ないビット数のマスクデータを作成する。したがって本実施の形態においてマスクデータ作成部８１から出力されるマスクデータは、最大発光サブフィールドよりも輝度重みの小さいサブフィールドであってかつ最大発光サブフィールドの次に輝度重みの大きいサブフィールド以外のサブフィールドに対応するビットがすべて「１」となる８ビットのデータである。   The mask data creation unit 81 sets LSB as the logical sum of LSB + 2 and LSB + 3 of the input image data,..., MSB-1 and MSB, and sets the logical sum of LSB + 3 of the input image data and of MSB-1 and MSB. The sum is LSB + 1, ..., the logical sum of MSB-1 and MSB of the input image data is MSB-1, the MSB of the input image data is MSB, and the number of bits is 2 bits less than the input image data Create mask data. Therefore, in the present embodiment, the mask data output from the mask data creation unit 81 is a subfield having a luminance weight smaller than that of the maximum light emission subfield and a subfield having a luminance weight next to the maximum light emission subfield. This is 8-bit data in which all bits corresponding to the subfield are “1”.

たとえば入力した１０ビット画像データが「１１０１１１１１００」であれば最大発光サブフィールドはＳＦ８であるので、出力されるマスクデータは、ＳＦ８およびＳＦ７以外のサブフィールドに対応するビットが「１」、すなわち「１１１１１１００」である。また、たとえば入力した１０ビット画像データが「１１１１０１１１０１」であれば最大発光サブフィールドはＳＦ１０であるので、出力されるマスクデータは、「１１１１１１１１」である。   For example, if the input 10-bit image data is “11011111100”, the maximum light emission subfield is SF8. Therefore, the output mask data has bits corresponding to subfields other than SF8 and SF7 as “1”, that is, “11111100”. It is. For example, if the input 10-bit image data is “1111011101”, the maximum light emission subfield is SF10, and thus the output mask data is “11111111”.

補正許可部８２は、補正領域検出回路５２の出力が「１」であれば、マスクデータの各ビットを反転した論理否定データを出力する。また補正領域検出回路５２の出力が「０」であれば、マスクデータの各ビットをすべて「１」としたデータを出力する。   If the output of the correction area detection circuit 52 is “1”, the correction permission unit 82 outputs logical negation data obtained by inverting each bit of the mask data. If the output of the correction area detection circuit 52 is “0”, data in which all bits of the mask data are “1” is output.

データ補正部８３は、補正許可部８２から出力される８ビットデータと画像データとの論理積を補正した画像データとして出力する。したがって、補正領域検出回路５２の出力が「１」であれば、入力した画像データの最大発光サブフィールドおよび最大発光サブフィールドの次に輝度重みの大きいサブフィールドに対応するビット以外のビットをすべて「０」に置き換えた画像データを出力する。たとえば入力した１０ビット画像データが「１１０１１１１１００」であれば出力される補正データは「００００００１１００」である。また、たとえば入力した１０ビット画像データが「１１１１０１１１０１」であれば出力される補正データは、「０００００００００１」である。   The data correction unit 83 outputs the image data obtained by correcting the logical product of the 8-bit data output from the correction permission unit 82 and the image data. Therefore, if the output of the correction area detection circuit 52 is “1”, all the bits other than the bit corresponding to the maximum light emission subfield of the input image data and the subfield with the highest luminance weight after the maximum light emission subfield are “ The image data replaced with “0” is output. For example, if the inputted 10-bit image data is “11011111100”, the output correction data is “00000001100”. For example, if the input 10-bit image data is “1111011101”, the correction data to be output is “0000000001”.

補正領域検出回路５２の出力が「０」であれば、入力した画像データをそのまま出力する。   If the output of the correction area detection circuit 52 is “0”, the input image data is output as it is.

ここで図７に示した横縞状のパターンの画像信号に対する画像データを画像データ補正回路５３に入力したとする。すると図７に示したｉライン目、ｉ＋２ライン目、ｉ＋４ライン目の輝度の低い領域の画像データは補正領域データではないため階調「２」に対する画像データ「０１００００００００」をそのまま出力する。しかしｉ＋１ライン目、ｉ＋３ライン目の輝度の高い領域の画像データは補正領域データであり、階調「１１２」に対する画像データ「１１０１１１１１００」は画像データ「００００００１１００」に補正される。その結果、データ電極Ｄｊ〜Ｄｊ＋４に電圧Ｖｄと電圧０（Ｖ）とを交互に切り換えて印加するサブフィールドはＳＦ２、ＳＦ７、ＳＦ８の３つだけとなり、データ電極駆動回路３２、走査電極駆動回路３３の消費電力が抑えられることがわかる。   Here, it is assumed that image data for the image signal having the horizontal stripe pattern shown in FIG. 7 is input to the image data correction circuit 53. Then, since the image data in the low-brightness areas of the i-th line, i + 2th line, and i + 4th line shown in FIG. 7 is not correction area data, the image data “0100000000000” for the gradation “2” is output as it is. However, the image data in the high brightness area of the (i + 1) th line and the (i + 3) th line is the correction area data, and the image data “11011111100” for the gradation “112” is corrected to the image data “00000001100”. As a result, only three subfields SF2, SF7, and SF8 are applied to the data electrodes Dj to Dj + 4 by alternately switching the voltage Vd and the voltage 0 (V), and the data electrode driving circuit 32 and the scan electrode driving circuit 33 are applied. It can be seen that the power consumption is reduced.

このように本実施の形態によれば、走査電極駆動回路３３またはデータ電極駆動回路３２の消費電力の大きくなる輝度変化の大きい画像表示領域に対する画像データを補正領域データとして検出し、補正領域データを消費電力の小さい画像データに補正する。このような輝度変化の大きい領域では視覚的に画像データの補正が認識されにくく、画像表示品質が大きく低下することはない。そして自然画等の輝度の変化の小さい領域では画像データの補正は行われないので、自然画等の画像表示領域では画像表示品質が保たれる。   As described above, according to the present embodiment, the image data for the image display area having a large luminance change in which the power consumption of the scan electrode driving circuit 33 or the data electrode driving circuit 32 is large is detected as the correction area data, and the correction area data is detected. Correct to image data with low power consumption. In such a region where the luminance change is large, it is difficult to visually recognize the correction of the image data, and the image display quality is not greatly deteriorated. Since image data is not corrected in an area where the luminance change is small, such as a natural image, image display quality is maintained in an image display area such as a natural image.

以上のように本実施の形態におけるプラズマディスプレイ装置は、画像表示品質を大きく低下させることなく、データ電極駆動回路および走査電極駆動回路の消費電力を抑制することができる。   As described above, the plasma display device in this embodiment can suppress the power consumption of the data electrode drive circuit and the scan electrode drive circuit without greatly reducing the image display quality.

なお図１２は、画像データ補正回路５３を実現する具体的な回路例を示したが、本発明はこれに限定されるものではない。図１３は、本発明の他の実施の形態におけるプラズマディスプレイ装置の画像データ補正回路１５３の回路ブロック図である。画像データ補正回路１５３は、最大サブフィールド検出部１８０、マスクデータ作成部１８１、データ補正部１８３を有し、画像データ補正回路５３と同様に、補正領域データをデータ電極駆動回路３２または走査電極駆動回路３３の消費電力の小さい画像データに補正する。   FIG. 12 shows a specific circuit example for realizing the image data correction circuit 53, but the present invention is not limited to this. FIG. 13 is a circuit block diagram of the image data correction circuit 153 of the plasma display device according to another embodiment of the present invention. The image data correction circuit 153 includes a maximum subfield detection unit 180, a mask data generation unit 181, and a data correction unit 183. Similarly to the image data correction circuit 53, the image data correction circuit 153 converts the correction area data into the data electrode drive circuit 32 or the scan electrode drive. The circuit 33 corrects to image data with low power consumption.

最大サブフィールド検出部１８０は画像データに基づき最大発光サブフィールドを検出する。マスクデータ作成部１８１は最大発光サブフィールドに基づき、最大発光サブフィールドおよび最大発光サブフィールドの次に輝度重みの大きいサブフィールドに対応するビット以外のビットをすべて「０」に置き換えるためのマスクデータを作成する。データ補正部１８３は、マスクデータおよび補正領域検出回路５２の出力に基づき、補正領域データを消費電力の少ない画像データに補正する。   The maximum subfield detection unit 180 detects the maximum light emission subfield based on the image data. Based on the maximum light emission subfield, the mask data creation unit 181 generates mask data for replacing all bits other than the bit corresponding to the subfield with the largest luminance weight after the maximum light emission subfield and the maximum light emission subfield with “0”. create. The data correction unit 183 corrects the correction area data to image data with low power consumption based on the mask data and the output of the correction area detection circuit 52.

そして上述した機能をソフト的に実現することで、例えばサブフィールド構成を変更する場合であっても、補正領域データを消費電力の少ない画像データに補正することができる。   By realizing the above-described function in software, for example, even when the subfield configuration is changed, the correction area data can be corrected to image data with low power consumption.

なお、本実施の形態においては、補正領域検出回路５２は、列方向（図８の上下方向）に３画素分の輝度の高い領域に対する画像データを補正領域データとして検出し、それ以下の画素に対する画像データは補正領域データとはしない構成であるとして説明した。しかし本発明はこれに限定されるものではなく、２画素以下または４画素以上の輝度の高い領域に対する画像データを補正領域データとして検出する構成であってもよい。   In the present embodiment, the correction region detection circuit 52 detects image data for a region with a high luminance for three pixels in the column direction (vertical direction in FIG. 8) as correction region data, and for the pixels below the correction region data. The image data has been described as having a configuration that is not correction area data. However, the present invention is not limited to this, and a configuration may be adopted in which image data for a high luminance area of 2 pixels or less or 4 pixels or more is detected as correction area data.

また、本実施の形態においては、画像データ補正回路５３はマスクするビットの画像データを「０」に置き換えるものとして補正データを作成した。しかし本発明はこれに限定されるものではなく、マスクするビットの画像データを「１」に置き換えるものとして補正データを作成してもよい。また特定のビットの画像データを「１」、それ以外のビットの画像データを「０」に置き換えるものとして補正データを作成してもよい。例えば最初のサブフィールドであるＳＦ１に対応するビットの画像データを「１」、それ以外のビットの画像データを「０」に置き換えることにより、書込み放電を安定させることができ、望ましい。   Further, in the present embodiment, the image data correction circuit 53 creates correction data on the assumption that the image data of bits to be masked is replaced with “0”. However, the present invention is not limited to this, and the correction data may be created by replacing the image data of the bits to be masked with “1”. The correction data may be created by replacing the image data of a specific bit with “1” and the image data of other bits with “0”. For example, by replacing the image data of the bit corresponding to the first subfield SF1 with “1” and the image data of the other bits with “0”, the address discharge can be stabilized, which is desirable.

また、本実施の形態においては、最大発光サブフィールドおよび最大発光サブフィールドの次に輝度重みの大きいサブフィールドに対応するビット以外のビットをすべてマスクするためのマスクデータを作成した。しかし本発明はこれに限定されるものではなく、例えば最大発光サブフィールドに対応するビット以外のビットをすべてマスクするためのマスクデータを作成してもよい。または、最大発光サブフィールド、最大発光サブフィールドの次に輝度重みの大きいサブフィールド、さらにその次に輝度重みの大きいサブフィールドに対応するビット以外のビットをすべてマスクするためのマスクデータを作成してもよい。   In the present embodiment, mask data for masking all bits other than the bit corresponding to the subfield with the largest luminance weight after the maximum light emission subfield and the maximum light emission subfield is created. However, the present invention is not limited to this, and mask data for masking all bits other than the bit corresponding to the maximum light emission subfield may be created. Or, create mask data for masking all the bits other than the bit corresponding to the subfield with the highest luminance weight after the maximum emission subfield, the subfield with the next highest luminance weight, and the subfield with the next highest luminance weight. Also good.

また、本実施の形態において用いたパネルのサブフィールド数、輝度重み、その他の具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。   In addition, the number of subfields of the panel used in the present embodiment, the luminance weight, and other specific numerical values are merely examples, according to the characteristics of the panel, the specifications of the plasma display device, etc. It is desirable to set the optimal value as appropriate.

本発明は、高精細度パネルあるいは大型パネルであっても、画像表示品質を大きく低下させることなく、データ電極駆動回路および走査電極駆動回路の消費電力を抑制することができ、プラズマディスプレイ装置として有用である。   INDUSTRIAL APPLICABILITY The present invention can suppress power consumption of the data electrode drive circuit and the scan electrode drive circuit without greatly degrading image display quality, even for a high definition panel or a large panel, and is useful as a plasma display device. It is.

本発明の実施の形態におけるプラズマディスプレイ装置のパネルの分解斜視図1 is an exploded perspective view of a panel of a plasma display device according to an embodiment of the present invention. 同プラズマディスプレイ装置のパネルの電極配列図Electrode arrangement of the plasma display panel 同プラズマディスプレイ装置のパネルの電極間容量を模式的に示した図The figure which showed the capacity between electrodes of the panel of the plasma display device typically 同プラズマディスプレイ装置の回路ブロック図Circuit block diagram of the plasma display device 同プラズマディスプレイ装置のパネルの各電極に印加する駆動電圧波形を示す図The figure which shows the drive voltage waveform applied to each electrode of the panel of the plasma display apparatus 同プラズマディスプレイ装置で用いるコーディングテーブルを示す図The figure which shows the coding table used with the plasma display apparatus 走査電極毎に階調値の変化する横縞パターンを示す図The figure which shows the horizontal stripe pattern from which a gradation value changes for every scanning electrode データ電極駆動回路および走査電極駆動回路の消費電力を見積もるための図Diagram for estimating power consumption of data electrode drive circuit and scan electrode drive circuit 同プラズマディスプレイ装置の画像信号処理回路の回路ブロック図Circuit block diagram of image signal processing circuit of the plasma display device 同プラズマディスプレイ装置のビット計数部の回路図Circuit diagram of bit counter of the plasma display device 同プラズマディスプレイ装置の補正領域検出回路の動作を説明するための図The figure for demonstrating operation | movement of the correction | amendment area | region detection circuit of the plasma display apparatus 同プラズマディスプレイ装置の画像データ補正回路の回路図Circuit diagram of the image data correction circuit of the plasma display device 本発明の他の実施の形態におけるプラズマディスプレイ装置の画像データ補正回路の回路ブロック図The circuit block diagram of the image data correction circuit of the plasma display apparatus in other embodiment of this invention

１０ パネル
１２ 走査電極
１３ 維持電極
１４ 表示電極対
２２ データ電極
３１ 画像信号処理回路
３２ データ電極駆動回路
３３ 走査電極駆動回路
３４ 維持電極駆動回路
３５ タイミング発生回路
５１ 画像データ変換回路
５２ 補正領域検出回路
５３，１５３ 画像データ補正回路
６０，６１，６２ １Ｈ遅延部
６３，６４，６５ ビット計数部
６６，６７，６８ 比較部
６９ ＯＲゲート
７１ ビット比較部
７２ 計数部
８１，１８１ マスクデータ作成部
８２ 補正許可部
８３，１８３ データ補正部
１８０ 最大サブフィールド検出部 DESCRIPTION OF SYMBOLS 10 Panel 12 Scan electrode 13 Sustain electrode 14 Display electrode pair 22 Data electrode 31 Image signal processing circuit 32 Data electrode drive circuit 33 Scan electrode drive circuit 34 Sustain electrode drive circuit 35 Timing generation circuit 51 Image data conversion circuit 52 Correction area detection circuit 53 , 153 Image data correction circuit 60, 61, 62 1H delay unit 63, 64, 65 bit counting unit 66, 67, 68 comparison unit 69 OR gate 71 bit comparison unit 72 counting unit 81, 181 mask data creation unit 82 correction permission unit 83,183 Data correction unit 180 Maximum subfield detection unit

Claims (3)

走査電極および維持電極とデータ電極とが交差する部分に放電セルを形成したプラズマディスプレイパネルと、
前記走査電極に走査パルスを印加する走査電極駆動回路と、
前記データ電極に書込みパルスを印加するデータ電極駆動回路と、
前記走査電極駆動回路または前記データ電極駆動回路の消費電力が大きくなる画像表示領域に対応する画像データを補正領域データとして検出する補正領域検出回路と、
前記補正領域データは前記消費電力が小さくなるように補正して出力し、前記補正領域データ以外の画像データはそのまま出力する画像データ補正回路
とを備えたことを特徴とするプラズマディスプレイ装置。 A plasma display panel in which a discharge cell is formed at a portion where the scan electrode, the sustain electrode, and the data electrode intersect;
A scan electrode driving circuit for applying a scan pulse to the scan electrode;
A data electrode driving circuit for applying a write pulse to the data electrode;
A correction area detection circuit that detects, as correction area data, image data corresponding to an image display area in which power consumption of the scan electrode driving circuit or the data electrode driving circuit is increased;
A plasma display device comprising: an image data correction circuit that corrects and outputs the correction area data so as to reduce the power consumption, and outputs image data other than the correction area data as it is. 前記補正領域検出回路は、注目放電セルを発光させるサブフィールドであって、かつ前記注目放電セルとデータ電極を共有し前記注目放電セルに隣接する放電セルを発光させないサブフィールドの数が所定のしきい値以上であれば、前記注目放電セルに対応する画像データを補正領域データとして検出することを特徴とする請求項１に記載のプラズマディスプレイ装置。 The correction area detection circuit has a predetermined number of subfields that emit light from the target discharge cell and share a data electrode with the target discharge cell and that do not emit light from the discharge cell adjacent to the target discharge cell. 2. The plasma display apparatus according to claim 1, wherein if it is equal to or greater than a threshold value, image data corresponding to the target discharge cell is detected as correction area data. 前記補正領域検出回路は、前記注目放電セルを発光させるサブフィールドであって、かつ前記注目放電セルとデータ電極を共有し前記注目放電セルに隣接する放電セルのさらにその隣の放電セルを発光させないサブフィールドの数が所定のしきい値以上であれば、前記注目放電セルに対応する画像データを補正領域データとして検出することを特徴とする請求項２に記載のプラズマディスプレイ装置。 The correction area detection circuit is a subfield for causing the target discharge cell to emit light, and shares a data electrode with the target discharge cell and does not cause a discharge cell adjacent to the discharge cell adjacent to the target discharge cell to emit light. 3. The plasma display apparatus according to claim 2, wherein if the number of subfields is equal to or greater than a predetermined threshold value, image data corresponding to the target discharge cell is detected as correction area data.

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