JP2010165849A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関するものであり、例えばセルアレイからワード線を引き出す領域であるワード線引き出し領域を有するＮＡＮＤ型フラッシュメモリに関するものである。 The present invention relates to a semiconductor device and, for example, relates to a NAND flash memory having a word line extraction region which is a region for extracting a word line from a cell array.
ＮＡＮＤ型フラッシュメモリのメモリセル部の構造は以下のようになっている。一般的に、素子領域と素子分離領域を区分するために、最初にライン＆スペース（Ｌ／Ｓ）形状の素子領域と素子分離領域（ＳＴＩ）を形成する。素子領域のシリコン基板上に、トンネルゲート酸化膜とフローティングゲートあるいはシリコン窒化膜が代表的な電荷蓄積層、および絶縁層を設け、その上にワード線となるＬ／Ｓ形状の配線をＳＴＩの方向と垂直な方向に形成する。そして、ワード線と素子領域（ＳＴＩ以外）の交点をメモリセルとして使用する。 The structure of the memory cell portion of the NAND flash memory is as follows. In general, in order to separate the element region and the element isolation region, first, a line and space (L / S) -shaped element region and an element isolation region (STI) are formed. On the silicon substrate in the element region, a tunnel gate oxide film and a floating gate or a silicon nitride film are provided with a typical charge storage layer and an insulating layer, and an L / S-shaped wiring serving as a word line is formed on the charge storage layer in the STI direction. It is formed in the direction perpendicular to. Then, the intersection of the word line and the element region (other than STI) is used as a memory cell.
ＮＡＮＤ型フラッシュメモリには、メモリセルが複数配置されたセルアレイ領域があり、さらにセルアレイ領域から外側にワード線を引き出したワード線引き出し領域、さらに周辺トランジスタを含む周辺回路領域が配置されている。 The NAND flash memory has a cell array region in which a plurality of memory cells are arranged, a word line extraction region in which word lines are extracted from the cell array region to the outside, and a peripheral circuit region including peripheral transistors.
ＮＡＮＤ型フラッシュメモリのうち、トンネルゲート酸化膜上にフローティングゲートを用いたＦＧ型のメモリセルでは、ワード線引き出し領域において、ワード線とシリコン基板との間の距離を比較的長く確保することができた。 Among the NAND flash memories, in the FG type memory cell using the floating gate on the tunnel gate oxide film, a relatively long distance between the word line and the silicon substrate can be secured in the word line lead-out region. It was.
一方、シリコン窒化膜を電荷蓄積層として用いるＭＯＮＯＳ型のメモリセルを用いた場合には、セルアレイ領域以外ではゲート酸化膜上にシリコン窒化膜があると、しきい値変動の問題が生じるために好ましくなく、シリコン窒化膜はセルアレイ領域内だけに残し、セルアレイ領域以外には残らない構造とする必要がある（例えば、特許文献１参照）。 On the other hand, when a MONOS type memory cell using a silicon nitride film as a charge storage layer is used, it is preferable to have a silicon nitride film on the gate oxide film outside the cell array region because a problem of threshold fluctuation occurs. In other words, the silicon nitride film needs to be left only in the cell array region and not in the cell array region (see, for example, Patent Document 1).
そこで、先にセルアレイ領域以外の周辺トランジスタに適用するゲート電極材料をゲート酸化膜上に形成した後、セルアレイ領域内だけそのゲート電極材料を剥離してからセル構造を形成していく。 Therefore, after a gate electrode material to be applied to peripheral transistors other than the cell array region is first formed on the gate oxide film, the cell structure is formed after the gate electrode material is peeled only in the cell array region.
しかし、前述した工程において、一旦形成したゲート電極材料をセルアレイ領域内だけ剥離する時、シリコン酸化膜を剥離するエッチング工程が入ることが避けられない。このエッチング工程により、ワード線引き出し領域の基板表面に形成されていた厚いシリコン酸化膜が剥離されてしまい、ワード線引き出し領域ではワード線とシリコン基板との間の距離が短くなって耐圧的に問題が生じる懸念がある。 However, in the process described above, when the gate electrode material once formed is peeled only in the cell array region, it is inevitable that an etching process for peeling the silicon oxide film is performed. This etching process peels off the thick silicon oxide film formed on the substrate surface in the word line extraction region, and the distance between the word line and the silicon substrate is shortened in the word line extraction region. There is a concern that will occur.
本発明は、ワード線引き出し領域におけるワード線とワード線下のシリコン基板との距離をセルアレイ領域内に比して長く確保でき、耐圧を向上させることができる半導体装置を提供する。 The present invention provides a semiconductor device that can secure a longer distance between a word line in a word line lead-out region and a silicon substrate under the word line than in a cell array region and can improve a withstand voltage.
本発明の一実施態様の半導体装置は、第１領域、第２領域、及び第３領域を有する半導体基板と、前記第１領域の前記半導体基板上に形成され、第１の膜厚を持つ第１ゲート絶縁膜、及び第１ゲート電極を有するメモリセルトランジスタと、前記第２領域の前記半導体基板上に形成され、前記第１の膜厚より厚い第２の膜厚を持つ第２ゲート絶縁膜を有する高電圧トランジスタと、前記メモリセルトランジスタの前記第１ゲート電極に接続され、前記第３領域の前記半導体基板上に延伸したワード線と、前記第３領域の前記半導体基板と前記メモリセルトランジスタから延伸した前記ワード線との間に形成され、前記第１の膜厚より厚く、前記第２の膜厚より薄い第３の膜厚を持つ酸化膜とを具備することを特徴とする。 A semiconductor device according to an embodiment of the present invention includes a semiconductor substrate having a first region, a second region, and a third region, and a first substrate formed on the semiconductor substrate in the first region and having a first film thickness. A memory cell transistor having a gate insulating film and a first gate electrode, and a second gate insulating film formed on the semiconductor substrate in the second region and having a second film thickness greater than the first film thickness; A high voltage transistor, a word line connected to the first gate electrode of the memory cell transistor and extending on the semiconductor substrate in the third region, the semiconductor substrate in the third region, and the memory cell transistor And an oxide film having a third film thickness that is thicker than the first film thickness and smaller than the second film thickness.
本発明によれば、ワード線引き出し部におけるワード線とワード線下のシリコン基板との距離をセルアレイ領域内に比して長く確保でき、耐圧を向上させることができる半導体装置を提供することが可能である。 According to the present invention, it is possible to provide a semiconductor device capable of ensuring a longer distance between the word line in the word line lead-out portion and the silicon substrate under the word line than in the cell array region and improving the breakdown voltage. It is.
以下、本発明の実施形態の半導体装置について説明する。ここでは、半導体装置として、半導体メモリ、例えばＭＯＮＯＳ型のＮＡＮＤ型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。 Hereinafter, semiconductor devices according to embodiments of the present invention will be described. Here, a semiconductor memory, for example, a MONOS type NAND flash memory is taken as an example of the semiconductor device. In the description, common parts are denoted by common reference symbols throughout the drawings.
［第１実施形態］
まず、本発明の第１実施形態の半導体装置について説明する。図１は、第１実施形態の半導体装置の平面図を示す。図２は図１に示した半導体装置を形成するためのプロセスフローを示し、図３〜図１６は図１中のＡ−Ａ線に沿った工程断面図を示す。さらに、図１７は図１に示した半導体装置のワード線形成後の断面図を示す。なお、図の説明で右側、左側との記述は、特段の指定が無ければ、図中横方向において右側、左側を意味する。
[First Embodiment]
First, the semiconductor device according to the first embodiment of the present invention will be described. FIG. 1 is a plan view of the semiconductor device according to the first embodiment. 2 shows a process flow for forming the semiconductor device shown in FIG. 1, and FIGS. 3 to 16 show process cross-sectional views along the line AA in FIG. Further, FIG. 17 shows a cross-sectional view of the semiconductor device shown in FIG. In the description of the figure, the descriptions of the right side and the left side mean the right side and the left side in the horizontal direction in the figure unless otherwise specified.
図１において、境界４の左側が複数のメモリセルトランジスタが配置されたセルアレイ領域を示し、境界１２の右側がメモリセルを駆動するための高電圧トランジスタなどが配置された周辺回路領域を示す。さらに、境界４と境界１２との間の領域は、メモリセルトランジスタのゲート電極に接続されたワード線が配置され、ワード線をコンタクトホールを介して上層配線に接続するためのワード線引き出し領域を示す。
In FIG. 1, the left side of the
初めに、図１を用いて半導体装置の構造を述べる。図１は概略図であり、配線の数は簡略化している。セルアレイ領域には、第２方向に延び第１方向に周期的なライン＆スペース（Ｌ／Ｓ）形状からなる素子領域１と、素子領域１に挟まれた素子分離領域２が形成されている。素子分離領域２は、ＳＴＩ(Shallow Trench Isolation)からなる。図１において、縦方向（第１方向）に走る素子領域１と素子分離領域２に対し、横方向（第２方向）にワード線３が配置されている。
First, the structure of the semiconductor device will be described with reference to FIG. FIG. 1 is a schematic diagram, and the number of wirings is simplified. In the cell array region, an
このワード線３は、シート抵抗を低減するために、最上層をＮｉＳｉやＣｏＳｉなどの金属配線で形成する場合が多く、その下にはポリシリコン層が残る積層構造で作る場合が多い。ワード線３は第１方向にセルアレイ端（境界）４を跨いでその外側のワード線引き出し領域まで延長されて終端されている。ワード線３の終端（先端）部は幅が太くなっている。ワード線３の先端部が太くなっている理由は、その上にコンタクトホール５を置き、図示しない上層のメタル配線からワード線３に電位を印加できるようにするためである。
In order to reduce sheet resistance, the
セルアレイ端４を点線で図示したが、前述したように、セルアレイ端４の左側がセルアレイ領域である。セルアレイ領域には素子領域１と素子分離領域２が形成され、これらは通常は最小デザインルールの幅で周期的に配置する。
Although the
セルアレイ端４に対してセルアレイ領域の反対側（右側）が、いわゆるワード線引き出し領域になっているが、ワード線引き出し領域では素子領域の配置はセルアレイ領域内のＬ／Ｓ寸法とは変える場合が多い。理由は最小デザインルールのＬ／Ｓは周期性が確保できるセルアレイ領域内と、ワード線引き出し領域（セルアレイ端部）のように周期性がない領域の境界では周期性が崩れ、リソグラフィマージンが小さくなるためである。故に、第２方向に延び、第１方向においてセルアレイ領域内より太い幅を有する素子領域６と７を、セルアレイ領域のスペースよりやや広い間隔で配置して、ある程度の周期性を保たせつつセルアレイ端を終端させる。
The opposite side (right side) of the cell array region with respect to the
また、素子領域６と７は２つに限られず３本以上配置されても良い。また、リソグラフィマージンを向上させるために、セルアレイ領域から離れるに従い徐々に第１方向における幅が太くなるように、第１方向における間隔が広くなるように配置されても良い。
Further, the
セルアレイ領域内のトンネル酸化膜を含むシリコン基板上のゲート酸化膜の厚さは、セルアレイ領域内とその外側領域で変えることが望ましい。セルアレイ領域内はトンネル酸化膜としての役割があるため、ゲート酸化膜を薄くする必要があり、それ以外の領域では基板との耐圧を考えると厚いことが望ましい。そのゲート酸化膜の厚さに関しての境界区分位置は境界８であり、境界８より右側ではゲート酸化膜厚の厚さが厚くなる。図２１に示す比較例のように素子領域７の右側の境界１２ではなく、例えば素子領域６と７の間とする。その場合、境界８の右側の素子領域７上に形成されるゲート酸化膜（後述の１５）の厚さは、形成時には素子領域６上に形成されるゲート酸化膜の膜厚及びトンネル酸化膜（後述の１８）よりも厚くなる。
The thickness of the gate oxide film on the silicon substrate including the tunnel oxide film in the cell array region is preferably changed between the cell array region and the outer region. Since the cell array region has a role as a tunnel oxide film, it is necessary to make the gate oxide film thin. In other regions, it is desirable that the gate oxide film is thick considering the breakdown voltage with respect to the substrate. The boundary section position regarding the thickness of the gate oxide film is the
また、長方形で囲った領域９のワード線３の下は、素子分離領域のＳＴＩが形成される場合が多い。すなわち、ワード線引き出し領域においては、周期性が崩れによるリソグラフィマージンを確保しつつ、素子領域７の面積を極力減らすようなレイアウトになっている。
Further, the STI of the element isolation region is often formed below the
以上に図１に示した平面図を用いて構造を説明したが、以下に断面図を用い工程を追って製造方法を説明する。ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリのプロセスフローの例を図２における（Ｓ１）〜（Ｓ２０）に順に示す。この図２の（Ｓ１）〜（Ｓ２０）に対応する工程断面図を図３〜図１７に示す。また、図３〜図１７は図１のＡ−Ａ線に沿った断面図である。 Although the structure has been described with reference to the plan view shown in FIG. 1, the manufacturing method will be described below with reference to cross-sectional views. An example of the process flow of the MONOS type NAND flash memory is shown in order in (S1) to (S20) in FIG. Process sectional views corresponding to (S1) to (S20) in FIG. 2 are shown in FIGS. 3 to 17 are sectional views taken along the line AA in FIG.
まず、図３に示すように、半導体基板１４の表面を、境界８を境に右側の領域のみエッチングする（図２の(Ｓ１)）。すなわち、図３において、境界８の左側がセルアレイ領域で、境界８の右側がワード線引き出し領域、このワード線引き出し領域のさらに右側（境界１２の右側）が周辺回路領域になる場所であり、そのうちワード線引き出し領域及び周辺回路領域のみ、半導体基板１４の表面をエッチングして半導体基板１４の表面位置を下げる。ここで、ワード線引き出し領域及び周辺回路領域はセルアレイ領域内のトンネル酸化膜のような４ｎｍ〜８ｎｍという薄い基板上酸化膜は必要なく、最終的に形成するワード線と半導体基板１４間の距離を確保するために厚い基板上酸化膜を設けたい領域である。また、ここで周辺回路領域とは、ワード線引き出し領域に形成される厚い基板上酸化膜と同じ程度の基板上酸化膜が形成される部分を意味する。ワード線引き出し領域及び周辺回路領域のみ基板表面位置を下げる目的はワード線引き出し領域及び周辺回路領域にセルアレイ領域より厚い酸化膜を形成しても、最終的な半導体基板（ウエハ）表面の平坦性を良くする効果があるからである。そのため、この工程（Ｓ１）でその両者における酸化膜の膜厚の差分程度、基板表面を予め下げておく。
First, as shown in FIG. 3, the surface of the
その後、半導体基板１４にウェルとチャネルを形成するためのイオン注入を行う（図２の(Ｓ２)）。 Thereafter, ion implantation is performed to form a well and a channel in the semiconductor substrate 14 ((S2) in FIG. 2).
次に、図４に示すように、高電圧トランジスタのゲート絶縁膜となるシリコン酸化膜１５を半導体基板１４上に、例えば、熱酸化法により形成する。このとき、シリコン酸化膜１５の膜厚は、例えば４０ｎｍ程度とする（図２の(Ｓ３)）。この段階では、高電圧トランジスタが形成される周辺回路領域、さらにセルアレイ領域とワード線引き出し領域を含む半導体基板１４の表面全体が酸化されて、シリコン酸化膜１５が形成される。
Next, as shown in FIG. 4, a
次に、高電圧トランジスタ用のゲート酸化膜が不要なセルアレイ領域及び低電圧トランジスタが形成される領域（図示せず）のみ、シリコン酸化膜１５を剥離する（図２の(Ｓ４)）。すなわち、図５に示すように、境界８の左側であるセルアレイ領域のみ、シリコン酸化膜１５を剥離する。剥離方法は、例えばリソグラフィ法で境界８の右側をレジストで覆い、フッ化アンモニウム水溶液等のウエットエッチングを用いる。実際は合わせズレ、ウエットエッチングによるレジスト下のアンダーエッチング等により図５に示した断面形状と全く同一にはならない場合が多い。そこで、本明細書においては、理想的にできた場合の断面を示す。
Next, the
次に、例えば、熱酸化を行い、図６に示すように、セルアレイ領域に膜厚が８ｎｍの犠牲酸化膜１６を形成する（図２の(Ｓ５)）。この犠牲酸化膜１６は、シリコン酸化膜１５よりも薄く周辺回路領域の低電圧トランジスタのゲート絶縁膜となる。また、この犠牲酸化膜１６はシリコン酸化膜１５上にも形成されているが、シリコン酸化膜１５と一体的に形成されことになるため、便宜上図示を省略している。
Next, for example, thermal oxidation is performed to form a
続いて、図６に示した構造上に、図７に示すように、ポリシリコン膜１７を例えば膜厚３０ｎｍ程度堆積する（図２の(Ｓ６)）。このポリシリコン膜１７は、周辺回路領域ではゲート酸化膜上のゲート電極の一部となるが、ワード線引き出し領域及びセルアレイ領域では犠牲膜となる。よって、図８に示すように、境界１２を境に、ワード線引き出し領域及びセルアレイ領域のポリシリコン膜１７を例えば、リソグラフィ法とＲＩＥ(Reactive Ion Etching)を用いて剥離する（図２の(Ｓ７)）。ここでは、境界１２の右側である周辺回路領域にはポリシリコン膜１７を残す。
Subsequently, as shown in FIG. 7, a
次に、図９Ａに示すように、ポリシリコン膜１７を剥離した領域において、セルアレイ領域に残る犠牲酸化膜１６を剥離する（図２の(Ｓ８)，(Ｓ９)，(Ｓ１０)）。犠牲酸化膜１６の剥離は例えば、フッ化アンモニウム水溶液等を用いて行う。
Next, as shown in FIG. 9A, the
しかし、単に剥離を行うだけであると、ポリシリコン膜１７の剥離時にＲＩＥを使う関係上、最終的なメモリセルのゲート耐圧に問題が出やすい。そこで、図９Ｂに示すように犠牲酸化膜を形成するための熱酸化を１回行い（図２の(Ｓ９)）、その後に、セルアレイ領域に残る犠牲酸化膜２７を剥離する（図２の(Ｓ１０)）プロセスを用いる場合もある。この場合、周辺回路領域のポリシリコン膜１７の露出部分に犠牲酸化膜２７が形成され、除去されずに残る。なお、ワード線引出し領域にも犠牲酸化膜２７が形成され、除去されずに残るが、シリコン酸化膜１５と一体的に形成されことになるため、便宜上図示を省略している。
However, if the peeling is simply performed, there is a problem in the gate breakdown voltage of the final memory cell because RIE is used when the
図９Ａまでの工程で、セルアレイ領域は半導体基板１４がむき出しになるが、シリコン酸化膜１５は犠牲酸化膜１６よりも厚いためワード線引き出し領域にはシリコン酸化膜１５の下部が残る。
9A, the
このシリコン酸化膜１５は高電圧トランジスタ用のゲート酸化膜であるため、膜厚はおおよそ４０ｎｍ程度である。しかし、ワード線引き出し領域においてはシリコン酸化膜１５上にポリシリコン膜１７が形成されておらず、ウエットエッチングにより膜厚が減少してしまう。ここで、ワード線引き出し領域におけるワード線下のシリコン基板との距離をセルアレイ領域内に比して長く確保するためには、エッチングにより薄くなったシリコン酸化膜１５の厚さをセルアレイ領域のトンネル酸化膜の膜厚より確実に厚く残す必要がある。そのため、図２の(Ｓ８)，(Ｓ９)，(Ｓ１０)の条件を適切に選ぶ必要がある。
Since the
例えば、図２の(Ｓ８)，(Ｓ９)，(Ｓ１０)の条件では、高電圧トランジスタのゲート酸化膜の膜厚は狙い目を４０ｎｍとする。東芝社内製のプロセスシュミレータで見積もると、ワード線引き出し領域のシリコン酸化膜１５は（Ｓ８）の工程でウエットエッチングにより２０ｎｍ剥離、（Ｓ１０）の工程でウエットエッチングにより２０ｎｍ剥離される。しかし、（Ｓ９）の工程で犠牲酸化膜を１０ｎｍ形成するための熱酸化によりワード線引き出し領域のシリコン酸化膜１５が厚くなるの。その結果、（Ｓ１１）工程後のワード線引き出し領域のシリコン酸化膜１５の膜厚は約１２ｎｍと見積もられる。各プロセスでのばらつきを１０％と仮定して自乗平均すると、ばらつきの最大値は５．０ｎｍとなる。ゆえに、ワーストケースでもシリコン酸化膜１５の残膜の膜厚は７ｎｍとなり、後述するメモリセルのトンネル酸化膜の膜厚狙い目４ｎｍより厚くなることがわかる（図１７のワード線形成後におけるシリコン酸化膜１５）。
For example, under the conditions (S8), (S9), and (S10) in FIG. 2, the target thickness of the gate oxide film of the high voltage transistor is 40 nm. As estimated by a process simulator manufactured by Toshiba, the
なお、等方性エッチングを用いた場合、周辺回路領域のポリシリコン膜１７下のシリコン酸化膜１５がえぐられる場合がある。
If isotropic etching is used, the
続いて、図１０に示すように、半導体基板１４全面にトンネル酸化膜１８を例えば、熱酸化法により４ｎｍ形成する（図２の(Ｓ１１)）。さらに、メモリセルの電荷蓄積層となるシリコン窒化膜１９を、例えば５ｎｍ堆積する（図２の(Ｓ１２)）。
Subsequently, as shown in FIG. 10, a
次に、図１１に示すように、シリコン窒化膜１９上に、シリコン酸化膜２０を、例えば膜厚５ｎｍ堆積する（図２の(Ｓ１３)）。さらに、シリコン酸化膜２０上に、ポリシリコン膜２１を例えば膜厚３０ｎｍ堆積する（図２の(Ｓ１４)）。
Next, as shown in FIG. 11, a
その後、図１２に示すように、ワード線引き出し領域及びセルアレイ領域をレジストで覆い、周辺回路領域を開口して、ポリシリコン膜２１、シリコン酸化膜２０、及びシリコン窒化膜１９を除去する（図２の(Ｓ１５)）。このエッチングの境界３１は境界１２の近傍で良い。なお、この工程の際にトンネル酸化膜１８及び犠牲酸化膜２７も除去される場合がある。
Thereafter, as shown in FIG. 12, the word line lead region and the cell array region are covered with a resist, the peripheral circuit region is opened, and the
次に、図１３に示すように、図１２に示した構造上に、シリコン酸化膜２２とパッドシリコン窒化膜２３を堆積する（図２の(Ｓ１６)）。
Next, as shown in FIG. 13, a
次に、図１４に示すように、素子領域と素子分離領域２４の区分工程を行う（図２の(Ｓ１７)）。いわゆるＳＴＩ（Shallow Trench Isolation）形成工程であり、リソグラフィ法で素子領域にレジストを残し、素子分離領域を開口する。その後、下地（パッドシリコン窒化膜２３〜シリコン酸化膜１５）をエッチングして基板に溝を掘り、その溝の中に酸化膜を堆積し、酸化膜をＣＭＰ(Chemical Mechanical Polish)で平坦化する。このとき、ＣＭＰのストッパとなるのは、パッドシリコン窒化膜２３である。
Next, as shown in FIG. 14, a step of separating the element region and the
また、境界８，１２，３１の部分は素子領域から寸法的に余裕を持って素子分離領域内に指定しておくことが好ましい。境界８，１２，３１の周囲は、図１３に示した通り堆積した膜により段差が形成されている。この段差部分に素子分離領域を形成することにより段差部分が取り除かれパッドシリコン窒化膜２３で平坦化される。そのため、後の工程の加工マージンが向上する。この工程により、素子分離領域２４が形成されるとともに、境界８と境界１２間の素子領域上にもシリコン酸化膜１５が残り、境界１２より右側の周辺回路領域側には、高電圧トランジスタのシリコン酸化膜１５が残る。
Further, it is preferable that the
次に、パッドシリコン窒化膜２３と酸化膜２２を剥離した後、図１５に示すように、セルアレイ領域及びワード線引き出し領域における素子分離領域２４の高さを調整する（図２の(Ｓ１８)）。すなわち、メモリセルの電荷蓄積層に加わる電界を強くするために境界１２よりセルアレイ側の素子分離領域２４の高さをポリシリコン膜２１の上面より下げる。その素子分離領域２４の高さを下げる領域の境界は、メモリセル領域よりも右側のワード線引き出し領域に有ればよく、本実施形態では例えば境界１２と同じ位置に設定する。
Next, after the pad
ここで、素子分離領域２４の高さを下げる領域の境界をワード線３の端部よりも周辺回路領域側にすることによりワード線３の下面を平坦な素子分離領域２４上に形成することができ、ワード線３の電気的耐圧が向上する。なお、周辺回路領域においては素子分離領域２４の上面をポリシリコン膜１７の上面と一致させるのが好ましい。
Here, the lower surface of the
次に、残存するポリシリコン膜２１と酸化膜２０を剥離し、その後、シリコン半導体基板１４上に絶縁膜２５を堆積する。この絶縁膜２５はＡｌ２Ｏ３のような高誘電率膜を使う場合が多い。さらに、絶縁膜２５上にポリシリコン膜２６を堆積する。絶縁膜２５とポリシリコン膜２６は、セルアレイ領域及びワード線引き出し領域以外の周辺回路領域にも堆積してしまう。しかし、周辺回路領域ではこれらの膜は不要なので、図１６に示すように、境界１２より右側の周辺回路領域では、リソグラフィ法とエッチングにより絶縁膜２５とポリシリコン膜２６を除去する（図２の(Ｓ１９)）。
Next, the remaining
その後、図１７に示すように、絶縁膜２５及びポリシリコン膜２６を加工してセルアレイ領域及びワード線引き出し領域にワード線３を形成して、半導体装置を完成させる（図２の(Ｓ２０)）。ワード線３の構造は、上層の金属電極と下層のポリシリコンの積層で作る場合が多い。ここでは、これら上層の金属電極と下層のポリシリコンを区分せず、ワード線３として表記している。また、電荷蓄積層１９と前記下層のポリシリコンの間にある絶縁膜２５も、ここでは省略しワード線３と一体化して表記している。また、このワード線３の加工と同時に周辺回路領域のゲート電極加工も行なわれる。本実施形態では、周辺回路領域の素子領域上にはゲート電極が形成されていないので周辺回路領域のトンネル酸化膜１８、犠牲酸化膜２７及びポリシリコン膜１７が取り除かれる。
Thereafter, as shown in FIG. 17, the insulating
以上により、この第１実施形態におけるＮＡＮＤ型フラッシュメモリの断面構造は図１７に示すようになる。ここで、比較例として境界８を素子領域７よりも右側にした場合を図２１に示す。ここで比較例と異なる点は、素子領域７上のシリコン酸化膜１５の厚さである。シリコン酸化膜１５が厚く残ると、その分だけ比較例よりワード線と基板との間の距離が長く確保できるため、ワード線引き出し領域においてワード線と基板との間に耐圧的にマージンが大きくなる効果がある。すなわち、第１実施形態におけるＮＡＮＤ型フラッシュメモリは比較例と比べて耐圧を向上させることができる。
As described above, the cross-sectional structure of the NAND flash memory according to the first embodiment is as shown in FIG. Here, as a comparative example, FIG. 21 shows a case where the
［第１実施形態の変形例］
図１８は第１実施形態の変形例の半導体装置の構造を示す断面図であり、図１中のＡ−Ａ線に沿った断面を示している。この変形例は、第１実施形態における境界８をセルアレイ領域側の境界８Ａへ移動したものである。図１８に示すように、境界８Ａに対して、セルアレイ領域と反対側のワード線引き出し領域にある２つの素子領域が同じ断面構造を有している。その他の構造及び効果は第１実施形態と同様である。
[Modification of First Embodiment]
FIG. 18 is a cross-sectional view showing the structure of a semiconductor device according to a modification of the first embodiment, and shows a cross section taken along line AA in FIG. In this modification, the
その結果、素子領域６上にもシリコン酸化膜１５を形成することができる。すなわち、全てのワード線３下の素子領域上にシリコン酸化膜１５を形成することができ、耐圧が低い部分を無くすことができる。
As a result, the
以上説明したように第１実施形態及び第１実施形態の変形例によれば、半導体装置、主にＭＯＮＯＳ型ＮＡＮＤフラッシュメモリにおいて、ワード線引き出し領域におけるワード線とワード線下のシリコン基板との距離をセルアレイ領域内に比して長く確保することができ、ワード線と基板との間の耐圧を向上させることが可能である。例えば、ワード線３に最大２５Ｖ程度の高電圧が印加される可能性があるＮＡＮＤ型フラッシュメモリにおいて、耐圧を向上させることにより効果的に絶縁破壊を防止することができる。さらに、セルアレイ領域内にＭＯＮＯＳ型構造を持たせ、周辺回路領域には電荷蓄積層の無いＭＯＳ構造を持たせるためのプロセス過程において、ワード線下の段差を軽減することができるため、ワード線の加工に支障が生じないＮＡＮＤ型フラッシュメモリを形成することができる。
As described above, according to the first embodiment and the modification of the first embodiment, in the semiconductor device, mainly the MONOS type NAND flash memory, the distance between the word line in the word line drawing region and the silicon substrate under the word line. Can be secured longer than in the cell array region, and the breakdown voltage between the word line and the substrate can be improved. For example, in a NAND flash memory in which a high voltage of up to about 25 V may be applied to the
［第２実施形態］
第１実施形態における図２の（Ｓ８），(Ｓ１０)のウエットエッチング条件は場合によっては過剰なところがあり、まだシリコン酸化膜１５の残膜をさらに厚く残す余地がある。この場合の実施形態を第２実施形態として説明する。第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
[Second Embodiment]
The wet etching conditions of (S8) and (S10) in FIG. 2 in the first embodiment may be excessive in some cases, and there is still room for leaving the remaining film of the
第２実施形態では、第１実施形態で使用したプロセスフローの中で、さらに効果を最大にするための適切なプロセスパラメータに関して説明する。そのプロセスフローを図１９に示す。図１９に示すプロセスフローは、図２に示したプロセスフローに対して、(Ｓ８)，(Ｓ１０)の酸化膜を剥離するウエットエッチング工程において、エッチングする膜厚量のみが異なる。その他の工程は、図２に示したプロセスフローと同様である。 In the second embodiment, an explanation will be given regarding appropriate process parameters for maximizing the effect in the process flow used in the first embodiment. The process flow is shown in FIG. The process flow shown in FIG. 19 differs from the process flow shown in FIG. 2 only in the amount of film thickness to be etched in the wet etching step of removing the oxide film of (S8) and (S10). Other steps are the same as the process flow shown in FIG.
図１９の(Ｓ８Ａ)で示す、セルアレイ領域内の酸化膜を剥離する工程で、(Ｓ５)の工程で形成された半導体基板１４上の膜厚８ｎｍの犠牲酸化膜１６を剥離するために図２の(Ｓ８)の工程では酸化膜を膜厚２０ｎｍ相当エッチングしていた。この第２実施形態では犠牲酸化膜１６を剥離するためのエッチング量を１２ｎｍ剥離相当に低減する。これは、犠牲酸化膜１６の約５０％をオーバーエッチング量として想定した場合である。(Ｓ９)の工程の犠牲酸化膜の形成は、(Ｓ７)の工程でＲＩＥがあるために耐圧を良くする目的で必要である。よって、(Ｓ９)の工程の酸化膜（膜厚１０ｎｍ）を形成する熱酸化は条件を変えずに第１実施形態と同様に行う。
In order to remove the
(Ｓ１０Ａ)の工程において、(Ｓ９)の工程で形成した膜厚１０ｎｍの犠牲酸化膜を剥離するが、これもオーバーエッチング量を膜厚の５０％に設定し、膜厚１５ｎｍ相当のウエットエッチングを行う。すなわち、第１実施形態の場合に比べて、(Ｓ８Ａ)と(Ｓ１０Ａ)の工程におけるウエット工程のエッチング量を低減する。 In the step (S10A), the sacrificial oxide film having a thickness of 10 nm formed in the step (S9) is peeled off. This also sets the over-etching amount to 50% of the film thickness and performs wet etching equivalent to the thickness of 15 nm. Do. That is, compared with the case of 1st Embodiment, the etching amount of the wet process in the process of (S8A) and (S10A) is reduced.
シリコン酸化膜１５の最終的な残りの膜厚は、東芝社内製のプロセスシュミレータを用いて計算すると約２４．５ｎｍと見積もれる。酸化とウエットエッチングのばらつきとして、各プロセスでのばらつきを１０％と仮定して自乗平均すると、トータルのばらつきは４．６ｎｍとなる。シリコン酸化膜１５の膜厚は２４．５ｎｍと見積もられ、ばらつきの最大値が４．６ｎｍなので、ワーストケースでも約２０ｎｍの膜厚が残ると見積もることができ、セルアレイ領域内のトンネル酸化膜の膜厚４ｎｍより大幅に厚く残すことができる。ゆえに、ワード線引き出し領域におけるワード線と基板との間の距離が第１実施形態に比べてさらに長く確保でき、ワード線と基板との間の耐圧を向上させることが可能である。
The final remaining film thickness of the
［第３実施形態］
次に、本発明の第３実施形態の半導体装置について説明する。第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
[Third Embodiment]
Next, a semiconductor device according to a third embodiment of the present invention will be described. The same parts as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
この第３実施形態の第１実施形態と異なる点は、セルアレイ領域側とワード線引き出し領域のシリコン酸化膜１５の下における半導体基板１４の上面の位置である。図１７にて示した断面構造において、ワード線引き出し領域内のシリコン酸化膜１５のさらに下には半導体基板１４がある。この半導体基板１４の上面位置は、境界８よりセルアレイ領域側の素子領域における半導体基板１４の上面位置より下方にある。この理由は、図２や図１９に示したプロセスフローの中の、(Ｓ１)の高電圧トランジスタが形成される領域の基板をエッチングするという工程を通しているためである。
The third embodiment is different from the first embodiment in the position of the upper surface of the
その目的は、前述の第１実施形態でも記載したように、高電圧トランジスタで使用する厚いゲート酸化膜が起因となり、最終的にビット線のような上層メタル配線を加工するときに、ウエハ表面に凸部が残るのを回避するためである。すなわち、ワード線引き出し領域、及び高電圧トランジスタが形成される周辺回路領域において、厚いゲート酸化膜の形成でゲート酸化膜の上面位置が上がるために、その分だけ半導体基板１４を最初に下げておき、ウエハ表面の平坦性を向上させるという目的がある。
As described in the first embodiment, the purpose is due to the thick gate oxide film used in the high voltage transistor, and when the upper metal wiring such as the bit line is finally processed, the wafer surface is formed. This is for avoiding remaining convex portions. That is, in the word line lead region and the peripheral circuit region where the high voltage transistor is formed, the upper surface position of the gate oxide film is raised by the formation of the thick gate oxide film, so that the
ここで、リソグラフィ時のマージンに関して、ワード線引き出し領域におけるワード線３の平坦性も上層メタル配線と同様に求められる。この両者を両立させるために、境界８より左側のセルアレイ領域側のトンネル酸化膜１８の上面位置と、境界８より右側のワード線引き出し領域でのシリコン酸化膜１５の上面位置を揃える。
Here, regarding the margin at the time of lithography, the flatness of the
この場合の断面図を図２０に示す。これを実現するためには、ワード線引き出し領域における素子領域上のシリコン酸化膜１５の残膜に合わせて、図１７に示した(Ｓ１)の工程における基板エッチング量を最適化する。なお、トンネル酸化膜の上面と周辺回路領域のシリコン酸化膜１５の上面位置を合せるために、周辺回路領域の基板の表面位置をワード線引出し領域よりも深く掘り下げることが好ましい。
A cross-sectional view in this case is shown in FIG. In order to realize this, the substrate etching amount in the step (S1) shown in FIG. 17 is optimized in accordance with the remaining film of the
例えば、図２２（図１のＡ−Ａ線に沿った断面図）に示すように、セルアレイ領域内のトンネル酸化膜１８の膜厚とシリコン酸化膜１５の残膜厚の差分だけ、境界８より右側のワード線引き出し領域の基板を最初にエッチングして、基板の表面位置を下げる。その後、境界１２より右側の周辺回路領域をエッチングにより基板の表面位置をトンネル酸化膜１８とシリコン酸化膜１５の膜厚の差分程度下げる。
For example, as shown in FIG. 22 (cross-sectional view taken along the line AA in FIG. 1), the difference between the film thickness of the
また、図２２に示す基板表面の掘り下げは、ワード線引出し領域と周辺回路領域をトンネル酸化膜１８の膜厚とシリコン酸化膜１５の残膜厚の差分だけ掘り下げた後、周辺回路領域の基板表面をメモリセル領域と周辺回路領域の基板表面の差がトンネル酸化膜１８とシリコン酸化膜１５の膜厚の差分程度になるよう掘り下げても良い。
Further, the substrate surface shown in FIG. 22 is dug down by excavating the word line extraction region and the peripheral circuit region by the difference between the film thickness of the
図２０に示した断面構造になるように形成すれば、シリコン酸化膜１５が高電圧トランジスタのゲート酸化膜より薄いものの、セルアレイ領域内のトンネル酸化膜より厚い。また、素子分離領域２４の表面が（Ｓ１７）の工程におけるＣＭＰにより位置が下がっても、ワード線３と基板との間の距離が長く取れるため、耐圧的に有利である。
When formed so as to have the cross-sectional structure shown in FIG. 20, the
さらに、ワード線３の下部の平坦性を向上させることができるため、リソグラフィ含めたワード線３の加工が容易になる。また、この部分のワード線が平坦なため、この上方にメタル配線を配置する場合、その加工も容易となり、平坦性低下による問題が低減できる。
Furthermore, since the flatness under the
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。 In addition, each of the above-described embodiments can be implemented not only independently but also in an appropriate combination. Furthermore, the above-described embodiments include inventions at various stages, and the inventions at various stages can be extracted by appropriately combining a plurality of constituent elements disclosed in the embodiments.
１…素子領域、２…素子分離領域(ＳＴＩ)、３…ワード線、４…セルアレイ端（境界）、５…コンタクトホール、６，７…素子領域、８，８Ａ…境界、９…領域、１２…境界、１４…半導体基板、１５…シリコン酸化膜、１６…犠牲酸化膜、１７…ポリシリコン膜、１８…トンネル酸化膜、１９…シリコン窒化膜、２０…シリコン酸化膜、２１…ポリシリコン膜、２２…シリコン酸化膜、２３…パッドシリコン窒化膜、２４…素子分離領域、２５…絶縁膜、２６…ポリシリコン膜、２７…犠牲酸化膜、３１…境界。
DESCRIPTION OF
Claims (5)
前記第１領域の前記半導体基板上に形成され、第１の膜厚を持つ第１ゲート絶縁膜、及び第１ゲート電極を有するメモリセルトランジスタと、
前記第２領域の前記半導体基板上に形成され、前記第１の膜厚より厚い第２の膜厚を持つ第２ゲート絶縁膜を有する高電圧トランジスタと、
前記メモリセルトランジスタの前記第１ゲート電極に接続され、前記第３領域の前記半導体基板上に延伸したワード線と、
前記第３領域の前記半導体基板と前記メモリセルトランジスタから延伸した前記ワード線との間に形成され、前記第１の膜厚より厚く、前記第２の膜厚より薄い第３の膜厚を持つ酸化膜と、
を具備することを特徴とする半導体装置。 A semiconductor substrate having a first region, a second region, and a third region;
A memory cell transistor formed on the semiconductor substrate in the first region and having a first gate insulating film having a first film thickness and a first gate electrode;
A high voltage transistor having a second gate insulating film formed on the semiconductor substrate in the second region and having a second film thickness greater than the first film thickness;
A word line connected to the first gate electrode of the memory cell transistor and extending on the semiconductor substrate in the third region;
The third region is formed between the semiconductor substrate in the third region and the word line extended from the memory cell transistor, and has a third film thickness that is thicker than the first film thickness and smaller than the second film thickness. An oxide film,
A semiconductor device comprising:
前記第２領域の前記第２ゲート絶縁膜上に直接形成された第２ゲート電極とを有することを特徴とする請求項１に記載の半導体装置。 A charge storage layer and an inter-gate insulating film formed between the first gate insulating film and the first gate electrode in the first region;
The semiconductor device according to claim 1, further comprising a second gate electrode formed directly on the second gate insulating film in the second region.
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