JP6312197B2 - クロック生成回路 - Google Patents
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- 238000001228 spectrum Methods 0.000 claims description 28
- 230000010355 oscillation Effects 0.000 claims description 12
- 230000002123 temporal effect Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000010374 somatic cell nuclear transfer Methods 0.000 description 5
- 102100037364 Craniofacial development protein 1 Human genes 0.000 description 4
- 101000880187 Homo sapiens Craniofacial development protein 1 Proteins 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
10…SSCG回路
20…PLL回路
21…位相比較器
22…チャージポンプ回路
23…ローパスフィルタ
24…電圧制御発振回路
25…分周器
30…スキュー調整回路
31…リングオシレータ
32…リングクロックカウンタ
33…コンパレータ
34…サイクルカウンタ
35…チャージポンプ電流制御回路
36…入力切替回路
Claims (10)
- スペクトラム拡散周波数変調された基準クロックに基づいて出力クロックを生成し、出力するクロック生成回路であって、
前記基準クロックと前記出力クロックに対応する参照クロックとの位相差を検出する位相比較器と、
前記位相比較器により検出された前記位相差と所定の電流制御信号とに基づいて電流量を制御した駆動信号を出力するチャージポンプ回路と、
前記チャージポンプ回路から出力された駆動信号に応じた周波数を有する前記出力クロックを出力する電圧制御発振回路と、
前記基準クロックと前記参照クロックとの間のスキューの値の時間的変動に基づいて、前記所定の電流制御信号を生成し、該所定の電流制御信号を前記チャージポンプ回路に出力する、スキュー調整回路と、
を備えるクロック生成回路。 - 前記スキュー調整回路は、所定のカウンタクロックに従って、前記基準クロックと前記参照クロックとの間のスキューの値を計測する、請求項1記載のクロック生成回路。
- 前記スキュー調整回路は、前記スキューの値が極大値から極小値に至るまでの経過時間に基づいて、前記所定の電流制御信号を生成し出力する、請求項1記載のクロック生成回路。
- 前記スキュー調整回路は、前記スキューの値が前記極大値から前記極小値に至るまでに前記スキューの値を計測した回数をカウントし、該カウントした回数に基づいて前記経過時間を決定する、請求項3記載のクロック生成回路。
- 前記スキュー調整回路は、
前記カウントした回数が所定回数より多い場合に、前記チャージポンプ回路の駆動電流の量を増大させるように前記電流制御信号を制御し、
前記カウントした回数が前記所定回数より少ない場合に、前記チャージポンプ回路の駆動電流の量を減少させるように前記電流制御信号を制御する、請求項4記載のクロック生成回路。 - 前記スキュー調整回路は、前記スペクトラム拡散周波数変調の変調極性が負である場合、前記スキューの値の計測を停止する、請求項1記載のクロック生成回路。
- 前記チャージポンプ回路は、前記所定の電流制御信号に基づいて、電源線から前記駆動信号を出力するためのチャージポンプ出力線に電流を供給することにより、前記駆動信号の電流量を制御する、請求項1記載のクロック生成回路。
- 前記チャージポンプ回路は、前記所定の電流制御信号に基づいて、前記駆動信号を出力するためのチャージポンプ出力線から接地線に電流を引き抜くことにより、前記駆動信号の電流量を制御する、
請求項1記載のクロック生成回路。 - スペクトラム拡散周波数変調された基準クロックに基づいて出力クロックを生成し、出力するクロック生成回路であって、
前記基準クロックと前記出力クロックに対応する参照クロックとの位相差を検出する位相比較器と、
前記位相比較器により検出された前記位相差と所定の電流制御信号とに基づいて電流量を制御した駆動信号を出力するチャージポンプ回路と、
前記チャージポンプ回路から出力された駆動信号に応じた周波数を有する前記出力クロックを出力する電圧制御発振回路と、
前記スペクトラム拡散周波数変調の変調極性が正の場合、前記基準クロックを基準信号として出力するとともに、前記参照クロックを参照信号として出力し、前記変調極性が負の場合、前記参照クロックを前記基準信号として出力し、前記基準クロックを前記参照信号として出力する入力切替回路と、
前記基準信号と前記参照信号との間のスキューの値の時間的変動に基づいて、前記所定の電流制御信号を生成し、該所定の電流制御信号を前記チャージポンプ回路に出力する、スキュー調整回路と、
を備えるクロック生成回路。 - 前記入力切替回路は、
前記変調極性が正の場合に前記基準クロックを前記基準信号として選択し、前記変調極性が負の場合に前記参照クロックを前記基準信号として選択する第1の選択回路と、
前記変調極性が正の場合に前記参照クロックを前記参照信号として選択し、前記変調極性が負の場合に前記基準クロックを前記参照信号として選択する第2の選択回路と、を備える、
請求項9記載のクロック生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013254008A JP6312197B2 (ja) | 2013-12-09 | 2013-12-09 | クロック生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013254008A JP6312197B2 (ja) | 2013-12-09 | 2013-12-09 | クロック生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015115633A JP2015115633A (ja) | 2015-06-22 |
JP6312197B2 true JP6312197B2 (ja) | 2018-04-18 |
Family
ID=53529112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013254008A Active JP6312197B2 (ja) | 2013-12-09 | 2013-12-09 | クロック生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6312197B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6331918B2 (ja) * | 2014-09-19 | 2018-05-30 | 三菱電機株式会社 | 位相同期回路 |
JP6556383B2 (ja) * | 2017-01-11 | 2019-08-07 | 三菱電機株式会社 | Pll回路 |
JP6711307B2 (ja) * | 2017-03-28 | 2020-06-17 | 株式会社デンソー | 周波数拡散回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4446568B2 (ja) * | 2000-07-21 | 2010-04-07 | 富士通マイクロエレクトロニクス株式会社 | Pll周波数シンセサイザ回路 |
US7825707B2 (en) * | 2006-01-11 | 2010-11-02 | Panasonic Corporation | Clock generation circuit having a spread spectrum clocking function |
JP2009188811A (ja) * | 2008-02-07 | 2009-08-20 | Sumitomo Electric Ind Ltd | Ponシステムの局側装置、受信方法及びクロックデータ再生回路 |
JP2012205046A (ja) * | 2011-03-25 | 2012-10-22 | Renesas Electronics Corp | 半導体集積回路およびその動作方法 |
-
2013
- 2013-12-09 JP JP2013254008A patent/JP6312197B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015115633A (ja) | 2015-06-22 |
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Date | Code | Title | Description |
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