JP2010135031A - 半導体記憶装置及び半導体記憶装置のウエハ・バーンイン・テスト方法 - Google Patents

Abstract

【課題】ウエハ・バーンイン・テスト時に、ワード線リセット用のトランジスタのソースをフローティングとすることなく、このトランジスタに流れる電流を削減し、ワード線の電圧値を所望の電圧値に維持できる半導体記憶装置を提供する。
【解決手段】ウエハ・バーンイン・テスト時には、電源ノード３３の電圧＝ＶＰＰ２（テスト用高電圧）、メインワード選択信号ＭＷＬ＝ＶＰＰ２とする。負電圧供給回路２３の出力ノード５２に、通常動作時に出力する負電圧ＶＮＮよりも低い負電圧ＶＳＰａを出力し、サブワードドライバ２１の制御電圧入力ノード３６に負電圧ＶＳＰａを与えると共に、サブワード選択信号ＳＷＬ＝ＶＰＰ２、サブワードリセット信号ＷＬＲＳＴ＝ＶＳＰａとし、ワード線リセット用のＮＭＯＳトランジスタ３１、３２のゲート・ソース間電圧を負電圧とする。
【選択図】図２

Description

本発明は、ウエハ・バーンイン・テスト用回路を備える半導体記憶装置、及び、半導体記憶装置のウエハ・バーンイン・テスト方法に関する。

従来、各ワード線に対応してリセット用のトランジスタを設けた半導体記憶装置が知られている。このリセット用のトランジスタは、ドレインを、対応するワード線に接続し、ソースを接地している。この半導体記憶装置においては、通常動作時には、選択ワード線に接続されているリセット用のトランジスタはＯＦＦ（非導通）とされ、選択ワード線に対してワード線駆動電圧が供給されると共に、非選択ワード線に接続されているリセット用のトランジスタはＯＮ（導通）とされ、非選択ワード線は接地電圧とされる。

ウエハ・バーンイン・テスト時には、ワード線を１本ずつ順に選択し、選択ワード線に接続されているリセット用のトランジスタをＯＦＦとし、選択ワード線に対してウエハ・バーンイン・テスト用の高電圧を印加すると共に、非選択ワード線に接続されているリセット用のトランジスタをＯＮとし、非選択ワード線については接地電圧に維持するということが行われる。

このような半導体記憶装置においては、ウエハ・バーンイン・テスト時に、全ワード線に高電圧を印加するには多大な時間を要してしまう。そこで、全ワード線に同時に高電圧を印加することが考えられる。しかし、非選択ワード線に接続されているリセット用のトランジスタはＯＮとされるため、全ワード線に同時に高電圧を印加すると、これらリセット用のトランジスタに電流が流れてしまう。そこで、全ワード線に同時に高電圧を印加するには、何らかの対策が必要となる。

そこで、また、従来、各ワード線に対応して設けられるリセット用の全トランジスタに対応して共通のスイッチング・トランジスタを設けた半導体記憶装置が提案されている。このスイッチング・トランジスタは、ドレインをワード線リセット用の全トランジスタのソースに接続し、ソースを接地し、通常動作時にはＯＮ、ウエハ・バーンイン・テスト時にはＯＦＦとされるものである。

即ち、この半導体記憶装置は、ウエハ・バーンイン・テスト時にはワード線リセット用の全トランジスタのソースをフローティングとすることにより、全ワード線に同時に高電圧を印加しても、ワード線リセット用のトランジスタに電流が流れないようにし、ワード線の電圧値を所望の電圧値に維持することができるようにしたものである。
特開平９−１７１９９号公報 特開平８−５５４９７号公報 特開平９−６３２７３号公報

しかしながら、この半導体記憶装置においては、ウエハ・バーンイン・テスト時には、ワード線リセット用のトランジスタのソースはフローティングとされるので、その電位が不安定になってしまう。このような状態でのウエハ・バーンイン・テストは好ましいものではない。

そこで、本発明は、ウエハ・バーンイン・テスト時に、ワード線リセット用のトランジスタのソースをフローティングとすることなく、ワード線リセット用のトランジスタに流れる電流を削減し、ワード線の電圧値を所望の電圧値に維持することができるようにした半導体記憶装置及び半導体記憶装置のウエハ・バーンイン・テスト方法を提供することを目的とする。

本出願で開示する半導体記憶装置は、ワード線と、通常動作時には前記ワード線をリセットするために使用され、ウエハ・バーンイン・テスト時にはオフとされるトランジスタと、前記ウエハ・バーンイン・テスト時に、前記トランジスタに対する通常動作時よりも低いゲート電圧の供給と、前記トランジスタに対する通常動作時よりも低い基盤バイアス電圧の供給と、前記トランジスタに対する通常動作時よりも高いソース電圧の供給のうち、少なくとも１つを行うオフ電流削減化回路とを有するものである。

本出願で開示する半導体記憶装置のウエハ・バーンイン・テスト方法は、ワード線と、通常動作時には前記ワード線をリセットするために使用され、ウエハ・バーンイン・テスト時にはオフとされるトランジスタとを有する半導体記憶装置のウエハ・バーンイン・テスト方法であって、前記トランジスタに対する通常動作時よりも低いゲート電圧の供給工程と、前記トランジスタに対する通常動作時よりも低い基盤バイアス電圧の供給工程と、前記トランジスタに対する通常動作時よりも高いソース電圧の供給工程のうち、少なくとも１つの工程を含むというものである。

前記トランジスタに対する通常動作時よりも低いゲート電圧の供給は、前記トランジスタのゲート・ソース間電圧を負電圧とすることができ、前記トランジスタのオフ電流を削減することができる。前記トランジスタに対する通常動作時よりも低い基盤バイアス電圧の供給は、前記トランジスタのしきい値を高くすることができ、前記トランジスタのオフ電流を削減することができる。前記トランジスタに対する通常動作時よりも高いソース電圧の供給は、前記トランジスタのゲート・ソース間電圧を負電圧とすることができ、前記トランジスタのオフ電流を削減することができる。

したがって、前記ウエハ・バーンイン・テスト時に、前記トランジスタに対する通常動作時よりも低いゲート電圧の供給と、前記トランジスタに対する通常動作時よりも低い基盤バイアス電圧の供給と、前記トランジスタに対する通常動作時よりも高いソース電圧の供給のうち、少なくとも１つを行う場合には、ウエハ・バーンイン・テスト時に、前記トランジスタのソースをフローティングとすることなく、前記トランジスタに流れる電流を削減し、前記ワード線の電圧値を所望の電圧値に維持することができる。

以下、図１〜図１４を参照して、本発明の半導体記憶装置及び半導体記憶装置のウエハ・バーンイン・テスト方法の第１実施形態〜第７実施形態について、本発明をダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：dynamic random access memory）に適用した場合を例にして説明する。本発明は、これら第１実施形態〜第７実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。

（第１実施形態）
図１は本発明の半導体記憶装置の第１実施形態の概略的構成図である。図１中、１はコア部である。２−１、２−ｎはメモリセルが配列されたセルアレイ部である。３−１Ａ、３−１Ｂ、３−ｎＡ、３−ｎＢはセンスアンプが配列されたセンスアンプ部である。４−１−１、４−１−ｎはロウアドレス信号をデコードするワードデコーダと、ワード線リセット用のＮＭＯＳトランジスタのウエハ・バーンイン・テスト時のオフ電流の削減化を図るためのオフ電流削減化回路が含まれるワードデコーダ／オフ電流削減化回路部である。５はコラムアドレス信号のデコードを行うコラムデコーダである。６はリードアンプ及びライトアンプが配列されたリードアンプ／ライトアンプ部である。

７は外部からコマンドＣＭＤが与えられる外部ピン群である。８は外部ピン群７に与えられたコマンドＣＭＤを入力してデコードするコマンドデコーダである。９はコマンドデコーダ８の出力信号を入力してコア部１を制御するコア制御回路である。１０は外部からアドレス信号ＡＤＤが与えられる外部ピン群である。１１は外部ピン群１０に与えられたアドレス信号ＡＤＤを取り込むアドレス入力回路である。１２は入出力データＤＱが与えられる外部ピン群である。１３は外部ピン群１２に与えられた入力データＤＱの取り込み及びコア部１から読み出された出力データＤＱの外部ピン群１２への出力を行うデータ入出力回路である。

１４は外部からテスト信号ＴＥＳＴが与えられる外部ピンである。１５−１は外部ピン１４に与えられたテスト信号ＴＥＳＴとコマンドデコーダ８の出力信号とを入力して動作モード信号Ａ１及び第１オフ電流削減モード信号Ｂ１を発生するモード信号発生回路である。１６は高電圧ＶＰＰ１（但し、ＶＰＰ１＞ＶＤＤ（電源電圧）である）を発生する高電圧発生回路である。１７は高電圧発生回路１６から高電圧ＶＰＰ１が出力される高電圧線である。ウエハ・バーンイン・テスト時には、高電圧ＶＰＰ２（但し、ＶＰＰ１＜ＶＰＰ２である）が図示しない試験装置により高電圧線１７に印加される。

動作モード信号Ａ１は、通常動作時にはＬレベル（接地電圧ＶＳＳ）、ウエハ・バーンイン・テスト時にはＨレベル（電源電圧ＶＤＤ）とされる。第１オフ電流削減モード信号Ｂ１は、ウエハ・バーンイン・テスト時に第１オフ電流削減モードを選択する場合にはＨレベル、第１オフ電流削減モードを選択しない場合にはＬレベルとされる。なお、モード信号発生回路１５−１は、パッケージ・バーンイン・テスト時に内部回路を制御するための動作モード信号Ａ２を発生するが、動作モード信号Ａ２は、図示を省略している。

図２は本発明の半導体記憶装置の第１実施形態の一部分を示す回路図であり、ワードデコーダ／オフ電流削減化回路部４−１−１〜４−１−ｎの一部分を示している。図２中、ＷＬはメモリセルの選択を行うワード線、２０はメインワードドライバ、２１はサブワードドライバ、２２はワード線ＷＬをリセットするためのサブワードリセット信号ＷＬＲＳＴを発生するサブワードリセット信号発生回路、２３はメインワードドライバ２０及びサブワードリセット信号発生回路２２に負電圧ＶＮＮ又は負電圧ＶＳＰａ（但し、ＶＮＮ＞ＶＳＰａである）を供給する負電圧供給回路である。

メインワードドライバ２０において、２４はＰＭＯＳトランジスタ、２５はＮＭＯＳトランジスタ、２６は高電圧ＶＰＰ１又は高電圧ＶＰＰ２が与えられる高電位側の電源ノード、２７は負電圧ＶＮＮ又は負電圧ＶＳＰａが与えられる低電位側の電源ノード、２８はメインワード選択信号ＭＷＬが与えられるメインワード選択信号入力ノード、２９は出力ノードである。ＰＭＯＳトランジスタ２４は、ソースを電源ノード２６に接続し、ゲートをメインワード選択信号入力ノード２８に接続し、ドレインを出力ノード２９に接続している。ＮＭＯＳトランジスタ２５は、ソースを電源ノード２７に接続し、ゲートをメインワード選択信号入力ノード２８に接続し、ドレインを出力ノード２９に接続している。

サブワードドライバ２１において、３０はＰＭＯＳトランジスタ、３１、３２はＮＭＯＳトランジスタ、３３は高電圧ＶＰＰ１又は高電圧ＶＰＰ２が与えられる高電位側の電源ノード、３４、３５は負電圧ＶＮＮが与えられる低電位側の電源ノード、３６は高電圧ＶＰＰ１又は高電圧ＶＰＰ２、負電圧ＶＮＮ又は負電圧ＶＳＰａが与えられる制御電圧入力ノード、３７は出力ノードである。

ＰＭＯＳトランジスタ３０は、ソースを電源ノード３３に接続し、ゲートを制御電圧入力ノード３６に接続し、ドレインを出力ノード３７に接続している。ＮＭＯＳトランジスタ３１は、ソースを電源ノード３４に接続し、ゲートを制御電圧入力ノード３６に接続し、ドレインを出力ノード３７に接続している。ＮＭＯＳトランジスタ３２は、ドレインを出力ノード３７に接続し、ソースを電源ノード３５に接続している。制御電圧入力ノード３６はメインワードドライバ２０の出力ノード２９に接続され、出力ノード３７はワード線ＷＬに接続されている。

サブワードリセット信号発生回路２２において、３８はＰＭＯＳトランジスタ、３９はＮＭＯＳトランジスタ、４０は高電圧ＶＰＰ１又はＶＰＰ２が与えられる高電位側の電源ノード、４１は負電圧ＶＮＮ又は負電圧ＶＳＰａが与えられる低電位側の電源ノード、４２はサブワード選択信号ＳＷＬが与えられるサブワード選択信号入力ノード、４３は出力ノードである。

ＰＭＯＳトランジスタ３８は、ソースを電源ノード４０に接続し、ゲートをサブワード選択信号入力ノード４２に接続し、ドレインを出力ノード４３に接続している。ＮＭＯＳトランジスタ３９は、ソースを負電圧ノード４１に接続し、ゲートをサブワード選択信号入力ノード４２に接続し、ドレインを出力ノード４３に接続している。出力ノード４３はＮＭＯＳトランジスタ３２のゲートに接続されている。

負電圧供給回路２３において、４４は動作モード信号Ａ１が与えられる動作モード信号入力ノード、４５は第１オフ電流削減モード信号Ｂ１が与えられる第１オフ電流削減モード信号入力ノード、４６はＮＡＮＤ回路、４７、４８はＮＭＯＳトランジスタ、４９はインバータ、５０は負電圧ＶＮＮを発生するＶＮＮ発生回路、５１は外部から負電圧ＶＳＰａが与えられるパッド、５２は負電圧ＶＮＮ又は負電圧ＶＳＰａが出力される出力ノードである。パッド５１を設けず、負電圧ＶＳＰａを発生するＶＳＰａ発生回路を搭載するようにしても良い。負電圧供給回路２３は、チップ共通でも良いし、負電圧供給回路２３の構成要素のＶＮＮ発生回路５０やパッド５１だけがチップ共通でも良い。

ＮＡＮＤ回路４６は、第１の入力端子を動作モード信号入力ノード４４に接続し、第２の入力端子を第１オフ電流削減モード信号入力ノード４５に接続し、出力端子をＮＭＯＳトランジスタ４７のゲート及びインバータ４９の入力端子に接続している。ＮＭＯＳトランジスタ４７は、ドレインをＶＮＮ発生回路５０の出力端子に接続し、ソースを出力ノード５２に接続している。ＮＭＯＳトランジスタ４８は、ドレインをパッド５１に接続し、ゲートをインバータ４９の出力端子に接続し、ソースを出力ノード５２に接続している。出力ノード５２は、メインワードドライバ２０の電源ノード２７及びサブワードリセット信号発生回路２２の電源ノード４１に接続されている。

本発明の半導体記憶装置の第１実施形態においては、通常動作時には、動作モード信号Ａ１＝Ｌレベルとされる。この結果、負電圧供給回路２３においては、ＮＡＮＤ回路４６の出力＝Ｈレベル、インバータ４９の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタ４７がＯＮ、ＮＭＯＳトランジスタ４８がＯＦＦとなる。この結果、出力ノード５２には、負電圧ＶＮＮが出力される。

ここで、例えば、ワード線ＷＬが選択される場合には、メインワード選択信号ＭＷＬ＝ＶＰＰ１、サブワード選択信号ＳＷＬ＝ＶＰＰ１、電源ノード３３の電位＝ＶＰＰ１とされる。この結果、メインワードドライバ２０においては、ＰＭＯＳトランジスタ２４がＯＦＦ、ＮＭＯＳトランジスタ２５がＯＮとなり、サブワードドライバ２１の制御電圧入力ノード３６には負電圧ＶＮＮが与えられる。したがって、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０がＯＮ、ＮＭＯＳトランジスタ３１がＯＦＦとなる。

サブワードリセット信号発生回路２２においては、ＰＭＯＳトランジスタ３８がＯＦＦ、ＮＭＯＳトランジスタ３９がＯＮとなり、サブワードリセット信号ＷＬＲＳＴ＝ＶＮＮとなり、サブワードドライバ２１のＮＭＯＳトランジスタ３２のゲートには負電圧ＶＮＮが与えられ、ＮＭＯＳトランジスタ３２はＯＦＦとなる。この結果、ワード線ＷＬには、ＰＭＯＳトランジスタ３０を介してＶＰＰ１が印加される。

これに対して、ワード線ＷＬが非選択とされる場合には、メインワード選択信号ＭＷＬ＝ＶＮＮ、サブワード選択信号ＳＷＬ＝ＶＮＮ、電源ノード２６の電圧＝ＶＰＰ１とされる。この結果、メインワードドライバ２０においては、ＰＭＯＳトランジスタ２４がＯＮ、ＮＭＯＳトランジスタ２５がＯＦＦとなり、サブワードドライバ２１の制御電圧入力ノード３６には、ＰＭＯＳトランジスタ２４を介して高電圧ＶＰＰ１が印加される。したがって、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０がＯＦＦ、ＮＭＯＳトランジスタ３１がＯＮとなる。

サブワードリセット信号発生回路２２においては、ＰＭＯＳトランジスタ３８がＯＮ、ＮＭＯＳトランジスタ３９がＯＦＦとなり、サブワードリセット信号ＷＬＲＳＴ＝ＶＰＰ１となり、サブワードドライバ２１のＮＭＯＳトランジスタ３２のゲートには、高電圧ＶＰＰ１が印加され、ＮＭＯＳトランジスタ３２はＯＮとなる。この結果、ワード線ＷＬの電位は、負電圧ＶＮＮとなる。

ウエハ・バーンイン・テスト時には、動作モード信号Ａ１＝Ｈレベルとされる。この場合に、第１オフ電流削減モードを選択する場合には、第１オフ電流削減モード信号Ｂ１＝Ｈレベルとされる。また、高電圧線１７には高電圧ＶＰＰ２が与えられ、電源ノード３３の電圧＝ＶＰＰ２、メインワード選択信号ＭＷＬ＝ＶＰＰ２、サブワード選択信号ＳＷＬ＝ＶＰＰ２とされる。

この結果、負電圧供給回路２３においては、ＮＡＮＤ回路４６の出力＝Ｌレベル、インバータ４９の出力＝Ｈレベル、ＮＭＯＳトランジスタ４７がＯＦＦ、ＮＭＯＳトランジスタ４８がＯＮとなり、出力ノード５２には負電圧ＶＳＰａが出力される。メインワードドライバ２０においては、ＰＭＯＳトランジスタ２４がＯＦＦ、ＮＭＯＳトランジスタ２５がＯＮとなり、サブワードドライバ２１の制御電圧入力ノード３６には負電圧ＶＳＰａが与えられる。この結果、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０がＯＮ、ＮＭＯＳトランジスタ３１がＯＦＦとなる。

また、サブワードリセット信号発生回路２２においては、ＰＭＯＳトランジスタ３８がＯＦＦ、ＮＭＯＳトランジスタ３９がＯＮとなり、サブワードリセット信号ＷＬＲＳＴ＝ＶＳＰａとなり、サブワードドライバ２１のＮＭＯＳトランジスタ３２のゲートには負電圧ＶＳＰａが与えられ、ＮＭＯＳトランジスタ３２はＯＦＦとなる。この結果、ワード線ＷＬには、ＰＭＯＳトランジスタ３０を介して高電圧ＶＰＰ２が印加される。

これに対して、ウエハ・バーンイン・テスト時に、第１オフ電流削減モードを選択しない場合には、第１オフ電流削減モード信号Ｂ１＝Ｌレベルとされる。この結果、負電圧供給回路２３においては、ＮＡＮＤ回路４６の出力＝Ｈレベル、インバータ４９の出力＝Ｌレベル、ＮＭＯＳトランジスタ４７がＯＮ、ＮＭＯＳトランジスタ４８がＯＦＦとなり、出力ノード５２には負電圧ＶＮＮが出力される。この結果、サブワードドライバ２１の制御電圧入力ノード３６には負電圧ＶＮＮが与えられ、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０はＯＮ、ＮＭＯＳトランジスタ３１はＯＦＦとなる。また、ＮＭＯＳトランジスタ３２のゲートには負電圧ＶＮＮが与えられるので、ＮＭＯＳトランジスタ３２はＯＦＦとなる。したがって、従来と同様の状態となる。

図示は省略するが、本発明の半導体記憶装置の第１実施形態では、ウエハ・バーンイン・テスト時に、第１オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのゲートに負電圧ＶＳＰａが与えられるように構成される。

本発明の半導体記憶装置の第１実施形態よれば、ウエハ・バーンイン・テスト時に、第１オフ電流削減モードを選択すると、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのゲートに負電圧ＶＮＮよりも低い負電圧ＶＳＰａを与えることができるので、これらワード線リセット用のＮＭＯＳトランジスタのゲート・ソース間電圧を負電圧とし、これらワード線リセット用のＮＭＯＳトランジスタのオフ電流を削減し、ウエハ・バーンイン・テスト用の高電圧ＶＰＰ２を与えるべきワード線の電圧を所望の高電圧ＶＰＰ２に維持することができる。

なお、本発明の半導体記憶装置の第１実施形態においては、モード信号発生回路１５−１は、第１オフ電流削減モード信号Ｂ１を発生するようにしたが、第１オフ電流削減モード信号Ｂ１は発生しないようにしても良い。この場合、負電圧供給回路２３においては、ＮＡＮＤ回路４６の代わりにインバータを設けるようにし、第１オフ電流削減モードを非選択とすることができないようにする。

（第２実施形態）
図３は本発明の半導体記憶装置の第２実施形態の概略的構成図である。本発明の半導体記憶装置の第２実施形態は、モード信号発生回路としてモード信号発生回路１５−２を設けると共に、ワードデコーダ／オフ電流削減化回路部としてワードデコーダ／オフ電流削減化回路部４−２−１〜４−２−ｎを設け、その他については、本発明の半導体記憶装置の第１実施形態と同様に構成したものである。

モード信号発生回路１５−２は、外部ピン１４に与えられたテスト信号ＴＥＳＴとコマンドデコーダ８の出力信号とを入力し、動作モード信号Ａ１と、第２オフ電流削減モード信号Ｂ２とを発生するように構成される。第２オフ電流削減モード信号Ｂ２は、ウエハ・バーンイン・テスト時に第２オフ電流削減モードを選択する場合にはＨレベル、第２オフ電流削減モードを選択しない場合にはＬレベルとされる。

図４は本発明の半導体記憶装置の第２実施形態の一部分を示す回路図であり、ワードデコーダ／オフ電流削減化回路部４−２−１〜４−２−ｎの一部分を示している。本発明の半導体記憶装置の第２実施形態においては、サブワードドライバ２１に対して、オフ電流削減化回路を構成するものとして基盤バイアス電圧供給回路５５が設けられる。

そこで、メインワードドライバ２０は、図２に示す場合とは異なり、ＮＭＯＳトランジスタ２５のソースを負電圧ＶＮＮが与えられる電源ノード５６に接続している。また、サブワードドライバ２１は、図２に示す場合とは異なり、ＮＭＯＳトランジスタ３１、３２の基盤に基盤バイアス電圧供給回路５５が出力する負電圧ＶＮＮ又は負電圧ＶＳＰｂ（但し、ＶＮＮ＞ＶＳＰｂである）が与えられると共に、ＮＭＯＳトランジスタ３２のゲートに、高電位をＶＰＰ１又はＶＰＰ２とし、低電位をＶＮＮとするサブワードリセット信号ＷＬＲＳＴが与えられるように構成される。

基盤バイアス電圧供給回路５５において、５７は動作モード信号Ａ１が与えられる動作モード信号入力ノード、５８は第２オフ電流削減モード信号Ｂ２が与えられる第２オフ電流削減モード信号入力ノード、５９はＮＡＮＤ回路、６０、６１はＮＭＯＳトランジスタ、６２はインバータ、６３は負電圧ＶＮＮを発生するＶＮＮ発生回路、６４は外部から負電圧ＶＳＰｂが与えられるパッド、６５は負電圧ＶＮＮ又は負電圧ＶＳＰｂが出力される出力ノードである。パッド６４を設けず、負電圧ＶＳＰｂを発生するＶＳＰｂ発生回路を搭載するように構成することもできる。基盤バイアス電圧供給回路５５は、チップ共通でも良いし、基盤バイアス電圧供給回路５５の構成要素のＶＮＮ発生回路６３やパッド６４だけがチップ共通でも良い。

ＮＡＮＤ回路５９は、第１の入力端子を動作モード信号入力ノード５７に接続し、第２の入力端子を第２オフ電流削減モード信号入力ノード５８に接続し、出力端子をＮＭＯＳトランジスタ６０のゲート及びインバータ６２の入力端子に接続している。ＮＭＯＳトランジスタ６０は、ドレインをＶＮＮ発生回路６３の出力端子に接続し、ソースを出力ノード６５に接続している。ＮＭＯＳトランジスタ６１は、ドレインをパッド６４に接続し、ゲートをインバータ６２の出力端子に接続し、ソースを出力ノード６５に接続している。出力ノード６５は、サブワードドライバ２１のＮＭＯＳトランジスタ３１、３２の基盤に接続されている。

本発明の半導体記憶装置の第２実施形態においては、通常動作時には、動作モード信号Ａ１＝Ｌレベルとされる。この結果、基盤バイアス電圧供給回路５５においては、ＮＡＮＤ回路５９の出力＝Ｈレベル、インバータ６２の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタ６０がＯＮ、ＮＭＯＳトランジスタ６１がＯＦＦとなる。したがって、出力ノード６５には負電圧ＶＮＮが出力され、ＮＭＯＳトランジスタ３１、３２の基盤には負電圧ＶＮＮが与えられる。

ここで、例えば、ワード線ＷＬが選択される場合には、メインワード選択信号ＭＷＬ＝ＶＰＰ１、電源ノード３３の電圧＝ＶＰＰ１、サブワードリセット信号ＷＬＲＳＴ＝ＶＮＮとされる。この結果、メインワードドライバ２０においては、ＰＭＯＳトランジスタ２４がＯＦＦ、ＮＭＯＳトランジスタ２５がＯＮとなり、サブワードドライバ２１の制御電圧入力ノード３６には負電圧ＶＮＮが与えられる。したがって、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０がＯＮ、ＮＭＯＳトランジスタ３１がＯＦＦとなる。また、ＮＭＯＳトランジスタ３２は、ゲートに負電圧ＶＮＮが与えられるので、ＯＦＦとなる。この結果、ワード線ＷＬには、ＰＭＯＳトランジスタ３０を介して高電圧ＶＰＰ１が印加される。

これに対して、ワード線ＷＬが非選択とされる場合には、メインワード選択信号ＭＷＬ＝ＶＮＮ、電源ノード２６の電圧＝ＶＰＰ１、サブワードリセット信号ＷＬＲＳＴ＝ＶＰＰ１とされる。この結果、メインワードドライバ２０においては、ＰＭＯＳトランジスタ２４がＯＮ、ＮＭＯＳトランジスタ２５がＯＦＦとなり、サブワードドライバ２１の制御電圧入力ノード３６には高電圧ＶＰＰ１が印加される。したがって、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０がＯＦＦ、ＮＭＯＳトランジスタ３１がＯＮとなる。また、ＮＭＯＳトランジスタ３２は、ゲートに高電圧ＶＰＰ１が与えられるので、ＯＮとなる。したがって、ワード線ＷＬの電圧は負電圧ＶＮＮとなる。

ウエハ・バーンイン・テスト時には、動作モード信号Ａ１＝Ｈレベルとされる。高電圧線１７には高電圧ＶＰＰ２が与えられ、電源ノード３３の電圧＝ＶＰＰ２、メインワード選択信号ＭＷＬ＝ＶＰＰ２とされる。サブワードリセット信号ＷＬＲＳＴ＝ＶＮＮとされる。この結果、メインワードドライバ２０においては、ＰＭＯＳトランジスタ２４がＯＦＦ、ＮＭＯＳトランジスタ２５がＯＮとなり、サブワードドライバ２１の制御電圧入力ノード３６には負電圧ＶＮＮが与えられる。したがって、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０がＯＮ、ＮＭＯＳトランジスタ３１、３２がＯＦＦとなり、ワード線ＷＬには、ＰＭＯＳトランジスタ３０を介して高電圧ＶＰＰ２が印加される。

この場合に、第２オフ電流削減モードを選択する場合には、第２オフ電流削減モード信号Ｂ２＝Ｈレベルとされる。この結果、基盤バイアス電圧供給回路５５においては、ＮＡＮＤ回路５９の出力＝Ｌレベル、インバータ６２の出力＝Ｈレベル、ＮＭＯＳトランジスタ６０がＯＦＦ、ＮＭＯＳトランジスタ６１がＯＮとなり、出力ノード６５には負電圧ＶＳＰｂが出力され、ＮＭＯＳトランジスタ３１、３２の基盤には負電圧ＶＳＰｂが与えられる。したがって、ＮＭＯＳトランジスタ３１、３２のしきい値は、基盤に負電圧ＶＮＮが与えられる場合よりも高くなる。

これに対して、第２オフ電流削減モードを選択しない場合には、第２オフ電流削減モード信号Ｂ２＝Ｌレベルとされる。この結果、基盤バイアス電圧供給回路５５においては、ＮＡＮＤ回路５９の出力＝Ｈレベル、インバータ６２の出力＝Ｌレベル、ＮＭＯＳトランジスタ６０がＯＮ、ＮＭＯＳトランジスタ６１がＯＦＦとなり、出力ノード６５には負電圧ＶＮＮが出力され、ＮＭＯＳトランジスタ３１、３２の基盤には負電圧ＶＮＮが与えられる。したがって、従来と同様の状態となる。

図示は省略するが、本発明の半導体記憶装置の第２実施形態では、ウエハ・バーンイン・テスト時に、第２オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタの基盤に負電圧ＶＳＰｂが与えられるように構成される。

本発明の半導体記憶装置の第２実施形態よれば、ウエハ・バーンイン・テスト時に、第２オフ電流削減モードを選択すると、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタの基盤に負電圧ＶＮＮよりも低い負電圧ＶＳＰｂを与えることができるので、これらワード線リセット用のＮＭＯＳトランジスタのしきい値を高くし、これらワード線リセット用のＮＭＯＳトランジスタのオフ電流を削減し、ウエハ・バーンイン・テスト用の高電圧ＶＰＰ２を与えるべきワード線の電圧を所望の高電圧ＶＰＰ２に維持することができる。

なお、本発明の半導体記憶装置の第２実施形態においては、モード信号発生回路１５−２は、第２オフ電流削減モード信号Ｂ２を発生するようにしたが、第２オフ電流削減モード信号Ｂ２は発生しないようにしても良い。この場合、基盤バイアス電圧供給回路５５においては、ＮＡＮＤ回路５９の代わりにインバータを設けるようにし、第２オフ電流削減モードを非選択とすることができないようにする。

（第３実施形態）
図５は本発明の半導体記憶装置の第３実施形態の概略的構成図である。本発明の半導体記憶装置の第３実施形態は、モード信号発生回路としてモード信号発生回路１５−３を設けると共に、ワードデコーダ／オフ電流削減化回路部としてワードデコーダ／オフ電流削減化回路部４−３−１〜４−３−ｎを設け、その他については、本発明の半導体記憶装置の第１実施形態と同様に構成したものである。

モード信号発生回路１５−３は、外部ピン１４に与えられたテスト信号ＴＥＳＴとコマンドデコーダ８の出力信号とを入力し、動作モード信号Ａ１と、第３オフ電流削減モード信号Ｂ３とを発生するように構成される。第３オフ電流削減モード信号Ｂ３は、ウエハ・バーンイン・テスト時に第３オフ電流削減モードを選択する場合にはＨレベル、第３オフ電流削減モードを選択しない場合にはＬレベルとされる。

図６は本発明の半導体記憶装置の第３実施形態の一部分を示す回路図であり、ワードデコーダ／オフ電流削減化回路部４−３−１〜４−３−ｎの一部分を示している。本発明の半導体記憶装置の第３実施形態においては、サブワードドライバ２１に対して、オフ電流削減化回路を構成するものとしてソース電圧供給回路６８が設けられる。

そこで、メインワードドライバ２０は、図２に示す場合とは異なり、ＮＭＯＳトランジスタ２５のソースを負電圧ＶＮＮが与えられるＶＮＮノード５６に接続している。また、サブワードドライバ２１は、図２に示す場合と異なり、ＮＭＯＳトランジスタ３１、３２のソースにソース電圧供給回路６８が出力する負電圧ＶＮＮ又は負電圧ＶＳＰｃ（但し、ＶＮＮ＜ＶＳＰｃである）が与えられると共に、ＮＭＯＳトランジスタ３２のゲートに、高電位をＶＰＰ１とし、低電位をＶＮＮとするサブワードリセット信号ＷＬＲＳＴが与えられるように構成されている。

ソース電圧供給回路６８において、６９は動作モード信号Ａ１が与えられる動作モード信号入力ノード、７０は第３オフ電流削減モード信号Ｂ３が与えられる第３オフ電流削減モード信号入力ノード、７１はＮＡＮＤ回路、７２、７３はＮＭＯＳトランジスタ、７４はインバータ、７５は負電圧ＶＮＮを発生するＶＮＮ発生回路、７６は外部から負電圧ＶＳＰｃが与えられるパッド、７７は負電圧ＶＮＮ又は負電圧ＶＳＰｃが出力される出力ノードである。パッド７６を設けず、負電圧ＶＳＰｃを発生するＶＳＰｃ発生回路を搭載するように構成することもできる。ソース電圧供給回路６８は、チップ共通でも良いし、ソース電圧供給回路６８の構成要素のＶＮＮ発生回路７５やパッド７６だけがチップ共通でも良い。

ＮＡＮＤ回路７１は、第１の入力端子を動作モード信号入力ノード６９に接続し、第２の入力端子を第３オフ電流削減モード信号入力ノード７０に接続し、出力端子をＮＭＯＳトランジスタ７２のゲート及びインバータ７４の入力端子に接続している。ＮＭＯＳトランジスタ７２は、ドレインをＶＮＮ発生回路７５の出力端子に接続し、ソースを出力ノード７７に接続している。ＮＭＯＳトランジスタ７３は、ドレインをパッド７６に接続し、ゲートをインバータ７４の出力端子に接続し、ソースを出力ノード７７に接続している。出力ノード７７は、サブワードドライバ２１のＮＭＯＳトランジスタ３１、３２のソースに接続されている。

本発明の半導体記憶装置の第３実施形態においては、通常動作時には、動作モード信号Ａ１＝Ｌレベルとされる。この結果、ソース電圧供給回路６８においては、ＮＡＮＤ回路７１の出力＝Ｈレベル、インバータ７４の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタ７２がＯＮ、ＮＭＯＳトランジスタ７３がＯＦＦとなる。この結果、出力ノード７７には、負電圧ＶＮＮが出力され、ＮＭＯＳトランジスタ３１、３２のソースには負電圧ＶＮＮが与えられる。

ここで、例えば、ワード線ＷＬが選択される場合には、メインワード選択信号ＭＷＬ＝ＶＰＰ１、電源ノード３３の電圧＝ＶＰＰ１、サブワードリセット信号ＷＬＲＳＴ＝ＶＮＮとされる。この結果、メインワードドライバ２０においては、ＰＭＯＳトランジスタ２４がＯＦＦ、ＮＭＯＳトランジスタ２５がＯＮとなり、サブワードドライバ２１の制御電圧入力ノード３６には負電圧ＶＮＮが与えられる。したがって、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０がＯＮ、ＮＭＯＳトランジスタ３１がＯＦＦとなる。また、ＮＭＯＳトランジスタ３２は、ゲートに負電圧ＶＮＮが与えられるので、ＯＦＦとなる。この結果、ワード線ＷＬには、ＰＭＯＳトランジスタ３０を介して高電圧ＶＰＰ１が印加される。

これに対して、ワード線ＷＬが非選択とされる場合には、メインワード選択信号ＭＷＬ＝ＶＮＮ、電源ノード２６の電圧＝ＶＰＰ１、サブワードリセット信号ＷＬＲＳＴ＝ＶＰＰ１とされる。この結果、メインワードドライバ２０においては、ＰＭＯＳトランジスタ２４がＯＮ、ＮＭＯＳトランジスタ２５がＯＦＦとなり、サブワードドライバ２１の制御電圧入力ノード３６には、高電圧ＶＰＰ１が印加される。したがって、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０がＯＦＦ、ＮＭＯＳトランジスタ３１がＯＮとなる。また、ＮＭＯＳトランジスタ３２は、ゲートに高電圧ＶＰＰ１が与えられるので、ＯＮとなる。この結果、ワード線ＷＬの電位は、負電圧ＶＮＮとなる。

ウエハ・バーンイン・テスト時には、動作モード信号Ａ１＝Ｈレベルとされる。高電圧線１７には高電圧ＶＰＰ２が与えられ、電源ノード３３の電圧＝ＶＰＰ２、メインワード選択信号ＭＷＬ＝ＶＰＰ２とされる。サブワードリセット信号ＷＬＲＳＴ＝ＶＮＮとされる。また、第３オフ電流削減モードを選択する場合には、第３オフ電流削減モード信号Ｂ３＝Ｈレベルとされる。この結果、ソース電圧供給回路６８においては、ＮＡＮＤ回路７１の出力＝Ｌレベル、インバータ７４の出力＝Ｈレベル、ＮＭＯＳトランジスタ７２がＯＦＦ、ＮＭＯＳトランジスタ７３がＯＮとなり、出力ノード７７には負電圧ＶＳＰｃが出力され、ＮＭＯＳトランジスタ３１、３２のソースには負電圧ＶＳＰｃが与えられる。

メインワードドライバ２０においては、ＰＭＯＳトランジスタ２４がＯＦＦ、ＮＭＯＳトランジスタ２５がＯＮとなり、サブワードドライバ２１の制御電圧入力ノード３６には負電圧ＶＮＮが与えられる。この結果、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０がＯＮ、ＮＭＯＳトランジスタ３１がＯＦＦとなる。また、ＮＭＯＳトランジスタ３２は、ゲートに負電圧ＶＮＮが与えられるので、ＯＦＦとなる。

これに対して、第３オフ電流削減モードを選択しない場合には、第３オフ電流削減モード信号Ｂ３＝Ｌレベルとされる。この結果、ソース電圧供給回路６８においては、ＮＡＮＤ回路７１の出力＝Ｈレベル、インバータ７４の出力＝Ｌレベル、ＮＭＯＳトランジスタ７２がＯＮ、ＮＭＯＳトランジスタ７３がＯＦＦとなり、出力ノード７７には負電圧ＶＮＮが出力され、ＮＭＯＳトランジスタ３１、３２のソースには、負電圧ＶＮＮが与えられる。したがって、従来と同様の状態となる。

図示は省略するが、本発明の半導体記憶装置の第３実施形態では、ウエハ・バーンイン・テスト時に、第３オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのソースに負電圧ＶＳＰｃが与えられるように構成される。

本発明の半導体記憶装置の第３実施形態よれば、ウエハ・バーンイン・テスト時に、第３オフ電流削減モードを選択すると、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのソースに負電圧ＶＮＮよりも高い負電圧ＶＳＰｃを与えることができるので、これらワード線リセット用のＮＭＯＳトランジスタのゲート・ソース間電圧を負電圧とし、これらワード線リセット用のＮＭＯＳトランジスタのオフ電流を削減し、ウエハ・バーンイン・テスト用の高電圧ＶＰＰ２を与えるべきワード線の電圧を所望の高電圧ＶＰＰ２に維持することができる。

なお、本発明の半導体記憶装置の第３実施形態においては、モード信号発生回路１５−３は、第３オフ電流削減モード信号Ｂ３を発生するようにしたが、第３オフ電流削減モード信号Ｂ３は発生しないようにしても良い。この場合、ソース電圧供給回路６８においては、ＮＡＮＤ回路７１の代わりにインバータを設けるようにし、第３オフ電流削減モードを非選択とすることができないようにする。

（第４実施形態）
図７は本発明の半導体記憶装置の第４実施形態の概略的構成図である。本発明の半導体記憶装置の第４実施形態は、モード信号発生回路としてモード信号発生回路１５−４を設けると共に、ワードデコーダ／オフ電流削減化回路部としてワードデコーダ／オフ電流削減化回路部４−４−１〜４−４−ｎを設け、その他については、本発明の半導体記憶装置の第１実施形態と同様に構成したものである。

モード信号発生回路１５−４は、外部ピン１４に与えられたテスト信号ＴＥＳＴとコマンドデコーダ８の出力信号とを入力し、動作モード信号Ａ１と、第１オフ電流削減モード信号Ｂ１と、第２オフ電流削減モード信号Ｂ２とを発生するように構成される。

図８は本発明の半導体記憶装置の第４実施形態の一部分を示す回路図であり、ワードデコーダ／オフ電流削減化回路部４−４−１〜４−４−ｎの一部分を示している。本発明の半導体記憶装置の第４実施形態は、第１実施形態と第２実施形態とを統合したものであり、メインワードドライバ２０に対して負電圧供給回路２３を設けると共に、サブワードドライバ２１に対して、サブワードリセット信号発生回路２２と、基盤バイアス電圧供給回路５５とを設けている。

負電圧供給回路２３は、チップ共通でも良いし、負電圧供給回路２３の構成要素のＶＮＮ発生回路５０やパッド５１だけがチップ共通でも良い。基盤バイアス電圧供給回路５５は、チップ共通でも良いし、基盤バイアス電圧供給回路５５の構成要素のＶＮＮ発生回路６３やパッド６４だけがチップ共通でも良い。また、ＶＮＮ発生回路５０、６３を共通化しても良いし、パッド５１、６４を共通化しても良い。

そこで、メインワードドライバ２０は、図２に示す場合と同様に、ＮＭＯＳトランジスタ２５のソースを電源ノード２７に接続し、この電源ノード２７を負電圧供給回路２３の出力ノード５２に接続している。サブワードドライバ２１は、図２に示す場合と同様に、ＮＭＯＳトランジスタ３２のゲートをサブワードリセット信号発生回路２２の出力ノード４３に接続し、かつ、図４に示す場合と同様に、ＮＭＯＳトランジスタ３１、３２の基盤を基盤バイアス電圧供給回路５５の出力ノード６５に接続している。

本発明の半導体記憶装置の第４実施形態においては、通常動作時には、動作モード信号Ａ１＝Ｌレベルとされる。この結果、負電圧供給回路２３の出力ノード５２には、第１実施形態の場合と同様に負電圧ＶＮＮが出力される。基盤バイアス電圧供給回路５５の出力ノード６５には、第２実施形態の場合と同様に負電圧ＶＮＮが出力され、ＮＭＯＳトランジスタ３１、３２の基盤には負電圧ＶＮＮが与えられる。したがって、本発明の半導体記憶装置の第４実施形態は、通常動作時には、第１実施形態の通常動作時と同様の状態となる。そして、ワード線ＷＬが選択される場合には、ワード線ＷＬの電圧＝ＶＰＰ１とされ、ワード線ＷＬが非選択とされる場合には、ワード線ＷＬの電圧＝ＶＮＮとされる。

ウエハ・バーンイン・テスト時には、動作モード信号Ａ１＝Ｈレベルとされる。高電圧線１７には高電圧ＶＰＰ２が与えられ、電源ノード３３の電圧＝ＶＰＰ２、メインワード選択信号ＭＷＬ＝ＶＰＰ２、サブワード選択信号ＳＷＬ＝ＶＰＰ２とされる。また、第１オフ電流削減モード及び第２オフ電流削減モードを選択する場合には、第１オフ電流削減モード信号Ｂ１＝Ｈレベル、第２オフ電流削減モード信号Ｂ２＝Ｈレベルとされる。

この結果、負電圧供給回路２３の出力ノード５２には、第１実施形態の場合と同様に負電圧ＶＳＰａが出力される。メインワードドライバ２０の出力ノード２９には、第１実施形態の場合と同様に負電圧ＶＳＰａが出力され、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０がＯＮ、ＮＭＯＳトランジスタ３１がＯＦＦとなる。サブワードリセット信号発生回路２２が出力するサブワードリセット信号ＷＬＲＳＴは、第１実施形態の場合と同様に負電圧ＶＳＰａとなり、サブワードドライバ２１のＮＭＯＳトランジスタ３２のゲートには負電圧ＶＳＰａが与えられる。

基盤バイアス電圧供給回路５５の出力ノード６５には、第２実施形態の場合と同様に負電圧ＶＳＰｂが出力され、ＮＭＯＳトランジスタ３１、３２の基盤には負電圧ＶＳＰｂが与えられる。したがって、ＮＭＯＳトランジスタ３１、３２のしきい値は、基盤に負電圧ＶＮＮが与えられる場合よりも高くなる。

これに対して、第１オフ電流削減モードを選択し、第２オフ電流削減モードを非選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｈレベル、第２オフ電流削減モード信号Ｂ２＝Ｌレベルとされ、第１実施形態のウエハ・バーンイン・テスト時の場合と同様の状態とされる。第１オフ電流削減モードを非選択とし、第２オフ電流削減モードを選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｌレベル、第２オフ電流削減モード信号Ｂ２＝Ｈレベルとされ、第２実施形態のウエハ・バーンイン・テスト時の場合と同様の状態とされる。第１オフ電流削減モード及び第２オフ電流削減モードを非選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｌレベル、第２オフ電流削減モード信号Ｂ２＝Ｌレベルとされ、従来と同様の状態とされる。

図示は省略するが、本発明の半導体記憶装置の第４実施形態では、ウエハ・バーンイン・テスト時に、第１オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのゲートに負電圧ＶＳＰａが与えられるように構成される。

また、図示は省略するが、ウエハ・バーンイン・テスト時に、第２オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタの基盤に負電圧ＶＳＰｂが与えられるように構成される。

本発明の半導体記憶装置の第４実施形態よれば、ウエハ・バーンイン・テスト時に、第１オフ電流削減モード及び第２オフ電流削減モードを選択すると、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのゲートに負電圧ＶＮＮよりも低い負電圧ＶＳＰａを与えると共に、これらワード線リセット用のＮＭＯＳトランジスタの基盤に負電圧ＶＮＮよりも低い負電圧ＶＳＰｂを与えることができる。

したがって、これらワード線リセット用のＮＭＯＳトランジスタのゲート・ソース間電圧を負電圧とすると共に、これらワード線リセット用のＮＭＯＳトランジスタのしきい値を高くし、これらワード線リセット用のＮＭＯＳトランジスタのオフ電流を削減し、ウエハ・バーンイン・テスト用の高電圧ＶＰＰ２を与えるべきワード線の電圧を所望の高電圧ＶＰＰ２に維持することができる。

なお、本発明の半導体記憶装置の第４実施形態においては、モード信号発生回路１５−４は、第１オフ電流削減モード信号Ｂ１及び第２オフ電流削減モード信号Ｂ２を発生するようにしたが、第１オフ電流削減モード信号Ｂ１及び第２オフ電流削減モード信号Ｂ２は発生しないようにしても良い。この場合、負電圧供給回路２３においては、ＮＡＮＤ回路４６の代わりにインバータを設けるようにし、第１オフ電流削減モードを非選択とすることができないようにする。基盤バイアス電圧供給回路５５においては、ＮＡＮＤ回路５９の代わりにインバータを設けるようにし、第２オフ電流削減モードを非選択とすることができないようにする。

（第５実施形態）
図９は本発明の半導体記憶装置の第５実施形態の概略的構成図である。本発明の半導体記憶装置の第５実施形態は、モード信号発生回路としてモード信号発生回路１５−５を設けると共に、ワードデコーダ／オフ電流削減化回路部としてワードデコーダ／オフ電流削減化回路部４−５−１〜４−５−ｎを設け、その他については、本発明の半導体記憶装置の第１実施形態と同様に構成したものである。

モード信号発生回路１５−５は、外部ピン１４に与えられたテスト信号ＴＥＳＴとコマンドデコーダ８の出力信号とを入力して、動作モード信号Ａ１と、第１オフ電流削減モード信号Ｂ１と、第３オフ電流削減モード信号Ｂ３とを発生するように構成される。

図１０は本発明の半導体記憶装置の第５実施形態の一部分を示す回路図であり、ワードデコーダ／オフ電流削減化回路部４−５−１〜４−５−ｎの一部分を示している。本発明の半導体記憶装置の第５実施形態は、第１実施形態と第３実施形態とを統合したものであり、メインワードドライバ２０に対して負電圧供給回路２３を設けると共に、サブワードドライバ２１に対して、サブワードリセット信号発生回路２２と、ソース電圧供給回路６８とを設けている。

負電圧供給回路２３は、チップ共通でも良いし、負電圧供給回路２３の構成要素のＶＮＮ発生回路５０やパッド５１だけがチップ共通でも良い。ソース電圧供給回路６８は、チップ共通でも良いし、ソース電圧供給回路６８の構成要素のＶＮＮ発生回路７５やパッド７６だけがチップ共通でも良い。また、ＶＮＮ発生回路５０、７５を共通化しても良い。

そこで、メインワードドライバ２０は、図２に示す場合と同様に、ＮＭＯＳトランジスタ２５のソースを電源ノード２７に接続し、この電源ノード２７を負電圧供給回路２３の出力ノード５２に接続している。サブワードドライバ２１は、図２に示す場合と同様に、ＮＭＯＳトランジスタ３２のゲートをサブワードリセット信号発生回路２２の出力ノード４３に接続し、かつ、図６に示す場合と同様に、ＮＭＯＳトランジスタ３１、３２のソースをソース電圧供給回路６８の出力ノード７７に接続している。

本発明の半導体記憶装置の第５実施形態においては、通常動作時には、動作モード信号Ａ１＝Ｌレベルとされる。この結果、負電圧供給回路２３の出力ノード５２には、第１実施形態の場合と同様に負電圧ＶＮＮが出力される。ソース電圧供給回路６８の出力ノード７７には、第３実施形態の場合と同様に、負電圧ＶＮＮが出力される。したがって、本発明の半導体記憶装置の第５実施形態は、通常動作時には、第１実施形態の通常動作時と同様の状態となる。そして、ワード線ＷＬが選択される場合には、ワード線ＷＬの電圧＝ＶＰＰ１とされ、ワード線ＷＬが非選択とされる場合には、ワード線ＷＬの電圧＝ＶＮＮとされる。

ウエハ・バーンイン・テスト時には、動作モード信号Ａ１＝Ｈレベルとされる。高電圧線１７には高電圧ＶＰＰ２が与えられ、電源ノード３３の電圧＝ＶＰＰ２、メインワード選択信号ＭＷＬ＝ＶＰＰ２、サブワード選択信号ＳＷＬ＝ＶＰＰ２とされる。また、第１オフ電流削減モード及び第３オフ電流削減モードを選択する場合には、第１オフ電流削減モード信号Ｂ１＝Ｈレベル、第３オフ電流削減モード信号Ｂ３＝Ｈレベルとされる。

この結果、負電圧供給回路２３の出力ノード５２には、第１実施形態の場合と同様に負電圧ＶＳＰａが出力される。メインワードドライバ２０の出力ノード２９には、第１実施形態の場合と同様に負電圧ＶＳＰａが出力され、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０はＯＮ、ＮＭＯＳトランジスタ３１はＯＦＦとなる。また、サブワードリセット信号発生回路２２が出力するサブワードリセット信号ＷＬＲＳＴは負電圧ＶＳＰａとなり、サブワードドライバ２１のＮＭＯＳトランジスタ３２のゲートには負電圧ＶＳＰａが与えられる。

ソース電圧供給回路６８の出力ノード７７には、第３実施形態の場合と同様に負電圧ＶＳＰｃが出力され、ＮＭＯＳトランジスタ３１、３２のソースには負電圧ＶＳＰｃが与えられる。したがって、ＶＳＰａ＜ＶＳＰｃとする場合には、ＮＭＯＳトランジスタ３１、３２のゲート・ソース間電圧を負電圧とすることができる。

これに対して、第１オフ電流削減モードを選択し、第３オフ電流削減モードを非選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｈレベル、第３オフ電流削減モード信号Ｂ３＝Ｌレベルとされ、第１実施形態のウエハ・バーンイン・テスト時の場合と同様の状態とされる。第１オフ電流削減モードを非選択とし、第３オフ電流削減モードを選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｌレベル、第３オフ電流削減モード信号Ｂ３＝Ｈレベルとされ、第３実施形態のウエハ・バーンイン・テスト時の場合と同様の状態とされる。第１オフ電流削減モード及び第３オフ電流削減モードを非選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｌレベル、第３オフ電流削減モード信号Ｂ３＝Ｌレベルとされ、従来と同様の状態とされる。

図示は省略するが、本発明の半導体記憶装置の第５実施形態では、ウエハ・バーンイン・テスト時に、第１オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのゲートに負電圧ＶＳＰａが与えられるように構成される。

また、図示は省略するが、ウエハ・バーンイン・テスト時に、第３オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのソースに負電圧ＶＳＰｃが与えられるように構成される。

本発明の半導体記憶装置の第５実施形態よれば、ウエハ・バーンイン・テスト時に、第１オフ電流削減モード及び第３オフ電流削減モードを選択すると、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのゲートに負電圧ＶＮＮよりも低い負電圧ＶＳＰａを与えると共に、これらワード線リセット用のＮＭＯＳトランジスタのソースに負電圧ＶＮＮよりも高い負電圧ＶＳＰｃを与えることができる。

したがって、ＶＳＰａ＜ＶＳＰｃとする場合には、これらワード線リセット用のＮＭＯＳトランジスタのゲート・ソース間電圧を負電圧とし、これらワード線リセット用のＮＭＯＳトランジスタのオフ電流を削減し、ウエハ・バーンイン・テスト用の高電圧ＶＰＰ２を与えるべきワード線の電圧を所望の高電圧ＶＰＰ２に維持することができる。

なお、本発明の半導体記憶装置の第５実施形態においては、モード信号発生回路１５−５は、第１オフ電流削減モード信号Ｂ１及び第３オフ電流削減モード信号Ｂ３を発生するようにしたが、第１オフ電流削減モード信号Ｂ１及び第３オフ電流削減モード信号Ｂ３は発生しないようにしても良い。この場合、負電圧供給回路２３においては、ＮＡＮＤ回路４６の代わりにインバータを設けるようにし、第１オフ電流削減モードを非選択とすることはできないようにする。ソース電圧供給回路６８においては、ＮＡＮＤ回路７１の代わりにインバータを設けるようにし、第３オフ電流削減モードを非選択とすることはできないようにする。

（第６実施形態）
図１１は本発明の半導体記憶装置の第６実施形態の概略的構成図である。本発明の半導体記憶装置の第６実施形態は、モード信号発生回路としてモード信号発生回路１５−６を設けると共に、ワードデコーダ／オフ電流削減化回路部として、ワードデコーダ／オフ電流削減化回路部４−６−１〜４−６−ｎを設け、その他については、本発明の半導体記憶装置の第１実施形態と同様に構成したものである。

モード信号発生回路１５−６は、外部ピン１４に与えられたテスト信号ＴＥＳＴとコマンドデコーダ８の出力信号とを入力し、動作モード信号Ａ１と、第２オフ電流削減モード信号Ｂ２と、第３オフ電流削減モード信号Ｂ３とを発生するように構成される。

図１２は本発明の半導体記憶装置の第６実施形態の一部分を示す回路図であり、ワードデコーダ／オフ電流削減化回路部４−６−１〜４−６−ｎの一部分を示している。本発明の半導体記憶装置の第６実施形態は、第２実施形態と第３実施形態とを統合したものであり、サブワードドライバ２１に対して、基盤バイアス電圧供給回路５５と、ソース電圧供給回路６８とを設けている。

基盤バイアス電圧供給回路５５は、チップ共通でも良いし、基盤バイアス電圧供給回路５５の構成要素のＶＮＮ発生回路６３やパッド６４だけがチップ共通でも良い。ソース電圧供給回路６８は、チップ共通でも良いし、ソース電圧供給回路６８の構成要素のＶＮＮ発生回路７５やパッド７６だけがチップ共通でも良い。また、ＶＮＮ発生回路６３、７５を共通化しても良い。

そこで、メインワードドライバ２０は、図４に示す場合と同様に、ＮＭＯＳトランジスタ２５のソースを負電圧ノード５６に接続している。サブワードドライバ２１は、図４に示す場合と同様に、ＮＭＯＳトランジスタ３１、３２の基盤を基盤バイアス電圧供給回路５５の出力ノード６５に接続し、かつ、図６に示す場合と同様に、ＮＭＯＳトランジスタ３１、３２のソースをソース電圧供給回路６８の出力ノード７７に接続している。

本発明の半導体記憶装置の第６実施形態においては、通常動作時には、動作モード信号Ａ１＝Ｌレベルとされる。この結果、基盤バイアス電圧供給回路５５の出力ノード６５には、第２実施形態の場合と同様に負電圧ＶＮＮが出力され、ＮＭＯＳトランジスタ３１、３２の基盤には負電圧ＶＮＮが与えられる。ソース電圧供給回路６８の出力ノード７７には、第３実施形態の場合と同様に負電圧ＶＮＮが出力され、ＮＭＯＳトランジスタ３１、３２のソースには負電圧ＶＮＮが与えられる。したがって、本発明の半導体記憶装置の第６実施形態は、通常動作時には、第１実施形態の通常動作時と同様の状態となり、ワード線ＷＬが選択される場合には、ワード線ＷＬの電圧＝ＶＰＰ１とされ、ワード線ＷＬが非選択とされる場合には、ワード線ＷＬの電圧＝ＶＮＮとされる。

ウエハ・バーンイン・テスト時には、動作モード信号Ａ１＝Ｈレベルとされる。高電圧線１７には高電圧ＶＰＰ２が与えられ、電源ノード３３の電圧＝ＶＰＰ２、メインワード選択信号ＭＷＬ＝ＶＰＰ２とされる。サブワードリセット信号ＷＬＲＳＴ＝ＶＮＮとされる。また、第２オフ電流削減モード及び第３オフ電流削減モードを選択する場合には、第２オフ電流削減モード信号Ｂ２＝Ｈレベル、第３オフ電流削減モード信号Ｂ３＝Ｈレベルとされる。

この結果、基盤バイアス電圧供給回路５５の出力ノード６５には、第２実施形態の場合と同様に負電圧ＶＳＰｂが出力され、ＮＭＯＳトランジスタ３１、３２の基盤には負電圧ＶＳＰｂが与えられる。したがって、ＮＭＯＳトランジスタ３１、３２のしきい値は、基盤に負電圧ＶＮＮが与えられる場合よりも高くなる。また、ソース電圧供給回路６８の出力ノード７７には、第３実施形態の場合と同様に負電圧ＶＳＰｃが出力され、ＮＭＯＳトランジスタ３１、３２のソースには負電圧ＶＳＰｃが与えられる。

これに対して、第２オフ電流削減モードを選択し、第３オフ電流削減モードを非選択とする場合には、第２オフ電流削減モード信号Ｂ２＝Ｈレベル、第３オフ電流削減モード信号Ｂ３＝Ｌレベルとされ、第２実施形態のウエハ・バーンイン・テスト時の場合と同様の状態とされる。第２オフ電流削減モードを非選択とし、第３オフ電流削減モードを選択とする場合には、第２オフ電流削減モード信号Ｂ２＝Ｌレベル、第３オフ電流削減モード信号Ｂ３＝Ｈレベルとされ、第３実施形態のウエハ・バーンイン・テスト時の場合と同様の状態とされる。第２オフ電流削減モード及び第３オフ電流削減モードを非選択とする場合には、第２オフ電流削減モード信号Ｂ２＝Ｌレベル、第３オフ電流削減モード信号Ｂ３＝Ｌレベルとされ、従来と同様の状態とされる。

図示は省略するが、本発明の半導体記憶装置の第６実施形態では、ウエハ・バーンイン・テスト時に、第２オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタの基盤に負電圧ＶＳＰｂが与えられるように構成される。

また、図示は省略するが、ウエハ・バーンイン・テスト時に、第３オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのソースに負電圧ＶＳＰｃが与えられるように構成される。

本発明の半導体記憶装置の第６実施形態よれば、ウエハ・バーンイン・テスト時に、第２オフ電流削減モード及び第３オフ電流削減モードを選択すると、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタの基盤に負電圧ＶＮＮよりも低い負電圧ＶＳＰｂを与えると共に、これらワード線リセット用のＮＭＯＳトランジスタのソースに負電圧ＶＮＮよりも高い負電圧ＶＳＰｃを与えることができる。

したがって、これらワード線リセット用のＮＭＯＳトランジスタのしきい値を高くすると共に、これらワード線リセット用のＮＭＯＳトランジスタのゲート・ソース間電圧を負電圧とし、これらワード線リセット用のＮＭＯＳトランジスタのオフ電流を削減し、ウエハ・バーンイン・テスト用の高電圧ＶＰＰ２を与えるべきワード線の電圧を所望の高電圧ＶＰＰ２に維持することができる。

なお、本発明の半導体記憶装置の第６実施形態においては、モード信号発生回路１５−６は、第２オフ電流削減モード信号Ｂ２及び第３オフ電流削減モード信号Ｂ３を発生するようにしたが、第２オフ電流削減モード信号Ｂ２及び第３オフ電流削減モード信号Ｂ３は発生しないようにしても良い。この場合、基盤バイアス電圧供給回路５５においては、ＮＡＮＤ回路５９の代わりにインバータを設け、第２オフ電流削減モードを非選択とすることはできないようにする。ソース電圧供給回路６８においては、ＮＡＮＤ回路７１の代わりにインバータを設けるようにし、第３オフ電流削減モードを非選択とすることはできないようにする。

（第７実施形態）
図１３は本発明の半導体記憶装置の第７実施形態の概略的構成図である。本発明の半導体記憶装置の第７実施形態は、モード信号発生回路としてモード信号発生回路１５−７を設けると共に、ワードデコーダ／オフ電流削減化回路部として、ワードデコーダ／オフ電流削減化回路部４−７−１〜４−７−ｎを設け、その他については、本発明の半導体記憶装置の第１実施形態と同様に構成したものである。

モード信号発生回路１５−７は、外部ピン１４に与えられたテスト信号ＴＥＳＴとコマンドデコーダ８の出力信号とを入力し、動作モード信号Ａ１と、第１オフ電流削減モード信号Ｂ１と、第２オフ電流削減モード信号Ｂ２と、第３オフ電流削減モード信号Ｂ３とを発生するように構成される。

図１４は本発明の半導体記憶装置の第７実施形態の一部分を示す回路図であり、ワードデコーダ／オフ電流削減化回路部４−７−１〜４−７−ｎの一部分を示している。本発明の半導体記憶装置の第７実施形態は、第１実施形態と第２実施形態と第３実施形態とを統合したものであり、メインワードドライバ２０に対して負電圧供給回路２３を設けると共に、サブワードドライバ２１に対して、サブワードリセット信号発生回路２２と、基盤バイアス電圧供給回路５５と、ソース電圧供給回路６８とを設けている。

負電圧供給回路２３は、チップ共通でも良いし、負電圧供給回路２３の構成要素のＶＮＮ発生回路５０やパッド５１だけがチップ共通でも良い。基盤バイアス電圧供給回路５５は、チップ共通でも良いし、基盤バイアス電圧供給回路５５の構成要素のＶＮＮ発生回路６３やパッド６４だけがチップ共通でも良い。ソース電圧供給回路６８は、チップ共通でも良いし、ソース電圧供給回路６８の構成要素のＶＮＮ発生回路７５やパッド７６だけがチップ共通でも良い。また、ＶＮＮ発生回路５０、６３、７５を共通化しても良いし、パッド５１、６４を共通化しても良い。

そこで、メインワードドライバ２０は、図２に示す場合と同様に、ＮＭＯＳトランジスタ２５のソースを電源ノード２７に接続し、この電源ノード２７を負電圧供給回路２３の出力ノード５２に接続している。サブワードドライバ２１は、図２に示す場合と同様に、ＮＭＯＳトランジスタ３２のゲートをサブワードリセット信号発生回路２２の出力ノード４３に接続している。また、図４に示す場合と同様に、ＮＭＯＳトランジスタ３１、３２の基盤を基盤バイアス電圧供給回路５５の出力ノード６５に接続している。また、図６に示すように、ＮＭＯＳトランジスタ３１、３２のソースをソース電圧供給回路６８の出力ノード７７に接続している。

本発明の半導体記憶装置の第７実施形態においては、通常動作時には、動作モード信号Ａ１＝Ｌレベルとされる。この結果、負電圧供給回路２３の出力ノード５２には、第１実施形態の場合と同様に負電圧ＶＮＮが出力される。基盤バイアス電圧供給回路５５の出力ノード６５には、第２実施形態の場合と同様に負電圧ＶＮＮが出力され、ＮＭＯＳトランジスタ３１、３２の基盤には負電圧ＶＮＮが与えられる。ソース電圧供給回路６８の出力ノード７７には、第３実施形態の場合と同様に負電圧ＶＮＮが出力され、ＮＭＯＳトランジスタ３１、３２のソースには負電圧ＶＮＮが与えられる。したがって、本発明の半導体記憶装置の第７実施形態は、通常動作時には、第１実施形態の通常動作時と同様の状態となり、ワード線ＷＬが選択される場合には、ワード線ＷＬの電圧＝ＶＰＰ１とされ、ワード線ＷＬが非選択とされる場合には、ワード線ＷＬの電圧＝ＶＮＮとされる。

ウエハ・バーンイン・テスト時には、動作モード信号Ａ１＝Ｈレベルとされる。高電圧線１７には高電圧ＶＰＰ２が与えられ、電源ノード３３の電圧＝ＶＰＰ２、メインワード選択信号ＭＷＬ＝ＶＰＰ２、サブワード選択信号ＳＷＬ＝ＶＰＰ２とされる。また、第１オフ電流削減モード、第２オフ電流削減モード及び第３オフ電流削減モードを選択する場合には、第１オフ電流削減モード信号Ｂ１＝Ｈレベル、第２オフ電流削減モード信号Ｂ２＝Ｈレベル、第３オフ電流削減モード信号Ｂ３＝Ｈレベルとされる。

この結果、負電圧供給回路２３の出力ノード５２には、第１実施形態の場合と同様に負電圧ＶＳＰａが出力される。メインワードドライバ２０の出力ノード２９には、第１実施形態の場合と同様に負電圧ＶＳＰａが出力され、サブワードドライバ２１においては、ＰＭＯＳトランジスタ３０はＯＮ、ＮＭＯＳトランジスタ３１はＯＦＦとなる。また、サブワードリセット信号発生回路２２が出力するサブワードリセット信号ＷＬＲＳＴは、第１実施形態の場合と同様に負電圧ＶＳＰａとなり、サブワードドライバ２１のＮＭＯＳトランジスタ３２のゲートには負電圧ＶＳＰａが与えられる。

基盤バイアス電圧供給回路５５の出力ノード６５には、第２実施形態の場合と同様に負電圧ＶＳＰｂが出力され、ＮＭＯＳトランジスタ３１、３２の基盤には負電圧ＶＳＰｂが与えられる。したがって、ＮＭＯＳトランジスタ３１、３２のしきい値は、基盤に負電圧ＶＮＮが与えられる場合よりも高くなる。ソース電圧供給回路６８の出力ノード７７には、第３実施形態の場合と同様に負電圧ＶＳＰｃが出力され、ＮＭＯＳトランジスタ３１、３２の基盤には負電圧ＶＳＰｃが与えられる。したがって、ＶＳＰａ＜ＶＳＰｃとする場合には、ＮＭＯＳトランジスタ３１、３２のゲート・ソース間電圧は負電圧となる。

これに対して、第１オフ電流削減モードを選択し、第２オフ電流削減モード及び第３オフ電流削減モードを非選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｈレベル、第２オフ電流削減モード信号Ｂ２＝Ｌレベル、第３電流削減モード信号Ｂ３＝Ｌレベルとされ、第１実施形態のウエハ・バーンイン・テスト時の場合と同様の状態とされる。第２オフ電流削減モードを選択し、第１オフ電流削減モード及び第３オフ電流削減モードを非選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｌレベル、第２オフ電流削減モード信号Ｂ２＝Ｈレベル、第３オフ電流削減モード信号Ｂ３＝Ｌレベルとされ、第２実施形態のウエハ・バーンイン・テスト時の場合と同様の状態とされる。

第３オフ電流削減モードを選択し、第１オフ電流削減モード及び第２オフ電流削減モードを非選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｌレベル、第２オフ電流削減モード信号Ｂ２＝Ｌレベル、第３オフ電流削減モード信号Ｂ３＝Ｈレベルとされ、第３実施形態のウエハ・バーンイン・テスト時の場合と同様の状態とされる。第１オフ電流削減モード及び第２オフ電流削減モードを選択し、第３オフ電流削減モードを非選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｈレベル、第２オフ電流削減モード信号Ｂ２＝Ｈレベル、第３オフ電流削減モード信号Ｂ３＝Ｌレベルとされ、第４実施形態のウエハ・バーンイン・テスト時の場合と同様の状態とされる。

第１オフ電流削減モード及び第３オフ電流削減モードを選択し、第２オフ電流削減モードを非選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｈレベル、第２オフ電流削減モード信号Ｂ２＝Ｌレベル、第３オフ電流削減モード信号Ｂ３＝Ｈレベルとされ、第５実施形態のウエハ・バーンイン・テスト時の場合と同様の状態となる。第２オフ電流削減モード及び第３オフ電流削減モードを選択し、第１オフ電流削減モードを非選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｌレベル、第２オフ電流削減モード信号Ｂ２＝Ｈレベル、第３オフ電流削減モード信号Ｂ３＝Ｈレベルとされ、第６実施形態のウエハ・バーンイン・テスト時の場合と同様の状態とされる。

また、第１オフ電流削減モード、第２オフ電流削減モード及び第３オフ電流削減モードを非選択とする場合には、第１オフ電流削減モード信号Ｂ１＝Ｌレベル、第２オフ電流削減モード信号Ｂ２＝Ｌレベル、第３オフ電流削減モード信号Ｂ３＝Ｌレベルとされ、従来と同様の状態とされる。

図示は省略するが、本発明の半導体記憶装置の第７実施形態では、ウエハ・バーンイン・テスト時に、第１オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのゲートに負電圧ＶＳＰａが与えられるように構成される。

また、図示は省略するが、ウエハ・バーンイン・テスト時に、第２オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタの基盤に負電圧ＶＳＰｂが与えられるように構成される。

また、図示は省略するが、ウエハ・バーンイン・テスト時に、第３オフ電流削減モードを選択する場合には、サブワードドライバ２１のワード線リセット用のＮＭＯＳトランジスタ３１、３２のみならず、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのソースに負電圧ＶＳＰｃが与えられるように構成される。

本発明の半導体記憶装置の第７実施形態よれば、ウエハ・バーンイン・テスト時に、第１オフ電流削減モード及び第２オフ電流削減モードを選択すると、高電圧ＶＰＰ２を印加するワード線に対応して設けられている全サブワードドライバのワード線リセット用のＮＭＯＳトランジスタのゲートに負電圧ＶＮＮよりも低い負電圧ＶＳＰａを与え、かつ、これらワード線リセット用のＮＭＯＳトランジスタの基盤に負電圧ＶＮＮよりも低い負電圧ＶＳＰｂを与えることができ、かつ、これらワード線リセット用のＮＭＯＳトランジスタのソースに負電圧ＶＮＮよりも高い負電圧ＶＳＰｃを与えることができる。

したがって、ＶＳＰａ＜ＶＳＰｃとする場合には、これらワード線リセット用のＮＭＯＳトランジスタのゲート・ソース間電圧を負電圧とすると共に、これらワード線リセット用のＮＭＯＳトランジスタのしきい値を高くし、これらワード線リセット用のＮＭＯＳトランジスタのオフ電流を削減し、ウエハ・バーンイン・テスト用の高電圧ＶＰＰ２を与えるべきワード線の電圧を所望の高電圧ＶＰＰ２に維持することができる。

なお、本発明の半導体記憶装置の第７実施形態においては、モード信号発生回路１５−７は、第１オフ電流削減モード信号Ｂ１、第２オフ電流削減モード信号Ｂ２及び第３オフ電流削減モード信号Ｂ３を発生するようにしたが、これら第１オフ電流削減モード信号Ｂ１、第２オフ電流削減モード信号Ｂ２及び第３オフ電流削減モード信号Ｂ３は発生しないようにしても良い。この場合、負電圧供給回路２３においては、ＮＡＮＤ回路４６の代わりにインバータを設けるようにし、第１オフ電流削減モードを非選択とすることができないようにする。基盤バイアス電圧供給回路５５においては、ＮＡＮＤ回路５９の代わりにインバータを設けるようにし、第２オフ電流削減モードを非選択とすることができないようにする。ソース電圧供給回路６８においては、ＮＡＮＤ回路７１の代わりにインバータを設けるようにし、第３オフ電流削減モードを非選択とすることができないようにする。

ここで、本発明を整理すると、本発明には、少なくとも、以下の半導体記憶装置及び半導体記憶装置のウエハ・バーンイン・テスト方法が含まれる。

（付記１）
ワード線と、
通常動作時には前記ワード線をリセットするために使用され、ウエハ・バーンイン・テスト時にはオフとされるトランジスタと、
前記ウエハ・バーンイン・テスト時に、前記トランジスタに対する通常動作時よりも低いゲート電圧の供給と、前記トランジスタに対する通常動作時よりも低い基盤バイアス電圧の供給と、前記トランジスタに対する通常動作時よりも高いソース電圧の供給のうち、少なくとも１つを行うオフ電流削減化回路と
を有することを特徴とする半導体記憶装置。

（付記２）
前記オフ電流削減化回路は、
前記通常動作時には第１電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第１電圧よりも低い第２電圧を出力する第１の電圧供給回路と、
前記第１の電圧供給回路が出力する前記第１電圧又は前記第２電圧が与えられ、その出力ノードにサブワードリセット信号を出力し、前記通常動作時には前記サブワードリセット信号を前記第１電圧とし、前記ウエハ・バーンイン・テスト時には前記サブワードリセット信号を前記第２電圧とするサブワードリセット信号発生回路とを有し、
前記トランジスタのゲートは、前記サブワードリセット信号発生回路の前記サブワードリセット信号が出力される出力ノードに接続されていること
を特徴とする付記１に記載の半導体記憶装置。

（付記３）
前記オフ電流削減化回路は、
前記通常動作時には第３電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第３電圧よりも低い第４電圧を出力する第２の電圧供給回路を有し、
前記トランジスタの基盤は、前記第２の電圧供給回路の前記第３電圧又は前記第４電圧が出力される出力ノードに接続されていること
を特徴とする付記１に記載の半導体記憶装置。

（付記４）
前記オフ電流削減化回路は、
前記通常動作時には第５電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第５電圧よりも高い第６電圧を出力する第３の電圧供給回路を有し、
前記トランジスタのソースは、前記第３の電圧供給回路の前記第５電圧又は前記第６電圧が出力される出力ノードに接続されていること
を特徴とする付記１に記載の半導体記憶装置。

（付記５）
前記オフ電流削減化回路は、
前記通常動作時には第１電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第１電圧よりも低い第２電圧を出力する第１の電圧供給回路と、
前記第１の電圧供給回路が出力する前記第１電圧又は前記第２電圧が与えられ、その出力ノードにサブワードリセット信号を出力し、前記通常動作時には前記サブワードリセット信号を前記第１電圧とし、前記ウエハ・バーンイン・テスト時には前記サブワードリセット信号を前記第２電圧とするサブワードリセット信号発生回路と、
前記通常動作時には第３電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第３電圧よりも低い第４電圧を出力する第２の電圧供給回路とを有し、
前記トランジスタのゲートは、前記サブワードリセット信号発生回路の前記サブワードリセット信号が出力される出力ノードに接続され、
前記トランジスタの基盤は、前記第２の電圧供給回路の前記第３電圧又は前記第４電圧が出力される出力ノードに接続されていること
を特徴とする付記１に記載の半導体記憶装置。

（付記６）
前記オフ電流削減化回路は、
前記通常動作時には第１電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第１電圧よりも低い第２電圧を出力する第１の電圧供給回路と、
前記第１の電圧供給回路が出力する前記第１電圧又は前記第２電圧が与えられ、その出力ノードにサブワードリセット信号を出力し、前記通常動作時には前記サブワードリセット信号を前記第１電圧とし、前記ウエハ・バーンイン・テスト時には前記サブワードリセット信号を前記第２電圧とするサブワードリセット信号発生回路と、
前記通常動作時には第５電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第５電圧よりも高い第６電圧を出力する第３の電圧供給回路とを有し、
前記トランジスタのゲートは、前記サブワードリセット信号発生回路の前記サブワードリセット信号が出力される出力ノードに接続され、
前記トランジスタのソースは、前記第３の電圧供給回路の前記第５電圧又は第６電圧が出力される出力ノードに接続されていること
を特徴とする付記１に記載の半導体記憶装置。

（付記７）
前記オフ電流削減化回路は、
前記通常動作時には第３電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第３電圧よりも低い第４電圧を出力する第２の電圧供給回路と、
前記通常動作時には第５電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第５電圧よりも高い第６電圧を出力する第３の電圧供給回路とを有し、
前記トランジスタの基盤は、前記第２の電圧供給回路の前記第３電圧又は前記第４電圧が出力される出力ノードに接続され、
前記トランジスタのソースは、前記第３の電圧供給回路の前記第５電圧又は前記第６電圧が出力される出力ノードに接続されていること
を特徴とする付記１に記載の半導体記憶装置。

（付記８）
前記オフ電流削減化回路は、
前記通常動作時には第１電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第１電圧よりも低い第２電圧を出力する第１の電圧供給回路と、
前記第１の電圧供給回路が出力する前記第１電圧又は前記第２電圧が与えられ、その出力ノードにサブワードリセット信号を出力し、前記通常動作時には前記サブワードリセット信号を前記第１電圧とし、前記ウエハ・バーンイン・テスト時には前記サブワードリセット信号を前記第２電圧とするサブワードリセット信号発生回路と、
前記通常動作時には第３電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第３電圧よりも低い第４電圧を出力する第２の電圧供給回路と、
前記通常動作時には第５電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第５電圧よりも高い第６電圧を出力する第３の電圧供給回路とを有し、
前記トランジスタのゲートは、前記サブワードリセット信号発生回路の前記サブワードリセット信号が出力される出力ノードに接続され、
前記トランジスタの基盤は、前記第２の電圧供給回路の前記第３電圧又は前記第４電圧が出力される出力ノードに接続され、
前記トランジスタのソースは、前記第３の電圧供給回路の前記第５電圧又は前記第６電圧が出力される出力ノードに接続されていること
を特徴とする付記１に記載の半導体記憶装置。

（付記９）
ワード線と、
通常動作時には前記ワード線をリセットするために使用され、ウエハ・バーンイン・テスト時にはオフとされるトランジスタと
を有する半導体記憶装置のウエハ・バーンイン・テスト方法であって、
前記トランジスタに対する通常動作時よりも低いゲート電圧の供給工程と、前記トランジスタに対する通常動作時よりも低い基盤バイアス電圧の供給工程と、前記トランジスタに対する通常動作時よりも高いソース電圧の供給工程のうち、少なくとも１つの工程を含むこと
を特徴とする半導体記憶装置のウエハ・バーンイン・テスト方法。

本発明の半導体記憶装置の第１実施形態の概略的構成図である。 本発明の半導体記憶装置の第１実施形態の一部分を示す回路図である。 本発明の半導体記憶装置の第２実施形態の概略的構成図である。 本発明の半導体記憶装置の第２実施形態の一部分を示す回路図である。 本発明の半導体記憶装置の第３実施形態の概略的構成図である。 本発明の半導体記憶装置の第３実施形態の一部分を示す回路図である。 本発明の半導体記憶装置の第４実施形態の概略的構成図である。 本発明の半導体記憶装置の第４実施形態の一部分を示す回路図である。 本発明の半導体記憶装置の第５実施形態の概略的構成図である。 本発明の半導体記憶装置の第５実施形態の一部分を示す回路図である。 本発明の半導体記憶装置の第６実施形態の概略的構成図である。 本発明の半導体記憶装置の第６実施形態の一部分を示す回路図である。 本発明の半導体記憶装置の第７実施形態の概略的構成図である。 本発明の半導体記憶装置の第７実施形態の一部分を示す回路図である。

符号の説明

１…コア部
２−１、２−ｎ…セルアレイ部
３−１Ａ、３−１Ｂ、３−ｎＡ、３−ｎＢ…センスアンプ部
４−１−１〜４−７−１…ワードデコーダ／オフ電流削減化回路部
４−１−ｎ〜４−７−ｎ…ワードデコーダ／オフ電流削減化回路部
５…コラムデコーダ
６…リードアンプ／ライトアンプ部
７…外部ピン群
８…コマンドデコーダ
９…コア制御回路
１０…外部ピン群
１１…アドレス入力回路
１２…外部ピン群
１３…データ入出力回路
１４…外部ピン
１５−１〜１５−７…モード信号発生回路
１６…高電圧発生回路
１７…高電圧線
２０…メインワードドライバ
２１…サブワードドライバ
２２…サブワードリセット信号発生回路
２３…負電圧供給回路
２４…ＰＭＯＳトランジスタ
２５…ＮＭＯＳトランジスタ
２６、２７…電源ノード
２８…メインワード選択信号入力ノード
２９…出力ノード
３０…ＰＭＯＳトランジスタ
３１、３２…ＮＭＯＳトランジスタ
３３、３４、３５…電源ノード
３６…制御電圧入力ノード
３７…出力ノード
３８…ＰＭＯＳトランジスタ
３９…ＮＭＯＳトランジスタ
４０、４１…電源ノード
４２…サブワード選択信号入力ノード
４３…出力ノード
４４…動作モード信号入力ノード
４５…第１オフ電流削減モード信号入力ノード
４６…ＮＡＮＤ回路
４７、４８…ＮＭＯＳトランジスタ
４９…インバータ
５０…ＶＮＮ発生回路
５１…パッド
５２…出力ノード
５５…基盤バイアス電圧供給回路
５６…電源ノード
５７…動作モード信号入力ノード
５８…第２オフ電流削減モード信号入力ノード
５９…ＮＡＮＤ回路
６０、６１…ＮＭＯＳトランジスタ
６２…インバータ
６３…ＶＮＮ発生回路
６４…パッド
６５…出力ノード
６８…ソース電圧供給回路
６９…動作モード信号入力ノード
７０…第３オフ電流削減モード信号入力ノード
７１…ＮＡＮＤ回路
７２、７３…ＮＭＯＳトランジスタ
７４…インバータ
７５…ＶＮＮ発生回路
７６…パッド
７７…出力ノード

Claims (5)

1. ワード線と、
   通常動作時には前記ワード線をリセットするために使用され、ウエハ・バーンイン・テスト時にはオフとされるトランジスタと、
   前記ウエハ・バーンイン・テスト時に、前記トランジスタに対する通常動作時よりも低いゲート電圧の供給と、前記トランジスタに対する通常動作時よりも低い基盤バイアス電圧の供給と、前記トランジスタに対する通常動作時よりも高いソース電圧の供給のうち、少なくとも１つを行うオフ電流削減化回路と
   を有することを特徴とする半導体記憶装置。
2. 前記オフ電流削減化回路は、
   前記通常動作時には第１電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第１電圧よりも低い第２電圧を出力する第１の電圧供給回路と、
   前記第１の電圧供給回路が出力する前記第１電圧又は前記第２電圧が与えられ、その出力ノードにサブワードリセット信号を出力し、前記通常動作時には前記サブワードリセット信号を前記第１電圧とし、前記ウエハ・バーンイン・テスト時には前記サブワードリセット信号を前記第２電圧とするサブワードリセット信号発生回路とを有し、
   前記トランジスタのゲートは、前記サブワードリセット信号発生回路の前記サブワードリセット信号が出力される出力ノードに接続されていること
   を特徴とする請求項１に記載の半導体記憶装置。
3. 前記オフ電流削減化回路は、
   前記通常動作時には第３電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第３電圧よりも低い第４電圧を出力する第２の電圧供給回路を有し、
   前記トランジスタの基盤は、前記第２の電圧供給回路の前記第３電圧又は前記第４電圧が出力される出力ノードに接続されていること
   を特徴とする請求項１に記載の半導体記憶装置。
4. 前記オフ電流削減化回路は、
   前記通常動作時には第５電圧を出力し、前記ウエハ・バーンイン・テスト時には前記第５電圧よりも高い第６電圧を出力する第３の電圧供給回路を有し、
   前記トランジスタのソースは、前記第３の電圧供給回路の前記第５電圧又は前記第６電圧が出力される出力ノードに接続されていること
   を特徴とする請求項１に記載の半導体記憶装置。
5. ワード線と、
   通常動作時には前記ワード線をリセットするために使用され、ウエハ・バーンイン・テスト時にはオフとされるトランジスタと
   を有する半導体記憶装置のウエハ・バーンイン・テスト方法であって、
   前記トランジスタに対する通常動作時よりも低いゲート電圧の供給工程と、前記トランジスタに対する通常動作時よりも低い基盤バイアス電圧の供給工程と、前記トランジスタに対する通常動作時よりも高いソース電圧の供給工程のうち、少なくとも１つの工程を含むこと
   を特徴とする半導体記憶装置のウエハ・バーンイン・テスト方法。

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