JP2010128969A - アダマール変換回路 - Google Patents
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Abstract
【解決手段】変換前処理回路を、4×4アダマール変換のための前処理と、8×8アダマール変換の前処理の両方を実行可能なように構成する。変換前処理回路は、4×4アダマール変換の演算のうち、一次元4×4アダマール変換を行う前までの演算を行う。8×8アダマール変換もその演算のうち、一次元4×4アダマール変換を行う前までの演算を行う。前処理の後、一次元4×4アダマール変換を行い、変換結果を累計して、最終的な演算結果を得る。
【選択図】図1
Description
(1)各4×4ブロックに対して、4×4アダマール変換の周波数係数の絶対値を計算する。1マクロブロックにおいて、16個の4×4ブロックの和を求める。
(2)各8×8ブロックに対して、8×8アダマール変換の周波数係数の絶対値を計算する。1マクロブロックにおいて4個の8×8ブロックの和を求める。
(3)上記(1)と(2)の値を比較し、この値の小さい方のブロックサイズを離散コサイン変換(DCT)のブロックサイズとする。
H.264における8×8アダマール変換の計算式を(2)式で示す。X8は入力8×8差分画、Y8は8×8変換後データである。H4は上記式と同じである。X00〜X77は、入力8×8差分画の各画素の画素値である。
既存の4×4アダマール変換演算回路は図9に示す。
「H.264規格書」Joint Video Team of ITU-T and ISO/IEC JTC 1, "Draft ITU-T Recommendation and Final Draft International Standard of Joint Video Specification (ITU-T Rec. H.264 | ISO/IEC 14496-10 AVC)," document JVT-G050r1, May 2003; technical corrigendum 1 documents JVT-K050r1 (non-integrated form) and JVT-K051r1 (integrated form), March 2004; and Fidelity Range Extensions documents JVT-L047 (non-integrated form) and JVT-L050 (integrated form), July 2004 T.C. Wang, Y.W. Huang, H.C. Fang, L.G. Chen, "Parallel 4x4 2D Transform And Inverse Transform Architecture for MPEG-4 AVC/H.264", Proceedings of the 2007 IEEE International Symposium on Circuits and Systems (ISCAS 2003), pp.II.800-803, May 2003.
図1において、本実施形態のアダマール変換回路は、4×4前処理と8×8前処理を行う変換前処理回路21と、1次元アダマール変換回路22と、変換結果の累計回路23を備えている。
器36−1の出力と、加算器36−4の出力が入力され、Y00が出力される。加算器37−2には、加算器36−2の出力と、加算器36−3の出力が入力され、Y01が出力される。加算器37−3には、加算器36−2の出力と、加算器36−3の出力に−1を掛けた値が入力され、Y11が出力される。加算器37−4には、加算器36−1の出力と、加算器36−4の出力に−1を掛けた値が入力され、Y10が出力される。
1個のマクロブロック(16×16画素)において、16個の4×4画素ブロックを順番に処理する。その後に、1個のマクロブロック内の4個の8×8画素ブロックを順番に処理する。1個の8×8ブロック内部を4個の4×4サブブロックに分割して計算する。8×8ブロック内部の処理順番は、左上4×4サブブロック(サブブロックUL)、右上4×4サブブロック(サブブロックUR)、左下4×4サブブロック(サブブロックBL)、右下4×4サブブロック(サブブロックBR)である。
最初に16個の4×4ブロックのアダマール変換を計算する、次に同じ回路で4個の8×8ブロックのアダマール変換を計算する。毎8×8ブロック当り、内部4個4×4ブロックを分割して計算する。
前処理回路は二つの機能を持っている。4×4アダマール変換の時(図4(a)に示す)、変換前処理回路21では入力4×4差分画を前処理回路機能Iで処理して、一次元アダマール変換回路22で一次元アダマール変換を処理し、変換結果累計回路23で累計計算して、4×4変換の結果を求める。
変換前処理回路21は前処理回路機能Iを持っている。変換前処理回路21の実際の構成は、図1に示したとおりであるが、図5では、4×4アダマール変換においては、前処理回路機能Iのみを使うので、4×4アダマール変換の場合に用いる構成だけを示している。ここでは処理速度は4×4ブロック当たり4サイクル。変換前処理回路21が実際に計算する具体的な計算式は(3)式で表される。計算式中では、X4は入力4×4差分画である(X40、X41、X42、X43は、X4の行0、行1、行2、行3である)、Y4は4×4変換後データである、H4は4×4アダマール変換行列である。
図6に示すシーケンスは、一個の4×4ブロックの処理順番である。一個のマクロブロック内の16個の4×4ブロックは同じフローで繰り返し計算する。
図7において、変化前処理回路は、前処理回路機能I21bとII21aに分けて記載しているが、実際の構成は、図1の通り1つの回路であり、ここでは、説明の便宜のため、分けて図示した。
図8の示すシーケンスは、一個の8×8ブロックの処理順番である。一個のマクロブロック内の4個の8×8ブロックは同じフローで繰り返し計算する。
順番は8×8ブロック内の左上4×4サブブロック(UL:X8UL+ X8UR+ X8BL+ X8BRを計算する)、右上4×4サブブロック(UR:X8UL- X8UR+ X8BL- X8BRを計算する)、左下4×4サブブロック(BL:X8UL+ X8UR- X8BL- X8BRを計算する)、右下4×4サブブロックである(BR:X8UL- X8UR- X8BL+ X8BRを計算する)。毎4×4サブブロックの処理は2段階がある。第一段階は前処理回路機能IIで処理する。第二段階は前処理回路機能Iで処理する。前処理回路機能Iの処理は、図5と同じである。
(付記1)
画像のマクロブロックに対し、異なる大きさのブロック単位でアダマール変換を行うアダマール変換回路において、
第1のブロックのアダマール変換の演算のうち、一次元4×4アダマール変換演算の前までの処理を行い、該第1のブロックよりも大きい第2のブロックのアダマール変換の演算についても、一次元4×4アダマール変換演算の前までの処理を行う前処理手段と、
該前処理手段の処理結果に対し、一次元4×4アダマール変換を行う一次元4×4アダマール変換手段と、
該一次元4×4アダマール変換手段の変換結果を、アダマール変換対象のブロックについて累計計算を行う累計計算手段と、
を備えることを特徴とするアダマール変換回路。
(付記2)
前記第1のブロックは、4×4画素のブロックであり、前記第2のブロックは、8×8画素のブロックであることを特徴とする付記1に記載のアダマール変換回路。
(付記3)
前記一次元4×4アダマール変換は、前記前処理手段の出力に右から4×4のアダマール変換行列を乗算する演算であることを特徴とする付記2に記載のアダマール変換回路。(付記4)
前記前処理手段は、前記第1のブロックに対し、X4は入力4×4画素とし、X40、X41、X42、X43を、X4の行0、行1、行2、行3であるとした場合、(X40+X41)+ (X42+X43)、(X40+X41)- (X42+X43)、(X40-X41)-(X42-X43)、(X40-X41)+(X42-X43)の4つの値を計算する加減算器及びレジスタアレイからなることを特徴とする付記2に記載のアダマール変換回路。
(付記5)
前記前処理手段は、前記第2のブロックに対し、X8は入力8×8画素とし、8×8画素X8中において、X8ULはX8の左上4×4サブブロックであり、X8URはX8の右上4×4サブブロックであり、X8BLはX8の左下4×4サブブロックであり、X8BRは右下4×4サブブロックであるとした場合、X8UL+ X8UR+ X8BL+ X8BR、X8UL- X8UR+ X8BL- X8BR、X8UL+ X8UR- X8BL- X8BR、X8UL- X8UR- X8BL+ X8BRの4つの4×4行列値を計算し、更に、これらの4×4行列値に対し、左から4×4アダマール変換行列を乗算する加減算器及びレジスタアレイからなることを特徴とする付記2に記載のアダマール変換回路。
(付記6)
前記第1のブロックは、nを整数として、2n×2nブロックであることを特徴とする付記1に記載のアダマール変換回路。
(付記7)
前記第2のブロックは、nを整数として、2n+1×2n+1ブロックであることを特徴とする付記6に記載のアダマール変換回路。
22 一次元4×4アダマール変換回路
23 変換結果累計回路
30、31 マルチプレクサ
32、33 加減算器
34、35 レジスタアレイ
36−1〜36−4、37−1〜37−4 加算器
Claims (5)
- 画像のマクロブロックに対し、異なる大きさのブロック単位でアダマール変換を行うアダマール変換回路において、
第1のブロックのアダマール変換の演算のうち、一次元4×4アダマール変換演算の前までの処理を行い、該第1のブロックよりも大きい第2のブロックのアダマール変換の演算についても、一次元4×4アダマール変換演算の前までの処理を行う前処理手段と、
該前処理手段の処理結果に対し、一次元4×4アダマール変換を行う一次元4×4アダマール変換手段と、
該一次元4×4アダマール変換手段の変換結果を、アダマール変換対象のブロックについて累計計算を行う累計計算手段と、
を備えることを特徴とするアダマール変換回路。 - 前記第1のブロックは、4×4画素のブロックであり、前記第2のブロックは、8×8画素のブロックであることを特徴とする請求項1に記載のアダマール変換回路。
- 前記一次元4×4アダマール変換は、前記前処理手段の出力に右から4×4のアダマール変換行列を乗算する演算であることを特徴とする請求項2に記載のアダマール変換回路。
- 前記前処理手段は、前記第1のブロックに対し、X4は入力4×4画素とし、X40、X41、X42、X43を、X4の行0、行1、行2、行3であるとした場合、(X40+X41)+ (X42+X43)、(X40+X41)- (X42+X43)、(X40-X41)-(X42-X43)、(X40-X41)+(X42-X43)の4つの値を計算する加減算器及びレジスタアレイからなることを特徴とする請求項2に記載のアダマール変換回路。
- 前記前処理手段は、前記第2のブロックに対し、X8は入力8×8画素とし、8×8画素X8中において、X8ULはX8の左上4×4サブブロックであり、X8URはX8の右上4×4サブブロックであり、X8BLはX8の左下4×4サブブロックであり、X8BRは右下4×4サブブロックであるとした場合、X8UL+ X8UR+ X8BL+ X8BR、X8UL- X8UR+ X8BL- X8BR、X8UL+ X8UR- X8BL- X8BR、X8UL- X8UR- X8BL+ X8BRの4つの4×4行列値を計算し、更に、これらの4×4行列値に対し、左から4×4アダマール変換行列を乗算する加減算器及びレジスタアレイからなることを特徴とする請求項2に記載のアダマール変換回路。
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---|---|---|---|---|
JP2010128968A (ja) * | 2008-11-28 | 2010-06-10 | Fujitsu Ltd | アダマール変換回路 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63260271A (ja) * | 1987-04-17 | 1988-10-27 | Toppan Printing Co Ltd | 画像デ−タ圧縮装置 |
JPH01238374A (ja) * | 1988-03-18 | 1989-09-22 | Toppan Printing Co Ltd | 画像データ圧縮装置 |
JP2000172236A (ja) * | 1998-09-30 | 2000-06-23 | Optrex Corp | 駆動装置および液晶表示装置 |
JP2003223433A (ja) * | 2002-01-31 | 2003-08-08 | Matsushita Electric Ind Co Ltd | 直交変換方法、直交変換装置、符号化方法、符号化装置、逆直交変換方法、逆直交変換装置、復号化方法、及び、復号化装置 |
JP2006227666A (ja) * | 2005-02-15 | 2006-08-31 | Victor Co Of Japan Ltd | 行列演算装置 |
JP2007266861A (ja) * | 2006-03-28 | 2007-10-11 | Victor Co Of Japan Ltd | 画像符号化装置 |
JP2008022404A (ja) * | 2006-07-14 | 2008-01-31 | Sony Corp | 画像処理装置および方法、並びに、プログラム |
-
2008
- 2008-11-28 JP JP2008305194A patent/JP2010128969A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63260271A (ja) * | 1987-04-17 | 1988-10-27 | Toppan Printing Co Ltd | 画像デ−タ圧縮装置 |
JPH01238374A (ja) * | 1988-03-18 | 1989-09-22 | Toppan Printing Co Ltd | 画像データ圧縮装置 |
JP2000172236A (ja) * | 1998-09-30 | 2000-06-23 | Optrex Corp | 駆動装置および液晶表示装置 |
JP2003223433A (ja) * | 2002-01-31 | 2003-08-08 | Matsushita Electric Ind Co Ltd | 直交変換方法、直交変換装置、符号化方法、符号化装置、逆直交変換方法、逆直交変換装置、復号化方法、及び、復号化装置 |
JP2006227666A (ja) * | 2005-02-15 | 2006-08-31 | Victor Co Of Japan Ltd | 行列演算装置 |
JP2007266861A (ja) * | 2006-03-28 | 2007-10-11 | Victor Co Of Japan Ltd | 画像符号化装置 |
JP2008022404A (ja) * | 2006-07-14 | 2008-01-31 | Sony Corp | 画像処理装置および方法、並びに、プログラム |
Non-Patent Citations (1)
Title |
---|
JPN6012040729; 寺田賢二郎: '数学的基礎' [online] , 2006, 第8頁 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010128968A (ja) * | 2008-11-28 | 2010-06-10 | Fujitsu Ltd | アダマール変換回路 |
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