JP2010128968A

JP2010128968A - アダマール変換回路

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Publication number: JP2010128968A
Application number: JP2008305191A
Authority: JP
Inventors: Yo So; 楊宋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-11-28
Filing date: 2008-11-28
Publication date: 2010-06-10

Abstract

【課題】２種類のアダマール変換を演算可能であって、変換回路面積の増大を抑制することの出来るアダマール変換回路を提供する。
【解決手段】４×４アダマール変換回路によって演算が行われた４×４アダマール変換結果は、レジスタアレイに格納される。８×８アダマール変換回路は、レジスタアレイから４×４アダマール変換結果を読出し、これを利用して８×８アダマール変換を行う。また、４×４アダマール変換の処理と８×８アダマール変換の処理を同時に行う。
【選択図】図１

Description

本発明は、動画像エンコード装置のアダマール変換回路に関する。

従来、MPEGやH.261, H.263では、８×８画素のブロックを単位として、原画像ないしフレーム間予測の予測誤差画像の離散コサイン変換(DCT)係数を求め、その係数により符号化している。

H.264（非特許文献１）では、圧縮効率向上のために、離散コサイン変換（DCT）では４×４画素と８×８画素の２種類ブロックサイズを用い，ブロックごとに符号化効率の高いサイズを選択することでMPEGやH.261, H.263より高い符号化効率を得るようにしている。１６×１６画素のマクロブロックに対して、ブロックサイズ判定処理は以下の通り：
（１）各４×４ブロックに対して、４×４アダマール変換の周波数係数の絶対値を計算する。１マクロブロックにおいて、１６個の４×４ブロックの和を求める。
（２）各８×８ブロックに対して、８×８アダマール変換の周波数係数の絶対値を計算する。１マクロブロックにおいて４個の８×８ブロックの和を求める。
（３）上記（１）と（２）の値を比較し、この値の小さい方のブロックサイズを離散コサイン変換(DCT)のブロックサイズとする。

H.264における４×４アダマール変換の計算式を（１）式で示す。X4は入力４×４差分画、Y4は４×４変換後のデータである。H4は４×４アダマール変換行列である。

H.264における８×８アダマール変換の計算式を（２）式で示す。X8は入力８×８差分画、Y8は８×８変換後データである。H４は上記式と同じである。

既存の４×４アダマール変換演算回路は図９に示す。
この４×４アダマール変換演算回路は、非特許文献２に示されたものである。図９において、X₀₀〜X₃₃は、４×４ブロックの入力画素値である。Y₀₀〜Y₃₃は、４×４アダマール変換の出力結果である。2-D H2部９−１〜９−４は、みな同じ回路であり、図９の下に示
されているような二次元H2アダマール変換回路である。一番上の入力と2番目の入力を相互に加算し、3番目の入力と4番目の入力を相互に加算し、ついで、1番目の加算器の出力を4番目の加算器の出力と、2番目の加算器の出力を3番目の加算器の出力と、3番目の加算器の出力を2番目の加算器の出力と、4番目の加算器の出力を1番目の加算器の出力と、それぞれ加算し、４つの出力値を得ている。加減算器１０−１〜１０−４は、それぞれ４つの入力を２つの異なる2-D H2部９−１〜９−４から得て、四角の中に示される＋や−の記号にしたがって、加算や減算を行う。例えば、加減算器１０−１は、４つの入力の上から４つすべてについて、2-D H2部９−１と９−２からの値を加算する。加減算器１０−２は、2-D H2部９−１からの４つの出力から、2-D H2部９−２からの４つの出力にマイナスを乗算した値を減算する。他の加減算器１０−３、１０−４も同様である。また、加減算器１１−１は、加減算器１０−１からの４つの出力と、加減算器１０−４からの４つの出力を加算し、出力する。加減算器１１−２〜１１−４についても、図９内の矢印が示すような入出力関係で加減算を行う。

また、既存の８×８アダマール変換演算回路に関する発表論文や特許は、本発明者の知る限り発表されていない。
「Ｈ.２６４規格書」Joint Video Team of ITU-T and ISO/IEC JTC 1, "Draft ITU-T Recommendation and Final Draft International Standard of Joint Video Specification (ITU-T Rec. H.264 | ISO/IEC 14496-10 AVC)," document JVT-G050r1, May 2003; technical corrigendum 1 documents JVT-K050r1 (non-integrated form) and JVT-K051r1 (integrated form), March 2004; and Fidelity Range Extensions documents JVT-L047 (non-integrated form) and JVT-L050 (integrated form), July 2004 W. Hwangbo, J. Kim, and C.M. Kyung, "A High-Performance 2-D Inverse Transform Architecture for the H.264/AVC Decoder", Proceedings of the 2007 IEEE International Symposium on Circuits and Systems (ISCAS 2007), pp.1613-1616, May 2007.

Ｈ．２６４エンコードは４×４と８×８二種類のアダマール変換回路を用いる。ところで、動画像の高解像度化に伴い、２種類のアダマール変換を同時計算することによって、処理速度の向上を図ることが必要となる。さらに、ＬＳＩのコストを抑えるために、変換回路面積大幅増加の抑制も不可欠である。

本発明の課題は、２種類のアダマール変換を演算可能であって、変換回路面積の増大を抑制することの出来るアダマール変換回路を提供することである。

本発明のアダマール変換回路は、画像のマクロブロックに対し、異なる大きさのブロック単位でアダマール変換を行うアダマール変換回路において、第1のブロック単位でアダマール変換を行う第1のアダマール変換手段と、該第1のアダマール変換手段の変換結果を格納するレジスタ手段と、該レジスタ手段に格納された、該第1のアダマール変換手段の変換結果を用いて、該第1のブロックより大きい第2のブロック単位でアダマール変換を行う第2のアダマール変換手段と、を備える。

本発明によれば、２種類のアダマール変換を演算可能であって、変換回路面積の増大を抑制することの出来るアダマール変換回路を提供することができる。

本発明の実施形態においては、
・新しい４×４アダマール変換式を利用して、４×４アダマール変換を規則化する。これにより、実装と検証工数を削減する。
・新しい８×８アダマール変換式を利用して、４×４アダマール変換結果を利用して、８×８アダマール変換を行うようにする。これにより、８×８アダマール変換の処理速度向上と回路面積増加抑制を両立させる。
・４×４変換と８×８変換を同時計算することで、処理時間が短縮する。
・４×４アダマール変換結果を保存したレジスタアレイの行/列アクセス方法を入れ替えることで、レジスタアレイのサイズを1/2に削減し、回路面積増加を抑制する。

上記実施形態によれば、４×４アダマール変換と８×８アダマール変換同時計算することで、処理速度を向上することができる。今までの設計に比べ、処理速度は最も速い（２１サイクル/１マクロブロック）。さらに、回路面積の大幅な増加も抑制できる。

図１は、本発明の実施形態のアダマール変換回路の構成例である。
図１において、アダマール変換回路は、４×４アダマール変換回路２１、４×４アダマール変換結果を再利用する８×８アダマール変換回路２２、４×４アダマール変換結果を保存したレジスタアレイ２３、４×４アダマール変換結果累計回路２４、８×８アダマール変換結果累計回路２５からなっている。

４×４アダマール変換回路２１には、差分画データとして、１画素９ビットの１６画素分のデータが入力される。４×４アダマール変換回路２１の出力は、１画素１３ビットの１６画素分のデータとなる。これは、レジスタアレイ２３に入力される。レジスタアレイ２３は、１ワード２０８ビットの４ワード分の格納容量を有する。レジスタアレイ２３内部はセルに分割されており、１つのセルは、１画素１３ビットの４画素分の格納容量を有し、レジスタアレイ２３全体で、４×４アダマール変換結果を４つ格納できるようになっている。

レジスタアレイ２３から出力される４×４アダマール変換結果を用いて、４×４変換結果累計回路２４は、１マクロブロック内の１６個の４×４アダマール変換結果について変換結果を累計し、４×４アダマール値として出力する。また、４×４アダマール変換結果は、８×８アダマール変換回路２２に入力され、８×８アダマール変換の演算に使用される。８×８アダマール変換結果は、８×８変換結果累計回路２５に入力され、１マクロブロックの４個の８×８画素ブロックについて、８×８アダマール変換結果が累計されて、８×８アダマール値として出力される。

図２に、本実施形態のブロック処理順番を示す。
１マクロブロック差分画（１６×１６画素）において、１６個の４×４画素ブロックの処理順番は、図２（ａ）に示されるように、図２（ａ）内のブロックに記載されているブロックの番号の順番に従う。同様に、４個の８×８画素ブロックの処理順番は、図２（ｂ）内のブロックに記載されているブロックの番号の順番に従う。

図３は、本実施形態のフローチャートである。
４×４変換の結果を利用し、４×４変換と８×８変換を同時計算する。４×４アダマール変換回路と４×４変換結果累計回路は、ステップＳ１０において、４×４ブロック００〜０３を演算し、ステップＳ１１で、４×４ブロック０４〜０７を演算し、ステップＳ１２で、４×４ブロック０８〜１１を演算し、ステップＳ１３で、４×４ブロック１２〜１５を演算する。また、８×８アダマール変換回路と、８×８変換結果累計回路は、ステップＳ１０の結果を用いて、ステップＳ１４において、８×８ブロック０を演算し、ステップＳ１５において、ステップＳ１１の演算結果を用いて、８×８ブロック１を演算し、ステップＳ１６において、ステップＳ１２の演算結果を用いて、８×８ブロック２を演算し、ステップＳ１７において、ステップＳ１３の演算結果を用いて、８×８ブロック３を演算する。ここで、４×４アダマール変換を行う回路と、８×８アダマール変換を行う回路は、別ハードウェアなので、同時動作が可能である。したがって、ステップＳ１１とＳ１４、ステップＳ１２とＳ１５、ステップＳ１３とＳ１６を同時に実行し、４×４アダマール変換と８×８アダマール変換を同時計算することにより、処理速度を速くすることが出来る。

図４は、本実施形態の４×４アダマール変換回路の構成図である。
処理速度は毎４×４ブロック当り１サイクルである。以下に示す、新しい４×４アダマール変換式を図４のようにハードウェアとして実装することにより、従来の図９の構成より、本実施形態の方法は簡単になり、実装や検証工数が削減できる。

具体的な計算式は（３）式で表される。計算式中、X4は入力４×４差分画素値の行列、X40、X41、X42、X43は、その行列の各行であり、Y4は４×４変換後データである、H4は４×４アダマール変換行列である。

図４（ａ）において、入力は、４×４画素値である。X₀₀〜X₀₃が４×４ブロックの入力行０のデータであり、X₁₀〜X₁₃が４×４ブロックの入力行１のデータであり、X₂₀〜X₂₃が４×４ブロックの入力行２のデータであり、X₃₀〜X₃₃が４×４ブロックの入力行３のデータである。加減算器３０−１〜３０−４、３１−１〜３１−４の＋と−の符号の読み方は、図９と同じである。すなわち、加減算器３０−１は、矢印が示すように、４×４ブロックの入力行０と１からデータを得、それぞれ４つずつのデータを加算して、４つの加算結果を出力する。加減算器３０−２は、矢印が示すように、４×４ブロック入力行０と１からそれぞれ４つずつのデータを取得し、行０のデータから行１のデータを減算して、４つのデータを出力する。加減算器３０−３、３０−４についても、矢印が示すように、４×４ブロック入力行２と３からデータを取得し、加減算器３０−３は、それぞれ加算を行い、加減算器３０−４は、減算を行って、それぞれ４つずつのデータを出力する。加減算器３１−１は、矢印が示すように、加減算器３０−１と３０−３から４つずつデータを取得し、加算を行って、1-D H4部３２−１に結果を出力する。同様に、加減算器３１−２は加減算器３０−１と３０−３から、加減算器３１−３は、加減算器３０−２と３０−４から、加減算器３１−４は、加減算器３０−１と３０−４から4つずつデータを取得し、図４（ａ）の符号が示すように、加算あるいは減算を行って、結果をそれぞれ、1-D H4部３２−２〜３２−４に出力する。1-D H4部３２−１〜３２−４は同じ構成であり、図４（ｂ）に示される構成をしている。1-D H4部３２−１〜３２−４は、一次元アダマール変換部である。

例えば、加減算器３０−１は、X₀₀とX₁₀を加算し、X₀₀+X₁₀を得る。加減算器３０−２は、X₀₀からX₁₀を減算し、X₀₀-X₁₀を得る。加減算器３０−３は、X₂₀からX₃₀を減算し、X
₂₀+X₃₀を得る。加減算器３０−４は、X₂₀からX₃₀を減算し、X₂₀-X₃₀を得る。加減算器３１−１は、加減算器３０−１からのX₀₀+X₁₀と加減算器３０−３からのX₂₀+X₃₀を加算し、X₀₀+X₁₀+ X₂₀+X₃₀を得る。加減算器３１−２は、加減算器３０−１からのX₀₀+X₁₀から加減算器３０−３からのX₂₀+X₃₀を減算し、X₀₀+X₁₀- X₂₀-X₃₀を得る。加減算器３１−３は、加減算器３０−２からのX₀₀-X₁₀から加減算器３０−４からのX₂₀-X₃₀から減算し、X₀₀-X₁₀-( X₂₀-X₃₀)を得る。加減算器３１−４は、加減算器３０−２からのX₀₀-X₁₀と加減算器３０−４からのX₂₀-X₃₀とを加算し、X₀₀-X₁₀+ X₂₀-X₃₀を得る。これらの結果は、それぞれ1-D H4３２−１〜３２−４において、一次元４×４アダマール変換され、Y₀₀、Y₁₀、Y₂₀、Y₃₀として出力される。他のデータについても同様である。

図４（ｂ）において、X0〜X3は、４つの入力であり、図４（ａ）の加減算器３１−１〜３１−４から与えられる。加算器３５−１は、X0+X3を、加算器３５−２は、X1+X2を、加算器３５−３は、X1-X2を、加算器３５−４は、X0-X3を、計算する。加算器３６−１は、X0+X1+X2+X3を、加算器３６−２は、X0-X1-X2+X3を、加算器３６−３は、X0+X1-X2-X3を、加算器３６−４は、X0-X1+X2-X3を計算する。結果は、それぞれ、Y0〜Y3として出力される。1-D H4部３２−１〜３２−４は、それぞれ、変換結果の行０〜行３の分をそれぞれ、Y₄＝（Y₀₀〜Y₀₃、Y₁₀〜Y₁₃、Y₂₀〜Y₂₃、Y₃₀〜Y₃₃）として得る。

図５は、本実施形態の８×８アダマール変換回路の構成図である。
４×４アダマール変換結果を利用し、８×８変換結果を計算する回路である。処理速度は1つの８×８ブロック/４サイクルである。具体的な計算式は（４）式で表される。計算式中には、X8は入力８×８差分画、Y8は８×８変換後データ、H8は８×８アダマール変換行列である。Y4₀₀、Y4₀₁、Y4₁₀、Y4₁₁は、Y8の左上、右上、左下、右下の位置に対しての四つの４×４ブロックの変換の結果を一般的に表したものであり、

例えば、図２のブロック１に対するY8を示すY8₁に対しては、Y4₀₀はY4₀₄、Y4₀₁はY4₀₅、Y4₁₀はY4₀₆、Y4₁₁はY4₀₇に相当する。

加減算器４０−１には、４×４アダマール変換結果であって、８×８ブロックの左上のデータY4₀₀と、右上のデータY4₀₁を入力し、加算を行う。加減算器４０−２には、４×４アダマール変換結果であって、８×８ブロックの左上のデータY4₀₀と、右上のデータY4₀₁を入力し、減算を行う。加減算器４０−３には、４×４アダマール変換結果であって、８
×８ブロックの左下のデータY4₁₀と、右下のデータY4₁₁を入力し、減算を行う。加減算器４０−４には、４×４アダマール変換結果であって、８×８ブロックの左下のデータY4₁₀と、右下のデータY4₁₁を入力し、加算を行う。加減算器４１−１は、加減算器４０−１と４０−４から演算結果を受け取って、加算を行い、８×８アダマール変換結果として、８×８ブロックの左上データY8₀ ^ULを出力する。加減算器４１−２は、加減算器４０−２と４０−３から演算結果を受け取って、加算を行い、８×８アダマール変換結果として、８×８ブロックの右上データY8₀ ^URを出力する。加減算器４１−３は、加減算器４０−２と４０−３から演算結果を受け取って、減算を行い、８×８アダマール変換結果として、８×８ブロックの右下データY8₀ ^BRを出力する。加減算器４１−４は、加減算器４０−１と４０−４から演算結果を受け取って、減算を行い、８×８アダマール変換結果として、８×８ブロックの左下データY8₀ ^BLを出力する。

図６は、本実施形態のレジスタアレイの構成図である。
４行４列のレジスタアレイであり、一つレジスタは５２ビットである。一つのレジスタには、４×４ブロックの行方向の４画素分の４×４アダマール変換結果が格納される。1列あるいは1行のレジスタを使って、１つの４×４アダマール変換のすべてのデータを格納し、図６のレジスタアレイで、4個分の４×４アダマール変換のデータを格納する。

図７は、本実施形態のレジスタアレイのアクセスフローチャートである。
図７において、４×４変換結果のブロック００などは、図２（ａ）のブロック番号を示している。レジスタの行と列は、図６に従う。８×８変換結果のブロック０〜３は、図２（ｂ）のブロック番号である。

図７（ａ）は、４×４アダマール変換結果を書き込むフローであり、図７（ｂ）は、４×４アダマール変換結果を読み出すフロー、あるいは、同義であるが、８×８アダマール変換結果を計算するフローである。

図７（ａ）のサイクル番号と図７（ｂ）のサイクル番号は対応しており、同じサイクル番号で示されている処理は、１サイクル内で、両方の処理を行うことを意味する。図７（ａ）において、４×４変換結果のブロック００〜１５を、サイクル０〜１５の間に、レジスタアレイの行と列に、書き込む方向を切り替えて書き込む。すなわち、最初、サイクル０〜３では、行方向に書込み、次のサイクル４〜７では、列方向に書き込んでいる。また、サイクル８〜１１では、行方向、サイクル１２〜１５では、列方向に書き込む。このように、書き込む方向を行方向か列方向か、８×８ブロックが１つ格納されるごとに切り替える。

図７（ｂ）では、サイクル４〜１９の間に、レジスタアレイに書き込まれたデータを読み出す。この場合も、読み出す方向を行方向と列方向で切り替える。サイクル４〜７では、行方向に読出し、サイクル８〜１１では、列方向に読出し、サイクル１２〜１５では、行方向に読出し、サイクル１６〜１９では、列方向に読み出す。この結果、８×８変換結果は、サイクル４では、ブロック０の行０と行４、サイクル５では、ブロック０の行１と行５というように、８×８ブロックの一部の行ずつ結果が得られる。
行アクセスと列アクセスを８×８ブロック毎に切り替えるので、レジスタアレイが１つのみでよく、回路面積の増大を抑えることが出来る。

図８は、本実施形態の処理の流れを示すタイムチャートである。
４×４変換を、ブロック番号順に１サイクルに１ブロックというペースで処理を行う。８×８変換は、４×４変換４つ分（８×８ブロック１つ分）が計算し終わった後で、開始することが出来、４×４変換の４サイクル後に演算を開始する。８×８変換は、１サイクルで、１つのブロックの２つの行についての計算を行うことが出来る。８×８変換が開始した後、４×４変換が終了するまでの間は、８×８変換と４×４変換を並行して同時に実行する。これにより、処理速度を速くすることができる。４×４変換や８×８変換の後、結果をそれぞれ累計するが、これには、それぞれ１サイクルを必要とする。したがって、図８にあるように、１マクロブロックの４×４アダマール変換と８×８アダマール変換の両方を終了するには、２１サイクルかかることになる。

本実施形態によれば、４×４アダマール変換と８×８アダマール変換を同時計算できる回路としたことにより、処理速度を高速化できる。さらに、８×８アダマール変換を、４×４アダマール変換の結果を使って処理する回路構成としたことにより、８×８アダマール変換回路から４×４アダマール変換に相当する演算を行う回路を削除でき、回路面積増加を抑えることができる。

上記実施形態の開示のほかに、以下の付記を開示する。
（付記１）
画像のマクロブロックに対し、異なる大きさのブロック単位でアダマール変換を行うアダマール変換回路において、
第1のブロック単位でアダマール変換を行う第1のアダマール変換手段と、
該第1のアダマール変換手段の変換結果を格納するレジスタ手段と、
該レジスタ手段に格納された、該第1のアダマール変換手段の変換結果を用いて、該第1のブロックより大きい第2のブロック単位でアダマール変換を行う第2のアダマール変換手段と、
を備えることを特徴とするアダマール変換回路。
（付記２）
前記第1のブロックは、４×４画素のブロックであり、前記第2のブロックは、８×８画素のブロックであることを特徴とする付記１に記載のアダマール変換回路。
（付記３）
前記第1のアダマール変換手段は、
X4を、入力４×４ブロックの画素値の一行（X40、X41、X42、X43はX4の行０、行１、行２、行３である）であるとし、Y4を４×４アダマール変換後データである、H4を４×４アダマール変換行列とした場合、

で表される演算を行う複数の加減算器と複数の1次元アダマール変換部からなることを特徴とする付記２に記載のアダマール変換回路。
（付記４）
前記第2のアダマール変換手段は、
X8を入力８×８ブロックの画素値、Y8は８×８アダマール変換後データ、H8は８×８アダマール変換行列、Y4₀₀、Y4₀₁、Y4₁₀、Y4₁₁を、Y8の左上、右上、左下、右下の位置対しての４×４ブロックのアダマール変換の結果とした場合、

で表される演算を行う複数の加減算器からなることを特徴とする付記３に記載のアダマール変換回路。
（付記５）
前記レジスタ手段は、行方向と列方向に配列された単位レジスタからなり、前記第1のアダマール変換手段の変換結果の書込み、あるいは、読出しは、８×８ブロックの書込み、あるいは、読出しが完了するごとに、行方向へ行うか、列方向へ行うかを切り替えることを特徴とする付記１に記載のアダマール変換回路。
（付記６）
前記第１のアダマール変換手段の処理と、前記第２のアダマール変換手段の処理とを並行して行うことを特徴とする付記１に記載のアダマール変換回路。
（付記７）
画像のマクロブロックに対し、異なる大きさのブロック単位でアダマール変換を行うアダマール変換処理方法において、
ある大きさの第1のブロック単位でアダマール変換を行い、
該第1のブロック単位のアダマール変換ステップの変換結果を格納し、
該格納された、該第1のブロック単位のアダマール変換ステップの変換結果を用いて、該第1のブロックより大きい第2のブロック単位でアダマール変換を行う、
ことを特徴とするアダマール変換処理方法。

本発明の実施形態のアダマール変換回路の構成例である。本実施形態のブロック処理順番を示す図である。本実施形態のフローチャートである。本実施形態の４×４アダマール変換回路の構成図である。本実施形態の８×８アダマール変換回路の構成図である。本実施形態のレジスタアレイの構成図である。本実施形態のレジスタアレイのアクセスフローチャートである。本実施形態の処理の流れを示すタイムチャートである。既存の４×４アダマール変換演算回路図である。

符号の説明

２１４×４アダマール変換回路
２２８×８アダマール変換回路
２３レジスタアレイ
２４４×４変換結果累計回路
２５８×８変換結果累計回路
３０−１〜３０−４、３１−１〜３１−４加減算器
３２−１〜３２−４ 1-D H4部（一次元アダマール変換部）
３５−１〜３５−４、３６−１〜３６−４加算器
４０−１〜４０−４、４１−１〜４１−４加減算器

Claims

画像のマクロブロックに対し、異なる大きさのブロック単位でアダマール変換を行うアダマール変換回路において、
第1のブロック単位でアダマール変換を行う第1のアダマール変換手段と、
該第1のアダマール変換手段の変換結果を格納するレジスタ手段と、
該レジスタ手段に格納された、該第1のアダマール変換手段の変換結果を用いて、該第1のブロックより大きい第2のブロック単位でアダマール変換を行う第2のアダマール変換手段と、
を備えることを特徴とするアダマール変換回路。
前記第1のブロックは、４×４画素のブロックであり、前記第2のブロックは、８×８画素のブロックであることを特徴とする請求項１に記載のアダマール変換回路。
前記第1のアダマール変換手段は、
X4を入力４×４ブロックの画素値の行列、X40、X41、X42、X43を該行列の各行であるとし、Y4を４×４アダマール変換後データとし、H4を４×４アダマール変換行列とした場合、

で表される演算を行う複数の加減算器と複数の1次元アダマール変換部からなることを特徴とする請求項２に記載のアダマール変換回路。
前記第2のアダマール変換手段は、
X8を入力８×８ブロックの画素値行列、Y8を８×８アダマール変換後行列、H8を８×８アダマール変換行列、Y4₀₀、Y4₀₁、Y4₁₀、Y4₁₁を、Y8の左上、右上、左下、右下の位置に対しての４×４ブロックのアダマール変換の結果とした場合、

で表される演算を行う複数の加減算器からなることを特徴とする請求項３に記載のアダマール変換回路。
前記レジスタ手段は、行方向と列方向に配列された単位レジスタからなり、前記第1のアダマール変換手段の変換結果の書込み、あるいは、読出しは、８×８ブロックの書込み、あるいは、読出しが完了するごとに、行方向へ行うか、列方向へ行うかを切り替えることを特徴とする請求項１に記載のアダマール変換回路。