JP2010118677A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造技術に関し、特にMIS(Metal Insulator Semiconductor )素子のしきい値電圧を低く抑制することができる半導体装置およびその製造方法に適用して有効な技術に関する。 The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a semiconductor device that can suppress a threshold voltage of a MIS (Metal Insulator Semiconductor) element to a low level and a technique effective when applied to a manufacturing method thereof.
従来、CMOS(Complementary Metal Oxide Semiconductor)素子のn型MOS素子とp型MOS素子の両方において低いしきい値電圧を実現するために、互いに異なる仕事関数(ポリシリコンの場合、フェルミ準位)を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、n型MOS素子とp型MOS素子を形成しているポリシリコン膜に対して、それぞれn型不純物とp型不純物を導入することにより、n型MOS素子のゲート電極材料の仕事関数(フェルミ準位)をシリコンの伝導帯近傍にするとともにp型MOS素子のゲート電極材料の仕事関数(フェルミ準位)をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。 Conventionally, in order to realize a low threshold voltage in both an n-type MOS element and a p-type MOS element of a complementary metal oxide semiconductor (CMOS) element, they have different work functions (in the case of polysilicon, Fermi level). A so-called dual gate is formed in which a gate electrode is formed using a material. That is, by introducing an n-type impurity and a p-type impurity into the polysilicon film forming the n-type MOS element and the p-type MOS element, respectively, the work function (Fermi of the gate electrode material of the n-type MOS element). The threshold voltage is lowered by setting the level) in the vicinity of the conduction band of silicon and setting the work function (Fermi level) of the gate electrode material of the p-type MOS element in the vicinity of the valence band of silicon.
しかし、近年CMOS素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化が無視できなくなってきている。すなわち、微細化によって、酸化シリコン膜等よりなるゲート絶縁膜の電気的酸化シリコン等価膜厚を2nm以下程度にする必要がでてきたが、この場合、ゲート電極の空乏化によりゲート電極内に生ずる寄生容量(厚さ0.3nm程度の容量)が無視出来なくなってきているのである。このため、ゲート電極材料としてポリシリコン膜ではなく金属膜を使用することが検討されている(例えば、特許文献1参照)。 However, in recent years, with the miniaturization of CMOS elements, the gate insulating film has become thinner, and depletion of the gate electrode when a polysilicon film is used as the gate electrode cannot be ignored. That is, it has been necessary to reduce the electrical silicon oxide equivalent film thickness of the gate insulating film made of a silicon oxide film or the like to about 2 nm or less due to miniaturization, but in this case, it occurs in the gate electrode due to depletion of the gate electrode. Parasitic capacitance (capacitance with a thickness of about 0.3 nm) cannot be ignored. For this reason, use of a metal film instead of a polysilicon film as a gate electrode material has been studied (for example, see Patent Document 1).
ゲート絶縁膜に金属膜を使用した場合、MOS素子のしきい値電圧を低くするために、ゲート電極材料である金属膜には、所定の仕事関数を有することが求められる。例えば、しきい値を低く抑えるため、n型MOS素子としてはシリコンの伝導帯である4.05eV近傍の仕事関数を有する金属材料が要求される。一方、p型MOS素子としてはシリコンの価電子帯である5.17eV近傍の仕事関数を有する金属材料が要求される。 When a metal film is used as the gate insulating film, the metal film as the gate electrode material is required to have a predetermined work function in order to reduce the threshold voltage of the MOS element. For example, in order to keep the threshold value low, the n-type MOS element is required to be a metal material having a work function in the vicinity of 4.05 eV, which is the conduction band of silicon. On the other hand, a metal material having a work function in the vicinity of 5.17 eV, which is the valence band of silicon, is required for the p-type MOS element.
しかし、上記した4.05eV近傍の仕事関数を有する金属材料は、熱的安定性に乏しく、半導体装置の製造工程で加えられる熱処理によってゲート絶縁膜と反応してしまう問題点がある。 However, the above-described metal material having a work function in the vicinity of 4.05 eV has poor thermal stability and has a problem that it reacts with the gate insulating film by heat treatment applied in the manufacturing process of the semiconductor device.
また、上記した5.17eV近傍の仕事関数を有する金属材料は、逆に隣接するゲート絶縁膜と密着性が悪く剥離してしまう問題点がある。 In addition, the metal material having a work function in the vicinity of 5.17 eV described above has a problem in that the adhesiveness with the adjacent gate insulating film is badly separated.
本発明の目的は、熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置を提供することにある。 An object of the present invention is to suppress the threshold voltage to a low level when a metal film or a film made of a metal compound having a work function that does not deteriorate the adhesiveness while being thermally stable is used as a gate electrode. It is to provide a semiconductor device.
また、本発明の他の目的は、熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置の製造方法を提供することにある。 Another object of the present invention is to provide a threshold voltage in the case where a metal film or a film made of a metal compound having a work function that does not deteriorate the adhesion while being thermally stable is used as a gate electrode. An object of the present invention is to provide a method of manufacturing a semiconductor device that can suppress the above-mentioned low.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
本発明は、(a)半導体基板と、(b)前記半導体基板上に形成されたゲート絶縁膜と、(c)前記ゲート絶縁膜上に形成された絶縁体よりなる膜であって、しきい値電圧を調整するしきい値調整膜と、(d)前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有することを特徴とするものである。 The present invention provides a film comprising (a) a semiconductor substrate, (b) a gate insulating film formed on the semiconductor substrate, and (c) an insulator formed on the gate insulating film. It has a MIS element comprising a threshold adjustment film for adjusting a value voltage, and (d) a gate electrode made of a material containing a metal, which is formed on the threshold adjustment film. .
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる。 When a metal film or a film made of a metal compound having a work function that does not deteriorate the adhesiveness while using thermal stability is used as the gate electrode, the threshold voltage can be suppressed low.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Also, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
(実施の形態1)
本実施の形態1は、CMIS(Complementary Metal Insulator Semiconductor)素子に本発明を適用したものである。
(Embodiment 1)
In the first embodiment, the present invention is applied to a CMIS (Complementary Metal Insulator Semiconductor) element.
図1は、本実施の形態1であるCMIS素子を示した断面図である。図1において、本実施の形態1であるCMIS素子は、まずシリコン単結晶よりなる半導体基板1上に素子形成領域を分離するための素子分離領域2が形成されている。この素子分離領域2は、n型MIS素子を形成するn型MIS素子形成領域とp型MIS素子を形成するp型MIS素子形成領域とを分離している。
FIG. 1 is a cross-sectional view showing a CMIS element according to the first embodiment. In FIG. 1, in the CMIS element according to the first embodiment, an
n型MIS素子形成領域の半導体基板1内には、ボロンなどのp型不純物を導入したp型ウェル3が形成されている一方、p型MIS素子形成領域の半導体基板1内にはリンや砒素などのn型不純物を導入したn型ウェル4が形成されている。
A p-
p型ウェル3およびn型ウェル4の所定領域上には、ゲート絶縁膜9が形成されており、このゲート絶縁膜9は、例えばハフニウムアルミネート膜から形成されている。このハフニウムアルミネート膜は、酸化シリコン膜より誘電率の高い、いわゆるHigh−k膜であり、その誘電率εは約16である。
A
従来、ゲート絶縁膜9としては、絶縁耐性が高い、リーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜9の膜厚として、2nm以下が要求されるようになってきている。このように薄いゲート酸化膜を使用すると、MOS素子のチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるHigh−k膜が使用されるようになってきている。例えば、酸化シリコン膜の誘電率は、約4であるので、上記した誘電率が約16のハフニウムアルミネート膜をゲート絶縁膜9に使用した場合、酸化シリコン膜で約1nm〜2nmにした場合と同等の容量を得るためには、ハフニウムアルミネート膜の物理的膜厚を約4nm〜8nmにすることができる。
Conventionally, a silicon oxide film has been used as the
ゲート絶縁膜9として、ハフニウムアルミネート膜から形成されている例を示したが、これに限らず、例えばアルミナ(酸化アルミニウム)、ハフニア(酸化ハフニウム)、ジルコニア(酸化ジルコニウム)、窒化シリコン、La2O3などの希土類酸化物などの膜から形成してもよい。なお、ゲート絶縁膜9としては上記したようにHigh−k膜を使用することが望ましいが、もちろん酸化シリコン膜を使用した場合であっても本発明を適用することができる。
Although the example in which the
n型MIS素子形成領域のゲート絶縁膜9上には、ゲート電極10が形成されている一方、p型MIS素子形成領域のゲート絶縁膜9上には、しきい値調整膜7が形成されている。そして、しきい値調整膜7上にゲート電極11が形成されている。ゲート電極10、11は、金属を含む材料から形成されている。すなわち、ゲート電極10、11は、金属あるいは金属化合物から形成され、本実施の形態1では、例えばケイ窒化タンタル膜から形成されている。このケイ窒化タンタルの仕事関数は、4.3eVであり、4.05eVと5.17eVの間にあるため、熱的安定性を備えているとともに膜の密着性もよい。
A
しきい値調整膜7は、p型MIS素子におけるしきい値電圧(スレッショルド電圧)を低く抑制するために設けられた膜であり、例えば酸化アルミニウム膜から形成されている。この酸化アルミニウム膜の膜厚は、形成するMIS素子を微細化する観点から、例えば約0.3nm〜約2.0nmであることが望ましい。ここで、しきい値電圧とは、MIS素子のドレイン電流が流れなくなるゲート電圧をいう。
The
このように、ゲート絶縁膜9とゲート電極11との間に酸化アルミニウム膜を形成することにより、p型MIS素子におけるしきい値電圧を低くすることができることを本発明者は見出した。例えばp型MISの場合、従来は、ゲート絶縁膜と接する部分のゲート電極材料の仕事関数がなるべくシリコンの価電子帯の近傍になるような観点から、金属(または金属化合物)材料を選択し、MIS型素子のしきい値電圧を低く抑制していた。しかし、本発明は、まったく別の観点からなされたものである。すなわち、ゲート絶縁膜と接する部分のゲート電極材料の仕事関数を所定の値に調整するものではなく、ゲート絶縁膜とゲート電極の間に絶縁体からなる特定の膜を形成することによって、しきい値電圧を低く抑制できることを見出したものである。
Thus, the present inventor has found that the threshold voltage in the p-type MIS element can be lowered by forming the aluminum oxide film between the
なお、上記ではしきい値調整膜7が酸化アルミニウム膜から形成される例を示したが、例えば酸窒化アルミニウム膜から形成してもよい。すなわち、本実施の形態1は、(a)半導体基板と、(b)前記半導体基板上に形成されたゲート絶縁膜と、(c)前記ゲート絶縁膜上に形成された絶縁体よりなる膜であって、しきい値電圧を調整するしきい値調整膜と、(d)前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有し、前記しきい値調整膜は酸化アルミニウム膜または酸窒化アルミニウム膜より形成されていることを特徴とするものである。
In the above description, the
次に、ゲート電極10、11の両側にはサイドウォール16が形成されている。そして、n型MIS素子形成領域においては、このサイドウォール16の下側にリンなどのn型不純物を導入した低濃度n型不純物拡散層12、13が形成されており、この低濃度n型不純物拡散層12、13の脇には高濃度n型不純物拡散層17、18が形成されている。以上より、低濃度n型不純物拡散層12および高濃度n型不純物拡散層17よりなるソース領域と低濃度n型不純物拡散層13および高濃度n型不純物拡散層18よりなるドレイン領域が形成されている。このようにして、n型MIS素子が形成されている。
Next, sidewalls 16 are formed on both sides of the
同様に、p型MIS素子形成領域には、低濃度p型不純物拡散層14および高濃度p型不純物拡散層19よりなるソース領域と低濃度p型不純物拡散層15および高濃度p型不純物拡散層20よりなるドレイン領域が形成されている。このようにして、p型MIS素子が形成されている。
Similarly, in the p-type MIS element formation region, a source region composed of a low-concentration p-type
半導体基板1に形成されたn型MIS素子およびp型MIS素子上には、層間絶縁膜21が形成されており、この層間絶縁膜21には、n型MIS素子およびp型MIS素子のソース領域、ドレイン領域に貫通する貫通孔22が形成されている。
An interlayer insulating
貫通孔22の内壁にはチタン/窒化チタン膜23が形成されており、このチタン/窒化チタン膜23を介して貫通孔22にはタングステン膜24が埋め込まれ、プラグが形成されている。チタン/窒化チタン膜23は、例えばタングステンの拡散を抑制する機能および下地との密着性を向上させる機能を有している。
A titanium /
層間絶縁膜21上には、チタン/窒化チタン膜25、アルミニウム膜26、チタン/窒化チタン膜27よりなるパターニングされた配線28が形成されている。なお、図示はしないが、配線28上には、層間絶縁膜を貫通するプラグを介して多層配線が形成されている。
On the
次に、上記した構成を有するn型MIS素子とp型MIS素子のしきい値電圧について述べる。 Next, threshold voltages of the n-type MIS element and the p-type MIS element having the above-described configuration will be described.
図2は、n型MIS素子とp型MIS素子のフラットバンド電圧との関係を示したグラフである。横軸は、MIS素子のゲート絶縁膜やゲート電極などの材料構成を示したものであり、縦軸は、フラットバンド電圧をボルト(V)単位で示したものである。 FIG. 2 is a graph showing the relationship between the n-type MIS element and the flat band voltage of the p-type MIS element. The horizontal axis shows the material configuration of the gate insulating film and gate electrode of the MIS element, and the vertical axis shows the flat band voltage in volts (V).
図2において、ゲート絶縁膜9にハフニウムアルミネート膜を使用し、ゲート電極10にケイ窒化タンタル膜を使用しただけの構成、すなわち、図1に示すn型MIS素子の構成の場合、フラットバンド電圧は、約−0.65Vであった。
In the configuration in which a hafnium aluminate film is used for the
ここで、フラットバンド電圧としきい値電圧とは、所定の式で示されるが、大まかにいうとフラットバンド電圧が約−0.9Vのとき、n型MIS素子のしきい値電圧が約0Vとなり、フラットバンド電圧が+方向へ上昇するに従ってしきい値電圧が上昇することになる。したがって、フラットバンド電圧が約−0.65Vの場合、n型MIS素子のしきい値電圧は、約0.25Vになる。 Here, the flat band voltage and the threshold voltage are expressed by predetermined formulas. Roughly speaking, when the flat band voltage is about −0.9V, the threshold voltage of the n-type MIS element is about 0V. The threshold voltage rises as the flat band voltage rises in the + direction. Therefore, when the flat band voltage is about −0.65V, the threshold voltage of the n-type MIS element is about 0.25V.
一方、フラットバンド電圧が約0.1Vのときp型MIS素子のしきい値電圧が約0Vになり、フラットバンド電圧が−方向へ下降するに従ってしきい値電圧が上昇する。したがって、p型MIS素子として、ゲート絶縁膜9にハフニウムアルミネート膜を使用し、このゲート絶縁膜9上にケイ窒化タンタル膜からなるゲート電極11を形成しただけの構成をとった場合、しきい値電圧は、約0.75Vにもなってしまう。
On the other hand, when the flat band voltage is about 0.1 V, the threshold voltage of the p-type MIS element is about 0 V, and the threshold voltage increases as the flat band voltage decreases in the-direction. Accordingly, when the p-type MIS element has a configuration in which a hafnium aluminate film is used for the
ところが、ゲート絶縁膜9にハフニウムアルミネート膜を使用し、ゲート電極11にケイ窒化タンタル膜を使用するとともにゲート絶縁膜9とゲート電極11の間に酸化アルミニウム膜よりなるしきい値調整膜7を形成した構成、すなわち図1に示すp型MIS素子の構成をとった場合、フラットバンド電圧は、約−0.65Vから約−0.32Vになった。つまり、フラットバンド電圧を+方向に約0.33Vシフトさせることができた。このようにフラットバンド電圧を約+0.33Vシフトできたということは、p型MIS素子のしきい値電圧を約0.33V下げることができたことを意味し、p型MIS素子のしきい値電圧は、約0.42Vになる。ただし、この構成の場合、n型MIS素子のしきい値電圧は、約0.33V上昇することになる。
However, a hafnium aluminate film is used for the
したがって、図1に示すようにn型MIS素子においては、ハフニウムアルミネート膜よりなるゲート絶縁膜9上にケイ窒化タンタル膜よりなるゲート電極10を形成した構成をとる一方、p型MIS素子においては、ハフニウムアルミネート膜よりなるゲート絶縁膜9とケイ窒化タンタル膜よりなるゲート電極11の間に酸化アルミニウム膜よりなるしきい値調整膜7を形成する構成をとることで、n型MIS素子とp型MIS素子の両方のしきい値電圧を低く抑制することができる。
Therefore, as shown in FIG. 1, in the n-type MIS element, the
ゲート絶縁膜9とゲート電極11との間の酸化アルミニウム膜よりなるしきい値調整膜7を形成することで、フラットバンド電圧が正方向にシフトする理由は、酸化アルミニウム膜中に存在する負の固定電荷が影響していると推察される。すなわち、酸化アルミニウム膜が相対的に負の固定電荷が多い状態の膜であるため、フラットバンド電圧が正方向にシフトしたと考えられる。したがって、相対的に負の固定電荷が多い状態の膜であれば、酸化アルミニウム膜に限らずフラットバンド電圧を正方向にシフトできると推察される。
The reason why the flat band voltage is shifted in the positive direction by forming the
ここで、固定電荷とは、電界などで移動せず固定された状態の電荷をいう。なお、膜中の固定電荷量は、膜の作製条件によっても変化する可能性がある。 Here, the fixed charge refers to a charge that is fixed without being moved by an electric field or the like. Note that the amount of fixed charges in the film may vary depending on the film production conditions.
次に、本実施の形態1におけるCMIS素子の製造方法の一例について、図面を参照しながら説明する。 Next, an example of a method for manufacturing a CMIS element in the first embodiment will be described with reference to the drawings.
まず、図3に示すように単結晶シリコンよりなる半導体基板1を用意する。そして、半導体基板1の主面に熱酸化法などを使用して酸化シリコン膜を形成し、この酸化シリコン膜上に例えばCVD法を使用して窒化シリコン膜を形成する。その後、この窒化シリコン膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングする。パターニングは、素子分離領域2を形成する領域に窒化シリコン膜が残らないようにする。続いて、窒化シリコン膜の耐酸化性を利用した選択酸化法により、図4に示すような酸化シリコン膜よりなる素子分離領域2を形成する。その後、パターニングした窒化シリコン膜は除去される。
First, as shown in FIG. 3, a
次に、半導体基板1上に感光性のレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、n型MIS素子形成領域を選択的に開口するように行う。そして、図5に示すようにイオン注入法を使用することにより、ボロンやフッ化ボロンなどのp型不純物を半導体基板1のn型MIS素子形成領域に導入してp型ウェル3を形成する。同様に、イオン注入法を使用することにより、リンや砒素などのn型不純物を半導体基板1のp型MIS素子形成領域に導入してn型ウェル4を形成する。
Next, after applying a photosensitive resist film on the
続いて、図6に示すように、例えばALD(Atomic Layer Deposition)法などを使用してハフニウムアルミネート膜5を形成する。具体的には、まず原料であるトリメチルアルミニウム(Al(CH3)3)を約300℃に加熱した半導体基板1上に導入する。そして、トリメチルアルミニウムを排気した後、水蒸気(H20)を半導体基板1上に導入して排気する。続いて、テトラジメチルアミノハフニウム(Hf[N(CH3)2]4)を約300℃に加熱した半導体基板1上に導入する。その後、水蒸気を半導体基板1上に導入して排気する。このようにして、約2nm〜3nmのハフニウムアルミネート膜5を形成する。なお、CVD法などを使用してハフニウムアルミネート膜5を形成してもよい。
Subsequently, as shown in FIG. 6, a
次に、図7に示すように例えばALD法を使用して、ハフニウムアルミネート膜5上に酸化アルミニウム膜6を形成する。具体的には、トリメチルアルミニウムを約300℃に加熱した半導体基板1上に導入する。そして、トリメチルアルミニウムを排気した後、水蒸気を半導体基板1上に導入し、排気する。このようにして、約0.3nm〜約2.0nmの酸化アルミニウム膜6を形成する。なお、CVD法などを使用して酸化アルミニウム膜6を形成してもよい。
Next, as shown in FIG. 7, an
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化アルミニウム膜6をエッチングし、図8に示すしきい値調整膜7を形成する。そして、図9に示すようにCVD法などを使用して、半導体基板1上にケイ窒化タンタル膜8を形成する。その後、図10に示すようにフォトリソグラフィ技術およびエッチング技術を使用してケイ窒化タンタル膜8をパターニングし、n型MIS素子形成領域にハフニウムアルミネート膜5よりなるゲート絶縁膜9とこのゲート絶縁膜9上にケイ窒化タンタル膜8よりなるゲート電極10を形成する。また、p型MIS素子形成領域にハフニウムアルミネート膜5よりなるゲート絶縁膜9、このゲート絶縁膜9上に酸化アルミニウム膜6よりなるしきい値調整膜7、このしきい値調整膜7上にケイ窒化タンタル膜8よりなるゲート電極11を形成する。
Subsequently, the
次に、半導体基板1内の領域であって、形成したゲート電極10の両脇に、イオン注入法を使用してリンなどのn型不純物を導入することにより、図11に示すような低濃度n型不純物拡散層12、13を形成する。同様に、ゲート電極11の両脇に低濃度p型不純物拡散層14、15を形成する。この後、イオンの活性化のため、アニール処理が行われる。
Next, by introducing an n-type impurity such as phosphorus into the region in the
続いて、CVD法などを使用して半導体基板1上に酸化シリコン膜を形成した後、異方性エッチングを行うことにより、図12に示すようにサイドウォール16を形成する。そして、イオン注入法を使用することにより高濃度n型不純物拡散層17、18を形成した後、再びイオン注入法を使用して高濃度p型不純物拡散層19、20を形成する。この後、イオンの活性化のためアニール処理が行われる。このようにして、n型MIS素子およびp型MIS素子において、それぞれLDD(Lightly Doped Drain)型のソース領域、ドレイン領域を形成することができる。
Subsequently, after forming a silicon oxide film on the
次に、図13に示すようにCVD法を使用して半導体基板1上に酸化シリコン膜よりなる層間絶縁膜21を形成した後、化学的機械的研磨法(CMP;Chemical Mechanical Polishing)を使用して、表面を平坦化する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜21にソース領域やドレイン領域へ貫通する貫通孔22を形成する。続いて、スパッタリング法を使用して半導体基板1上にチタン/窒化チタン膜23を形成した後、CVD法を使用してタングステン膜24を形成する。このとき、貫通孔22の底部および内壁にはチタン/窒化チタン膜23が形成され、このチタン/窒化チタン膜23を介してタングステン膜24が貫通孔22に埋め込まれている。続いて、CMP法を使用して半導体基板1を研磨し、貫通孔22内にだけチタン/窒化チタン膜23およびタングステン膜24が残るようにする。
Next, as shown in FIG. 13, an
次に、スパッタリング法により、チタン/窒化チタン膜25、アルミニウム膜26、チタン/窒化チタン膜27を順次、形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上記した膜をパターニングし、図1に示すような配線28を形成する。このようにして、図1に示すCMIS素子を形成することができる。
Next, a titanium /
本実施の形態1では、n型MIS素子のゲート電極10とp型MIS素子のゲート電極11とは同じ材料であるケイ窒化タンタルから形成したが、他の材料を使用してもよい。
In the first embodiment, the
また、n型MIS素子のゲート電極10とp型MIS素子のゲート電極11は、異なる材料から形成してもよい。例えば、ゲート電極10に使用する材料をn型MIS素子のしきい値電圧を下げるものから形成する一方、ゲート電極11に使用する材料をp型MIS素子のしきい値電圧を下げるものから形成することができる。例えば、n型MIS素子のゲート電極10として、窒化タンタル、窒化ハフニウム、窒化ジルコニウム、ケイ化タンタル、ケイ化ハフニウム、ケイ化ジルコニウムまたはこれらの混合物などから形成することができる。また、p型MIS素子のゲート電極11としては、タングステン、窒化タングステン、モリブデン、窒化モリブデン、酸化イリジウム、ケイ化タングステンまたはこれらの混合物などから形成することができる。上記したこれらの材料からなる膜は、熱的安定性を備えているとともに膜の密着性もよい。
Further, the
本実施の形態1では、p型MIS素子の方にだけしきい値調整膜7が形成されていたが、これに限らず、図14に示すようにn型MIS素子にもしきい値調整膜30を形成してもよい。このしきい値調整膜30は、フラットバンド電圧が負方向にシフトする材料が選択される。具体的にしきい値調整膜30は、窒化シリコン膜、酸窒化シリコン膜、酸化ハフニウム膜、酸窒化ハフニウム膜、酸化ジルコニウム膜、酸窒化ジルコニウム膜などより形成される。これらの膜は、正の固定電荷が相対的に多い状態の膜であることが推察される。ただし、これらの膜中の固定電荷量は、膜の形成条件によって変わる可能性がある。なお、しきい値調整膜30の膜厚は、素子を微細化する観点から、約0.3nm〜約2.0nmであることが望ましい。
In the first embodiment, the
以上のことをまとめると、本実施の形態1の変形例は、(a)半導体基板と、(b)前記半導体基板上に形成されたゲート絶縁膜と、(c)前記ゲート絶縁膜上に形成された膜であって、しきい値電圧を調整するしきい値調整膜と、(d)前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有し、前記しきい値調整膜は、相対的に正の固定電荷が多い状態の膜であることを特徴とするものである。 In summary, the modification of the first embodiment includes (a) a semiconductor substrate, (b) a gate insulating film formed on the semiconductor substrate, and (c) formed on the gate insulating film. A MIS device comprising: a threshold adjustment film for adjusting a threshold voltage; and (d) a gate electrode made of a material containing a metal and formed on the threshold adjustment film. And the threshold adjustment film is a film having a relatively large amount of positive fixed charges.
また、具体的に述べると、本実施の形態1の変形例は、(a)半導体基板と、(b)前記半導体基板上に形成されたゲート絶縁膜と、(c)前記ゲート絶縁膜上に形成された膜であって、しきい値電圧を調整するしきい値調整膜と、(c)前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有し、前記しきい値調整膜は、窒化シリコン、酸窒化シリコン、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、酸窒化ジルコニウムのいずれかより形成されていることを特徴とするものである。 More specifically, the modification of the first embodiment includes (a) a semiconductor substrate, (b) a gate insulating film formed on the semiconductor substrate, and (c) on the gate insulating film. A MIS element comprising: a threshold adjustment film for adjusting a threshold voltage; and (c) a gate electrode formed on the threshold adjustment film and made of a material containing a metal. The threshold adjustment film is formed of any one of silicon nitride, silicon oxynitride, hafnium oxide, hafnium oxynitride, zirconium oxide, and zirconium oxynitride.
また、ゲート電極10、11の選択によっては、n型MIS素子に、しきい値調整膜30を形成する一方、p型MIS素子にしきい値調整膜7を形成しないように構成してもよい。
Further, depending on the selection of the
さらに、図15に示すように、例えばn型MIS素子のゲート絶縁膜31とゲート絶縁膜32の間にしきい値調整膜33を形成するようにしてもよい。すなわち、ゲート絶縁膜が複数の膜から形成されている場合、そのいずれかの間にしきい値調整膜33を形成してもよい。同様に、p型MIS素子のゲート絶縁膜34とゲート絶縁膜35の間にしきい値調整膜36を形成するようにしてもよい。
Further, as shown in FIG. 15, for example, a
図15においては、n型MIS素子およびp型MIS素子の両方ともゲート絶縁膜の間にしきい値調整膜が形成されている例を示したが、片方にだけしきい値調整膜を形成してもよいし、片方に形成されているしきい値調整膜がゲート絶縁膜とゲート電極との間に形成されていてもよい。 FIG. 15 shows an example in which the threshold adjustment film is formed between the gate insulating films in both the n-type MIS element and the p-type MIS element, but the threshold adjustment film is formed only on one side. Alternatively, the threshold adjustment film formed on one side may be formed between the gate insulating film and the gate electrode.
なお、しきい値調整膜がゲート絶縁膜とゲート電極との間ではなく、半導体基板とゲート絶縁膜との間に形成されてもよい。ただし、しきい値調整膜は、相対的に正の固定電荷または負の固定電荷が多い状態の膜であることが推察されるため、しきい値調整膜が電子の通り道であるチャネルに近づきすぎるとチャネルを通過している電子を散乱させるおそれがある。したがって、電子を散乱させない観点からは、しきい値調整膜はなるべくチャネル形成領域から離すことが望ましい。つまり、上記観点からは、ゲート絶縁膜とゲート電極の間にしきい値調整膜を形成することが望ましい。 Note that the threshold adjustment film may be formed not between the gate insulating film and the gate electrode but between the semiconductor substrate and the gate insulating film. However, since the threshold adjustment film is presumed to be a film having a relatively large amount of positive fixed charges or negative fixed charges, the threshold adjustment film is too close to the channel through which electrons pass. There is a risk of scattering electrons passing through the channel. Therefore, from the viewpoint of preventing electrons from being scattered, it is desirable to separate the threshold adjustment film from the channel formation region as much as possible. That is, from the above viewpoint, it is desirable to form a threshold adjustment film between the gate insulating film and the gate electrode.
(実施の形態2)
本実施の形態2では、しきい値電圧を低く抑制できるp型MISFET素子の製造方法に本発明を適用したものである。
(Embodiment 2)
In the second embodiment, the present invention is applied to a method of manufacturing a p-type MISFET element that can suppress the threshold voltage to a low level.
本実施の形態2では、しきい値電圧を低く抑制できるp型MIS素子の製造方法の一例を、図面を参照しながら説明する。まず、図16に示すように、単結晶シリコンよりなる半導体基板40を用意する。次に、半導体基板40を洗浄した後、前記実施の形態1で説明したのと同様に、選択酸化法を使用して酸化シリコン膜よりなる素子分離領域41を形成する(図17)。この素子分離領域41の幅は、約500nmである。
In the second embodiment, an example of a method of manufacturing a p-type MIS element that can suppress the threshold voltage to be low will be described with reference to the drawings. First, as shown in FIG. 16, a
続いて、半導体基板40上に感光性のレジスト膜を塗布した後、露光・現像することによりパターニングする。パターニングは、p型MIS素子形成領域を選択的に開口するように行う。そして、図18に示すようにイオン注入法を使用して、リンや砒素などのn型不純物を導入することにより、n型ウェル42を形成する。そして、パターニングしたレジスト膜を除去する。
Subsequently, a photosensitive resist film is applied on the
次に、半導体基板40上に再び感光性のレジスト膜を塗布する。そして、露光・現像することによりレジスト膜をパターニングし、半導体基板40上にダミーゲート電極43を図18に示すように形成する。なお、ダミーゲート電極43をレジスト膜から形成するようにしたが、これに限らず絶縁膜などから形成してもよい。
Next, a photosensitive resist film is applied again on the
続いて、半導体基板40内であって、ダミーゲート電極43の両脇に、イオン注入法を使用してボロンなどのp型不純物を導入することにより、図19に示すようなソース領域44およびドレイン領域45を形成する。次に、図20に示すようにダミーゲート電極43を除去して洗浄を行った後、ソース領域44およびドレイン領域45に導入したイオンの活性化を行うためのアニールを約600℃〜約1100℃で行う。
Subsequently, by introducing a p-type impurity such as boron into the
次に、図21に示すように熱酸化法を使用して半導体基板40上に酸化シリコン膜46を形成する。そして、この酸化シリコン膜46上にCVD法などを使用して窒化タンタル膜47を形成する。
Next, as shown in FIG. 21, a
続いて、フォトリソグラフィ技術および反応性イオンエッチング(RIE;Reactive Ion Etching)技術を使用して酸化シリコン膜46および窒化タンタル膜47を加工し、図22に示すようなゲート絶縁膜48およびゲート電極49を形成する。
Subsequently, the
次に、形成したゲート絶縁膜48およびゲート電極49に対して熱処理を施す。熱処理をする方法としては、例えば局所的に加熱することができるレーザアニール法を使用することができる。また、ランプ加熱法によっても熱処理を行うことができる。このように、ゲート絶縁膜48およびゲート電極49に対して熱処理を施すことにより、形成するMIS素子のしきい値電圧を変化させることができることを本発明者は見出した。
Next, heat treatment is performed on the formed
図23に上記した熱処理の温度とフラットバンド電圧の関係を示す。図23において、横軸は熱処理の温度(℃)を示しており、縦軸はフラットバンド電圧(V)を示している。熱処理温度が約400℃のとき、フラットバンド電圧は約−0.65Vである。前記実施の形態1で述べたように、p型MIS素子の場合、フラットバンド電圧が約0.1Vのとき、しきい値電圧が約0Vになる。したがって、フラットバンド電圧が約−0.65Vのとき、しきい値電圧は約0.75Vとなる。 FIG. 23 shows the relationship between the heat treatment temperature and the flat band voltage. In FIG. 23, the horizontal axis indicates the heat treatment temperature (° C.), and the vertical axis indicates the flat band voltage (V). When the heat treatment temperature is about 400 ° C., the flat band voltage is about −0.65V. As described in the first embodiment, in the case of the p-type MIS element, the threshold voltage is about 0 V when the flat band voltage is about 0.1 V. Therefore, when the flat band voltage is about −0.65V, the threshold voltage is about 0.75V.
ところが、熱処理の温度が上昇するにしたがって、フラットバンド電圧が上昇していることがわかる。フラットバンド電圧が上昇するということは、p型MIS素子からみた場合、しきい値電圧が低くなることを意味する。したがって、温度を上げた熱処理を行うことにより、しきい値電圧を低くすることができる。 However, it can be seen that the flat band voltage increases as the temperature of the heat treatment increases. An increase in the flat band voltage means that the threshold voltage is lowered when viewed from the p-type MIS element. Therefore, the threshold voltage can be lowered by performing heat treatment at an elevated temperature.
具体的には、熱処理の温度が約600℃のとき、フラットバンド電圧は約0.6Vとなり、しきい値電圧は約0.7Vとなる。そして、熱処理の温度が約800℃になるとフラットバンド電圧は急激に上がり、約−0.35Vになる。このため、しきい値電圧は急激に低くなり約0.45Vになる。その後、熱処理の温度を約1000℃に上昇させると、フラットバンド電圧は約−0.33Vになるため、しきい値電圧は約0.43Vになる。したがって、p型MIS素子のしきい値電圧を低下させる観点からは、熱処理の温度を約800℃〜約1000℃にすることが望ましいことがわかる。 Specifically, when the heat treatment temperature is about 600 ° C., the flat band voltage is about 0.6 V and the threshold voltage is about 0.7 V. Then, when the temperature of the heat treatment reaches about 800 ° C., the flat band voltage rapidly increases to about −0.35V. For this reason, the threshold voltage rapidly decreases to about 0.45V. Thereafter, when the temperature of the heat treatment is raised to about 1000 ° C., the flat band voltage becomes about −0.33 V, so that the threshold voltage becomes about 0.43 V. Therefore, it can be seen that the temperature of the heat treatment is desirably about 800 ° C. to about 1000 ° C. from the viewpoint of lowering the threshold voltage of the p-type MIS element.
このように本実施の形態2における半導体装置の製造方法によれば、単に熱処理を施すことによりp型MIS素子のしきい値電圧を低下させることができる。したがって、マスクの増加を伴った製造工程や複雑な製造工程を追加することなくp型MIS素子のしきい値電圧を低下させることができるため、製品の歩留まり向上を図ることができる。 As described above, according to the method of manufacturing a semiconductor device in the second embodiment, the threshold voltage of the p-type MIS element can be lowered simply by performing heat treatment. Therefore, since the threshold voltage of the p-type MIS element can be lowered without adding a manufacturing process accompanied by an increase in masks or a complicated manufacturing process, the yield of products can be improved.
上記した熱処理をゲート絶縁膜48およびゲート電極49に施した後、図24に示すようにCVD法などを使用して半導体基板40上に酸化シリコンよりなる層間絶縁膜50を形成する。そして、表面をCMP法によって研磨する。
After the heat treatment described above is applied to the
続いて、図25に示すように、層間絶縁膜50に対して、ソース領域44やドレイン領域45へ貫通する貫通孔51を形成する。そして、スパッタリング法を使用して半導体基板40上にチタン/窒化チタン膜52を形成した後、CVD法を使用してタングステン膜53を形成する。このとき、貫通孔51の底部および内壁にはチタン/窒化チタン膜52が形成され、このチタン/窒化チタン膜52を介してタングステン膜53が貫通孔51に埋め込まれている。続いて、CMP法を使用して半導体基板40を研磨し、貫通孔51内にだけチタン/窒化チタン膜52およびタングステン膜53が残るようにする。
Subsequently, as shown in FIG. 25, a through-
次に、スパッタリング法により、チタン/窒化チタン膜54、アルミニウム膜55、チタン/窒化チタン膜56を順次、形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上記した膜をパターニングし、図25に示すような配線57を形成する。このようにして、本実施の形態2における半導体装置の製造方法を使用したp型MIS素子を形成することができる。
Next, a titanium /
本実施の形態2において形成されるp型MIS素子のゲート絶縁膜として酸化シリコン膜を使用したが、これに限らず、例えばハフニウムアルミネート膜などのいわゆるHigh−k膜であってもよい。 Although the silicon oxide film is used as the gate insulating film of the p-type MIS element formed in the second embodiment, the present invention is not limited to this, and may be a so-called High-k film such as a hafnium aluminate film.
また、本実施の形態2における半導体装置の製造方法では、ゲート絶縁膜48およびゲート電極49を形成した直後に熱処理を行っているが、層間絶縁膜50を形成した後に本発明における熱処理を行ってもよい。
In the method for manufacturing a semiconductor device according to the second embodiment, the heat treatment is performed immediately after the
また、ゲート絶縁膜48およびゲート電極49を形成する前に本発明における熱処理を行ってもよい。つまり、半導体基板40上に酸化シリコン膜(絶縁膜)46および窒化タンタル膜(導体膜)47を形成した段階で本発明における熱処理を行ってもよい。この場合、本実施の形態2における半導体装置の製造方法は、(a)半導体基板を用意する工程と、(b)前記半導体基板の所定領域上にダミーゲート電極を形成する工程と、(c)前記ダミーゲート電極をマスクにしたイオン注入により、ソース領域およびドレイン領域を形成する工程と、(d)前記ダミーゲート電極を除去する工程と、(e)前記半導体基板上に絶縁膜を形成する工程と、(f)前記絶縁膜上に導体膜を形成する工程と、(g)前記絶縁膜および前記導体膜に対して熱処理を施すことにより、しきい値電圧の調整を行う工程と、(h)前記絶縁膜および前記導体膜を加工して、前記ソース領域と前記ドレイン領域の間の領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に金属を含む材料よりなるゲート電極を形成する工程とを備えてMIS素子を形成することを特徴とするものである。
Further, the heat treatment in the present invention may be performed before the
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 The invention made by the present inventor has been specifically described based on the above embodiment, but the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
1 半導体基板
2 素子分離領域
3 p型ウェル
4 n型ウェル
5 ハフニウムアルミネート膜
6 酸化アルミニウム膜
7 しきい値調整膜
8 ケイ窒化タンタル膜
9 ゲート絶縁膜
10 ゲート電極
11 ゲート電極
12 低濃度n型不純物拡散層
13 低濃度n型不純物拡散層
14 低濃度p型不純物拡散層
15 低濃度p型不純物拡散層
16 サイドウォール
17 高濃度n型不純物拡散層
18 高濃度n型不純物拡散層
19 高濃度p型不純物拡散層
20 高濃度p型不純物拡散層
21 層間絶縁膜
22 貫通孔
23 チタン/窒化チタン膜
24 タングステン膜
25 チタン/窒化チタン膜
26 アルミニウム膜
27 チタン/窒化チタン膜
28 配線
30 しきい値調整膜
31 ゲート絶縁膜
32 ゲート絶縁膜
33 しきい値調整膜
34 ゲート絶縁膜
35 ゲート絶縁膜
36 しきい値調整膜
40 半導体基板
41 素子分離領域
42 n型ウェル
43 ダミーゲート電極
44 ソース領域
45 ドレイン領域
46 酸化シリコン膜
47 窒化タンタル膜
48 ゲート絶縁膜
49 ゲート電極
50 層間絶縁膜
51 貫通孔
52 チタン/窒化チタン膜
53 タングステン膜
54 チタン/窒化チタン膜
55 アルミニウム膜
56 チタン/窒化チタン膜
57 配線
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Element isolation region 3 P-type well 4 N-type well 5 Hafnium aluminate film 6 Aluminum oxide film 7 Threshold adjustment film 8 Tantalum silicon nitride film 9 Gate insulating film 10 Gate electrode 11 Gate electrode 12 Low concentration n-type Impurity diffusion layer 13 Low-concentration n-type impurity diffusion layer 14 Low-concentration p-type impurity diffusion layer 15 Low-concentration p-type impurity diffusion layer 16 Side wall 17 High-concentration n-type impurity diffusion layer 18 High-concentration n-type impurity diffusion layer 19 High-concentration p Type impurity diffusion layer 20 High-concentration p-type impurity diffusion layer 21 Interlayer insulating film 22 Through hole 23 Titanium / titanium nitride film 24 Tungsten film 25 Titanium / titanium nitride film 26 Aluminum film 27 Titanium / titanium nitride film 28 Wiring 30 Threshold adjustment Film 31 Gate insulation film 32 Gate insulation film 33 Threshold adjustment film 34 Gate insulation 35 Gate insulating film 36 Threshold adjustment film 40 Semiconductor substrate 41 Element isolation region 42 N-type well 43 Dummy gate electrode 44 Source region 45 Drain region 46 Silicon oxide film 47 Tantalum nitride film 48 Gate insulating film 49 Gate electrode 50 Interlayer insulating film 51 Through-hole 52 Titanium / titanium nitride film 53 Tungsten film 54 Titanium / titanium nitride film 55 Aluminum film 56 Titanium / titanium nitride film 57 Wiring
Claims (6)
前記p型MIS素子は、
前記半導体基板上に設けられたシリコン絶縁膜と、
前記シリコン絶縁膜上に設けられたアルミニウム絶縁膜と、
前記アルミニウム絶縁膜上に設けられた電極と、
を含む半導体装置。 In a semiconductor device having a p-type MIS element on a semiconductor substrate,
The p-type MIS element is
A silicon insulating film provided on the semiconductor substrate;
An aluminum insulating film provided on the silicon insulating film;
An electrode provided on the aluminum insulating film;
A semiconductor device including:
前記n型MIS素子は、
前記半導体基板上に設けられた第1絶縁膜と、
前記第1絶縁膜上に設けられ、前記n型MIS素子のしきい値を下げる第1しきい値調整膜と、
前記第1しきい値調整膜上に設けられた第1ゲート電極と、
を含み、
前記p型MIS素子は、
前記半導体基板上に設けられ、前記第1絶縁膜、前記第1しきい値調整膜および前記第1ゲート電極が設けられた領域とは異なる領域に設けられた第2絶縁膜と、
前記第2絶縁膜上に設けられ、前記第1絶縁膜、前記しきい値調整膜および前記第1ゲート電極が設けられた領域とは異なる領域に設けられ、前記第1しきい値調整膜とは成分が異なり、前記p型MIS素子のしきい値を下げる第2しきい値調整膜と、
前記第2しきい値調整膜上に設けられ、前記第1絶縁膜、前記第1しきい値調整膜および前記第1ゲート電極が設けられた領域とは異なる領域に設けられた第2ゲート電極と、
を含む半導体装置。 In a semiconductor device having an n-type MIS element and a p-type MIS element on a semiconductor substrate,
The n-type MIS element is
A first insulating film provided on the semiconductor substrate;
A first threshold adjustment film provided on the first insulating film and lowering a threshold of the n-type MIS element;
A first gate electrode provided on the first threshold adjustment film;
Including
The p-type MIS element is
A second insulating film provided on the semiconductor substrate and provided in a region different from a region in which the first insulating film, the first threshold adjustment film, and the first gate electrode are provided;
Provided on the second insulating film, provided in a region different from a region in which the first insulating film, the threshold adjustment film, and the first gate electrode are provided; and Have different components, and a second threshold adjustment film that lowers the threshold of the p-type MIS element;
A second gate electrode provided on the second threshold adjustment film and provided in a region different from a region in which the first insulating film, the first threshold adjustment film, and the first gate electrode are provided. When,
A semiconductor device including:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010006494A JP2010118677A (en) | 2010-01-15 | 2010-01-15 | Semiconductor device |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003082174A Division JP4524995B2 (en) | 2003-03-25 | 2003-03-25 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010118677A true JP2010118677A (en) | 2010-05-27 |
Family
ID=42306094
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010006494A Pending JP2010118677A (en) | 2010-01-15 | 2010-01-15 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010118677A (en) |
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A711 | Notification of change in applicant |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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