JP2009033032A

JP2009033032A - Semiconductor device, and method of manufacturing semiconductor device

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Publication number: JP2009033032A
Application number: JP2007197572A
Authority: JP
Inventors: Kaori Tai; 香織田井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-07-30
Filing date: 2007-07-30
Publication date: 2009-02-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of controlling the threshold voltage of a P channel type transistor, and to provide a method of manufacturing the semiconductor device. <P>SOLUTION: In the semiconductor device including an N channel type transistor and a P channel type transistor, an insulating film F is formed on an N type semiconductor substrate 2 having an N type channel forming region and a P type channel forming region, grooves A and B for a gate electrode are formed on the insulating film F, a gate insulating film 20 is formed on the inner side surfaces of the grooves A and B for the gate electrode, an N channel type transistor work function control metal film 21 is formed on the gate insulating film 20 in an N channel type transistor region, a P channel type transistor work function control metal film 23 doped with fluorine is formed on the N channel type transistor work function control metal film 21 and the gate insulating film 20, and the gate electrode is embedded in the grooves for the gate electrode and formed in the upper layer of the P channel type transistor work function control metal film 23. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。詳しくはＰチャネル型トランジスタを含む半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. Specifically, the present invention relates to a semiconductor device including a P-channel transistor and a manufacturing method thereof.

トランジスタの高集積化、高速化は、スケーリング側に基づきトランジスタの微細化によって実現されてきている。従来のゲートスタック構造として、Ｐｏｌｙ−Ｓｉ／ＳｉＯＮ，ＳｉＯ_２を用いた技術において、電気的にゲート絶縁膜を薄膜化することが困難なため、高誘電率膜（Ｈｉｇｈ-ｋ膜）とメタル電極を組み合わせたＨｉｇｈ-ｋ／メタルゲート技術が知られている。 High integration and high speed of transistors have been realized by miniaturization of transistors based on the scaling side. In a technique using Poly-Si / SiON, SiO ₂ as a conventional gate stack structure, it is difficult to electrically reduce the thickness of the gate insulating film. Therefore, a high dielectric constant film (High-k film) and a metal electrode High-k / metal gate technology combining the above is known.

この技術をバルクＣＭＯＳトランジスタに適用する場合、例えば、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方に同一の金属からなる仕事関数制御メタル膜を形成し、一方の仕事関数制御メタル膜にフッ素を注入して仕事関数を調整する方法が知られている（例えば、特許文献１参照）。 When this technology is applied to a bulk CMOS transistor, for example, a work function control metal film made of the same metal is formed on both an N channel transistor and a P channel transistor, and fluorine is injected into one work function control metal film. A method for adjusting the work function is known (for example, see Patent Document 1).

また、不純物をチャネルへ注入することにより閾値電圧Ｖ_ｔｈを制御可能にするために、Ｎチャネル型トランジスタにはＳｉの伝導帯端の近傍の、Ｐチャネル型トランジスタには価電子帯端の近傍の仕事関数を有する金属を用いるデュアルメタルゲート（ｄｕａｌｍｅｔａｌｇａｔｅ）構造とすることがより好ましい。 In order to enable control of the threshold voltage V _th by implanting impurity into the channel, the N-channel transistor in the vicinity of the conduction band edge of Si, the vicinity of the valence band edge in the P-channel transistor It is more preferable to use a dual metal gate structure using a metal having a work function.

デュアルメタルゲート構造を実現するために、最初に形成したダミーゲート電極を除去した後に、再びゲート電極を形成するゲートラストプロセスを用いたＨｉｇｈ-ｋ／メタルゲート技術の開発が行われている（例えば、非特許文献１参照。）。
また、ゲートラストで形成したＡＬＤ（ａｔｏｍｉｃｌａｙｅｒｄｅｐｏｓｉｔｉｏｎ）法によるＴｉＮ／ＨｆＯ_２膜とゲートの積層体をＰチャネル型トランジスタに用いることによって、非常に良好なデバイス性能が得られる（例えば、非特許文献２参照。）。
特開２００３−２７３３５０号公報 S.Yamaguchi et al., “High Performance Dual Metal Gate CMOS with High Mobility and Low Threshold Voltage Applicable to Bulk CMOS Technology”, 2006 Symposium on VLSI Technology Digest of Technical Papers, IEEE, 2006, VL06 K.Tai et al., “High Performance pMOSFET with ALD-TiN/HfO2 Gate Stack on (110) Substrate by Low Temperature Process”, Tech. Dig. ESSDERC, p.121 (2006) In order to realize a dual metal gate structure, a high-k / metal gate technology using a gate last process in which a gate electrode is formed again after removing a dummy gate electrode formed first has been developed (for example, Non-patent document 1).
In addition, a very good device performance can be obtained by using a stacked body of a TiN / HfO ₂ film and a gate by an ALD (atomic layer deposition) method formed by gate last for a P-channel transistor (for example, non-patent literature) 2).
JP 2003-273350 A S. Yamaguchi et al., “High Performance Dual Metal Gate CMOS with High Mobility and Low Threshold Voltage Applicable to Bulk CMOS Technology”, 2006 Symposium on VLSI Technology Digest of Technical Papers, IEEE, 2006, VL06 K. Tai et al., “High Performance pMOSFET with ALD-TiN / HfO2 Gate Stack on (110) Substrate by Low Temperature Process”, Tech. Dig. ESSDERC, p.121 (2006)

しかし、実効的な仕事関数は、価電子帯端から禁制帯幅の１／４のエネルギーであり、さらに低い閾値電圧Ｖ_ｔｈを得るためには実効的な仕事関数を高くする必要がある。
特にＰチャネル型トランジスタにおけるメタル／Ｈｉｇｈ-ｋスタック構造において、半導体製造工程の後工程でのアニール処理、例えばフォーミングガスアニール処理と、Ｏ_２添加雰囲気アニール処理によってフラットバンド電圧Ｖ_ｂｆが変化することが知られており、ガス処理によって仕事関数を変化させることが可能である。しかし、後工程でアニール処理を行うと、上層配線まで積層させてからアニール処理を行うので、アニール処理による仕事関数の変化の度合いが小さくなる可能性がある。また、Ｎチャネル型トランジスタとＰチャネル型トランジスタにおけるゲート電極に異なるメタル材料を用いるので、Ｐチャネル型トランジスタとＮチャネル型トランジスタの両方に適したアニール処理が施せるかという問題がある。 However, the effective work function is energy that is ¼ of the forbidden band width from the valence band edge, and it is necessary to increase the effective work function in order to obtain a lower threshold voltage _Vth .
In particular, in a metal / high-k stack structure in a P-channel transistor, the flat band voltage V _bf may change due to an annealing process performed later in the semiconductor manufacturing process, for example, a forming gas annealing process and an O ₂ addition atmosphere annealing process. It is known and the work function can be changed by gas treatment. However, if the annealing process is performed in a later process, the annealing process is performed after the upper layer wiring is stacked, so that the degree of change in the work function due to the annealing process may be reduced. In addition, since different metal materials are used for the gate electrodes of the N-channel transistor and the P-channel transistor, there is a problem that an annealing process suitable for both the P-channel transistor and the N-channel transistor can be performed.

したがって本発明は、Ｐチャネル型トランジスタの閾値電圧を容易に制御することができる構成の半導体装置、およびその半導体装置の製造方法を提供する。 Therefore, the present invention provides a semiconductor device having a configuration capable of easily controlling the threshold voltage of a P-channel transistor, and a method for manufacturing the semiconductor device.

本発明における半導体装置は、Ｎチャネル型の第１トランジスタとＰチャネル型の第２トランジスタとを含む半導体装置において、前記第１トランジスタ領域において第１チャネル形成領域を有し、前記第２トランジスタ領域において第２チャネル形成領域を有する半導体基板と、前記半導体基板上に形成された絶縁膜と、前記第１トランジスタ領域及び前記第２トランジスタ領域における前記絶縁膜にそれぞれ形成され、底面が前記半導体基板の表面である第１ゲート電極用溝及び第２ゲート電極用溝と、前記第１ゲート電極用溝及び前記第２ゲート電極用溝の少なくとも底部にそれぞれ形成されたゲート絶縁膜と、前記第１ゲート電極用溝内における前記ゲート絶縁膜上に形成された前記第１トランジスタの仕事関数を調整する第１仕事関数制御メタル膜と、前記第１ゲート電極用溝内における前記第１仕事関数制御メタル膜上及び前記第２ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記第２トランジスタの仕事関数を調整する第２仕事関数制御メタル膜と、前記第１ゲート電極用溝内及び前記第２ゲート電極用溝内における前記第２仕事関数制御メタル膜の上層において、前記第１ゲート電極用溝及び前記第２ゲート電極用溝にそれぞれ埋め込まれて形成された導電層と、前記第１ゲート電極用溝の両側部における前記半導体基板中に形成された第１ソース・ドレイン領域及び、前記第２ゲート電極用溝の両側部における前記半導体基板中に形成された第２ソース・ドレイン領域とを有することを特徴とする。 The semiconductor device according to the present invention is a semiconductor device including an N-channel first transistor and a P-channel second transistor, the first transistor region having a first channel formation region, and the second transistor region having A semiconductor substrate having a second channel formation region; an insulating film formed on the semiconductor substrate; and a bottom surface formed on the insulating film in the first transistor region and the second transistor region. A first gate electrode trench and a second gate electrode trench, a gate insulating film formed on at least the bottom of each of the first gate electrode trench and the second gate electrode trench, and the first gate electrode A first work for adjusting a work function of the first transistor formed on the gate insulating film in the trench. A number control metal film, and fluorine doped on the first work function control metal film in the first gate electrode trench and the gate insulating film in the second gate electrode trench. A second work function control metal film for adjusting a work function of two transistors; and the first work function control metal film in the first gate electrode trench and the second gate electrode trench. A conductive layer embedded in each of the gate electrode trench and the second gate electrode trench; a first source / drain region formed in the semiconductor substrate on both sides of the first gate electrode trench; And a second source / drain region formed in the semiconductor substrate on both sides of the second gate electrode trench.

上記の本発明の半導体装置は、Ｎチャネル型トランジスタ領域とＰチャネル型トランジスタ領域において、異なる材質の仕事関数制御メタル膜が形成された状態となる。また、Ｐチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープすることによりＰチャネル型トランジスタ領域における仕事関数のみを変化させることができる。 In the semiconductor device of the present invention described above, the work function control metal films of different materials are formed in the N-channel transistor region and the P-channel transistor region. Further, only the work function in the P channel type transistor region can be changed by doping the P channel type transistor work function control metal film with fluorine.

また、本発明における半導体装置は、Ｐチャネル型トランジスタを含む半導体装置において、チャネル形成領域を有する半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜に形成され、底面が前記半導体基板の表面であるゲート電極用溝と、前記ゲート電極用溝の少なくとも底部に形成されたゲート絶縁膜と、前記ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記Ｐチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜と、前記ゲート電極用溝の両側部における前記半導体基板中に形成されたソース・ドレイン領域とを有することを特徴とする。 According to another aspect of the present invention, there is provided a semiconductor device including a P-channel transistor, a semiconductor substrate having a channel formation region, an insulating film formed on the semiconductor substrate, the insulating film, and a bottom surface of the semiconductor device. A gate electrode groove on the surface of the semiconductor substrate, a gate insulating film formed at least at the bottom of the gate electrode groove, and fluorine formed on the gate insulating film in the gate electrode groove are doped. It has a work function control metal film for adjusting the work function of the P-channel transistor, and source / drain regions formed in the semiconductor substrate on both sides of the gate electrode trench.

上記の本発明の半導体装置は、Ｐチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープすることによりＰチャネル型トランジスタ領域における仕事関数を変化させることができる。 In the semiconductor device of the present invention, the work function in the P-channel transistor region can be changed by doping the P-channel transistor work function control metal film with fluorine.

また、本発明における半導体装置の製造方法は、Ｎチャネル型の第１トランジスタとＰチャネル型の第２トランジスタとを含む半導体装置の製造方法において、前記第１トランジスタ領域及び前記第２トランジスタ領域における半導体基板にそれぞれ第１ダミーゲート電極及び第２ダミーゲート電極を形成する工程と、前記第１ダミーゲート電極の両側部における前記半導体基板中に第１ソース・ドレイン領域及び前記第２ダミーゲート電極の両側部における前記半導体基板中に第２ソース・ドレイン領域を形成する工程と、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を被覆する絶縁膜を形成する工程と、前記絶縁膜の上面から前記第１ダミーゲート電極及び前記第２ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、前記半導体基板の表面まで前記第１ダミーゲート電極及び前記第２ダミーゲート電極を除去して、それぞれ第１ゲート電極用溝及び第２ゲート電極用溝を形成する工程と、前記絶縁膜上と前記第１ゲート電極用溝の内側表面と前記第２ゲート電極用溝の内側表面とにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記第１トランジスタの仕事関数を調整する第１仕事関数制御メタル膜を形成する工程と、前記第２トランジスタ領域における前記第１仕事関数制御メタル膜を除去する工程と、前記第１トランジスタ領域における前記第１仕事関数制御メタル膜上及び前記第２トランジスタ領域における前記ゲート絶縁膜上に、前記第２トランジスタの仕事関数を制御する第２仕事関数制御メタル膜を形成する工程と、前記第２仕事関数制御メタル膜にフッ化処理を施す工程と、前記第１ゲート電極用溝及び前記第２ゲート電極用溝を埋め込んで、フッ化処理した前記第２仕事関数制御メタル膜の上層に導電層を形成する工程と、前記第１ゲート電極用溝及び前記第２ゲート電極用溝の外部の前記導電層を除去する工程とを有することを特徴とする。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, the method for manufacturing a semiconductor device including an N-channel first transistor and a P-channel second transistor, wherein the semiconductor in the first transistor region and the second transistor region is a semiconductor device. Forming a first dummy gate electrode and a second dummy gate electrode on the substrate, respectively, and both sides of the first source / drain region and the second dummy gate electrode in the semiconductor substrate on both sides of the first dummy gate electrode; Forming a second source / drain region in the semiconductor substrate in a portion; forming an insulating film covering the first dummy gate electrode and the second dummy gate electrode; and A process of removing the insulating film until the first dummy gate electrode and the second dummy gate electrode are exposed. Removing the first dummy gate electrode and the second dummy gate electrode to the surface of the semiconductor substrate to form a first gate electrode groove and a second gate electrode groove, respectively, and on the insulating film Forming a gate insulating film on the inner surface of the first gate electrode groove and the inner surface of the second gate electrode groove, and adjusting a work function of the first transistor on the gate insulating film. Forming a first work function control metal film; removing the first work function control metal film in the second transistor region; over the first work function control metal film in the first transistor region; Forming a second work function control metal film for controlling a work function of the second transistor on the gate insulating film in the two transistor region; and A step of subjecting the function control metal film to a fluorination treatment; and filling the first gate electrode trench and the second gate electrode trench with a conductive layer on the fluorination treatment of the second work function control metal film. And a step of removing the conductive layer outside the first gate electrode groove and the second gate electrode groove.

上記の本発明の半導体装置の製造方法は、Ｎチャネル型トランジスタ領域とＰチャネル型トランジスタ領域において、異なる材質により仕事関数制御メタル膜を形成させることができる。また、Ｐチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープさせることができる。 In the manufacturing method of the semiconductor device of the present invention, the work function control metal film can be formed of different materials in the N-channel transistor region and the P-channel transistor region. Further, fluorine can be doped into the P-channel transistor work function control metal film.

また、本発明の半導体装置の製造方法は、Ｐチャネル型トランジスタを含む半導体装置の製造方法において、チャネル領域を有する半導体基板にダミーゲート電極を形成する工程と、前記ダミーゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、前記半導体基板の表面まで前記ダミーゲート電極を除去してゲート電極用溝を形成する工程と、前記絶縁膜上及び前記ゲート電極用溝の内側表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上全面に前記Ｐチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜を形成する工程と、前記仕事関数制御メタル膜にフッ化処理を施す工程とを有することを特徴とする。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device including a step of forming a dummy gate electrode on a semiconductor substrate having a channel region, and a method of forming the dummy gate electrode on both sides of the dummy gate electrode. Forming a source / drain region in a semiconductor substrate; forming an insulating film covering the dummy gate electrode; and removing the insulating film until the dummy gate electrode is exposed from an upper surface of the insulating film. And removing the dummy gate electrode to the surface of the semiconductor substrate to form a gate electrode groove; forming a gate insulating film on the insulating film and on the inner surface of the gate electrode groove; Forming a work function control metal film for adjusting the work function of the P-channel transistor over the entire surface of the gate insulating film; Characterized in that the work function control metal film and a step of performing fluorination treatment.

上記の本発明の半導体装置の製造方法は、Ｐチャネル型トランジスタ仕事関数制御メタル膜にフッ素をドープさせることができる。 In the semiconductor device manufacturing method of the present invention, fluorine can be doped into the P-channel transistor work function control metal film.

本発明によれば、Ｐチャネル型トランジスタの閾値電圧を容易に制御することができる構成の半導体装置、およびその半導体装置の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device of the structure which can control the threshold voltage of a P channel type transistor easily, and the manufacturing method of the semiconductor device can be provided.

以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。 Embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.

第１実施形態
図１は、本発明の一実施形態に係る半導体装置の模式断面図である。
図１に示すように、Ｎ型半導体基板２にＮチャネル型トランジスタ（以下、ＮＴｒとも称する）とＰチャネル型トランジスタ（以下、ＰＴｒとも称する）が形成されている。 First Embodiment FIG. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
As shown in FIG. 1, an N-channel transistor (hereinafter also referred to as NTr) and a P-channel transistor (hereinafter also referred to as PTr) are formed on an N-type semiconductor substrate 2.

まず、ＮＴｒの構造について説明する。
図１に示すように、ＮＴｒ領域における、例えばリンなどが添加されたＮ型半導体基板２にＰ型不純物が添加されたＰ型ウェル３が形成されている。 First, the structure of NTr will be described.
As shown in FIG. 1, a P-type well 3 to which a P-type impurity is added is formed in an N-type semiconductor substrate 2 to which, for example, phosphorus is added in the NTr region.

そして、例えば、Ｎ型半導体基板２及びＰ型ウェル３に、活性領域（不図示）を区切る素子分離絶縁膜４が形成されている。そして、Ｐ型ウェル３上に、例えば、窒化シリコンからなるサイドウォール１６及び例えば、酸化シリコンなどからなる層間絶縁膜１９を含む絶縁膜Ｆが形成されている。 For example, an element isolation insulating film 4 that partitions an active region (not shown) is formed on the N-type semiconductor substrate 2 and the P-type well 3. An insulating film F including a sidewall 16 made of, for example, silicon nitride and an interlayer insulating film 19 made of, for example, silicon oxide is formed on the P-type well 3.

そして、例えば、絶縁膜Ｆには、ゲート電極用溝Ａが形成されており、ゲート電極用溝Ａの少なくとも底部には酸化シリコンより誘電率の高い、いわゆるＨｉｇｈ−ｋ膜あるいは酸化シリコンなどからなるゲート絶縁膜２０が形成されている。また、ゲート絶縁膜２０は、ゲート電極用溝Ａの内側表面に形成されていてもよい。そして、ゲート電極用溝Ａにおけるゲート絶縁膜２０上には、例えば、Ｌａ，Ｅｒ，Ｙ，Ｙｂ，Ｚｎ，Ｓｃ，Ｐｂ，Ｍｇ，Ｍｎ，Ａｌ，Ｈｆ，Ｔａ，Ｔｉ，Ｚｒ，Ｖなどの材料からなる膜、またはそれらの材料を含むシリサイド膜、シリコン窒化膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜などからなり、例えば、膜厚が１〜１００ｎｍであるＮＴｒ仕事関数制御メタル膜２１が形成されている。 For example, the gate electrode trench A is formed in the insulating film F, and at least the bottom of the gate electrode trench A is made of a so-called high-k film or silicon oxide having a dielectric constant higher than that of silicon oxide. A gate insulating film 20 is formed. The gate insulating film 20 may be formed on the inner surface of the gate electrode trench A. On the gate insulating film 20 in the gate electrode trench A, for example, materials such as La, Er, Y, Yb, Zn, Sc, Pb, Mg, Mn, Al, Hf, Ta, Ti, Zr, and V are used. NTr work function control having a film thickness of 1 to 100 nm, for example, a film made of, or a silicide film, silicon nitride film, carbide film, or a film made of an alloy containing two or more of the above metals. A metal film 21 is formed.

そして、ゲート電極用溝ＡにおけるＮＴｒ仕事関数制御メタル膜２１上に、例えば、ＷＦ_６，ＮＦ_３，ＣＦ_４，ＣＨＦ_３，ＳＦ_６などのフッ素を含むガスによるガス処理またはイオン注入法などによりフッ化処理された、例えば、Ｔｉ，Ｔａ，Ｒｕ，Ｐｒ，Ｐｔ，Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｃｒ，Ｒｅ，Ｒｈ，Ｐｂなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、シリコン窒化膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜であり、好適にはＴｉＮ膜からなり、例えば、膜厚が１〜１００ｎｍであるＰＴｒ仕事関数制御メタル膜２３が形成されている。上記のようにフッ化処理されることにより、ＰＴｒ仕事関数制御メタル膜２３は、膜全体にフッ素がドープされており、少なくともＰＴｒ仕事関数制御メタル膜２３と下層との界面まで、フッ素がドープされている。ＮＴｒ領域にＰＴｒ仕事関数制御メタル膜２３が形成されているが、ゲート絶縁膜２０上ではなく、ＮＴｒ仕事関数制御メタル膜２１上に形成されているため、ＮＴｒの閾値電圧には影響を及ぼさない。 Then, on the NTr work function control metal film 21 in the gate electrode trench A, for example, a gas treatment with a gas containing fluorine such as WF ₆ , NF ₃ , CF ₄ , CHF ₃ , SF ₆ or an ion implantation method is used. For example, a film made of a material such as Ti, Ta, Ru, Pr, Pt, Mo, W, Ni, Co, Cr, Re, Rh, Pb, or a nitride film or a silicide film containing these materials , A silicon nitride film, a carbide film, or a film made of an alloy containing two or more of the above metals, preferably a TiN film, for example, a PTr work function control metal film 23 having a thickness of 1 to 100 nm is formed. Has been. By performing the fluorination treatment as described above, the entire PTr work function control metal film 23 is doped with fluorine, and at least the interface between the PTr work function control metal film 23 and the lower layer is doped with fluorine. ing. The PTr work function control metal film 23 is formed in the NTr region. However, since the PTr work function control metal film 23 is formed not on the gate insulating film 20 but on the NTr work function control metal film 21, it does not affect the threshold voltage of NTr. .

そして、ＰＴｒ仕事関数制御メタル膜２３上におけるゲート電極用溝Ａにゲート電極２５が埋め込まれている。ゲート電極２５は、例えば、金属または多結晶シリコンなどの導電体材料からなり、好ましくはタングステン（Ｗ）からなる。 The gate electrode 25 is embedded in the gate electrode trench A on the PTr work function control metal film 23. The gate electrode 25 is made of a conductive material such as metal or polycrystalline silicon, and is preferably made of tungsten (W).

また、サイドウォール１６の下部におけるＰ型ウェル３中には、Ｎ型不純物が導入されているＮ型エクステンション領域１５ｎが形成されている。Ｎ型不純物としては、例えばリンである。そして、ゲート電極２５の両側であって、Ｎ型エクステンション領域１５ｎの外側におけるＰ型ウェル３中には、Ｎ型エクステンション領域１５ｎよりも深いＮ型ソース・ドレイン領域１７ｎが形成されている。 Further, an N-type extension region 15 n into which an N-type impurity is introduced is formed in the P-type well 3 below the sidewall 16. An example of the N-type impurity is phosphorus. N-type source / drain regions 17n deeper than the N-type extension region 15n are formed in the P-type well 3 on both sides of the gate electrode 25 and outside the N-type extension region 15n.

また、Ｐ型ウェル３と層間絶縁膜１９の境界におけるＮ型ソース・ドレイン領域１７ｎの上層には、例えば、チタンシリサイド（ＴｉＳｉ_２）、コバルトシリサイド（ＣｏＳｉ_２）あるいはニッケルシリサイド（ＮｉＳｉ）などからなる高融点金属シリサイド膜１８が形成されている。
このように本実施形態に係る半導体装置１におけるＮＴｒは構成されている。 The upper layer of the N-type source / drain region 17n at the boundary between the P-type well 3 and the interlayer insulating film 19 is made of, for example, titanium silicide (TiSi ₂ ), cobalt silicide (CoSi ₂ ), nickel silicide (NiSi), or the like. A refractory metal silicide film 18 is formed.
As described above, the NTr in the semiconductor device 1 according to the present embodiment is configured.

次に、ＰＴｒの構造について説明する。
図１に示すように、例えば、チャネル形成領域を有するＮ型半導体基板２に、活性領域（不図示）を区切る素子分離絶縁膜４が形成されている。そして、Ｎ型半導体基板２上に、例えば、窒化シリコンからなるサイドウォール１６及び、例えば酸化シリコンなどからなる層間絶縁膜１９を含む絶縁膜Ｆが形成されている。 Next, the structure of PTr will be described.
As shown in FIG. 1, for example, an element isolation insulating film 4 that divides an active region (not shown) is formed on an N-type semiconductor substrate 2 having a channel formation region. An insulating film F including a sidewall 16 made of, for example, silicon nitride and an interlayer insulating film 19 made of, for example, silicon oxide is formed on the N-type semiconductor substrate 2.

そして、例えば絶縁膜Ｆには、ゲート電極用溝Ｂが形成されており、ゲート電極用溝Ｂの少なくとも底部には酸化シリコンより誘電率の高い、いわゆるＨｉｇｈ−ｋ膜あるいは酸化シリコンなどからなるゲート絶縁膜２０が形成されている。また、ゲート絶縁膜２０は、ゲート電極用溝Ａの内側表面に形成されていてもよい。 For example, a gate electrode groove B is formed in the insulating film F, and a gate made of a so-called high-k film or silicon oxide having a dielectric constant higher than that of silicon oxide is formed at least at the bottom of the gate electrode groove B. An insulating film 20 is formed. The gate insulating film 20 may be formed on the inner surface of the gate electrode trench A.

そして、ゲート電極用溝Ｂにおけるゲート絶縁膜２０上に、例えば、ＷＦ_６，ＮＦ_３，ＣＦ_４，ＣＨＦ_３，ＳＦ_６などのフッ素を含むガスによるガス処理またはイオン注入法などによりフッ化処理された例えばＴｉ，Ｔａ，Ｒｕ，Ｐｒ，Ｐｔ、Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｃｒ，Ｒｅ，Ｒｈ，Ｐｂなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、シリコン窒化膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜であり、好適にはＴｉＮ膜からなり、例えば膜厚が１〜１００ｎｍであるＰＴｒ仕事関数制御メタル膜２３が形成されている。上記のようにフッ化処理されることにより、ＰＴｒ仕事関数制御メタル膜２３は、膜全体にフッ素がドープされており、少なくともＰＴｒ仕事関数制御メタル膜２３と下層との界面までフッ素がドープされている。 Then, the gate insulating film 20 in the gate electrode trench B is subjected to a fluorination treatment by, for example, a gas treatment with a fluorine-containing gas such as WF ₆ , NF ₃ , CF ₄ , CHF ₃ , SF ₆ or an ion implantation method. For example, a film made of a material such as Ti, Ta, Ru, Pr, Pt, Mo, W, Ni, Co, Cr, Re, Rh, Pb, or a nitride film, a silicide film, a silicon nitride film containing these materials, A carbide film or a film made of an alloy containing two or more of the above metals, preferably a TiN film, for example, a PTr work function control metal film 23 having a thickness of 1 to 100 nm is formed. By performing the fluorination treatment as described above, the entire PTr work function control metal film 23 is doped with fluorine, and at least the interface between the PTr work function control metal film 23 and the lower layer is doped with fluorine. Yes.

そして、ＰＴｒ仕事関数制御メタル膜２３上におけるゲート電極用溝Ｂにゲート電極２５が埋め込まれている。ゲート電極２５は、例えば金属または多結晶シリコンなどの導電体材料からなり、好ましくはタングステンからなる。 A gate electrode 25 is buried in the gate electrode groove B on the PTr work function control metal film 23. The gate electrode 25 is made of a conductive material such as metal or polycrystalline silicon, and is preferably made of tungsten.

また、サイドウォール１６の下部におけるＮ型半導体基板２中には、Ｐ型不純物が導入されているＰ型エクステンション領域１５ｐが形成されている。Ｐ型不純物としては、例えばホウ素である。そして、ゲート電極２５の両側であってＰ型エクステンション領域１５ｐの外側におけるＮ型半導体基板２中には、Ｐ型エクステンション領域１５ｐよりも深いＰ型ソース・ドレイン領域１７ｐが形成されている。 A P-type extension region 15p into which a P-type impurity is introduced is formed in the N-type semiconductor substrate 2 below the sidewall 16. An example of the P-type impurity is boron. A P-type source / drain region 17p deeper than the P-type extension region 15p is formed in the N-type semiconductor substrate 2 on both sides of the gate electrode 25 and outside the P-type extension region 15p.

また、Ｎ型半導体基板２と層間絶縁膜１９の境界におけるＰ型ソース・ドレイン領域１７ｐの上層には、例えばチタンシリサイド（ＴｉＳｉ_２）、コバルトシリサイド（ＣｏＳｉ_２）あるいはニッケルシリサイド（ＮｉＳｉ）などからなる高融点金属シリサイド膜１８が形成されている。
このように本実施形態に係る半導体装置１におけるＰＴｒは構成されている。 The upper layer of the P-type source / drain region 17p at the boundary between the N-type semiconductor substrate 2 and the interlayer insulating film 19 is made of, for example, titanium silicide (TiSi ₂ ), cobalt silicide (CoSi ₂ ), or nickel silicide (NiSi). A refractory metal silicide film 18 is formed.
Thus, the PTr in the semiconductor device 1 according to the present embodiment is configured.

上記の本実施形態に係る半導体装置は、ＮＴｒ領域とＰＴｒ領域とで異なる材料からなる仕事関数制御メタル膜を用いることで、それぞれの閾値電圧を個別に制御することが容易になり、低い閾値電圧が得られやすくなる。さらにフッ素がドープされたＰＴｒ仕事関数制御メタル膜を用いることにより、低い閾値電圧が得られやすくなる。 In the semiconductor device according to the above-described embodiment, by using work function control metal films made of different materials in the NTr region and the PTr region, it becomes easy to individually control each threshold voltage, and a low threshold voltage. Becomes easier to obtain. Further, by using a PTr work function control metal film doped with fluorine, a low threshold voltage can be easily obtained.

次に、上記の本実施形態に係る半導体装置の製造方法について図面を参照して説明する。図２から図１３は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。 Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to the drawings. 2 to 13 are cross-sectional views showing manufacturing steps of the semiconductor device according to the embodiment of the present invention.

まず、図２に示すように、ＮＴｒ領域においてＰ型ウェル３を有するＮ型半導体基板２に、例えば、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法により、活性領域（不図示）を区切る素子分離絶縁膜４を形成する。
次に、例えば熱酸化法により全面に膜厚４ｎｍ程度の酸化シリコンを形成し、さらに例えば、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により膜厚が１５０から２００ｎｍのポリシリコンを堆積し、さらに例えば、膜厚が５０から１００ｎｍの窒化シリコンを堆積させる。続いて、フォトリソグラフィによりゲート形成領域を残してエッチング加工することにより、ＮＴｒ領域におけるＰ型ウェル３及びＰＴｒ領域におけるＮ型半導体基板２の活性領域におけるゲート電極形成領域上において、酸化シリコンのダミーゲート絶縁膜１２、ポリシリコンからなるダミーゲート電極１３、及び窒化シリコンからなるハードマスク層１４を積層する。 First, as shown in FIG. 2, an element isolation insulating film 4 that divides an active region (not shown) is formed on an N-type semiconductor substrate 2 having a P-type well 3 in an NTr region by, for example, an STI (Shallow Trench Isolation) method. Form.
Next, silicon oxide having a thickness of about 4 nm is formed on the entire surface by, eg, thermal oxidation, and polysilicon having a thickness of 150 to 200 nm is deposited by, for example, CVD (Chemical Vapor Deposition). Deposit 50 to 100 nm of silicon nitride. Subsequently, by performing etching while leaving the gate formation region by photolithography, a dummy gate made of silicon oxide is formed on the P-type well 3 in the NTr region and the gate electrode formation region in the active region of the N-type semiconductor substrate 2 in the PTr region. An insulating film 12, a dummy gate electrode 13 made of polysilicon, and a hard mask layer 14 made of silicon nitride are stacked.

次に図３に示すように、ＮＴｒ領域におけるＰ型ウェル３の活性領域において、例えば、ハードマスク層１４をマスクとして、Ｎ型不純物を浅くイオン注入することによりＮ型エクステンション領域１５ｎを形成する。Ｎ型不純物として例えばリンを用いる。
また、ＰＴｒ領域におけるＮ型半導体基板２の活性領域において、例えばハードマスク層１４をマスクとして、Ｐ型不純物を浅くイオン注入することによりＰ型エクステンション領域１５ｐを形成する。Ｐ型不純物として、例えばホウ素を用いる。 Next, as shown in FIG. 3, in the active region of the P-type well 3 in the NTr region, an N-type extension region 15n is formed by, for example, ion implantation of N-type impurities shallowly using the hard mask layer 14 as a mask. For example, phosphorus is used as the N-type impurity.
Further, in the active region of the N-type semiconductor substrate 2 in the PTr region, a P-type extension region 15p is formed by, for example, ion implantation of P-type impurities shallowly using the hard mask layer 14 as a mask. For example, boron is used as the P-type impurity.

次に、図４に示すように、例えば、プラズマＣＶＤ法によりＮ型半導体基板２の全面に堆積させた酸化シリコンを全面にエッチバックして、ＮＴｒ領域及びＰＴｒ領域にサイドウォール１６を形成する。そして、ＮＴｒ領域において、例えばサイドウォール１６及びハードマスク層１４をマスクとして、Ｎ型不純物を深くイオン注入することによりＮ型ソース・ドレイン領域１７ｎを形成する。
次に、ＰＴｒ領域において、例えばサイドウォール１６及びハードマスク層１４をマスクとして、Ｐ型不純物を深くイオン注入することによりＰ型ソース・ドレイン領域１７ｐを形成する。 Next, as shown in FIG. 4, for example, silicon oxide deposited on the entire surface of the N-type semiconductor substrate 2 is etched back by the plasma CVD method to form sidewalls 16 in the NTr region and the PTr region. Then, in the NTr region, N-type source / drain regions 17n are formed by deeply ion-implanting N-type impurities using, for example, the sidewall 16 and the hard mask layer 14 as a mask.
Next, in the PTr region, for example, by using the sidewall 16 and the hard mask layer 14 as a mask, a P-type impurity is deeply ion-implanted to form a P-type source / drain region 17p.

次に、図５に示すように、Ｎ型ソース・ドレイン領域１７ｎ及びＰ型ソース・ドレイン領域１７ｐの表面全面にスパッタリングによりチタン、コバルト、ニッケルなどの高融点金属を堆積させ、高融点金属とシリコンとが接触しているところでシリサイド化させて、高融点金属シリサイド膜１８を形成する。その後、未反応の高融点金属を除去する。 Next, as shown in FIG. 5, a refractory metal such as titanium, cobalt, nickel or the like is deposited on the entire surface of the N-type source / drain region 17n and the P-type source / drain region 17p by sputtering. Silica is formed at the point where the refractory metal is in contact with each other to form a refractory metal silicide film. Thereafter, unreacted refractory metal is removed.

次に、図６に示すように、例えばハードマスク層１４を被覆するように全面にＣＶＤ法などにより酸化シリコンを堆積させて絶縁層を形成する。その後、ハードマスク層１４の表面が露出するまで上面からＣＭＰ（ＣｈｅｍｉｃａｌａｎｄＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により研磨して、層間絶縁膜１９を形成する。 Next, as shown in FIG. 6, for example, silicon oxide is deposited on the entire surface by CVD or the like so as to cover the hard mask layer 14 to form an insulating layer. Thereafter, the interlayer insulating film 19 is formed by polishing from the upper surface by CMP (Chemical and Mechanical Polishing) until the surface of the hard mask layer 14 is exposed.

次に、図７に示すように、例えばエッチング処理によりダミーゲート電極１３及びハードマスク層１４を除去する。
このエッチングとして、酸化シリコンのダミーゲート絶縁膜１２に対して十分に選択比を有するようなエッチング条件とする。
次に、例えば上記エッチングにより露出したダミーゲート絶縁膜１２の表面をアンモニア及びフッ化水素を含むエッチングガスにより処理をする。次に、エッチングガス処理により生成した生成物を分解及び蒸発させる。このようにして、ゲート電極用溝Ａ及びゲート電極用溝Ｂを形成する。 Next, as shown in FIG. 7, the dummy gate electrode 13 and the hard mask layer 14 are removed by, for example, an etching process.
The etching conditions are such that the silicon oxide dummy gate insulating film 12 has a sufficient selection ratio.
Next, for example, the surface of the dummy gate insulating film 12 exposed by the etching is treated with an etching gas containing ammonia and hydrogen fluoride. Next, the product produced by the etching gas treatment is decomposed and evaporated. In this manner, the gate electrode groove A and the gate electrode groove B are formed.

次に、図８に示すように、例えば熱酸化法によりゲート電極用溝Ａ及びゲート電極用溝Ｂの内側表面及び層間絶縁膜１９の表面を被覆して、酸化シリコンより誘電率の高い、いわゆるＨｉｇｈ−ｋ膜、あるいは酸化シリコンなどからなるゲート絶縁膜２０を形成する。 Next, as shown in FIG. 8, for example, the inner surface of the gate electrode groove A and the gate electrode groove B and the surface of the interlayer insulating film 19 are covered by a thermal oxidation method, so that the dielectric constant is higher than silicon oxide. A gate insulating film 20 made of a high-k film or silicon oxide is formed.

次に、図９に示すように、例えばＣＶＤ法又はスパッタリング法などにより、ゲート絶縁膜２０上の全面に、例えばＬａ，Ｅｒ，Ｙ，Ｙｂ，Ｚｎ，Ｓｃ，Ｐｂ，Ｍｇ，Ｍｎ，Ａｌ，Ｈｆ，Ｔａ，Ｔｉ、Ｚｒ，Ｖなどの材料からなる膜、またはそれらの材料を含むシリサイド膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜、シリコン窒化膜などからなるＮＴｒ仕事関数制御メタル膜２１を膜厚が１〜１００ｎｍとなるように形成する。 Next, as shown in FIG. 9, for example, La, Er, Y, Yb, Zn, Sc, Pb, Mg, Mn, Al, Hf are formed on the entire surface of the gate insulating film 20 by, for example, CVD or sputtering. , Ta, Ti, Zr, V, etc., or silicide films, carbide films containing these materials, films made of alloys containing two or more of the above metals, NTr work function control made of silicon nitride films, etc. The metal film 21 is formed so as to have a thickness of 1 to 100 nm.

次に、図１０に示すように、ＰＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１を除去するために、ＮＴｒ領域における、ＮＴｒ仕事関数制御メタル膜２１上に、例えばスピンコータなどのレジスト塗布装置によりレジストを塗布し、レジストを露光し、スピンデベロッパなどのレジスト現像装置により現像し、レジスト２２を形成する。 Next, as shown in FIG. 10, in order to remove the NTr work function control metal film 21 in the PTr region, a resist is applied on the NTr work function control metal film 21 in the NTr region by a resist coating apparatus such as a spin coater. The resist 22 is formed by applying, exposing the resist, and developing the resist with a resist developing device such as a spin developer.

次に、図１１に示すように、レジスト２２をマスクとして、例えば、ウエットエッチング法などのエッチング処理により、ＰＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１を除去する。このときＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１は、レジスト２２により被覆されているため除去されない。
そして、例えばプラズマアッシングなどによりレジスト２２を除去する。 Next, as shown in FIG. 11, the NTr work function control metal film 21 in the PTr region is removed by an etching process such as a wet etching method using the resist 22 as a mask. At this time, the NTr work function control metal film 21 in the NTr region is not removed because it is covered with the resist 22.
Then, the resist 22 is removed by plasma ashing, for example.

次に、図１２に示すように、例えばＣＶＤ法又はスパッタリング法などにより、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１及びＰＴｒ領域におけるゲート絶縁膜２０上の全面に、例えば、Ｔｉ，Ｔａ，Ｒｕ，Ｐｒ，Ｐｔ、Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｃｒ，Ｒｅ，Ｒｈ，Ｐｂなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜、シリコン窒化膜からなり、好適にはＴｉＮ膜からなるＰＴｒ仕事関数制御メタル膜２３を膜厚が１〜１００ｎｍとなるように形成する。 Next, as shown in FIG. 12, for example, Ti, Ta, Ru, etc. are formed on the entire surface of the NTr work function control metal film 21 in the NTr region and the gate insulating film 20 in the PTr region by, for example, CVD or sputtering. A film made of a material such as Pr, Pt, Mo, W, Ni, Co, Cr, Re, Rh, Pb or the like, or a nitride film, a silicide film, a carbide film containing these materials, or an alloy containing two or more of the above metals A PTr work function control metal film 23 made of a TiN film, preferably a TiN film, is formed to a thickness of 1 to 100 nm.

次に、図１３に示すように、ＰＴｒ仕事関数制御メタル膜２３の全面にフッ化処理を施す。フッ化処理として、例えば、フッ素を含むガスを用いる処理、イオン注入法などがある。フッ化処理をすることにより、ＰＴｒ仕事関数制御メタル膜２３全体にフッ素がドープされる。
ガスを用いる処理としては、例えばＷＦ_６，ＮＦ_３，ＣＦ_４，ＣＨＦ_３，ＳＦ_６などのフッ素を含むガスを用い、処理温度を２５０℃から７００℃、処理圧力を０．１から２００Ｔｏｒｒとしてフッ化処理を施す。 Next, as shown in FIG. 13, the entire surface of the PTr work function control metal film 23 is fluorinated. Examples of the fluorination treatment include treatment using a gas containing fluorine, ion implantation, and the like. By performing the fluorination treatment, the entire PTr work function control metal film 23 is doped with fluorine.
As the treatment using gas, for example, a gas containing fluorine such as WF ₆ , NF ₃ , CF ₄ , CHF ₃ , SF ₆ is used, and the treatment temperature is 250 to 700 ° C. and the treatment pressure is 0.1 to 200 Torr. The process is applied.

本実施形態において、イオン注入法によりフッ素をドープさせる方法を採用する場合、ゲート絶縁膜２０に欠陥が生じ、トランジスタの特性を劣化させる可能性がある。また、フッ素を深さ方向に対して深くドープすると、Ｎ型半導体基板２までフッ素が達し、トランジスタ特性に影響を及ぼす可能性がある。このため、フッ素はＰＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３とゲート絶縁膜２０との界面までドープさせればよく、フッ素をＰＴｒ仕事関数制御メタル膜２３の深さ方向に対して浅くドープする。 In the present embodiment, when adopting a method of doping fluorine by an ion implantation method, defects may occur in the gate insulating film 20 and the characteristics of the transistor may be deteriorated. Further, when fluorine is doped deeply in the depth direction, fluorine reaches the N-type semiconductor substrate 2 and may affect transistor characteristics. Therefore, fluorine may be doped up to the interface between the PTr work function control metal film 23 and the gate insulating film 20 in the PTr region, and fluorine is doped shallowly in the depth direction of the PTr work function control metal film 23.

次に、図１４に示すように、フッ化処理を施したＰＴｒ仕事関数制御メタル膜２３の上層において、ゲート電極用溝Ａ及びゲート電極用溝Ｂの内側表面を被覆して、例えばＣＶＤ法、ＡＬＤ法（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）などにより導電体材料２４を成膜する。導電体材料として、例えば金属または多結晶シリコンなどからなり、好ましくは、タングステンである。
ＣＶＤ法としては、例えば、ＷＦ_６，Ｈ_２，ＳｉＨ_４等のプロセスガスを用い、基板温度を３５０℃から４５０℃、圧力を１から１００Ｔｏｒｒとする。 Next, as shown in FIG. 14, in the upper layer of the PTr work function control metal film 23 subjected to the fluorination treatment, the inner surfaces of the gate electrode groove A and the gate electrode groove B are covered, for example, CVD, The conductive material 24 is formed by an ALD method (Atomic Layer Deposition) or the like. The conductor material is made of, for example, metal or polycrystalline silicon, and is preferably tungsten.
As the CVD method, for example, a process gas such as WF ₆ , H ₂ , SiH ₄ is used, the substrate temperature is set to 350 ° C. to 450 ° C., and the pressure is set to 1 to 100 Torr.

その後、例えばＣＭＰなどの研磨によりゲート電極用溝Ａ及びゲート電極用溝Ｂの外部における層間絶縁膜１９上に積層されているゲート絶縁膜２０、ＮＴｒ仕事関数制御メタル膜２１、ＰＴｒ仕事関数制御メタル膜２３及び導電体材料２４を除去し、ゲート電極２５を形成する。
以上の方法により、図１に示す構造の半導体装置と同様の半導体装置を製造することができる。 Thereafter, the gate insulating film 20, the NTr work function control metal film 21, the PTr work function control metal stacked on the interlayer insulating film 19 outside the gate electrode groove A and the gate electrode groove B by polishing such as CMP, for example. The film 23 and the conductor material 24 are removed, and the gate electrode 25 is formed.
By the above method, a semiconductor device similar to the semiconductor device having the structure shown in FIG. 1 can be manufactured.

本実施形態の半導体装置の製造方法の場合、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１上に積層されたＰＴｒ仕事関数制御メタル膜２３を除去しなくても、ＮＴｒの閾値電圧に影響を与えないため、製造工程の簡略化が図れる。また、タングステンはＴｉＮ膜と相性がよいため、ゲート電極２５としてタングステンを使用し、ＰＴｒ仕事関数制御メタル膜２３としてＴｉＮ膜を使用した場合、ＮＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３を残すことにより、ゲート電極２５の剥離を防止できる。 In the semiconductor device manufacturing method of the present embodiment, the NTr threshold voltage is not affected even if the PTr work function control metal film 23 stacked on the NTr work function control metal film 21 in the NTr region is not removed. Therefore, the manufacturing process can be simplified. Further, since tungsten is compatible with the TiN film, when tungsten is used as the gate electrode 25 and a TiN film is used as the PTr work function control metal film 23, the PTr work function control metal film 23 in the NTr region is left. The peeling of the gate electrode 25 can be prevented.

第２実施形態
図１５は、本発明の一実施形態に係る半導体装置の模式断面図である。
ＮＴｒ領域におけるゲート電極用溝Ａに積層されている膜以外は第１実施形態と同様である。従って、同一部分の説明は省略する。
ＰＴｒの構造については、第１実施形態のＰＴｒの構造と同一であるので説明を省略する。 Second Embodiment FIG. 15 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
Except for the film stacked in the gate electrode trench A in the NTr region, the present embodiment is the same as the first embodiment. Therefore, the description of the same part is omitted.
Since the PTr structure is the same as the PTr structure of the first embodiment, a description thereof will be omitted.

ＮＴｒの構造について説明する。
ゲート電極用溝Ａにおけるゲート絶縁膜２０上には、例えば、Ｌａ，Ｅｒ，Ｙ，Ｙｂ，Ｚｎ，Ｓｃ，Ｐｂ，Ｍｇ，Ｍｎ，Ａｌ，Ｈｆ，Ｔａ，Ｔｉ、Ｚｒ，Ｖなどの材料からなる膜、またはそれらの材料を含むシリサイド膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜、シリコン窒化膜などからなるＮＴｒ仕事関数制御メタル膜２１が形成されている。 The structure of NTr will be described.
The gate insulating film 20 in the gate electrode trench A is made of a material such as La, Er, Y, Yb, Zn, Sc, Pb, Mg, Mn, Al, Hf, Ta, Ti, Zr, or V, for example. An NTr work function control metal film 21 made of a film, a silicide film containing these materials, a carbide film, a film made of an alloy containing two or more of the above metals, a silicon nitride film, or the like is formed.

そして、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１上におけるゲート電極用溝Ａにゲート電極２５が埋め込まれている。ゲート電極２５は、例えば、金属または多結晶シリコンなどの導電体材料からなり、好ましくはタングステンからなる。
このように本実施形態に係る半導体装置１は構成されている。 The gate electrode 25 is embedded in the gate electrode trench A on the NTr work function control metal film 21 in the NTr region. The gate electrode 25 is made of a conductive material such as metal or polycrystalline silicon, and is preferably made of tungsten.
Thus, the semiconductor device 1 according to the present embodiment is configured.

上記の本実施形態に係る半導体装置は、第１実施形態と同様に、ＮＴｒ領域とＰＴｒ領域とで異なる材料からなる仕事関数制御メタル膜を用いることで、それぞれの閾値電圧の制御が容易になり、低い閾値電圧が得られやすくなる。さらにＰＴｒ仕事関数制御メタル膜にフッ素をドープすることにより、さらにＰＴｒの閾値電圧の制御が容易となり、低い閾値電圧が得られやすくなる。 As in the first embodiment, the semiconductor device according to the present embodiment described above uses the work function control metal film made of different materials for the NTr region and the PTr region, thereby making it easy to control each threshold voltage. Therefore, a low threshold voltage can be easily obtained. Furthermore, by doping the PTr work function control metal film with fluorine, it becomes easier to control the threshold voltage of the PTr, and a low threshold voltage can be easily obtained.

本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図１６に示すように、例えば、ＣＶＤ法又はスパッタリング法などにより、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１及びＰＴｒ領域におけるゲート絶縁膜２０上の全面に、例えば、Ｔｉ，Ｔａ，Ｒｕ，Ｐｒ，Ｐｔ、Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｃｒ，Ｒｅ，Ｒｈ，Ｐｂなどの材料からなる膜、またはそれらの材料を含む窒化膜、シリサイド膜、カーバイド膜、または前記金属を２種以上含む合金からなる膜、シリコン窒化膜からなり、好適にはＴｉＮ膜からなるＰＴｒ仕事関数制御メタル膜２３を膜厚が１〜１００ｎｍとなるように形成する。 A method for manufacturing a semiconductor device according to this embodiment will be described with reference to the drawings.
First, as shown in FIG. 16, for example, Ti, Ta, Ru, etc. are formed on the entire surface of the NTr work function control metal film 21 in the NTr region and the gate insulating film 20 in the PTr region by, for example, CVD or sputtering. A film made of a material such as Pr, Pt, Mo, W, Ni, Co, Cr, Re, Rh, Pb or the like, or a nitride film, silicide film, carbide film containing these materials, or an alloy containing two or more of the above metals A PTr work function control metal film 23 made of a TiN film, preferably a TiN film, is formed to a thickness of 1 to 100 nm.

次に、図１７に示すように、ＮＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３を除去するために、ＰＭＯＳとランジスタ領域における、ＰＴｒ仕事関数制御メタル膜２３上に、例えば、スピンコータなどのレジスト塗布装置によりレジストを塗布し、レジストを露光し、スピンデベロッパなどのレジスト現像装置により現像し、レジスト２６を形成する。 Next, as shown in FIG. 17, in order to remove the PTr work function control metal film 23 in the NTr region, a resist coating device such as a spin coater is formed on the PTr work function control metal film 23 in the PMOS and transistor regions. Then, a resist is applied, the resist is exposed, and developed by a resist developing device such as a spin developer to form a resist 26.

次に、図１８に示すように、レジスト２６をマスクとして、例えば、ウエットエッチング法などのエッチング処理により、ＮＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３を除去する。このときＰＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３は、レジスト２６により被覆されているため除去されない。
そして、例えば、プラズマアッシングなどによりレジスト２６を除去する。 Next, as shown in FIG. 18, the PTr work function control metal film 23 in the NTr region is removed by an etching process such as a wet etching method using the resist 26 as a mask. At this time, the PTr work function control metal film 23 in the PTr region is not removed because it is covered with the resist 26.
Then, for example, the resist 26 is removed by plasma ashing or the like.

次に、図１９に示すように、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１上にレジスト２７を形成し、レジスト２７をマスクとして、ＰＴｒ領域におけるＰＴｒ仕事関数制御メタル膜２３にフッ化処理を施す。フッ化処理として、例えば、フッ素を含むガスを用いる処理、イオン注入法などがある。フッ化処理をすることにより、ＰＴｒ仕事関数制御メタル膜２３全体にフッ素がドープされる。
ガスを用いる処理としては、例えば、ＷＦ_６，ＮＦ_３，ＣＦ_４，ＣＨＦ_３，ＳＦ_６などのフッ素を含むガスを用い、処理温度を２５０℃から７００℃、処理圧力を０．１から２００Ｔｏｒｒとして、フッ化処理を施す。 Next, as shown in FIG. 19, a resist 27 is formed on the NTr work function control metal film 21 in the NTr region, and the PTr work function control metal film 23 in the PTr region is subjected to fluorination treatment using the resist 27 as a mask. . Examples of the fluorination treatment include treatment using a gas containing fluorine, ion implantation, and the like. By performing the fluorination treatment, the entire PTr work function control metal film 23 is doped with fluorine.
As the treatment using gas, for example, a gas containing fluorine such as WF ₆ , NF ₃ , CF ₄ , CHF ₃ , SF ₆ is used, the treatment temperature is 250 ° C. to 700 ° C., and the treatment pressure is 0.1 to 200 Torr. Fluoride treatment is performed.

次に、図２０に示すように、ＮＴｒ領域におけるＮＴｒ仕事関数制御メタル膜２１の上層において、ゲート電極用溝Ａの内側表面を被覆し、またフッ化処理を施したＰＴｒ仕事関数制御メタル膜２３の上層において、ゲート電極用溝Ｂの内側表面を被覆して、例えば、ＣＶＤ法、ＡＬＤ法などにより導電体材料２４を形成する。導電体材料２４は、例えば、金属または多結晶シリコンなどからなり、好ましくは、タングステンである。
ＣＶＤ法として、例えば、基板温度を３５０℃から４５０℃、圧力を１から１００Ｔｏｒｒとし、ＷＦ_６，Ｈ_２，ＳｉＨ_４等のプロセスガスを用いて導電体材料２４を形成する。 Next, as shown in FIG. 20, the PTr work function control metal film 23 that covers the inner surface of the gate electrode trench A and is fluorinated in the upper layer of the NTr work function control metal film 21 in the NTr region. In the upper layer, the inner surface of the gate electrode trench B is covered, and the conductive material 24 is formed by, for example, the CVD method or the ALD method. The conductor material 24 is made of, for example, metal or polycrystalline silicon, and is preferably tungsten.
As the CVD method, for example, the substrate temperature is set to 350 ° C. to 450 ° C., the pressure is set to 1 to 100 Torr, and the conductive material 24 is formed using a process gas such as WF ₆ , H ₂ , SiH ₄ .

その後、例えば、ＣＭＰなどの研磨によりＮＴｒ領域におけるゲート電極用溝Ａの外部における層間絶縁膜１９上に積層されているゲート絶縁膜２０、ＮＴｒ仕事関数制御メタル膜２１及び導電体材料２４、及びＰＴｒ領域におけるゲート電極用溝Ｂの外部における層間絶縁膜１９上に積層されているゲート絶縁膜２０、ＰＴｒ仕事関数制御メタル膜２３及び導電体材料２４を除去し、ゲート電極２５を形成する。
以上の方法により、図１５に示す構造の半導体装置と同様の半導体装置を製造することができる。 Thereafter, for example, the gate insulating film 20, the NTr work function control metal film 21, the conductive material 24, and the PTr stacked on the interlayer insulating film 19 outside the gate electrode trench A in the NTr region by polishing such as CMP. The gate insulating film 20, the PTr work function control metal film 23, and the conductor material 24 stacked on the interlayer insulating film 19 outside the gate electrode trench B in the region are removed, and the gate electrode 25 is formed.
By the above method, a semiconductor device similar to the semiconductor device having the structure shown in FIG. 15 can be manufactured.

次に、本発明におけるＰＴｒ仕事関数制御メタル膜にフッ化処理を施した場合のＮＴｒ及びＰＴｒの閾値電圧の変化について、実験結果を用いてさらに詳しく説明するが、本発明はこれらの例によってなんら限定されるものではない。 Next, changes in threshold voltages of NTr and PTr when the PTr work function control metal film according to the present invention is subjected to fluorination will be described in more detail using experimental results. The present invention is not limited to these examples. It is not limited.

図２１は、トランジスタのＲｏｌｌ−ｏｆｆ特性を示す図であり、図２１（ａ）は、ＰＴｒ仕事関数制御メタル膜にフッ素がドープされた場合とフッ素がドープされていない場合のＰＴｒのＲｏｌｌ−ｏｆｆ特性を示す。横軸はゲート長、縦軸は閾値である。また、図２１（ｂ）は、ＰＴｒ仕事関数制御メタル膜にフッ素がドープされた場合とフッ素がドープされていない場合のＮＴｒのＲｏｌｌ−ｏｆｆ特性を示す。図２１（ａ）、図２１（ｂ）ともに、■はフッ素がドープされた場合を示し、□はフッ素がドープされていない場合を示す。 FIG. 21 is a diagram illustrating the Roll-off characteristics of the transistor. FIG. 21A illustrates the Roll-off characteristics of PTr when the PTr work function control metal film is doped with fluorine and when fluorine is not doped. Show properties. The horizontal axis is the gate length, and the vertical axis is the threshold value. FIG. 21B shows the roll-off characteristics of NTr when the PTr work function control metal film is doped with fluorine and when fluorine is not doped. In both FIG. 21A and FIG. 21B, ■ indicates the case where fluorine is doped, and □ indicates the case where fluorine is not doped.

本実験には、図１に示す構造の半導体装置を用い、ＰＴｒ仕事関数制御メタル膜にフッ素をドープした場合とドープしていない場合のＰＴｒ、ＮＴｒそれぞれの閾値電圧を測定した。
ＰＴｒ仕事関数制御メタル膜は、膜厚が１〜５０ｎｍであり、処理温度４００℃で、数十秒間フッ素を含むガスに曝すことによりフッ素をドープした。 In this experiment, the semiconductor device having the structure shown in FIG. 1 was used, and the threshold voltages of PTr and NTr were measured when the PTr work function control metal film was doped with fluorine and when it was not doped.
The PTr work function control metal film had a thickness of 1 to 50 nm, and was doped with fluorine by exposure to a gas containing fluorine at a processing temperature of 400 ° C. for several tens of seconds.

図２１（ａ）はＰＴｒのＲｏｌｌ−ｏｆｆ特性を示す。図２１（ａ）からＰＴｒ仕事関数制御メタル膜にフッ素をドープした場合、フッ素をドープしていない場合と比べて、ＰＴｒの閾値電圧の絶対値が低下することが分かる。 FIG. 21A shows the Roll-off characteristic of PTr. From FIG. 21A, it can be seen that when the PTr work function control metal film is doped with fluorine, the absolute value of the threshold voltage of the PTr is lowered as compared with the case where fluorine is not doped.

図２１（ｂ）はＮＴｒのＲｏｌｌ−ｏｆｆ特性を示す。図２１（ｂ）からＰＴｒ仕事関数制御メタル膜にフッ素をドープした場合、ＮＴｒの閾値電圧はフッ素をドープしていない場合とほぼ同一であることが分かる。 FIG. 21B shows the roll-off characteristics of NTr. From FIG. 21B, it can be seen that when the PTr work function control metal film is doped with fluorine, the threshold voltage of NTr is almost the same as when the fluorine is not doped.

従って、本発明に係る半導体装置によれば、ＰＴｒ仕事関数制御メタル膜にフッ素をドープすることにより、ＮＴｒの閾値電圧を変化させずに、ＰＴｒの閾値電圧のみを変化させることができる。 Therefore, according to the semiconductor device of the present invention, it is possible to change only the threshold voltage of PTr without changing the threshold voltage of NTr by doping the PTr work function control metal film with fluorine.

なお、上記の本実施形態におけるＮＴｒは、本発明の第１トランジスタに相当する。また、ＰＴｒは、本発明の第２トランジスタに相当する。また、ＮＴｒ領域は、第１トランジスタ領域に相当する。また、ＰＴｒ領域は、第２トランジスタ領域に相当する。また、ＮＴｒ仕事関数制御メタル膜２１は、本発明の第１仕事関数制御メタル膜に相当する。また、ＰＴｒ仕事関数制御メタル膜２３は、本発明の第２仕事関数制御メタル膜に相当する。 Note that NTr in the present embodiment corresponds to the first transistor of the present invention. PTr corresponds to the second transistor of the present invention. The NTr region corresponds to the first transistor region. The PTr region corresponds to the second transistor region. The NTr work function control metal film 21 corresponds to the first work function control metal film of the present invention. The PTr work function control metal film 23 corresponds to the second work function control metal film of the present invention.

本発明は上記の説明に限定されない。
例えば、半導体装置における半導体基板をＮ型半導体基板として説明したが、Ｐ型半導体基板であってもよい。また、Ｐ型半導体基板とした場合、ウェル領域、エクステンション領域、ソース・ドレイン領域にドープさせる不純物を適宜変更する。
また、例えば、ＮＴｒ仕事関数制御メタル膜及びＰＴｒ仕事関数制御メタル膜を構成する材料は、上記の実施形態に限定されない。
また、例えば、半導体装置の製造方法において、ダミーゲート絶縁膜を除去せずに、ダミーゲート絶縁膜をゲート絶縁膜としてもよい。
また、成膜方法は、上記の実施形態に限定されない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The present invention is not limited to the above description.
For example, although the semiconductor substrate in the semiconductor device has been described as an N-type semiconductor substrate, it may be a P-type semiconductor substrate. In the case of a P-type semiconductor substrate, impurities to be doped in the well region, the extension region, and the source / drain region are appropriately changed.
Further, for example, the material constituting the NTr work function control metal film and the PTr work function control metal film is not limited to the above embodiment.
Further, for example, in the method for manufacturing a semiconductor device, the dummy gate insulating film may be used as the gate insulating film without removing the dummy gate insulating film.
Further, the film forming method is not limited to the above embodiment.
In addition, various modifications can be made without departing from the scope of the present invention.

図１は、本発明の一実施形態に係る半導体装置の断面図である。FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図２は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図３は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図４は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 4 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図５は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 5 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図６は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図７は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図８は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 8 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図９は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 9 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図１０は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 10 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図１１は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 11 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図１２は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 12 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図１３は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 13 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図１４は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 14 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図１５は、本発明の一実施形態に係る半導体装置の断面図である。FIG. 15 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図１６は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 16 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図１７は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 17 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図１８は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 18 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図１９は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 19 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図２０は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。FIG. 20 is a cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図２１は、本発明の一実施形態に係る半導体装置であるトランジスタのＲｏｌｌ−ｏｆｆ特性を示す図である。FIG. 21 is a diagram illustrating Roll-off characteristics of a transistor that is a semiconductor device according to an embodiment of the present invention.

符号の説明Explanation of symbols

１：半導体装置２：Ｎ型半導体基板３：Ｐ型ウェル４：素子分離絶縁膜１２：ダミーゲート絶縁膜１３：ダミーゲート電極１４：ハードマスク層１５ｎ：Ｎ型エクステンション領域１５ｐ：Ｐ型エクステンション領域１６：サイドウォール１７ｎ：Ｎ型ソース・ドレイン領域１７ｐ：Ｐ型ソース・ドレイン領域１８：高融点金属シリサイド膜１９：層間絶縁膜２０：ゲート絶縁膜２１：ＮＴｒ仕事関数制御メタル膜２２：レジスト２３：ＰＴｒ仕事関数制御メタル膜２４：導電体材料２５：ゲート電極２６：レジスト２７：レジストＡ：ゲート電極用溝Ｂ：ゲート電極用溝Ｆ：絶縁膜 1: Semiconductor device 2: N-type semiconductor substrate 3: P-type well 4: Element isolation insulating film 12: Dummy gate insulating film 13: Dummy gate electrode 14: Hard mask layer 15n: N-type extension region 15p: P-type extension region 16 : Side wall 17n: N-type source / drain region 17p: P-type source / drain region 18: Refractory metal silicide film 19: Interlayer insulating film 20: Gate insulating film 21: NTr work function control metal film 22: Resist 23: PTr Work function control metal film 24: Conductor material 25: Gate electrode 26: Resist 27: Resist A: Gate electrode groove B: Gate electrode groove F: Insulating film

Claims

Ｎチャネル型の第１トランジスタとＰチャネル型の第２トランジスタとを含む半導体装置において、
前記第１トランジスタ領域において第１チャネル形成領域を有し、前記第２トランジスタ領域において第２チャネル形成領域を有する半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記第１トランジスタ領域及び前記第２トランジスタ領域における前記絶縁膜にそれぞれ形成され、底面が前記半導体基板の表面である第１ゲート電極用溝及び第２ゲート電極用溝と、
前記第１ゲート電極用溝及び前記第２ゲート電極用溝の少なくとも底部にそれぞれ形成されたゲート絶縁膜と、
前記第１ゲート電極用溝内における前記ゲート絶縁膜上に形成された前記第１トランジスタの仕事関数を調整する第１仕事関数制御メタル膜と、
前記第１ゲート電極用溝内における前記第１仕事関数制御メタル膜上及び前記第２ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記第２トランジスタの仕事関数を調整する第２仕事関数制御メタル膜と、
前記第１ゲート電極用溝内及び前記第２ゲート電極用溝内における前記第２仕事関数制御メタル膜の上層において、前記第１ゲート電極用溝及び前記第２ゲート電極用溝にそれぞれ埋め込まれて形成された導電層と、
前記第１ゲート電極用溝の両側部における前記半導体基板中に形成された第１ソース・ドレイン領域及び、前記第２ゲート電極用溝の両側部における前記半導体基板中に形成された第２ソース・ドレイン領域とを有することを特徴とする、
半導体装置。 In a semiconductor device including an N-channel first transistor and a P-channel second transistor,
A semiconductor substrate having a first channel formation region in the first transistor region and a second channel formation region in the second transistor region;
An insulating film formed on the semiconductor substrate;
A first gate electrode trench and a second gate electrode trench formed in the insulating film in the first transistor region and the second transistor region, respectively, the bottom surface being the surface of the semiconductor substrate;
A gate insulating film formed on at least the bottom of each of the first gate electrode trench and the second gate electrode trench;
A first work function control metal film for adjusting a work function of the first transistor formed on the gate insulating film in the first gate electrode trench;
The work functions of the second transistor doped with fluorine formed on the first work function control metal film in the first gate electrode trench and on the gate insulating film in the second gate electrode trench are defined as follows. A second work function control metal film to be adjusted;
In the first gate electrode trench and the second gate electrode trench, an upper layer of the second work function control metal film is embedded in the first gate electrode trench and the second gate electrode trench, respectively. A conductive layer formed;
First source / drain regions formed in the semiconductor substrate at both sides of the first gate electrode trench, and second source / drain regions formed in the semiconductor substrate at both sides of the second gate electrode trench. And having a drain region,
Semiconductor device.

前記第２仕事関数制御メタル膜は、前記第２ゲート電極用溝内における前記ゲート絶縁膜上に形成され、
前記導電層は、前記第１ゲート電極用溝内における前記第１仕事関数制御メタル膜の上層及び前記第２ゲート電極用溝内における前記第２仕事関数制御メタル膜の上層において、前記第１ゲート電極用溝及び前記第２ゲート電極用溝にそれぞれ埋め込まれて形成されている、
請求項１に記載の半導体装置。 The second work function control metal film is formed on the gate insulating film in the second gate electrode trench;
The conductive layer includes the first gate in the upper layer of the first work function control metal film in the first gate electrode trench and in the upper layer of the second work function control metal film in the second gate electrode trench. Formed to be embedded in the electrode trench and the second gate electrode trench,
The semiconductor device according to claim 1.

前記第２仕事関数制御メタル膜はフッ素がドープされた窒化チタンからなり、
前記導電層はタングステンからなる、
請求項１に記載の半導体装置。 The second work function control metal film is made of titanium nitride doped with fluorine,
The conductive layer is made of tungsten;
The semiconductor device according to claim 1.

Ｐチャネル型トランジスタを含む半導体装置において、
チャネル形成領域を有する半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成され、底面が前記半導体基板の表面であるゲート電極用溝と、
前記ゲート電極用溝の少なくとも底部に形成されたゲート絶縁膜と、
前記ゲート電極用溝内における前記ゲート絶縁膜上に形成されたフッ素がドープされた前記Ｐチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜と、
前記ゲート電極用溝の両側部における前記半導体基板中に形成されたソース・ドレイン領域とを有することを特徴とする、
半導体装置。 In a semiconductor device including a P-channel transistor,
A semiconductor substrate having a channel formation region;
An insulating film formed on the semiconductor substrate;
A gate electrode groove formed in the insulating film and having a bottom surface that is the surface of the semiconductor substrate;
A gate insulating film formed at least at the bottom of the gate electrode trench;
A work function control metal film for adjusting a work function of the P-channel transistor doped with fluorine formed on the gate insulating film in the gate electrode trench;
Source / drain regions formed in the semiconductor substrate on both sides of the gate electrode trench,
Semiconductor device.

前記ゲート電極用溝内における仕事関数制御メタル膜の上層において、前記ゲート電極用溝に埋め込まれて形成された導電層を有する、
請求項４に記載の半導体装置。 In the upper layer of the work function control metal film in the gate electrode trench, a conductive layer embedded in the gate electrode trench is formed.
The semiconductor device according to claim 4.

前記仕事関数制御メタル膜はフッ素がドープされた窒化チタンからなり、
前記導電層はタングステンからなる、
請求項５に記載の半導体装置。 The work function control metal film is made of titanium nitride doped with fluorine,
The conductive layer is made of tungsten;
The semiconductor device according to claim 5.

Ｎチャネル型の第１トランジスタとＰチャネル型の第２トランジスタとを含む半導体装置の製造方法において、
前記第１トランジスタ領域及び前記第２トランジスタ領域における半導体基板にそれぞれ第１ダミーゲート電極及び第２ダミーゲート電極を形成する工程と、
前記第１ダミーゲート電極の両側部における前記半導体基板中に第１ソース・ドレイン領域及び前記第２ダミーゲート電極の両側部における前記半導体基板中に第２ソース・ドレイン領域を形成する工程と、
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を被覆する絶縁膜を形成する工程と、
前記絶縁膜の上面から前記第１ダミーゲート電極及び前記第２ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、
前記半導体基板の表面まで前記第１ダミーゲート電極及び前記第２ダミーゲート電極を除去して、それぞれ第１ゲート電極用溝及び第２ゲート電極用溝を形成する工程と、
前記絶縁膜上と前記第１ゲート電極用溝の内側表面と前記第２ゲート電極用溝の内側表面とにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記第１トランジスタの仕事関数を調整する第１仕事関数制御メタル膜を形成する工程と、
前記第２トランジスタ領域における前記第１仕事関数制御メタル膜を除去する工程と、
前記第１トランジスタ領域における前記第１仕事関数制御メタル膜上及び前記第２トランジスタ領域における前記ゲート絶縁膜上に、前記第２トランジスタの仕事関数を制御する第２仕事関数制御メタル膜を形成する工程と、
前記第２仕事関数制御メタル膜にフッ化処理を施す工程と、
前記第１ゲート電極用溝及び前記第２ゲート電極用溝を埋め込んで、フッ化処理した前記第２仕事関数制御メタル膜の上層に導電層を形成する工程と、
前記第１ゲート電極用溝及び前記第２ゲート電極用溝の外部の前記導電層を除去する工程とを有することを特徴とする、
半導体装置の製造方法。 In a method for manufacturing a semiconductor device including an N-channel first transistor and a P-channel second transistor,
Forming a first dummy gate electrode and a second dummy gate electrode on the semiconductor substrate in the first transistor region and the second transistor region, respectively;
Forming a first source / drain region in the semiconductor substrate on both sides of the first dummy gate electrode and a second source / drain region in the semiconductor substrate on both sides of the second dummy gate electrode;
Forming an insulating film covering the first dummy gate electrode and the second dummy gate electrode;
Removing the insulating film from the upper surface of the insulating film until the first dummy gate electrode and the second dummy gate electrode are exposed;
Removing the first dummy gate electrode and the second dummy gate electrode to the surface of the semiconductor substrate to form a first gate electrode groove and a second gate electrode groove, respectively;
Forming a gate insulating film on the insulating film, on the inner surface of the first gate electrode groove and on the inner surface of the second gate electrode groove;
Forming a first work function control metal film for adjusting a work function of the first transistor on the gate insulating film;
Removing the first work function control metal film in the second transistor region;
Forming a second work function control metal film for controlling a work function of the second transistor on the first work function control metal film in the first transistor region and on the gate insulating film in the second transistor region; When,
Applying a fluorination treatment to the second work function control metal film;
Filling the first gate electrode trench and the second gate electrode trench and forming a conductive layer on the fluorinated second work function control metal film;
A step of removing the conductive layer outside the first gate electrode trench and the second gate electrode trench,
A method for manufacturing a semiconductor device.

前記第２仕事関数制御メタル膜にフッ化処理を施す工程の後に、前記第１トランジスタ領域における前記第２仕事関数制御メタル膜を除去する工程と、
前記第１トランジスタ領域における前記第１仕事関数制御メタル膜及び前記第２トランジスタ領域における前記第２仕事関数制御メタル膜上に導電層を形成する工程とを有する、
請求項７に記載の半導体装置の製造方法。 Removing the second work function control metal film in the first transistor region after performing a fluorination treatment on the second work function control metal film;
Forming a conductive layer on the first work function control metal film in the first transistor region and on the second work function control metal film in the second transistor region;
A method for manufacturing a semiconductor device according to claim 7.

前記フッ化処理を施す工程において、フッ素を含むガスを用いて前記第２仕事関数制御メタル膜にガス処理を施す、
請求項７に記載の半導体装置の製造方法。 In the step of performing the fluorination treatment, gas treatment is performed on the second work function control metal film using a gas containing fluorine.
A method for manufacturing a semiconductor device according to claim 7.

Ｐチャネル型トランジスタを含む半導体装置の製造方法において、
チャネル領域を有する半導体基板にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、
前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、
前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、
前記半導体基板の表面まで前記ダミーゲート電極を除去してゲート電極用溝を形成する工程と、
前記絶縁膜上及び前記ゲート電極用溝の内側表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上全面に前記Ｐチャネル型トランジスタの仕事関数を調整する仕事関数制御メタル膜を形成する工程と、
前記仕事関数制御メタル膜にフッ化処理を施す工程とを有することを特徴とする、
半導体装置の製造方法。 In a method for manufacturing a semiconductor device including a P-channel transistor,
Forming a dummy gate electrode on a semiconductor substrate having a channel region;
Forming source / drain regions in the semiconductor substrate on both sides of the dummy gate electrode;
Forming an insulating film covering the dummy gate electrode;
Removing the insulating film from the upper surface of the insulating film until the dummy gate electrode is exposed;
Removing the dummy gate electrode to the surface of the semiconductor substrate to form a gate electrode groove;
Forming a gate insulating film on the insulating film and on the inner surface of the gate electrode trench;
Forming a work function control metal film for adjusting a work function of the P-channel transistor over the entire surface of the gate insulating film;
A step of performing a fluorination treatment on the work function control metal film,
A method for manufacturing a semiconductor device.

前記ゲート電極用溝を埋め込んで、フッ化処理した前記仕事関数制御メタル膜の上層に導電層を形成する工程と、
前記ゲート電極用溝の外部の前記導電層を除去する工程とを有する、
請求項１０に記載の半導体装置の製造方法。 Forming a conductive layer in the upper layer of the work function control metal film that has been buried in the trench for the gate electrode and fluorinated;
Removing the conductive layer outside the trench for the gate electrode.
A method for manufacturing a semiconductor device according to claim 10.

前記フッ化処理を施す工程において、フッ素を含むガスを用いて前記仕事関数制御メタル膜にガス処理を施す、
請求項１０に記載の半導体装置の製造方法。 In the step of performing the fluorination treatment, a gas treatment is performed on the work function control metal film using a gas containing fluorine.
A method for manufacturing a semiconductor device according to claim 10.