JP2010117996A - Constant current circuit, semiconductor device, and electronic device - Google Patents

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佳似 太田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a constant current circuit (current mirror circuit) capable of adjusting a current to a desired output current even when there is a current variation in a transistor constituting a constant current source. <P>SOLUTION: The current mirror circuit applies a voltage Vneg (first voltage) lower than a power source voltage (second voltage) VCC applied to a source of a PMOS transistor 101 to a gate of the PMOS transistor 101 (current source transistor) from an NMOS transistor 102 that is a first voltage application transistor of a first voltage application part 120, and applies a ground (GND) potential to a drain of the PMOS transistor 101 at a third voltage application part 130, thereby adjusting the threshold value of the PMOS transistor 101. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、定電流回路、半導体装置および電子機器に関し、より詳しくは、出力電流量が可変な定電流(カレントミラー)回路およびそれを備えた半導体装置、電子機器に関する。   The present invention relates to a constant current circuit, a semiconductor device, and an electronic device. More specifically, the present invention relates to a constant current (current mirror) circuit having a variable output current amount, and a semiconductor device and an electronic device including the same.

近年、液晶パネルなどでは、ガラス基板上にもトランジスタを形成し、半導体回路が搭載されてきている。将来は、プラスチックス基板など、低温プロセスで処理できるフレキシブルな基板上にも、トランジスタ等を含む回路が形成されると考えられる。   In recent years, in a liquid crystal panel or the like, a transistor is formed on a glass substrate and a semiconductor circuit is mounted. In the future, a circuit including a transistor or the like is expected to be formed on a flexible substrate that can be processed by a low-temperature process such as a plastic substrate.

このようなガラス基板上やプラスチックス基板上等に形成されたトランジスタは、ガラスやプラスチックスの温度耐性が低いことに起因して、シリコン基板上に形成されたトランジスタと比べて、低いアニール温度のプロセスで形成されることとなる。このため、ガラス基板やプラスチックス基板上に形成されたトランジスタでは、電流のばらつきが大きくなり、製品の歩留まりを下げるという問題が生じる。例えば、液晶パネルや有機ＥＬパネル等のソースドライバの電流ばらつきがあると、画像の輝度ムラが発生するなど製品の品質や歩留まりを下げてしまっていた。すなわち、上記電流ばらつきは、通常、０.５％以下が望まれている。   Transistors formed on such glass substrates or plastics substrates have a lower annealing temperature than transistors formed on silicon substrates due to the low temperature resistance of glass and plastics. It will be formed in the process. For this reason, in a transistor formed on a glass substrate or a plastic substrate, there is a problem that the variation in current becomes large and the yield of products is lowered. For example, if there is a variation in the current of a source driver such as a liquid crystal panel or an organic EL panel, the luminance and unevenness of the image is generated, resulting in a reduction in product quality and yield. That is, the current variation is usually desired to be 0.5% or less.

従来、このようなトランジスタ特性のばらつきに対する代表的な解決手法としては、例えば、トランジスタのゲート長Ｌやゲート幅Ｗを大きくして、トランジスタ形状のばらつきによる電流ドライブ能力のばらつきを抑える方式が提案されている(特許文献１(特開２００５−１２１８４３号公報)参照)。   Conventionally, as a typical solution to such variations in transistor characteristics, for example, a method has been proposed in which the gate length L or gate width W of a transistor is increased to suppress variations in current drive capability due to transistor shape variations. (See Patent Document 1 (Japanese Patent Laid-Open No. 2005-121843)).

しかしながら、上記従来の方式では、個々のトランジスタのサイズを大きくする必要があるので、回路の面積を増大させるという問題があり、また、トランジスタの閾値Ｖｔｈのばらつきや電流増幅率βのばらつきについては解決できないという問題があった。
特開２００５−１２１８４３号公報 However, in the conventional method, it is necessary to increase the size of each transistor, so that there is a problem that the circuit area is increased, and the variation in the threshold value Vth of the transistor and the variation in the current amplification factor β are solved. There was a problem that I could not.
JP 2005-121843 A

そこで、この発明の課題は、定電流源を構成するトランジスタに電流ばらつきがあっても、所望の出力電流に調整できる定電流回路(カレントミラー)回路を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a constant current circuit (current mirror) circuit that can be adjusted to a desired output current even if the transistors constituting the constant current source have current variations.

上記課題を解決するため、この発明の定電流回路は、定電流源を構成する電流源トランジスタと、
上記電流源トランジスタのゲートに、上記電流源トランジスタの入力端子または出力端子に印加する電圧よりも低い電圧を印加することで、上記電流源トランジスタのゲート絶縁膜にホールを注入して、上記電流源トランジスタの閾値を調整する電圧印加部とを備えることを特徴としている。 In order to solve the above problems, a constant current circuit of the present invention includes a current source transistor constituting a constant current source,
By applying a voltage lower than the voltage applied to the input terminal or output terminal of the current source transistor to the gate of the current source transistor, holes are injected into the gate insulating film of the current source transistor, and the current source transistor And a voltage application unit for adjusting a threshold value of the transistor.

この発明の定電流回路によれば、上記電圧印加部でもって上記電流源トランジスタのゲート絶縁膜にホールを注入することで、上記電流源トランジスタの閾値を調整できるので、上記電流源トランジスタに流す電流量を適切な値に設定できる。よって、定電流源を構成するトランジスタに電流ばらつきがあっても、所望の出力電流が得られる。   According to the constant current circuit of the present invention, the threshold value of the current source transistor can be adjusted by injecting holes into the gate insulating film of the current source transistor by the voltage application unit. The amount can be set to an appropriate value. Therefore, a desired output current can be obtained even if the transistors constituting the constant current source have current variations.

また、一実施形態の定電流回路では、上記電圧印加部は、
上記電流源トランジスタのゲートに第１の電圧を印加する第１の電圧印加部分と、
上記電流源トランジスタの入力端子または出力端子の一方に上記第１の電圧よりも高い第２の電圧を印加する第２の電圧印加部分とを備える。 In the constant current circuit of one embodiment, the voltage application unit is
A first voltage application portion for applying a first voltage to the gate of the current source transistor;
And a second voltage application portion that applies a second voltage higher than the first voltage to one of the input terminal and the output terminal of the current source transistor.

この実施形態の定電流回路によれば、上記第１の電圧印加部分で上記電流源トランジスタのゲートに第１の電圧を印加すると共に、第２の電圧印加部分で電流源トランジスタの入力端子または出力端子の一方に上記第１の電圧よりも高い第２の電圧を印加する。これにより、上記電流源トランジスタのゲート絶縁膜にホールを注入して上記電流源トランジスタの閾値を調整でき、電流量を適切な所望の値に設定できる。   According to the constant current circuit of this embodiment, the first voltage is applied to the gate of the current source transistor at the first voltage application portion, and the input terminal or output of the current source transistor is applied at the second voltage application portion. A second voltage higher than the first voltage is applied to one of the terminals. Thus, holes can be injected into the gate insulating film of the current source transistor to adjust the threshold value of the current source transistor, and the amount of current can be set to an appropriate desired value.

また、一実施形態の定電流回路では、上記電圧印加部は、
上記電流源トランジスタの入力端子または出力端子の他方に上記第１の電圧よりも高いと共に上記第２の電圧とは異なる第３の電圧を印加する第３の電圧印加部分を有する。 In the constant current circuit of one embodiment, the voltage application unit is
The other of the input terminal and the output terminal of the current source transistor has a third voltage application portion that applies a third voltage that is higher than the first voltage and different from the second voltage.

この実施形態の定電流回路によれば、上記第２,第３の電圧印加部分による第２,第３の電圧を上記電流源トランジスタの入力端子‐出力端子に印加することで、上記電流源トランジスタの入出力端子間(チャネル領域)に電流を流す。よって、このチャネル領域で発生したチャネルホットホールを相対的に低い電圧のゲート側へ引き寄せることにより、上記電流源トランジスタのゲート酸化膜にホールを注入し、閾値を変化させることができる。   According to the constant current circuit of this embodiment, by applying the second and third voltages from the second and third voltage application portions to the input terminal-output terminal of the current source transistor, the current source transistor Current flows between the input and output terminals (channel region). Therefore, by attracting channel hot holes generated in the channel region to the gate side of a relatively low voltage, holes can be injected into the gate oxide film of the current source transistor, and the threshold value can be changed.

また、一実施形態の定電流回路では、上記電圧印加部は、
上記電流源トランジスタの入力端子または出力端子の他方に上記第１の電圧よりも高いと共に上記第２の電圧と同じ電圧を印加する第３の電圧印加部分を有する。 In the constant current circuit of one embodiment, the voltage application unit is
The other of the input terminal and the output terminal of the current source transistor has a third voltage application portion that applies a voltage higher than the first voltage and the same as the second voltage.

この実施形態の定電流回路によれば、上記第２,第３の電圧印加部分で上記電流源トランジスタの２つの入出力端子に同じ電圧(第２の電圧)を印加すると共に第１の電圧印加部分で上記電流源トランジスタのゲートに上記電圧よりも低い電圧を印加する。これにより、上記電流源トランジスタにＦＮ(ファウラー・ノルドハイム)トンネル電流を誘起して、上記電流源トランジスタのゲート酸化膜にホールを注入し、閾値を変化させることができる。   According to the constant current circuit of this embodiment, the same voltage (second voltage) is applied to the two input / output terminals of the current source transistor at the second and third voltage application portions and the first voltage application is performed. In part, a voltage lower than the above voltage is applied to the gate of the current source transistor. Thus, an FN (Fowler-Nordheim) tunnel current is induced in the current source transistor, holes are injected into the gate oxide film of the current source transistor, and the threshold value can be changed.

また、一実施形態の定電流回路では、上記第１の電圧印加部は、
上記電流源トランジスタのゲートに入力端子または出力端子の一方が接続されると共に上記入力端子または出力端子の他方に上記第１の電圧が入力され、かつ、ゲートに第４の電圧が入力される第１の電圧印加トランジスタと、
上記電流源トランジスタのゲートに入力端子または出力端子の一方が接続されると共に上記入力端子または出力端子の他方に基準電圧が入力され、かつ、ゲートに上記第４の電圧が入力される第２の電圧印加トランジスタとを有する。 In the constant current circuit of one embodiment, the first voltage application unit is
One of an input terminal and an output terminal is connected to the gate of the current source transistor, the first voltage is input to the other of the input terminal and the output terminal, and a fourth voltage is input to the gate. 1 voltage application transistor;
One of an input terminal and an output terminal is connected to the gate of the current source transistor, a reference voltage is input to the other of the input terminal and the output terminal, and the fourth voltage is input to the gate. A voltage application transistor.

この実施形態の定電流回路によれば、閾値調整時には、上記第１の電圧印加トランジスタから上記電流源トランジスタのゲートに、上記電流源トランジスタの入出力端子に印加する第２の電圧よりも低い第１の電圧を印加して閾値調整できる。また、定電流源としての通常動作時には、上記第２の電圧印加トランジスタから上記電流源トランジスタのゲートに基準電圧を供給できる。すなわち、第１,第２の２個の電圧印加トランジスタでもって、閾値調整時の第１の電圧と定電流動作時の基準電圧を電流源トランジスタに供給できる。   According to the constant current circuit of this embodiment, at the time of threshold adjustment, the first voltage application transistor to the gate of the current source transistor, the second voltage applied to the input / output terminal of the current source transistor is lower than the second voltage. The threshold value can be adjusted by applying a voltage of 1. In the normal operation as a constant current source, a reference voltage can be supplied from the second voltage application transistor to the gate of the current source transistor. That is, with the first and second voltage application transistors, the first voltage during threshold adjustment and the reference voltage during constant current operation can be supplied to the current source transistor.

また、一実施形態の定電流回路では、上記第３の電圧印加部分は、
入力端子または出力端子の一方が上記電流源トランジスタの入力端子または出力端子の他方に接続されていると共に入力端子または出力端子の他方に上記第３の電圧が印加される第３の電圧印加トランジスタと、
入力端子または出力端子の一方が上記電流源トランジスタの入力端子または出力端子の他方に接続されていると共に入力端子または出力端子の他方が上記定電流源の出力をなす第４の電圧印加トランジスタとを有する。 In the constant current circuit of one embodiment, the third voltage application portion is
A third voltage applying transistor in which one of the input terminal and the output terminal is connected to the other of the input terminal and the output terminal of the current source transistor and the third voltage is applied to the other of the input terminal and the output terminal; ,
A fourth voltage application transistor in which one of the input terminal and the output terminal is connected to the other of the input terminal and the output terminal of the current source transistor and the other of the input terminal and the output terminal forms an output of the constant current source; Have.

この実施形態の定電流回路によれば、上記第３,第４の２個の電圧印加トランジスタでもって、上記定電流トランジスタの入出力端子の一方(定電流源としての出力側)に、閾値調整を行う際に必要な電圧を印加できる。   According to the constant current circuit of this embodiment, the threshold adjustment is performed on one of the input / output terminals of the constant current transistor (the output side as a constant current source) by the third and fourth voltage application transistors. It is possible to apply a voltage necessary for performing the above.

また、一実施形態の半導体装置では、上記定電流回路を備えた。   In one embodiment, the semiconductor device includes the constant current circuit.

この実施形態の半導体装置によれば、電流源トランジスタの電流ばらつきが大きくても、上記電流源トランジスタの閾値を調整して、所望の出力電流を得ることができる。   According to the semiconductor device of this embodiment, a desired output current can be obtained by adjusting the threshold value of the current source transistor even if the current variation of the current source transistor is large.

また、一実施形態の電子機器では、半導体装置を備えた。   In one embodiment, the electronic apparatus includes a semiconductor device.

この実施形態の電子機器によれば、上記電流源トランジスタのばらつきが大きくなるプロセスを採用した場合においても、高い品質と歩留まりを実現でき、低コスト化、高機能化、高信頼性化を達成できる。   According to the electronic apparatus of this embodiment, even when a process in which the variation of the current source transistor is large is adopted, high quality and yield can be realized, and low cost, high functionality, and high reliability can be achieved. .

この発明の定電流回路によれば、電圧印加部でもって電流源トランジスタのゲート絶縁膜にホールを注入することで、上記電流源トランジスタの閾値を調整できるので、上記電流源トランジスタに流す電流量を適切な値に設定できる。よって、定電流源を構成するトランジスタに電流ばらつきがあっても、所望の出力電流が得られる。   According to the constant current circuit of the present invention, the threshold value of the current source transistor can be adjusted by injecting holes into the gate insulating film of the current source transistor by the voltage application unit. Can be set to an appropriate value. Therefore, a desired output current can be obtained even if the transistors constituting the constant current source have current variations.

以下、この発明を図示の実施の形態により詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

(第１の実施の形態)
図１は、この発明の定電流回路の第１実施形態を示す図である。この第１実施形態の定電流回路は、定電流源１００とカレントコピー部１１０を備える。 (First embodiment)
FIG. 1 is a diagram showing a first embodiment of a constant current circuit of the present invention. The constant current circuit according to the first embodiment includes a constant current source 100 and a current copy unit 110.

上記カレントコピー部１１０は、ＮＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１１とを有し、このＮＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１１との電流駆動力比αｎにより、定電流源１００から入力される定電流Ｉrefpのαｎ倍の出力電流Ｉoutnを出力する。   The current copy unit 110 includes an NMOS transistor 112 and an NMOS transistor 111. The current driving power ratio αn between the NMOS transistor 112 and the NMOS transistor 111 is αn times the constant current Irefp input from the constant current source 100. Output current Ioutn.

また、上記定電流源１００は、ソースが、第２の電圧印加部分をなす電源ＶＣＣに接続された電流源トランジスタをなすＰＭＯＳトランジスタ１０１と、このＰＭＯＳトランジスタ１０１のゲートに接続された第１の電圧印加部分１２０と、上記ＰＭＯＳトランジスタ１０１のドレインに接続された第３の電圧印加部分１３０とを有する。   The constant current source 100 includes a PMOS transistor 101 that forms a current source transistor connected to the power supply VCC that forms the second voltage application portion, and a first voltage connected to the gate of the PMOS transistor 101. It has an application part 120 and a third voltage application part 130 connected to the drain of the PMOS transistor 101.

上記第１の電圧印加部分１２０は、第１の電圧印加トランジスタであるＮＭＯＳトランジスタ１０２と第２の電圧印加トランジスタであるＰＭＯＳトランジスタ１０３とを有する。上記第１の電圧印加トランジスタであるＮＭＯＳトランジスタ１０２は、第１の電圧Ｖnegを発生する第１の電源Ｖnegにソースが接続され、上記ＰＭＯＳトランジスタ１０１のゲートにドレインが接続され、ゲートがグランド(ＧＮＤ)に接続されている。このグランドの電位ＧＮＤが第４の電圧に相当する。なお、ここでは、説明の便宜上、電源とこの電源が発生する電圧とを同じ符号を用いて説明している。   The first voltage application portion 120 includes an NMOS transistor 102 that is a first voltage application transistor and a PMOS transistor 103 that is a second voltage application transistor. The NMOS transistor 102 as the first voltage application transistor has a source connected to a first power supply Vneg that generates a first voltage Vneg, a drain connected to the gate of the PMOS transistor 101, and a gate connected to the ground (GND). )It is connected to the. This ground potential GND corresponds to the fourth voltage. Here, for convenience of explanation, the power source and the voltage generated by the power source are described using the same reference numerals.

第１の電圧印加部分１２０と第２の電圧印加部分である電源ＶＣＣと第３の電圧印加部分１３０とが、上記電流源トランジスタであるＰＭＯＳトランジスタ１０１のゲート絶縁膜にホールを注入して、上記ＰＭＯＳトランジスタ(電流源トランジスタ)１０１の閾値を調整する電圧印加部を構成している。   The power supply VCC, which is the first voltage application portion 120, the second voltage application portion, and the third voltage application portion 130 inject holes into the gate insulating film of the PMOS transistor 101, which is the current source transistor, and A voltage application unit for adjusting the threshold value of the PMOS transistor (current source transistor) 101 is configured.

また、上記第２の電圧印加トランジスタであるＰＭＯＳトランジスタ１０３は、基準電圧Ｖbiasを発生する基準電源Ｖbiasにソースが接続され、上記ＰＭＯＳトランジスタ１０１のゲートにドレインが接続され、ゲートがグランド(ＧＮＤ)に接続されている。上記基準電圧Ｖbiasは、通常は正電圧である。   The PMOS transistor 103 as the second voltage application transistor has a source connected to a reference power supply Vbias that generates a reference voltage Vbias, a drain connected to the gate of the PMOS transistor 101, and a gate connected to the ground (GND). It is connected. The reference voltage Vbias is usually a positive voltage.

また、上記第３の電圧印加部分１３０は、第３の電圧印加トランジスタであるＮＭＯＳトランジスタ１０４と、第４の電圧印加トランジスタであるＰＭＯＳトランジスタ１０５を有する。このＮＭＯＳトランジスタ１０４は、ドレインが上記ＰＭＯＳトランジスタ１０１のドレインに接続され、ソースがグランド(ＧＮＤ)に接続され、ゲートが電圧Ｖprog‐onを発生する電源Ｖprog‐onに接続されている。また、上記第４の電圧印加トランジスタであるＰＭＯＳトランジスタ１０５は、電圧Ｖcutを発生する電源Ｖcutにゲートが接続され、ソースが上記ＰＭＯＳトランジスタ１０１のドレインに接続され、ドレインが上記カレントコピー部１１０に接続されている。   The third voltage application portion 130 includes an NMOS transistor 104 that is a third voltage application transistor and a PMOS transistor 105 that is a fourth voltage application transistor. The NMOS transistor 104 has a drain connected to the drain of the PMOS transistor 101, a source connected to the ground (GND), and a gate connected to a power supply Vprog-on that generates a voltage Vprog-on. The PMOS transistor 105 as the fourth voltage application transistor has a gate connected to the power supply Vcut that generates the voltage Vcut, a source connected to the drain of the PMOS transistor 101, and a drain connected to the current copy unit 110. Has been.

ここで、図７を参照して、この第１実施形態の比較例である通常のカレントミラー回路を説明する。このカレントミラー回路は、定電流源７００とカレントコピー部７１０とを備える。上記定電流源７００は、ゲートに基準電圧Ｖbiasが入力され、ソースが電源ＶＣＣに接続されたＰＭＯＳトランジスタ７０１からなる。上記基準電圧Ｖbiasは、図示しない基準電圧発生回路で生成される一定の電圧である。この基準電圧Ｖbiasは、複数のカレントミラー回路で共通に用いられる。このため、各カレントミラー回路の個別のばらつきを調整することができない。したがって、上記ＰＭＯＳトランジスタ７０１、および、カレントコピー部７１０を構成するＮＭＯＳトランジスタ７１１,７１２がばらつくと、出力電流Ｉoutnもばらついてしまう。   Here, with reference to FIG. 7, a normal current mirror circuit as a comparative example of the first embodiment will be described. This current mirror circuit includes a constant current source 700 and a current copy unit 710. The constant current source 700 includes a PMOS transistor 701 whose gate is supplied with a reference voltage Vbias and whose source is connected to the power supply VCC. The reference voltage Vbias is a constant voltage generated by a reference voltage generation circuit (not shown). This reference voltage Vbias is commonly used in a plurality of current mirror circuits. For this reason, the individual variation of each current mirror circuit cannot be adjusted. Therefore, when the PMOS transistor 701 and the NMOS transistors 711 and 712 constituting the current copy unit 710 vary, the output current Ioutn also varies.

これに対して、この第１実施形態では、上記電圧印加部でもって、定電流源１００のＰＭＯＳトランジスタ１０１の閾値Ｖｔｈｐを調整することによって、出力電流Ｉoutnを調整することを可能にしている。このＰＭＯＳトランジスタ１０１の閾値Ｖｔｈｐを調整することで、同じ基準電圧Ｖbiasがゲートに入力されていても、ＰＭＯＳトランジスタ１０１に流れる電流Ｉrefpを調整できる。この電流Ｉrefpを調整することにより、たとえカレントコピー部１１０のトランジスタに電流ばらつきがあっても、出力電流Ｉoutnを所望の値に調整できる。この閾値調整を実現するために、この実施形態では、ＮＭＯＳトランジスタ(第１の電圧印加トランジスタ)１０２とＰＭＯＳトランジスタ(第２の電圧印加トランジスタ)１０３とからなる第１の電圧印加部分１２０、および、ＮＭＯＳトランジスタ(第３の電圧印加トランジスタ)１０４とＰＭＯＳトランジスタ(第４の電圧印加トランジスタ)１０５とからなる第３の電圧印加部分１３０とを有している。   On the other hand, in the first embodiment, the output current Ioutn can be adjusted by adjusting the threshold value Vthp of the PMOS transistor 101 of the constant current source 100 by the voltage application unit. By adjusting the threshold value Vthp of the PMOS transistor 101, the current Irefp flowing through the PMOS transistor 101 can be adjusted even when the same reference voltage Vbias is input to the gate. By adjusting the current Irefp, the output current Ioutn can be adjusted to a desired value even if the transistors of the current copy unit 110 have current variations. In order to realize this threshold adjustment, in this embodiment, a first voltage application portion 120 including an NMOS transistor (first voltage application transistor) 102 and a PMOS transistor (second voltage application transistor) 103, and A third voltage application portion 130 including an NMOS transistor (third voltage application transistor) 104 and a PMOS transistor (fourth voltage application transistor) 105 is provided.

次に、この実施形態の動作を説明する。   Next, the operation of this embodiment will be described.

先ず、この実施形態のカレントミラー回路としての通常動作時は、第１の電圧Ｖnegと電圧Ｖprog‐on、およびＶcutをグランド(ＧＮＤ)電位にして、基準電圧Ｖbiasに所定の電圧(通常は正電圧)が印加される。なお、これらの電圧Ｖneg,Ｖprog‐on,Ｖcut,Ｖbiasは、電圧制御部１４０から印加される。   First, during normal operation as the current mirror circuit of this embodiment, the first voltage Vneg, the voltage Vprog-on, and Vcut are set to the ground (GND) potential, and a predetermined voltage (usually a positive voltage) is used as the reference voltage Vbias. ) Is applied. These voltages Vneg, Vprog-on, Vcut, and Vbias are applied from the voltage control unit 140.

この結果、ＮＭＯＳトランジスタ１０２のゲートとソースは共にグランド(ＧＮＤ)電位になるから、このＮＭＯＳトランジスタ１０２はオフ状態となる。また、ＰＭＯＳトランジスタ１０３のゲートは、グランド(ＧＮＤ)電位になるから、このＰＭＯＳトランジスタ１０３はオン状態となり、ソースに入力された基準電圧Ｖbiasがそのままドレイン側に出力され、ＰＭＯＳトランジスタ１０１のゲートに基準電圧Ｖbiasが印加される。これにより、ＰＭＯＳトランジスタ１０１に流れる電流Ｉrefpが決まり、定電流源１００から定電流Ｉrefpが入力されたカレントコピー部１１０では、この定電流Ｉrefpのαｎ倍の出力電流Ｉoutnを出力する。   As a result, the gate and source of the NMOS transistor 102 are both at the ground (GND) potential, so that the NMOS transistor 102 is turned off. Further, since the gate of the PMOS transistor 103 is at the ground (GND) potential, the PMOS transistor 103 is turned on, the reference voltage Vbias input to the source is output to the drain side as it is, and the reference voltage Vbias is supplied to the gate of the PMOS transistor 101. A voltage Vbias is applied. As a result, the current Irefp flowing through the PMOS transistor 101 is determined, and the current copy unit 110 to which the constant current Irefp is input from the constant current source 100 outputs an output current Ioutn that is αn times the constant current Irefp.

次に、図５に示すタイミングチャートを参照して、電流源トランジスタであるＰＭＯＳトランジスタ１０１の閾値を調整する動作を説明する。   Next, an operation for adjusting the threshold value of the PMOS transistor 101 which is a current source transistor will be described with reference to a timing chart shown in FIG.

この閾値調整動作では、基準電圧Ｖbiasは、グランド(ＧＮＤ)電位に固定しておき、最初に、時刻ｔ１で、電圧Ｖcutを電源電圧ＶＣＣにして、ＰＭＯＳトランジスタ１０５をオフにすることで、定電流源１００をカレントコピー部１１０から切り離す。   In this threshold adjustment operation, the reference voltage Vbias is fixed to the ground (GND) potential. First, at time t1, the voltage Vcut is set to the power supply voltage VCC, and the PMOS transistor 105 is turned off. The source 100 is disconnected from the current copy unit 110.

次に、時刻ｔ２で、第１の電圧である電圧Ｖnegを負電圧にする。すると、第１の電圧印加トランジスタであるＮＭＯＳトランジスタ１０２のゲートはグランド(ＧＮＤ)電位なので、このＮＭＯＳトランジスタ(第１の電圧印加トランジスタ)１０２はオン状態となり、このＮＭＯＳトランジスタ１０２のドレインに負電圧が出力され、ＰＭＯＳトランジスタ１０１のゲートに負電圧が印加される。一方、第２の電圧印加トランジスタであるＰＭＯＳトランジスタ１０３は、ゲートとソースがグランド(ＧＮＤ)電位であるので、ドレインに負電圧が入力されてもオフ状態である。   Next, at time t2, the voltage Vneg, which is the first voltage, is changed to a negative voltage. Then, since the gate of the NMOS transistor 102 as the first voltage application transistor is at the ground (GND) potential, the NMOS transistor (first voltage application transistor) 102 is turned on, and a negative voltage is applied to the drain of the NMOS transistor 102. The negative voltage is applied to the gate of the PMOS transistor 101. On the other hand, the PMOS transistor 103, which is the second voltage application transistor, is off even when a negative voltage is input to the drain because the gate and source are at the ground (GND) potential.

続いて、時刻ｔ３で、電圧Ｖprog‐onを電源電圧ＶＣＣにする。すると、第３の電圧印加トランジスタであるＮＭＯＳトランジスタ１０４はオン状態となり、ＰＭＯＳトランジスタ１０１のドレインはＮＭＯＳトランジスタ１０４を経由してグランド(ＧＮＤ)に接続される。これにより、ＰＭＯＳトランジスタ１０１のドレインはグランド電位となり、ソースに電源電圧ＶＣＣが印加されゲートに負電圧が印加されているＰＭＯＳトランジスタ１０１に電流が流れる。   Subsequently, at time t3, the voltage Vprog-on is set to the power supply voltage VCC. Then, the NMOS transistor 104 as the third voltage application transistor is turned on, and the drain of the PMOS transistor 101 is connected to the ground (GND) via the NMOS transistor 104. As a result, the drain of the PMOS transistor 101 becomes the ground potential, and a current flows through the PMOS transistor 101 in which the power supply voltage VCC is applied to the source and the negative voltage is applied to the gate.

この結果、ＰＭＯＳトランジスタ１０１のチャネルでは、ホットホールが発生し、これがゲート酸化膜に注入されて、閾値Ｖthpが下がる。ここで、ＰＭＯＳトランジスタの閾値Ｖthpは負であるから、上記閾値Ｖthpの絶対値は大きくなる。   As a result, hot holes are generated in the channel of the PMOS transistor 101, which are injected into the gate oxide film, and the threshold value Vthp is lowered. Here, since the threshold value Vthp of the PMOS transistor is negative, the absolute value of the threshold value Vthp increases.

続いて、時刻ｔ４で電圧Ｖprog‐onをグランド(ＧＮＤ)電位に戻し、時刻ｔ５で第１の電圧Ｖnegをグランド(ＧＮＤ)電位に戻し、時刻ｔ６で、電圧Ｖcutをグランド(ＧＮＤ)電位に戻す。これにより、閾値調整を終了する。   Subsequently, the voltage Vprog-on is returned to the ground (GND) potential at time t4, the first voltage Vneg is returned to the ground (GND) potential at time t5, and the voltage Vcut is returned to the ground (GND) potential at time t6. . Thereby, the threshold adjustment ends.

次に、先述したカレントミラー回路としての通常動作をさせて、定電流源１００から定電流Ｉrefpが入力されたカレントコピー部１１０では、この定電流Ｉrefpのαｎ倍の出力電流Ｉoutnを出力する。そして、この出力電流Ｉoutnが、適切な所望の電流になるまで、前述の閾値調整を繰り返す。   Next, the current copy unit 110 to which the constant current Irefp is input from the constant current source 100 by performing the normal operation as the current mirror circuit described above outputs an output current Ioutn that is αn times the constant current Irefp. Then, the above-described threshold adjustment is repeated until the output current Ioutn becomes an appropriate desired current.

このように、この実施形態の定電流回路によれば、上記電圧印加部の第１,第３の電圧印加部分１２０,１３０でもって、上記ＰＭＯＳトランジスタ(電流源トランジスタ)１０１のゲート絶縁膜にホールを注入することで、上記ＰＭＯＳトランジスタ１０１の閾値を調整でき、上記ＰＭＯＳトランジスタ１０１に流す電流量を適切な所望の値に設定できる。よって、定電流源１００を構成するトランジスタ１０１に電流ばらつきがあっても、所望の出力電流が得られる。   As described above, according to the constant current circuit of this embodiment, the first and third voltage application portions 120 and 130 of the voltage application unit have holes in the gate insulating film of the PMOS transistor (current source transistor) 101. , The threshold value of the PMOS transistor 101 can be adjusted, and the amount of current flowing through the PMOS transistor 101 can be set to an appropriate desired value. Therefore, a desired output current can be obtained even if the transistor 101 constituting the constant current source 100 has a current variation.

すなわち、この実施形態によれば、上記第１の電圧印加部分１２０で上記ＰＭＯＳトランジスタ１０１のゲートに第１の電圧としての負電圧のＶnegを印加すると共に、第２の電圧印加部分である電源ＶＣＣで上記ＰＭＯＳトランジスタ１０１のソースに上記第１の電圧Ｖnegよりも高い第２の電圧としての電源電圧ＶＣＣを印加する。また、第３の電圧印加部分１３０で上記ＰＭＯＳトランジスタ１０１のドレインに第３の電圧としてのグランド(ＧＮＤ)電位を印加する。   That is, according to this embodiment, a negative voltage Vneg as a first voltage is applied to the gate of the PMOS transistor 101 in the first voltage application portion 120 and a power supply VCC as a second voltage application portion. Then, a power supply voltage VCC as a second voltage higher than the first voltage Vneg is applied to the source of the PMOS transistor 101. The third voltage application section 130 applies a ground (GND) potential as a third voltage to the drain of the PMOS transistor 101.

これにより、上記ＰＭＯＳトランジスタ１０１のチャネル領域で発生したチャネルホットホールを相対的に低い電圧のゲート側へ引き寄せることにより、上記ＰＭＯＳトランジスタ１０１のゲート酸化膜にホールを注入し、閾値を変化させることができる。   As a result, channel hot holes generated in the channel region of the PMOS transistor 101 are attracted to the gate side of a relatively low voltage, thereby injecting holes into the gate oxide film of the PMOS transistor 101 and changing the threshold value. it can.

また、この実施形態によれば、閾値調整時には、上記第１の電圧印加トランジスタであるＮＭＯＳトランジスタ１０２から上記ＰＭＯＳトランジスタ１０１(電流源トランジスタ)のゲートに、上記ＰＭＯＳトランジスタ１０１のソースに印加する電源電圧(第２の電圧)ＶＣＣよりも低い電圧Ｖneg(第１の電圧)を印加して閾値調整できる。また、定電流源１００としての通常動作時には、上記ＰＭＯＳトランジスタ(第２の電圧印加トランジスタ)１０３から上記ＰＭＯＳトランジスタ１０１のゲートに基準電圧Ｖbiasを供給できる。すなわち、第１,第２の２個の電圧印加トランジスタ１０２,１０３でもって、閾値調整時の負の電圧Ｖnegと定電流動作時の基準電圧Ｖbias(通常は正電圧)をＰＭＯＳトランジスタ１０１のゲートに供給できる。   Further, according to this embodiment, the power supply voltage applied to the gate of the PMOS transistor 101 (current source transistor) from the NMOS transistor 102 as the first voltage application transistor to the source of the PMOS transistor 101 during threshold adjustment. (Second voltage) The threshold value can be adjusted by applying a voltage Vneg (first voltage) lower than VCC. In the normal operation as the constant current source 100, the reference voltage Vbias can be supplied from the PMOS transistor (second voltage application transistor) 103 to the gate of the PMOS transistor 101. That is, with the first and second voltage application transistors 102 and 103, the negative voltage Vneg at the time of threshold adjustment and the reference voltage Vbias (usually a positive voltage) at the time of constant current operation are applied to the gate of the PMOS transistor 101. Can supply.

(第２の実施の形態)
次に、図２に、この発明の定電流回路の第２実施形態を示す。この第２実施形態の定電流回路は、定電流源２００とカレントコピー部２１０を備える。 (Second embodiment)
Next, FIG. 2 shows a second embodiment of the constant current circuit of the present invention. The constant current circuit of the second embodiment includes a constant current source 200 and a current copy unit 210.

上記カレントコピー部２１０は、ＰＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１１とを有し、このＰＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１１との電流駆動力比αｐにより、定電流源２００から入力される定電流Ｉrefnのαｐ倍の出力電流Ｉoutpを出力する。   The current copy unit 210 includes a PMOS transistor 212 and a PMOS transistor 211. The current driving force ratio αp between the PMOS transistor 212 and the PMOS transistor 211 is αp times the constant current Irefn input from the constant current source 200. Output current Ioutp.

上記定電流源２００は、電流源トランジスタであるＮＭＯＳトランジスタ２０１と、このＮＭＯＳトランジスタ２０１のゲートに接続された第１の電圧印加部分２２０と、上記ＮＭＯＳトランジスタ２０１のドレインに接続された第２の電圧印加部分２３０とを有する。   The constant current source 200 includes an NMOS transistor 201 which is a current source transistor, a first voltage application portion 220 connected to the gate of the NMOS transistor 201, and a second voltage connected to the drain of the NMOS transistor 201. And an application portion 230.

上記第１の電圧印加部分２２０は、第１の電圧印加トランジスタであるＮＭＯＳトランジスタ２０２と第２の電圧印加トランジスタであるＰＭＯＳトランジスタ２０３とを有する。上記第１の電圧印加トランジスタであるＮＭＯＳトランジスタ２０２は、第１の電圧Ｖnegを発生する第１の電源Ｖnegにソースが接続され、上記ＮＭＯＳトランジスタ２０１のゲートにドレインが接続され、ゲートがグランド(ＧＮＤ)に接続されている。このグランドの電位ＧＮＤが第４の電圧に相当する。なお、ここでは、説明の便宜上、電源とこの電源が発生する電圧とを同じ符号を用いて説明している。   The first voltage application portion 220 includes an NMOS transistor 202 that is a first voltage application transistor and a PMOS transistor 203 that is a second voltage application transistor. The NMOS transistor 202 as the first voltage application transistor has a source connected to a first power supply Vneg that generates a first voltage Vneg, a drain connected to the gate of the NMOS transistor 201, and a gate connected to the ground (GND). )It is connected to the. This ground potential GND corresponds to the fourth voltage. Here, for convenience of explanation, the power source and the voltage generated by the power source are described using the same reference numerals.

また、上記ＮＭＯＳトランジスタ２０１のソースは、グランド(ＧＮＤ)に接続され、このグランド(ＧＮＤ)が第３の電圧印加部分を構成している。この第３の電圧印加部分と第１の電圧印加部分２２０と第２の電圧印加部分２３０とが電圧印加部を構成している。   The source of the NMOS transistor 201 is connected to the ground (GND), and this ground (GND) constitutes a third voltage application portion. The third voltage application part, the first voltage application part 220, and the second voltage application part 230 constitute a voltage application part.

また、上記第２の電圧印加トランジスタであるＰＭＯＳトランジスタ２０３は、基準電圧Ｖbiasを発生する基準電源Ｖbiasにソースが接続され、上記ＮＭＯＳトランジスタ２０１のゲートにドレインが接続され、ゲートがグランド(ＧＮＤ)に接続されている。上記基準電圧Ｖbiasは、通常は正電圧である。   The PMOS transistor 203 as the second voltage application transistor has a source connected to a reference power supply Vbias that generates a reference voltage Vbias, a drain connected to the gate of the NMOS transistor 201, and a gate connected to the ground (GND). It is connected. The reference voltage Vbias is usually a positive voltage.

上記第２の電圧印加部分２３０は、ＮＭＯＳトランジスタ２０４と、ＮＭＯＳトランジスタ２０５を有する。このＮＭＯＳトランジスタ２０５は、ソースが上記ＮＭＯＳトランジスタ２０１のドレインに接続され、ドレインがカレントコピー部２１０に接続され、電圧Ｖcut＃を発生する電源Ｖcut＃にゲートが接続されている。また、上記ＮＭＯＳトランジスタ２０４は、ゲートが電圧Ｖprog‐onを発生する電源Ｖprog‐onに接続され、ソースがグランド(ＧＮＤ)に接続され、ドレインが上記ＮＭＯＳトランジスタ２０５のソースに接続されている。   The second voltage application portion 230 includes an NMOS transistor 204 and an NMOS transistor 205. The NMOS transistor 205 has a source connected to the drain of the NMOS transistor 201, a drain connected to the current copy unit 210, and a gate connected to a power supply Vcut # that generates a voltage Vcut #. The NMOS transistor 204 has a gate connected to a power supply Vprog-on that generates a voltage Vprog-on, a source connected to the ground (GND), and a drain connected to the source of the NMOS transistor 205.

ここで、図８を参照して、この第２実施形態の比較例である通常のカレントミラー回路を説明する。このカレントミラー回路は、定電流源８００とカレントコピー部８１０とを備える。上記定電流源８００は、ゲートに基準電圧Ｖｂiasが入力され、ドレインがグランド(ＧＮＤ)に接続されたＮＭＯＳトランジスタ８０１からなる。上記基準電圧Ｖbiasは、図示しない基準電圧発生回路で生成される一定の電圧である。この基準電圧Ｖbiasは、複数のカレントミラー回路で共通に用いられる。このため、各カレントミラー回路の個別のばらつきを調整することができない。したがって、上記ＮＭＯＳトランジスタ８０１、および、カレントコピー部８１０を構成するＰＭＯＳトランジスタ８１１,８１２がばらつくと、出力電流Ｉoutpもばらついてしまう。   Here, with reference to FIG. 8, a normal current mirror circuit which is a comparative example of the second embodiment will be described. This current mirror circuit includes a constant current source 800 and a current copy unit 810. The constant current source 800 includes an NMOS transistor 801 having a gate that receives a reference voltage Vbias and a drain that is connected to the ground (GND). The reference voltage Vbias is a constant voltage generated by a reference voltage generation circuit (not shown). This reference voltage Vbias is commonly used in a plurality of current mirror circuits. For this reason, the individual variation of each current mirror circuit cannot be adjusted. Therefore, when the NMOS transistor 801 and the PMOS transistors 811 and 812 constituting the current copy unit 810 vary, the output current Ioutp also varies.

これに対して、この第２実施形態では、上記電圧印加部でもって、定電流源２００のＮＭＯＳトランジスタ２０１の閾値Ｖｔｈｎを調整することによって、出力電流Ｉoutpを調整することを可能にしている。このＮＭＯＳトランジスタ２０１の閾値Ｖｔｈｎを調整することで、同じ基準電圧Ｖbiasがゲートに入力されていても、ＮＭＯＳトランジスタ２０１に流れる電流Ｉrefnを調整できる。この電流Ｉrefnを調整することにより、たとえカレントコピー部２１０のトランジスタに電流ばらつきがあっても、出力電流Ｉoutpを所望の値に調整できる。この閾値調整を実現するために、この実施形態では、ＮＭＯＳトランジスタ(第１の電圧印加トランジスタ)２０２とＰＭＯＳトランジスタ(第２の電圧印加トランジスタ)２０３とからなる第１の電圧印加部分２２０、および、ＮＭＯＳトランジスタ(第３の電圧印加トランジスタ)２０４とＮＭＯＳトランジスタ(第４の電圧印加トランジスタ)２０５とからなる第２の電圧印加部分２３０とを有している。   On the other hand, in the second embodiment, the output current Ioutp can be adjusted by adjusting the threshold value Vthn of the NMOS transistor 201 of the constant current source 200 by the voltage application unit. By adjusting the threshold value Vthn of the NMOS transistor 201, the current Irefn flowing through the NMOS transistor 201 can be adjusted even when the same reference voltage Vbias is input to the gate. By adjusting the current Irefn, the output current Ioutp can be adjusted to a desired value even if the transistors of the current copy unit 210 have current variations. In order to realize this threshold adjustment, in this embodiment, a first voltage application portion 220 including an NMOS transistor (first voltage application transistor) 202 and a PMOS transistor (second voltage application transistor) 203, and A second voltage application portion 230 including an NMOS transistor (third voltage application transistor) 204 and an NMOS transistor (fourth voltage application transistor) 205 is provided.

次に、この第２実施形態の動作を説明する。先ず、この実施形態のカレントミラー回路としての通常動作時は、第１の電圧Ｖnegと電圧Ｖprog‐onとをグランド(ＧＮＤ)電位にすると共に、電圧Ｖcut＃を電源電圧ＶＣＣにして、基準電圧Ｖbiasに所定の電圧(通常は正電圧)が印加される。なお、これらの電圧Ｖneg,Ｖprog‐on,Ｖcut＃,Ｖbiasは、電圧制御部２４０から印加される。   Next, the operation of the second embodiment will be described. First, during normal operation as the current mirror circuit of this embodiment, the first voltage Vneg and the voltage Vprog-on are set to the ground (GND) potential, the voltage Vcut # is set to the power supply voltage VCC, and the reference voltage Vbias is set. A predetermined voltage (usually a positive voltage) is applied to. These voltages Vneg, Vprog-on, Vcut #, and Vbias are applied from the voltage control unit 240.

この結果、ＮＭＯＳトランジスタ２０２のゲートとソースは共にグランド(ＧＮＤ)電位になるから、このＮＭＯＳトランジスタ２０２はオフ状態となる。また、ＰＭＯＳトランジスタ２０３のゲートは、グランド(ＧＮＤ)電位になるから、このＰＭＯＳトランジスタ２０３はオン状態となり、ソースに入力された基準電圧Ｖbiasがそのままドレイン側に出力され、ＮＭＯＳトランジスタ２０１のゲートに基準電圧Ｖbiasが印加される。これにより、ＮＭＯＳトランジスタ２０１に流れる電流Ｉrefnが決まり、定電流源２００から定電流Ｉrefnが入力されたカレントコピー部２１０では、この定電流Ｉrefnのαｐ倍の出力電流Ｉoutpを出力する。   As a result, the gate and source of the NMOS transistor 202 are both at the ground (GND) potential, so that the NMOS transistor 202 is turned off. Further, since the gate of the PMOS transistor 203 is at the ground (GND) potential, the PMOS transistor 203 is turned on, the reference voltage Vbias input to the source is output to the drain side as it is, and the reference voltage Vbias is supplied to the gate of the NMOS transistor 201. A voltage Vbias is applied. As a result, the current Irefn flowing through the NMOS transistor 201 is determined, and the current copy unit 210 to which the constant current Irefn is input from the constant current source 200 outputs an output current Ioutp that is αp times the constant current Irefn.

次に、図５のタイミングチャートを参照して、電流源トランジスタであるＮＭＯＳトランジスタ２０１の閾値を調整する動作を説明する。   Next, an operation of adjusting the threshold value of the NMOS transistor 201 that is a current source transistor will be described with reference to the timing chart of FIG.

この閾値調整動作では、基準電圧Ｖbiasは、グランド(ＧＮＤ)電位に固定しておき、最初に、時刻ｔ１で、電圧Ｖcut＃をグランド(ＧＮＤ)電位にして、ＰＭＯＳトランジスタ２０５をオフにすることで、定電流源２００をカレントコピー部２１０から切り離す。   In this threshold adjustment operation, the reference voltage Vbias is fixed to the ground (GND) potential, and at time t1, the voltage Vcut # is set to the ground (GND) potential, and the PMOS transistor 205 is turned off. The constant current source 200 is disconnected from the current copy unit 210.

次に、時刻ｔ２で、第１の電圧である電圧Ｖnegを負電圧にする。すると、第１の電圧印加トランジスタであるＮＭＯＳトランジスタ２０２のゲートはグランド(ＧＮＤ)電位なので、このＮＭＯＳトランジスタ(第１の電圧印加トランジスタ)２０２はオン状態となり、このＮＭＯＳトランジスタ２０２のドレインに負電圧が出力され、ＮＭＯＳトランジスタ２０１のゲートに負電圧が印加される。一方、第２の電圧印加トランジスタであるＰＭＯＳトランジスタ２０３は、ゲートとソースがグランド(ＧＮＤ)電位であるので、ドレインに負電圧が入力されてもオフ状態である。   Next, at time t2, the voltage Vneg, which is the first voltage, is changed to a negative voltage. Then, since the gate of the NMOS transistor 202 as the first voltage application transistor is at the ground (GND) potential, the NMOS transistor (first voltage application transistor) 202 is turned on, and a negative voltage is applied to the drain of the NMOS transistor 202. The negative voltage is applied to the gate of the NMOS transistor 201. On the other hand, the PMOS transistor 203 as the second voltage application transistor has a gate and a source that are at the ground (GND) potential, and thus is off even when a negative voltage is input to the drain.

続いて、時刻ｔ３で、電圧Ｖprog‐onを電源電圧ＶＣＣにする。すると、第３の電圧印加トランジスタであるＮＭＯＳトランジスタ２０４はオン状態となり、ＮＭＯＳトランジスタ２０１のドレインはＮＭＯＳトランジスタ２０４を経由してグランド(ＧＮＤ)に接続される。これにより、ＮＭＯＳトランジスタ２０１のドレインとソースは共にグランド電位となる。この結果、ゲートに負電圧が印加されているＮＭＯＳトランジスタ２０１のゲート下方の基板では、ホットホールが発生し、このホットホールがゲート酸化膜に注入されて、閾値Ｖｔｈｎが下がる。ここで、ＮＭＯＳトランジスタ２０１の閾値Ｖｔｈｎは正であるから、絶対値は小さくなる。   Subsequently, at time t3, the voltage Vprog-on is set to the power supply voltage VCC. Then, the NMOS transistor 204 as the third voltage application transistor is turned on, and the drain of the NMOS transistor 201 is connected to the ground (GND) via the NMOS transistor 204. As a result, the drain and source of the NMOS transistor 201 are both at the ground potential. As a result, hot holes are generated in the substrate below the gate of the NMOS transistor 201 to which a negative voltage is applied to the gate, the hot holes are injected into the gate oxide film, and the threshold value Vthn is lowered. Here, since the threshold value Vthn of the NMOS transistor 201 is positive, the absolute value becomes small.

続いて、時刻ｔ４で電圧Ｖprog‐onをグランド(ＧＮＤ)電位に戻し、時刻ｔ５で第１の電圧Ｖnegをグランド(ＧＮＤ)電位に戻し、時刻ｔ６で、電圧Ｖcut＃を電源電圧ＶＣＣに戻す。これにより、閾値調整を終了する。   Subsequently, the voltage Vprog-on is returned to the ground (GND) potential at time t4, the first voltage Vneg is returned to the ground (GND) potential at time t5, and the voltage Vcut # is returned to the power supply voltage VCC at time t6. Thereby, the threshold adjustment ends.

次に、先述したカレントミラー回路としての通常動作をさせて、定電流源２００から定電流Ｉrefnが入力されたカレントコピー部２１０では、この定電流Ｉrefnのαｐ倍の出力電流Ｉoutpを出力する。そして、この出力電流Ｉoutpが、適切な所望の電流になるまで、前述の閾値調整を繰り返す。   Next, the current copy unit 210 to which the constant current Irefn is input from the constant current source 200 by performing the normal operation as the current mirror circuit described above outputs an output current Ioutp that is αp times the constant current Irefn. Then, the above threshold adjustment is repeated until the output current Ioutp becomes an appropriate desired current.

このように、この実施形態の定電流回路によれば、上記電圧印加部の第１,第２の電圧印加部分２２０,２３０でもって、上記ＮＭＯＳトランジスタ(電流源トランジスタ)２０１のゲート絶縁膜にホールを注入することで、上記ＮＭＯＳトランジスタ２０１の閾値を調整でき、上記ＮＭＯＳトランジスタ２０１に流す電流量を適切な所望の値に設定できる。よって、定電流源２００を構成するトランジスタ２０１に電流ばらつきがあっても、所望の出力電流が得られる。   As described above, according to the constant current circuit of this embodiment, the first and second voltage applying portions 220 and 230 of the voltage applying portion have holes in the gate insulating film of the NMOS transistor (current source transistor) 201. , The threshold of the NMOS transistor 201 can be adjusted, and the amount of current flowing through the NMOS transistor 201 can be set to an appropriate desired value. Therefore, a desired output current can be obtained even if the transistor 201 constituting the constant current source 200 has a current variation.

すなわち、この実施形態によれば、上記第１の電圧印加部分２２０で上記ＮＭＯＳトランジスタ２０１のゲートに第１の電圧としての負電圧のＶnegを印加すると共に、第２の電圧印加部分２３０で上記ＮＭＯＳトランジスタ２０１のドレインにソースと同じグランド(ＧＮＤ)電位を印加する。これにより、ＮＭＯＳトランジスタ２０１のゲート下方の基板では、ホットホールが発生し、このホットホールがゲート酸化膜に注入されて、ＮＭＯＳトランジスタ２０１の閾値を調整できる。   That is, according to this embodiment, a negative voltage Vneg as a first voltage is applied to the gate of the NMOS transistor 201 in the first voltage application part 220, and the NMOS is applied in the second voltage application part 230. The same ground (GND) potential as that of the source is applied to the drain of the transistor 201. As a result, hot holes are generated in the substrate below the gate of the NMOS transistor 201, and the hot holes are injected into the gate oxide film, whereby the threshold value of the NMOS transistor 201 can be adjusted.

より詳しくは、この実施形態によれば、閾値調整時には、上記第１の電圧印加トランジスタであるＮＭＯＳトランジスタ２０２から上記ＮＭＯＳトランジスタ２０１(電流源トランジスタ)のゲートに、上記ＮＭＯＳトランジスタ２０１のドレイン,ソースに印加されるグランド(ＧＮＤ)電位よりも低い電圧Ｖneg(第１の電圧)を印加して閾値調整できる。また、定電流源２００としての通常動作時には、上記ＰＭＯＳトランジスタ(第２の電圧印加トランジスタ)２０３から上記ＮＭＯＳトランジスタ２０１のゲートに基準電圧Ｖbiasを供給できる。すなわち、第１,第２の２個の電圧印加トランジスタ２０２,２０３でもって、閾値調整時の負の電圧Ｖnegと定電流動作時の基準電圧Ｖbias(通常は正電圧)をＮＭＯＳトランジスタ２０１のゲートに供給できる。   More specifically, according to this embodiment, at the time of threshold adjustment, from the NMOS transistor 202 as the first voltage application transistor to the gate of the NMOS transistor 201 (current source transistor), to the drain and source of the NMOS transistor 201 The threshold can be adjusted by applying a voltage Vneg (first voltage) lower than the applied ground (GND) potential. In the normal operation as the constant current source 200, the reference voltage Vbias can be supplied from the PMOS transistor (second voltage application transistor) 203 to the gate of the NMOS transistor 201. That is, with the first and second voltage application transistors 202 and 203, the negative voltage Vneg at the time of threshold adjustment and the reference voltage Vbias (usually a positive voltage) at the time of constant current operation are applied to the gate of the NMOS transistor 201. Can supply.

なお、先述の第１実施形態の説明では、カレントコピー部１１０を図１に示す回路構成としたが、カレントコピー部としてはカレントコピーの働きをする回路であれば、これに限定されるものではない。例えば、図３に示すように、ＮＭＯＳトランジスタ３１１,３１２とＮＭＯＳトランジスタ３１３,３１４とで構成されたカレントコピー部３１０としてもよい。図３の定電流源３００は、上記定電流源１００に相当している。また、上記カレントコピー部としては、図４に示すように、ＮＭＯＳトランジスタ４１１,４１２と演算増幅器４１３,ＮＭＯＳトランジスタ４１４で構成された回路のカレントコピー部４１０でも構わない。図４の定電流源４００は、上記定電流源１００に相当している。また、上述の第２実施形態のカレントコピー部２１０についてもカレントコピーの働きをする回路であれば、図２に示した回路構成に限定されるものではない。   In the above description of the first embodiment, the current copy unit 110 has the circuit configuration shown in FIG. 1, but the current copy unit is not limited to this as long as it is a circuit that functions as a current copy. Absent. For example, as shown in FIG. 3, a current copy unit 310 including NMOS transistors 311 and 312 and NMOS transistors 313 and 314 may be used. A constant current source 300 in FIG. 3 corresponds to the constant current source 100. The current copy unit may be a current copy unit 410 of a circuit constituted by NMOS transistors 411 and 412, an operational amplifier 413 and an NMOS transistor 414, as shown in FIG. A constant current source 400 in FIG. 4 corresponds to the constant current source 100. Further, the current copy unit 210 of the second embodiment described above is not limited to the circuit configuration shown in FIG. 2 as long as it is a circuit that functions as a current copy.

(第３の実施の形態)
次に、図６のブロック図を参照して、この発明の第３実施形態の電子機器としての液晶パネル６００を説明する。この液晶パネル６００は、この発明の出力電流量が可変なカレントミラー回路である先述の第１または第２実施形態を有するバッファ回路６０８を備えている。 (Third embodiment)
Next, a liquid crystal panel 600 as an electronic apparatus according to a third embodiment of the invention will be described with reference to the block diagram of FIG. The liquid crystal panel 600 includes the buffer circuit 608 having the above-described first or second embodiment, which is a current mirror circuit having a variable output current amount according to the present invention.

図６に示すように、この液晶パネル６００は、液晶表示部６０１と、この液晶表示部６０１を駆動するゲートドライバ６０２と、ソースドライバ６０４と、タイミング発生回路６０３とで構成される。上記ソースドライバ６０４は、液晶表示部６００のソース線毎に、シフトレジスタ６０５、ラッチ回路６０６、Ｄ／Ａコンバータ６０７、バッファ回路６０８が接続された構成となっている。   As shown in FIG. 6, the liquid crystal panel 600 includes a liquid crystal display unit 601, a gate driver 602 that drives the liquid crystal display unit 601, a source driver 604, and a timing generation circuit 603. The source driver 604 has a configuration in which a shift register 605, a latch circuit 606, a D / A converter 607, and a buffer circuit 608 are connected to each source line of the liquid crystal display unit 600.

この液晶パネル６００では、外部から入力されたデジタル映像信号６０９は、ラッチ回路６０６に送られる。このデジタル映像信号６０９はシリアル信号なので、タイミング発生回路６０３から出力されるクロックで動作するシフトレジスタ６０５によって、順次ラッチ回路６０６に取り込まれる。ラッチ回路６０６の出力はＤ／Ａコンバータ６０７でアナログ映像信号に変換され、バッファ回路６０８で増幅されて、液晶表示部６０１のソース線に送られる。   In the liquid crystal panel 600, a digital video signal 609 input from the outside is sent to the latch circuit 606. Since the digital video signal 609 is a serial signal, it is sequentially taken into the latch circuit 606 by the shift register 605 that operates with the clock output from the timing generation circuit 603. The output of the latch circuit 606 is converted into an analog video signal by the D / A converter 607, amplified by the buffer circuit 608, and sent to the source line of the liquid crystal display unit 601.

ここで、この実施形態のバッファ回路６０８は、出力電流量が可変なカレントミラー回路を有することで、このカレントミラー回路を構成するトランジスタに電流ばらつきがあっても、前述の如く、適切な所望の出力電流(増幅したアナログ映像信号)に調整することが可能である。したがって、各ソース線の映像信号の輝度のばらつきを低減することが可能となり、品質と歩留まりの向上が図れる。   Here, since the buffer circuit 608 of this embodiment has a current mirror circuit with a variable output current amount, even if there is a variation in current in the transistors constituting this current mirror circuit, as described above, an appropriate desired value can be obtained. The output current (amplified analog video signal) can be adjusted. Therefore, it is possible to reduce the variation in luminance of the video signal of each source line, and the quality and yield can be improved.

なお、上記電子機器としては、液晶パネルに限られず、デジタルカメラや携帯電話、携帯端末、デジタル音声レコーダや音楽録音再生機器等のあらゆる電子機器に用いることができる。   Note that the electronic device is not limited to a liquid crystal panel, and can be used in any electronic device such as a digital camera, a mobile phone, a mobile terminal, a digital audio recorder, and a music recording / playback device.

この発明の定電流回路の第１実施形態であるカレントミラー回路を示す図である。It is a figure which shows the current mirror circuit which is 1st Embodiment of the constant current circuit of this invention. この発明の定電流回路の第２実施形態であるカレントミラー回路を示す図である。It is a figure which shows the current mirror circuit which is 2nd Embodiment of the constant current circuit of this invention. 上記第１実施形態が有するカレントコピー部の変形例を示す図である。It is a figure which shows the modification of the current copy part which the said 1st Embodiment has. 上記第１実施形態が有するカレントコピー部のもう１つの変形例を示す図である。It is a figure which shows another modification of the current copy part which the said 1st Embodiment has. 上記第１、第２の実施形態のカレントミラー回路の動作を説明するタイミングチャートである。6 is a timing chart for explaining the operation of the current mirror circuit of the first and second embodiments. この発明の第３実施形態の電子機器としての液晶パネルを示すブロック図である。It is a block diagram which shows the liquid crystal panel as an electronic device of 3rd Embodiment of this invention. この発明の第１実施形態に対応する従来のカレントミラー回路を示す図である。It is a figure which shows the conventional current mirror circuit corresponding to 1st Embodiment of this invention. この発明の第２実施形態に対応する従来のカレントミラー回路を示す図である。It is a figure which shows the conventional current mirror circuit corresponding to 2nd Embodiment of this invention.

符号の説明Explanation of symbols

１００、２００、３００、４００、７００、８００ 定電流源
１０１、１０３、１０５、２０３、２１１、２１２、７０１、８１１、８１２ ＰＭＯＳトランジスタ
１０２、１０４、１１１、１１２、２０１、２０２、２０４、２０５、３１１〜３１４、４１１、４１２、４１４、７１１、７１２、８０１ ＮＭＯＳトランジスタ
１１０、２１０、３１０、４１０、７１０、８１０ カレントコピー部
１２０、２２０ 第１の電圧印加部分
１３０、２３０ 第２の電圧印加部分
１３０ 第３の電圧印加部分
４１３ オペアンプ
６００ 液晶パネル
６０１ 液晶表示部
６０２ ゲートドライバ
６０３ タイミング発生回路
６０４ ソースドライバ
６０５ シフトレジスタ
６０６ ラッチ回路
６０７ Ｄ／Ａコンバータ
６０８ バッファ回路
６０９ デジタル映像信号 100, 200, 300, 400, 700, 800 Constant current sources 101, 103, 105, 203, 211, 212, 701, 811, 812 PMOS transistors 102, 104, 111, 112, 201, 202, 204, 205, 311 314, 411, 412, 414, 711, 712, 801 NMOS transistors 110, 210, 310, 410, 710, 810 Current copy unit 120, 220 First voltage application part 130, 230 Second voltage application part 130 3 voltage application portion 413 operational amplifier 600 liquid crystal panel 601 liquid crystal display portion 602 gate driver 603 timing generation circuit 604 source driver 605 shift register 606 latch circuit 607 D / A converter 608 buffer circuit 609 digital video signal

Claims (8)

定電流源を構成する電流源トランジスタと、
上記電流源トランジスタのゲートに、上記電流源トランジスタの入力端子または出力端子に印加する電圧よりも低い電圧を印加することで、上記電流源トランジスタのゲート絶縁膜にホールを注入して、上記電流源トランジスタの閾値を調整する電圧印加部とを備えることを特徴とする定電流回路。 A current source transistor constituting a constant current source; and
By applying a voltage lower than the voltage applied to the input terminal or output terminal of the current source transistor to the gate of the current source transistor, holes are injected into the gate insulating film of the current source transistor, and the current source transistor A constant current circuit comprising: a voltage applying unit that adjusts a threshold value of the transistor. 請求項１に記載の定電流回路において、
上記電圧印加部は、
上記電流源トランジスタのゲートに第１の電圧を印加する第１の電圧印加部分と、
上記電流源トランジスタの入力端子または出力端子の一方に上記第１の電圧よりも高い第２の電圧を印加する第２の電圧印加部分とを備えることを特徴とする定電流回路。 The constant current circuit according to claim 1,
The voltage application unit is
A first voltage application portion for applying a first voltage to the gate of the current source transistor;
A constant current circuit, comprising: a second voltage application portion that applies a second voltage higher than the first voltage to one of an input terminal and an output terminal of the current source transistor. 請求項２に記載の定電流回路において、
上記電圧印加部は、
上記電流源トランジスタの入力端子または出力端子の他方に上記第１の電圧よりも高いと共に上記第２の電圧とは異なる第３の電圧を印加する第３の電圧印加部分を有することを特徴とする定電流回路。 The constant current circuit according to claim 2,
The voltage application unit is
The other of the input terminal or the output terminal of the current source transistor has a third voltage application portion that applies a third voltage that is higher than the first voltage and different from the second voltage. Constant current circuit. 請求項２に記載の定電流回路において、
上記電圧印加部は、
上記電流源トランジスタの入力端子または出力端子の他方に上記第１の電圧よりも高いと共に上記第２の電圧と同じ電圧を印加する第３の電圧印加部分を有することを特徴とする定電流回路。 The constant current circuit according to claim 2,
The voltage application unit is
A constant current circuit comprising a third voltage application portion that applies a voltage higher than the first voltage and the same voltage as the second voltage to the other input terminal or output terminal of the current source transistor. 請求項２から４のいずれか１つに記載の定電流回路において、
上記第１の電圧印加部分は、
上記電流源トランジスタのゲートに入力端子または出力端子の一方が接続されると共に上記入力端子または出力端子の他方に上記第１の電圧が入力され、かつ、ゲートに第４の電圧が入力される第１の電圧印加トランジスタと、
上記電流源トランジスタのゲートに入力端子または出力端子の一方が接続されると共に上記入力端子または出力端子の他方に基準電圧が入力され、かつ、ゲートに上記第４の電圧が入力される第２の電圧印加トランジスタとを有することを特徴とする定電流回路。 In the constant current circuit according to any one of claims 2 to 4,
The first voltage application part is:
One of an input terminal and an output terminal is connected to the gate of the current source transistor, the first voltage is input to the other of the input terminal and the output terminal, and a fourth voltage is input to the gate. 1 voltage application transistor;
One of an input terminal and an output terminal is connected to the gate of the current source transistor, a reference voltage is input to the other of the input terminal and the output terminal, and the fourth voltage is input to the gate. A constant current circuit comprising a voltage application transistor. 請求項３に記載の定電流回路において、
上記第３の電圧印加部分は、
入力端子または出力端子の一方が上記電流源トランジスタの入力端子または出力端子の他方に接続されていると共に入力端子または出力端子の他方に上記第３の電圧が印加される第３の電圧印加トランジスタと、
入力端子または出力端子の一方が上記電流源トランジスタの入力端子または出力端子の他方に接続されていると共に入力端子または出力端子の他方が上記定電流源の出力をなす第４の電圧印加トランジスタとを有することを特徴とする定電流回路。 The constant current circuit according to claim 3,
The third voltage application part is:
A third voltage applying transistor in which one of the input terminal and the output terminal is connected to the other of the input terminal and the output terminal of the current source transistor and the third voltage is applied to the other of the input terminal and the output terminal; ,
A fourth voltage application transistor in which one of the input terminal and the output terminal is connected to the other of the input terminal and the output terminal of the current source transistor and the other of the input terminal and the output terminal forms an output of the constant current source; A constant current circuit comprising: 請求項１から６のいずれか１つに記載の定電流回路を備えた半導体装置。   A semiconductor device comprising the constant current circuit according to claim 1. 請求項７に記載の半導体装置を備えた電子機器。   An electronic apparatus comprising the semiconductor device according to claim 7.
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