JP2010115072A - レギュレータ回路 - Google Patents

Abstract

【課題】従来のレギュレータ回路は、低い出力電圧を出力する場合に出力トランジスタの内部損失が大きくなる問題があった。
【解決手段】本発明にかかるレギュレータ回路は、第１の電源電圧Ｖｃｃ１を降圧して第２の電源電圧Ｖｃｃ２を生成する直流電圧変換回路１１と、第１の電源電圧Ｖｃｃ１に基づき動作し、出力端子ＯＴから出力される出力電圧Ｖｏｕｔに応じて変動する帰還電圧と第１の基準電圧Ｖｒｅｆ１とを比較して出力制御信号Ｖｅｒｒを出力するエラーアンプ１２と、ドレインに第２の電源電圧Ｖｃｃ２が供給され、ソースが出力端子ＯＴに接続され、ゲートに出力制御信号Ｖｅｒｒを受けるＮ型ＭＯＳトランジスタと、を有する。
【選択図】図１

Description

本発明はレギュレータ回路に関し、特に初段のレギュレータ回路が出力する降圧電圧を受けて動作するシリーズレギュレータを有するレギュレータ回路に関する。

近年、半導体装置の製造プロセスの微細化が進み、半導体装置の集積度が向上している。また、半導体装置では製造プロセスの微細化されることで半導体素子の破壊耐圧は低下している。しかしながら、外部から供給される電源の電源電圧の低電圧化は進んでいない。そのため、微細化された製造プロセスにより製造された半導体装置に今までと同じ電源電圧を供給すると半導体装置内の半導体素子に過大な電源電圧が印加され半導体素子が破壊する問題が顕著になってきている。

そこで、近年では、半導体装置に印加する電源電圧を直流電圧変換して降圧電圧を生成し、この降圧電圧を半導体装置に供給することが行われている。このように、電源電圧の電圧値を異なる電圧に変換して他の回路に供給する場合に電圧変換を行う回路としてレギュレータ回路が用いられる。このレギュレータ回路の一例が特許文献１に開示されている。

特許文献１に記載のレギュレータ回路は、出力トランジスタと制御回路を有する。この例では、出力トランジスタとしてＮＰＮバイポーラトランジスタを用いる。また、制御回路は、出力トランジスタのベース電流を制御することで、出力トランジスタの導通状態を制御する。そして、特許文献１に記載のレギュレータ回路は、コレクタ端子から入力される外部電源電圧を降圧した降圧電圧をエミッタ端子に出力する。しかし、特許文献１に記載のレギュレータ回路では、出力トランジスタとしてＮＰＮトランジスタを用いているため、大きな出力電流を得るためには大きなベース電流が必要であり、レギュレータ回路の電力効率が悪化する問題がある。そのため、近年では、ベース電流を必要としないＰＭＯＳトランジスタを出力トランジスタとして用いたレギュレータ回路が特許文献２、３等で提案されている。

ここでは、特許文献２、３のうち特許文献２について説明する。特許文献２に記載のレギュレータ回路１０１のブロック図を図３に示す。図３に示すように、レギュレータ回路１０１は、スイッチングレギュレータ１０２、シリーズレギュレータ１０３、電圧切換制御回路１０４を有する。スイッチングレギュレータ１０２は、外部に接続される電源１０７から出力される電源電圧ＶＡを出力電圧ＶＢに変換する。シリーズレギュレータ１０３は、出力電圧ＶＢを出力電圧ＶＣに変換して出力する。

電圧切換制御回路１０４は、第１遅延回路１１１、第２遅延回路１１２、制御回路１１３を有する。電圧切換制御回路１０４は、電圧切換信号Ｓａ１、Ｓａ２をスイッチングレギュレータ１０２及びシリーズレギュレータ１０３に出力するタイミングをそれぞれ制御する。このとき、制御回路１１３は、電圧切換信号Ｓａに応じて第１遅延回路１１１に制御信号Ｓ１を、第２遅延回路１１２に制御信号Ｓ２をそれぞれ出力する。第１遅延回路１１１は、入力された制御信号Ｓ１に応じて、電圧切換信号Ｓａを基にした電圧切換信号Ｓａ１をスイッチングレギュレータ１０２に出力する。第２遅延回路１１２は、入力された制御信号Ｓ２に応じて、電圧切換信号Ｓａを基にした電圧切換信号Ｓａ２をシリーズレギュレータ１０３に出力する。

ここで、シリーズレギュレータ１０３のブロック図を図４に示す。図４に示すように、シリーズレギュレータ１０３は、基準電圧発生回路１２５、誤差増幅器Ａ１１、抵抗Ｒ１１〜Ｒ１４、スイッチＳＷ２、出力トランジスタＱ１１を有する。そして、誤差増幅器Ａ１１は、基準電圧発生回路１２５が出力する基準電圧Ｖｒ２と抵抗Ｒ１１、Ｒ１２又は抵抗Ｒ１３、Ｒ１４を介して反転入力端子に入力される帰還電圧との誤差を増幅して出力トランジスタＱ１１を駆動する。スイッチＳＷ２は、電圧切換信号Ｓａ２に基づき、抵抗Ｒ１１、Ｒ１２と抵抗Ｒ１３、Ｒ１４のいずれか一方を選択することで帰還電圧Ｖｄ１１と帰還電圧Ｖｄ１２のいずれか一方を、誤差増幅器Ａ１１の反転入力端子に与える。この誤差増幅器Ａ１１は、基準電圧Ｖｒ２と帰還電圧との差に基づき出力トランジスタＱ１１の導通状態を制御する。

特許文献２に記載のレギュレータ回路１０１では、出力電圧ＶＣを低下させる場合にはシリーズレギュレータ１０３に対して出力電圧ＶＣを低下させた後、スイッチングレギュレータ１０２に対して出力電圧ＶＢを低下させる。一方、出力電圧ＶＣを上昇させる場合にはスイッチングレギュレータ１０２に対して出力電圧ＶＢを上昇させた後、シリーズレギュレータ１０３に対して出力電圧ＶＣを上昇させる。レギュレータ回路１０１では、このような制御を行うことで、ノイズやリップルの少ない出力電圧ＶＣを得る。
特開平７−９５７６５号公報 特開２００３−２３５２５０号公報 特開２００８−８６１６５号公報

しかしながら、シリーズレギュレータ１０３では、出力トランジスタＱ１１としてＰＭＯＳトランジスタを利用しているため、出力トランジスタＱ１１において生じる損失が大きくなる問題がある。この問題について具体的に説明する。

まず、シリーズレギュレータ１０３の入力電力をＰｉｎ、出力電力をＰｏｕｔ、出力トランジスタＱ１１の内部損失をＰｄとすると、入力電力Ｐｉｎは（１）式により表すことができる。
Ｐｉｎ＝Ｐｏｕｔ＋Ｐｄ・・・（１）
また、シリーズレギュレータ１０３の外部に接続される負荷に流れる負荷電流をＩｏ、出力トランジスタＱ１１に流れるドレイン電流をＩｄとすると、内部損失Ｐｄは（２）式により表される。
Ｐｄ＝Ｐｉｎ−Ｐｏｕｔ
＝ＶＢ×Ｉｄ−ＶＣ×Ｉｏ・・・（２）
このときドレイン電流Ｉｄと負荷電流Ｉｏは、抵抗Ｒ１１〜Ｒ１４に流れる電流をＩｘとすると（３）式により表される。
Ｉｄ＝Ｉｏ＋Ｉｘ

従って、（２）、（３）式より内部損失Ｐｄは（４）式により表される。
Ｐｄ＝（ＶＢ−ＶＣ）Ｉｏ＋ＶＢ×Ｉｘ・・・（４）
ここで、電流Ｉｘは、負荷電流Ｉｏに比べて極めて小さいため、電流Ｉｘを含む項を省略すると内部損失Ｐｄは（５）式により表される。
Ｐｄ＝（ＶＢ−ＶＣ）Ｉｏ・・・（５）

（５）式より、シリーズレギュレータ１０３では、出力電圧ＶＢと出力電圧ＶＣとの電圧差に比例して出力トランジスタＱ１１の内部損失が大きくなる。そのため、シリーズレギュレータ１０３において出力トランジスタＱ１１の内部損失Ｐｄを小さくするためには、出力電圧ＶＢと出力電圧ＶＣとの差を小さくする必要がある。しかしながら、シリーズレギュレータ１０３において出力電圧ＶＢの電圧を小さくした場合別の問題が生じる。シリーズレギュレータ１０３では出力トランジスタＱ１１としてＰＭＯＳトランジスタを用いている。ＰＭＯＳトランジスタのドレイン電流Ｉｄは、ソース・ゲート間の電圧差Ｖｇｓに比例して大きくなる。このドレイン電流Ｉｄは（６）式により表すことができる。
Ｉｄ＝β／２×（Ｖｇｓ−Ｖｔ）^２・・・（６）
ここで、ＶｔはＰＭＯＳトランジスタの閾値電圧であり、βはβ＝Ｗ／Ｌ×μＣｏｘであり、ＷはＰＭＯＳトランジスタのゲート幅、ＬはＰＭＯＳトランジスタのゲート長、μはＰＭＯＳトランジスタのキャリアの移動度であり、ＣｏｘはＰＭＯＳトランジスタのゲートの単位面積当たりのゲート酸化膜容量である。

つまり、（６）式より、出力トランジスタＱ１１では、出力電圧ＶＢの電圧を低下させると、ソース・ゲート間電圧Ｖｇｓが小さくなるため、大きなドレイン電流Ｉｄを確保することができなくなる。

上記説明より、レギュレータ回路１０１では、出力電圧を低く抑えながら大きな負荷電流Ｉｏを得ようとすると、出力トランジスタＱ１１で生じる内部損失が大きくなる問題があることがわかる。

本発明にかかるレギュレータ回路の一態様は、第１の電源電圧を降圧して第２の電源電圧を生成する直流電圧変換回路と、前記第１の電源電圧に基づき動作し、出力端子から出力される出力電圧に応じて変動する帰還電圧と第１の基準電圧とを比較して出力制御信号を出力するエラーアンプと、ドレインに前記第２の電源電圧が供給され、ソースが前記出力端子に接続され、ゲートに前記出力制御信号を受けるＮ型ＭＯＳトランジスタと、を有する。

本発明にかかるレギュレータ回路によれば、エラーアンプに第１の電源電圧を供給し、かつ、出力トランジスタにＮ型ＭＯＳトランジスタを用いる。これにより、出力電圧が低い場合においてもＮ型ＭＯＳトランジスタのソース・ゲート間電圧Ｖｇｓを第１の電源電圧まで拡大することができる。

本発明にかかるレギュレータ回路によれば、出力トランジスタにおける内部損失を小さくしながら、低出力電圧かつ高出力電流を実現できる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかるレギュレータ回路１のブロック図を示す。図１に示すように、レギュレータ回路１は、基準電圧源１０、直流電圧変換回路１１、エラーアンプ１２、出力トランジスタ１３、分圧回路１４、インダクタンスＬ、コンデンサＣを有する。なお、インダクタンスＬ及びコンデンサＣは、外付け部品として実装されるものとする。また、レギュレータ回路１０１は、電源端子ＶＴ、外部端子ＭＴａ〜ＭＴｃ、出力端子ＯＴ、接地端子ＧＴを有する。図１では３つの接地端子ＧＴを示したが、接地端子ＧＴは、１つの端子であっても構わない。

基準電圧源１０は、電源端子ＶＴと接地端子ＧＴとの間に接続される。基準電圧源１０は、第１の電源電圧Ｖｃｃ１を受けて、第１の基準電圧Ｖｒｅｆ１を生成する。直流電圧変換回路１１は、電源端子ＶＴと接地端子ＧＴとの間に接続される。直流電圧変換回路１１は、外部端子ＭＴａ、ＭＴｂを介して接続されるインダクタンスＬを駆動し、コンデンサＣに電荷を蓄積することで第２の電源電圧Ｖｃｃ２を生成する。直流電圧変換回路１１は、第２の電源電圧Ｖｃｃ２の電圧を第１の基準電圧Ｖｒｅｆ１に基づき制御する。また、直流電圧変換回路１１は、第２の電源電圧Ｖｃｃ２の電圧値に応じてインダクタンスＬを駆動する駆動間隔を制御ことで、第２の電源電圧Ｖｃｃ２の電圧値を維持する。つまり、直流電圧変換回路１１は、インダクタンスＬとコンデンサＣと共にスイッチングレギュレータとして機能する。

本実施の形態では、エラーアンプ１２、分圧回路１４、出力トランジスタ１３によりシリーズレギュレータが構成される。エラーアンプ１２は、電源端子ＶＴから入力される第１の電源電圧Ｖｃｃ１を受けて動作する。また、エラーアンプ１２は、正転入力端子に第１の基準電圧Ｖｒｅｆ１を受け、反転入力端子に帰還電圧を受ける。そして、エラーアンプ１２は、第１の基準電圧Ｖｒｅｆ１と帰還電圧との電圧差を増幅して出力制御信号Ｖｅｒｒを出力する。

分圧回路１４は、出力端子ＯＴと接地端子ＧＴとの間に直列に接続される抵抗Ｒｆ、Ｒｓを有する。そして、分圧回路１４は、抵抗Ｒｆと抵抗Ｒｓとの抵抗比に基づき出力電圧Ｖｏｕｔを分圧した帰還電圧を抵抗Ｒｆと抵抗Ｒｓとの間のノードから出力する。

本実施の形態における出力トランジスタ１３は、Ｎ型ＭＯＳトランジスタ（以下、単にＮＭＯＳトランジスタと称す。）である。出力トランジスタ１３は、ソースが出力端子ＯＴに接続され、ドレインが外部端子ＭＴｃに接続され、ゲートがエラーアンプ１２の出力端子に接続される。つまり、出力トランジスタ１３は、エラーアンプ１２が出力する出力制御信号Ｖｅｒｒに基づき導通状態が制御される。また、出力トランジスタ１３は、外部端子ＭＴｃを介して第２の電源電圧Ｖｃｃ２を受ける。そして、出力トランジスタ１３は、出力制御信号Ｖｅｒｒに基づき出力端子ＯＴに出力電圧Ｖｏｕｔを出力する。

出力端子ＯＴには負荷２０が接続されている。この負荷２０には、レギュレータ回路１により生成された出力電圧Ｖｏｕｔが印加される。また、負荷２０には、負荷電流Ｉｏがレギュレータ回路１を介して供給される。この負荷電流Ｉｏの最大値は、出力トランジスタ１３の電流能力により決定される。

続いて、本実施の形態にかかるレギュレータ回路１の動作について説明する。まず、本実施の形態では、第１の基準電圧Ｖｒｅｆ１は、第１の電源電圧Ｖｃｃ１の電圧変動及び温度変動に対して安定した電圧であるとする。また、第２の電源電圧Ｖｃｃ２は、第１の電源電圧Ｖｃｃ１よりも低い電圧とする。つまり、直流電圧変換回路１１を含むスイッチングレギュレータは、降圧型のスイッチングレギュレータとして機能するものとする。

このとき、エラーアンプ１２が出力する出力制御信号は、エラーアンプ１２に供給される電源電圧が第１の電源電圧Ｖｃｃ１であるため、接地電圧（例えば、０Ｖ）から第１の電源電圧Ｖｃｃ１に至る電圧変動範囲を有する。そのため、本実施の形態では、出力トランジスタ（ＮＭＯＳトランジスタ）１３のソース・ゲート間電圧Ｖｇｓは、Ｖｏｕｔ−Ｖｃｃ１となる。また、ＮＭＯＳトランジスタ１３のドレイン電流Ｉｄは、（７）式により表される。
Ｉｄ＝β／２×（Ｖｇｓ−Ｖｔ）^２・・・（７）
ここで、ＶｔはＰＭＯＳトランジスタの閾値電圧であり、βはβ＝Ｗ／Ｌ×μＣｏｘであり、ＷはＰＭＯＳトランジスタのゲート幅、ＬはＰＭＯＳトランジスタのゲート長、μはＰＭＯＳトランジスタのキャリアの移動度であり、ＣｏｘはＰＭＯＳトランジスタのゲートの単位面積当たりのゲート酸化膜容量である。

出力トランジスタ１３としてＮＭＯＳトランジスタを用いた場合、ソース・ゲート間電圧Ｖｇｓは、出力電圧Ｖｏｕｔに依存し、ＮＭＯＳトランジスタのドレインに供給される第２の電源電圧Ｖｃｃ２には依存しない。そのため、（７）式より、レギュレータ回路１の出力トランジスタ１３に流れるドレイン電流Ｉｄは、第２の電源電圧Ｖｃｃ２の電圧値によらず大きくすることができる。

また、出力トランジスタ１３の入力電力をＰｉｎ、出力電力をＰｏｕｔ、出力トランジスタ１３の内部損失をＰｄとすると、入力電力Ｐｉｎは（１）式により表すことができる。
Ｐｉｎ＝Ｐｏｕｔ＋Ｐｄ・・・（８）
このとき、レギュレータ回路１の外部に接続される負荷２０に流れる負荷電流をＩｏ、出力トランジスタ１３に流れるドレイン電流をＩｄとすると、内部損失Ｐｄは（９）式により表される。
Ｐｄ＝Ｐｉｎ−Ｐｏｕｔ
＝Ｖｃｃ２×Ｉｄ−Ｖｏｕｔ×Ｉｏ・・・（９）
このときＩｄとＩｏは、抵抗Ｒｆ、Ｒｓに流れる電流をＩｘとすると（１０）式により表される。
Ｉｄ＝Ｉｏ＋Ｉｘ

従って、（９）、（１０）式より内部損失Ｐｄは（１１）式により表される。
Ｐｄ＝（Ｖｃｃ２−Ｖｏｕｔ）Ｉｏ＋Ｖｃｃ２×Ｉｘ・・・（１１）
ここで、電流Ｉｘは、負荷電流Ｉｏに比べて極めて小さいため、電流Ｉｘを含む項を省略すると内部損失Ｐｄは（１２）式により表される。
Ｐｄ＝（Ｖｃｃ２−Ｖｏｕｔ）Ｉｏ・・・（１２）

（１２）式より、レギュレータ回路１では、出力電圧Ｖｏｕｔと第２の電源電圧Ｖｃｃ２との電圧差に比例して出力トランジスタ１３の内部損失が大きくなる。そのため、この内部損失を小さくするためには第２の電源電圧Ｖｃｃ２の値を小さくする必要がある。このとき、レギュレータ回路１では、出力トランジスタ１３の電流能力（ドレイン電流Ｉｄの値）が第２の電源電圧Ｖｃｃ２の影響を受けないため、第２の電源電圧Ｖｃｃ２を出力電圧Ｖｏｕｔに近づけても出力トランジスタ１３の電流能力は低下しない。

上記説明より、本実施の形態にかかるレギュレータ回路１は、出力トランジスタ１３としてＮＭＯＳトランジスタを用いることで、第２の電源電圧Ｖｃｃ２の電圧値によらず出力トランジスタ１３の出力電流能力を決定することができる。これにより、本実施の形態にかかるレギュレータ回路１は、出力トランジスタ１３の出力電流能力を維持しながら、第２の電源電圧Ｖｃｃ２の電圧値を低くして出力トランジスタ１３の内部損失を低減することができる。

また、本実施の形態にかかるレギュレータ回路１は、エラーアンプ１２に第１の電源電圧Ｖｃｃ１を供給することで、ＮＭＯＳトランジスタのソース・ゲート間電圧Ｖｇｓを大きく設定することができる。つまり、出力電圧Ｖｏｕｔが第２の電源電圧Ｖｃｃ２の電圧値に近い値であっても、出力制御信号Ｖｅｒｒを第１の電源電圧Ｖｃｃ１に近い値とすることができる。これにより、本実施の形態にかかるレギュレータ回路１は、出力電圧Ｖｏｕｔの電圧値によらず出力トランジスタ１３の電流能力を高めることができる。

また、レギュレータ回路１では、直流電圧変換回路１１を含むスイッチングレギュレータに続けてエラーアンプ１２及び出力トランジスタ１３を含むシリーズレギュレータを配置する。これにより、レギュレータ回路１では、第２の電源電圧Ｖｃｃ２に重畳されるスイッチングノイズやリップノイズなどのノイズ成分の影響が出力電圧Ｖｏｕｔに影響することを抑制することができる。負荷２０として接続される回路は、小さな電源電圧範囲に基づき動作するため、このノイズの影響を低減することは、負荷回路の動作を安定させるために非常に重要になる。

実施の形態２
実施の形態２にかかるレギュレータ回路２のブロック図を図２に示す。図２に示すように、レギュレータ回路２は、レギュレータ回路１に対して基準電圧変換回路１５を追加したものである。基準電圧変換回路１５は、基準電圧源１０の出力端子と接地端子ＧＴとの間に接続される。そして、基準電圧変換回路１５は、基準電圧源１０の出力端子と接地端子ＧＴとの間に直列に接続される抵抗Ｒ１、Ｒ２を有する。基準電圧変換回路１５は、第１の基準電圧Ｖｒｅｆ１を抵抗Ｒ１の一端に受けて、抵抗Ｒ１、Ｒ２の抵抗比に基づき第１の基準電圧Ｖｒｅｆ１を分圧する。そして、基準電圧変換回路１５は、抵抗Ｒ１、Ｒ２により生成された第２の基準電圧Ｖｒｅｆ２を出力する。つまり、第２の基準電圧Ｖｒｅｆ２は、第１の基準電圧Ｖｒｅｆ１よりも低い電圧値を有する。この第２の基準電圧Ｖｒｅｆ２は、エラーアンプ１２の正転入力端子に入力される。エラーアンプ１２を含むシリーズレギュレータは、第２の基準電圧Ｖｒｅｆ２に基づき出力電圧Ｖｏｕｔの電圧値を制御する。

実施の形態１にかかるレギュレータ回路１では、エラーアンプ１２が正転増幅器を構成するため、第１の基準電圧Ｖｒｅｆ１よりも低い出力電圧Ｖｏｕｔを出力することができなかった。そこで、実施の形態２では、基準電圧変換回路１５により、エラーアンプ１２に与える基準電圧を第１の基準電圧Ｖｒｅｆ１よりも小さな電圧値を有する第２の基準電圧Ｖｒｅｆ２とした。これにより、実施の形態２にかかるレギュレータ回路２では、第１の基準電圧Ｖｒｅｆ１よりも低い出力電圧Ｖｏｕｔを出力することができる。

実施の形態１、２にかかるレギュレータ回路１では、出力電圧Ｖｏｕｔを低く設定したとしても、出力トランジスタ（ＮＭＯＳトランジスタ）１３の電流能力は損なわれず、むしろ、向上する。そのため、実施の形態２において示したような方法によって出力電圧Ｖｏｕｔを低くすることで、レギュレータ回路２は、レギュレータ回路１よりも大きな負荷電流Ｉｏに対応することができる。なお、出力電圧Ｖｏｕｔを低くした場合、出力電圧Ｖｏｕｔの低下に応じて第２の電源電圧Ｖｃｃ２の電圧を低下させることが好ましい。これは、出力トランジスタ１３の内部損失を低減するためである。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、初段に配置するレギュレータはスイッチングレギュレータに限らず、種々の直流電圧変換回路を配置することが可能である。

実施の形態１にかかるレギュレータ回路のブロック図である。 実施の形態２にかかるレギュレータ回路のブロック図である。 特許文献２に記載のレギュレータ回路のブロック図である。 特許文献２に記載のシリーズレギュレータのブロック図である。

符号の説明

１、２ レギュレータ回路
１０ 基準電圧源
１１ 直流電圧変換回路
１２ エラーアンプ
１３ 出力トランジスタ（ＮＭＯＳトランジスタ）
１４ 分圧回路
１５ 基準電圧変換回路
２０ 負荷
Ｃ コンデンサ
Ｌ インダクタンス
Ｒｆ、Ｒｓ 抵抗
Ｒ１、Ｒ２ 抵抗
ＧＴ 接地端子
ＶＴ 電源端子
ＭＴａ〜ＭＴｃ 外部端子
ＯＴ 出力端子
Ｉｄ ドレイン電流
Ｉｏ 負荷電流
Ｉｘ 電流
Ｖｃｃ１ 第１の電源電圧
Ｖｃｃ２ 第２の電源電圧
Ｖｅｒｒ 出力制御信号
Ｖｏｕｔ 出力電圧
Ｖｒｅｆ１ 第１の基準電圧
Ｖｒｅｆ２ 第２の基準電圧

Claims (5)

1. 第１の電源電圧を降圧して第２の電源電圧を生成する直流電圧変換回路と、
   前記第１の電源電圧に基づき動作し、出力端子から出力される出力電圧に応じて変動する帰還電圧と第１の基準電圧とを比較して出力制御信号を出力するエラーアンプと、
   ドレインに前記第２の電源電圧が供給され、ソースが前記出力端子に接続され、ゲートに前記出力制御信号を受けるＮ型ＭＯＳトランジスタと、
   を有するレギュレータ回路。
2. 前記直流電圧変換回路は、スイッチングレギュレータである請求項１に記載のレギュレータ回路。
3. 前記出力制御信号は、前記第１の電源電圧を上限電圧とし、前記出力電圧を下限電圧とする電圧範囲で変動する請求項１又は２に記載のレギュレータ回路。
4. 前記出力端子と接地端子との間に直列に接続される第１、第２の抵抗を備える分圧回路を有し、前記分圧回路は、前記第１、第２の抵抗の抵抗比に基づき前記出力電圧を分圧して前記帰還電圧を生成する請求項１乃至３のいずれか１項に記載のレギュレータ回路。
5. 前記第１の基準電圧は、前記第１の基準電圧よりも高い電圧値を有する第２の基準電圧を所定の比率で分圧した電圧値を有する請求項１乃至４のいずれか１項に記載のレギュレータ回路。

Images