JP2010109565A - 固体撮像装置 - Google Patents
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Abstract
【課題】カラムAD方式の固体撮像装置において、具備されたAD変換器間のリニアリティばらつきを低減し、縦筋状の固定パターンノイズが低減された良好な画像が得られる固体撮像装置を提供する。
【解決手段】光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、画素アレイから読み出した画素の画素信号をデジタル値に変換して出力する複数のAD変換器と、画素の画素信号を異なる二つ以上のAD変換器に出力する経路選択回路と、異なる二つ以上のAD変換器から出力されたそれぞれのデジタル値に基づいて、画素の画素信号に応じたデジタル値を出力する信号処理部と、を備える。
【選択図】図1
【解決手段】光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、画素アレイから読み出した画素の画素信号をデジタル値に変換して出力する複数のAD変換器と、画素の画素信号を異なる二つ以上のAD変換器に出力する経路選択回路と、異なる二つ以上のAD変換器から出力されたそれぞれのデジタル値に基づいて、画素の画素信号に応じたデジタル値を出力する信号処理部と、を備える。
【選択図】図1
Description
本発明は、デジタルカメラ、デジタルビデオカメラや内視鏡等に使用される固体撮像装置に関する。
従来、固体撮像装置において、二次元に配置された画素配列の各画素列にAD変換器を具備し、各画素列のAD変換を同時に行うことによって、センサからの信号を高速に読み出す、図13に示すようなカラムAD方式の固体撮像装置が提案されている。
図13のカラムAD方式の固体撮像装置においては、入射光量に応じた画素信号を出力する光電変換素子からなる画素1が2次元、例えば、4行4列に配置(画素アレイ2)され、各画素列に画素1から出力された画素信号をアナログ・デジタル変換するAD変換器3(ADC31,ADC32,ADC33,ADC34)が、具備されている。制御回路9は、外部からの画像取り込み命令に応じて、垂直走査回路5および水平走査回路8を制御して画素アレイ2の全画素、すなわち、固体撮像装置の読出しを行う。画素1は、制御回路9によって制御された垂直走査回路5から出力される行選択信号に応じて画素アレイ2の行毎に読み出され、画素アレイ2の各画素列に配置されたAD変換器によって同時にアナログ・デジタル変換される。変換されたデジタル値は、ラッチ回路7に保持される。ラッチ回路7に保持された各画素列のデジタル値は、制御回路9によって制御された水平走査回路8から出力される列選択信号に応じて列毎に出力されて画素アレイ2の全画素の読出しを完了する。
このカラムAD方式の固体撮像装置では、具備された各AD変換器(ADC31〜ADC34)の間に製造ばらつきなどに起因する、図14に示すような入出力特性のばらつきが存在する。そのため、同一の画素から出力された信号φIN1を処理した場合でも、各AD変換器(ADC31〜ADC34)から出力されるデジタル値(D1〜D4)は、各AD変換器(ADC31〜ADC34)の特性によってそれぞれ異なった値となってしまう。このことにより、従来のカラムAD方式の固体撮像装置の出力画像には、各AD変換器(ADC31〜ADC34)間のばらつきに起因した縦筋状の固定パターンノイズが発生するという、技術的課題があった。
カラムAD方式の固体撮像装置に具備されたAD変換器間の入出力特性のばらつきには、AD変換器の変換可能電圧範囲の最小電圧値(Vmin)におけるAD変換出力値のずれとして現れるオフセットばらつきと、AD変換器の入出力特性の傾きの違いとして現れるリニアリティばらつきの2種類が存在する。
このような縦筋状の固定パターンノイズを改善するため、特許文献1では、各画素列に配置された遮光領域の画素から出力された画素信号をAD変換したデジタル値を保持し、非遮光領域(出力画像として使用される有効画素領域)の画素から出力された画素信号をAD変換したデジタル値と、上記保持した遮光領域のデジタル値との差分を取ることによって、各AD変換器(ADC31〜ADC34)間のオフセットばらつきを除去する。このことにより、特許文献1の固体撮像装置は、図15に示すような入出力特性を有する各AD変換器(ADC31〜ADC34)を用いて処理することと同様のデジタル値を出力することができ、出力画像に現れる縦筋状の固定パターンノイズを低減するということが開示されている。
特開2006−020173号公報
しかしながら、特許文献1の固体撮像装置では、各AD変換器(ADC31〜ADC34)間のオフセットばらつきを除去することは可能であるが、リニアリティばらつきを除去することはできないため、リニアリティばらつきに起因した出力画像の縦筋状の固定パターンノイズを低減することができないという問題がある。
本発明は、上記の課題認識に基づいてなされたものであり、カラムAD方式の固体撮像装置において、具備されたAD変換器間のリニアリティばらつきを低減し、縦筋状の固定パターンノイズが低減された良好な画像が得られる固体撮像装置を提供することを目的としている。
上記の課題を解決するため、本発明の固体撮像装置は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、前記画素アレイから読み出した画素の画素信号をデジタル値に変換して出力する複数のAD変換器と、前記画素の画素信号を異なる二つ以上の前記AD変換器に出力する経路選択回路と、前記異なる二つ以上のAD変換器から出力されたそれぞれのデジタル値に基づいて、前記画素の画素信号に応じたデジタル値を出力する信号処理部と、を備えることを特徴とする。
また、本発明の前記AD変換器は、前記画素アレイの各画素列に配置され、前記経路選択回路は、前記画素アレイの隣り合うN列(N=2以上)の画素の画素信号を同一の前記AD変換器に出力する、ことを特徴とする。
また、本発明の前記AD変換器は、前記画素アレイの各画素列に配置され、前記経路選択回路は、前記画素アレイの奇数列、または偶数列で隣り合うN列(N=2以上)の画素信号を同一の前記AD変換器へ出力する、ことを特徴とする。
また、本発明の前記信号処理部は、前記AD変換器から出力されたそれぞれのデジタル値を加算する加算器を備える、ことを特徴とする。
また、本発明の前記信号処理部は、更に、前記加算器が加算したデジタル値を除算する除算器を備える、ことを特徴とする。
また、本発明の前記除算器は、シフトレジスタで構成され、前記経路選択回路は、前記画素アレイの隣り合う2M列(M=1以上)の画素の画素信号を同一の前記AD変換器に出力する、ことを特徴とする。
また、本発明の前記除算器は、シフトレジスタで構成され、前記経路選択回路は、前記画素アレイの奇数列、または偶数列で隣り合う2M列(M=1以上)の画素信号を同一の前記AD変換器へ出力する、ことを特徴とする。
本発明によれば、画素アレイから読み出した同一の画素の画素信号を異なる二つ以上のAD変換器でアナログ・デジタル変換した結果に基づいて、画素の画素信号に応じたデジタル値を得ることによって、具備された各AD変換器間のリニアリティばらつきを低減することができるので、縦筋状の固定パターンノイズが低減された良好な画像を得ることができるという効果が得られる。また、具備する除算器をシフトレジスタで構成することによって、該除算器の構成を容易にすることができるので、固体撮像装置の回路規模の増大を防ぐことができるという効果が得られる。
<第1実施形態>
以下、本発明の実施形態について、図面を参照して説明する。図1は、本実施形態による固体撮像装置の構成を示したブロック図である。図1において、固体撮像装置100は、画素P11〜P44、AD変換器31〜34(以下、ADC31〜ADC34という)、経路選択回路4、垂直走査回路5、信号処理部6、ラッチ回路7、水平走査回路8、制御回路9、から構成される。また、図1においては、画素P11〜P44が4行4列の二次元に配置され、画素アレイ2として構成されている。なお、画素P11〜P44のいずれか1つを示すときには「画素1」という。また、ADC31〜ADC34をまとめて示すときには「AD変換器3」という。
以下、本発明の実施形態について、図面を参照して説明する。図1は、本実施形態による固体撮像装置の構成を示したブロック図である。図1において、固体撮像装置100は、画素P11〜P44、AD変換器31〜34(以下、ADC31〜ADC34という)、経路選択回路4、垂直走査回路5、信号処理部6、ラッチ回路7、水平走査回路8、制御回路9、から構成される。また、図1においては、画素P11〜P44が4行4列の二次元に配置され、画素アレイ2として構成されている。なお、画素P11〜P44のいずれか1つを示すときには「画素1」という。また、ADC31〜ADC34をまとめて示すときには「AD変換器3」という。
画素P11〜P44は、光電変換素子である。画素P11〜P44は、垂直走査回路5によって自画素1が選択されると入射光量に応じたレベルの画素信号を経路選択回路4に出力する。また、画素P11〜P44は画素アレイ2として4行4列の二次元に配置され、画素列毎に画素信号φP1〜φP4を出力する。なお、画素P11〜P44で示した画素Pに続く最初の数字は行の番号、最後の数値は列の番号を表す。
ADC31〜ADC34は、画素アレイ2の各画素列に配置され、画素1から読み出された画素信号をアナログ・デジタル変換するAD変換器である。ADC31〜ADC34は、経路選択回路4を介して入力された画素1の画素信号φP1〜φP4をアナログ・デジタル変換し、変換後のデジタル値D1〜D4を信号処理部6に出力する。なお、ADC31〜ADC34で示したADC3に続く数字は、画素アレイ2の列の番号を示す。
垂直走査回路5は、制御回路9から入力される垂直制御信号に応じて、画素アレイ2から読み出す画素1の行を選択する回路である。垂直走査回路5は、画素アレイ2から読み出す画素1の行に応じた行選択信号φV1〜φV4を出力する。垂直走査回路5が、例えば、画素アレイ2の1行目を選択する場合は、行選択信号φV1に選択レベル(例えば、Highレベルのとき)を画素アレイ2に出力し、その他選択されていない行選択信号φV2〜φV4には非選択レベル(例えば、Lowレベルのとき)を画素アレイ2に出力する。
経路選択回路4は、制御回路9から入力される経路選択信号に応じて、画素1から読み出された画素信号を異なる二つのAD変換器3へ出力する回路である。経路選択回路4は、例えば、ADC31とADC32とに画素信号を出力する場合、経路選択信号φSEL1およびφSEL2に応じて、画素P11から読み出された画素信号φP1、または画素P12から読み出された画素信号φP2をADC31とADC32とに出力する。
信号処理部6は、異なる二つのAD変換器3から出力されたデジタル値を平均化し、画素1の画素信号に応じたデジタル値として出力する回路である。信号処理部6は、例えば、経路選択回路4によって読み出された画素P11の画素信号がADC31とADC32とに入力された場合、ADC31とADC32とから出力された2つのデジタル値を加算平均し、画素P11の画素信号に応じた1つのデジタル値Dave1をラッチ回路7に出力する。なお、信号処理部6は、組となっている異なる二つのAD変換器3毎に並行して上述の処理を行う。例えば、ADC31〜ADC34が2組に分かれている場合は、AD変換器3の組毎に平均化した2つのデジタル値Dave1,Dave2をラッチ回路7に出力する。
ラッチ回路7は、制御回路9から入力される経路選択信号に応じて信号処理部6から入力されたデジタル値を保持し、水平走査回路8から入力される列選択信号に応じて、保持している画素1のデジタル値を固体撮像装置の出力として外部に出力する回路である。ラッチ回路7は、例えば、経路選択信号φSEL1が変化したとき(例えば、HighレベルからLowレベルに変化したとき)に信号処理部6から入力されたデジタル値Dave1を保持し、列選択信号φH1がHighレベルの期間に、保持しているデジタル値Dave1を外部に出力する。
水平走査回路8は、制御回路9から入力される水平制御信号に応じて、ラッチ回路7を制御してラッチ回路7に保持しているデジタル値を列毎に出力させることによって固体撮像装置の出力とする回路である。水平走査回路8は、ラッチ回路7から読み出すデジタル値の列に応じた列選択信号φH1〜φH4を出力する。水平走査回路8が、例えば、画素アレイ2の1列目のデジタル値を出力させる場合は、列選択信号φH1を出力許可レベル(例えば、Highレベルのとき)にしてラッチ回路7に出力し、その他出力されていない列選択信号φH2〜φH4を出力不許可レベル(例えば、Lowレベルのとき)にしてラッチ回路7に出力する。続いて列選択信号φH2〜φH4を順次、出力許可レベル(例えば、Highレベルのとき)、その他出力しない列に対応する列選択信号φH1〜φH4を出力不許可レベル(例えば、Lowレベルのとき)にしてラッチ回路7に出力することによって、ラッチ回路7に保持しているデジタル値を順次出力させる。
制御回路9は、固体撮像装置の全体を制御する回路である。制御回路9は、図示しない外部からの画像取り込み命令に応じて、垂直走査回路5を制御する垂直制御信号、水平走査回路8を制御する水平制御信号、および経路選択回路4とラッチ回路7を制御する経路選択信号を出力する。
次に、本実施形態の固体撮像装置100の信号処理部6について説明する。図2は、信号処理部6の構成を示したブロック図である。図2において、信号処理部6は、加算器61、除算器62、から構成される。
加算器61は、異なる二つのAD変換器3から入力されたデジタル値を加算し、加算後のデジタル値を次の除算器62に出力する回路である。
除算器62は、加算器61から入力された加算後のデジタル値を、同一の画素信号を処理するAD変換器3の個数に応じた値で除算する回路である。除算器62は、例えば、画素1の画素信号φP1がADC31とADC32とによって2つのデジタル値D1,D2を得た場合は、アナログ・デジタル変換したAD変換器3の個数=2を除数として除算を行う。
除算器62は、加算器61から入力された加算後のデジタル値を、同一の画素信号を処理するAD変換器3の個数に応じた値で除算する回路である。除算器62は、例えば、画素1の画素信号φP1がADC31とADC32とによって2つのデジタル値D1,D2を得た場合は、アナログ・デジタル変換したAD変換器3の個数=2を除数として除算を行う。
上述の加算器61と除算器62によって、複数のAD変換器3によってアナログ・デジタル変換された画素1の画素信号に応じた1つのデジタル値を得ることができる。
次に本実施形態の固体撮像装置100において画像信号を出力するタイミングについて説明する。図3は、本実施形態による固体撮像装置100の動作を示したタイミングチャートである。また、図4に、本実施形態によるAD変換器3(ADC31,ADC32,ADC33,ADC34)の入出力特性のグラフを示す。なお、図3において、図1で説明した行選択信号φV3,φV4は図示していない。
図3において、図示しない外部からの画像取り込み命令が入力されると、t1のタイミングで制御回路9は、垂直走査回路5に垂直制御信号を出力し、また、水平走査回路8に水平制御信号を出力する。
続いて、t2のタイミングで垂直走査回路5は、行選択信号φV1にHighレベル(選択レベル)を出力する。このことにより、行選択信号φV1で制御される画素アレイ2の1行目の画素P11,P12,P13,P14が選択され、選択された画素P11,P12,P13,P14から、受光した光量に応じた画素信号φP1(P11),φP2(P12),φP3(P13),φP4(P14)が経路選択回路4に出力される。この時、他の行選択信号φV2〜φV4は、Lowレベル(非選択レベル)を維持し、画素アレイ2の2行目から4行目までの画素1は、非選択状態となっている。なお、画素信号名に続くカッコ内の記載は、画素信号に対応する画素を示す。
また、行選択信号φV1がHighレベルになるのと同時に、制御回路9は、経路選択信号φSEL1をHighレベル(経路選択信号φSEL2はLowレベルを維持)にする。このことにより、経路選択回路4は、入力された画素信号φP1(P11)〜φP4(P14)の内、制御回路9によって選択された画素信号φP1(P11)をADC31とADC32とに、画素信号φP3(P13)をADC33とADC34とにそれぞれ出力する。
その後、ADC31とADC32とは、画素信号φP1(P11)に応じたデジタル値D1(P11),D2(P11)を、ADC33とADC34とは、画素信号φP3(P13)に応じたデジタル値D3(P13),D4(P13)をそれぞれ出力する。なお、デジタル値に続くカッコ内の記載は、デジタル値に対応する画素を示す。信号処理部6の加算器61は、デジタル値D1(P11),D2(P11)を加算し、加算後のデジタル値を除算器62に出力する。除算器62は、加算器61から入力された加算後のデジタル値を、同一の画素信号を処理したAD変換器3の個数に応じた値=2を除数として除算した結果であるデジタル値Dave1(P11)=(D1(P11)+D2(P11))/2を信号処理部6の出力値、すなわち、画素P11の画素信号に応じたデジタル値としてラッチ回路7に出力する。これによって得られるデジタル値Dave1(P11)をAD変換器3の入出力特性のグラフと対応付けて示したのが、図4の点aである。
また、信号処理部6は、デジタル値D3(P13),D4(P13)に対してもデジタル値D1(P11),D2(P11)と同様の処理を並行して行い、デジタル値D3(P13),D4(P13)を加算して除算した結果であるデジタル値Dave2(P13)=(D3(P13)+D4(P13))/2を信号処理部6の出力値、すなわち、画素P13の画素信号に応じたデジタル値としてラッチ回路7に出力する。これによって得られるデジタル値Dave2(P13)をAD変換器3の入出力特性のグラフと対応付けて示したのが、図4の点bである。
その後、制御回路9は、経路選択信号φSEL1をLowレベル(経路選択信号φSEL2はLowレベルを維持)にすると、ラッチ回路7は信号処理部6が出力したデジタル値Dave1(P11),Dave2(P13)を保持する。
続いて、t3のタイミングで制御回路9は、経路選択信号φSEL2をHighレベル(経路選択信号φSEL1はLowレベルを維持)にする。このことにより、経路選択回路4は、入力された画素信号φP1(P11)〜φP4(P14)の内、制御回路9によって選択された画素信号φP2(P12)をADC31とADC32とに、画素信号φP4(P14)をADC33とADC34とにそれぞれ出力する。
その後、ADC31とADC32とは、画素信号φP2(P12)に応じたデジタル値D1(P12),D2(P12)を、ADC33とADC34とは、画素信号φP4(P14)に応じたデジタル値D3(P14),D4(P14)をそれぞれ出力する。信号処理部6は、ADC31〜ADC34から入力されたデジタル値D1(P12),D2(P12),D3(P14),D4(P14)に対して、前述のデジタル値Dave1(P11),Dave2(P13)を得た処理と同様の処理を行い、画素P12,画素P14の画素信号に応じた新たなデジタル値Dave1(P12),Dave2(P14)をラッチ回路7に出力する。
その後、制御回路9は、経路選択信号φSEL2をLowレベル(経路選択信号φSEL1はLowレベルを維持)にすると、ラッチ回路7は信号処理部6が出力したデジタル値Dave1(P12),Dave2(P14)を保持する。
続いて、t4のタイミングで水平走査回路8は、列選択信号φH1をHighレベル(出力許可レベル)にしてラッチ回路7に出力する。このことにより、画素P11の画素信号に応じたデジタル値Dave1(P11)がラッチ回路7から出力される。この時、他の列選択信号φH2〜φH4はLowレベル(出力不許可レベル)を維持し、画素アレイ2の2列目から4列目の画素1は非選択状態となっている。その後、列選択信号φH1をLowレベルにして画素P11の画素信号に応じたデジタル値Dave1(P11)の出力が完了する。以降、水平走査回路8は、順次列選択信号φH2,φH3,φH4をHighレベルにしてラッチ回路7に出力することによって、画素P12の画素信号に応じたデジタル値Dave1(P12),P13に応じたデジタル値Dave2(P13),P14に応じたデジタル値Dave2(P14)がラッチ回路7から出力される。以上の動作によって、行選択信号φV1で選択された画素アレイ2の1行目の画素P11,P12,P13,P14の画素信号の読み出しが完了する。
続いて、t5のタイミングで垂直走査回路5が行選択信号φV2にHighレベル(選択レベル)を出力し、上記の動作を繰り返すことによって画素アレイ2の2行目の画素P21,P22,P23,P24の画素信号の読み出しが完了する。以降、同様に繰り返し、行選択信号φV3,φV4に対応する画素アレイ2の3行目,4行目の画素1の画素信号を読み出し、画素アレイ2の全画素の読出しを完了する。
上記の動作により、図4に示すように画素アレイ2の1列目と2列目の画素信号は、ADC31とADC32との入出力特性を平均化した入出力特性を有するAD変換器で処理する場合と同様の出力を得ることができる。また、同様に画素アレイ2の3列目と4列目の画素信号は、ADC33とADC34との入出力特性を平均化した入出力特性を有するAD変換器で処理する場合と同様の出力を得ることができる。
上記に述べたとおり、本発明の第1の実施形態によれば、AD変換器3間の入出力特性のリニアリティばらつきが平均化されるため、出力画像に現れる縦筋状の固定パターンノイズが低減された良好な画像を得ることができる。
また、本実施形態においては、信号処理部6は加算器61と除算器62で構成したが、除算器62を用いなくても良く、信号処理部6は同一の画素信号に対し二つ以上のAD変換器3でアナログ・デジタル変換した結果に基づいて、画素信号に応じたデジタル値を出力するものであれば良い。
また、本実施形態においては、画素アレイ2で隣り合う画素列の画素信号(例えば、画素P11と画素P12)を同一のAD変換器(例えば、ADC31とADC32)で処理したが、これに限るものではなく、画素アレイ2の奇数列、または偶数列で隣り合う画素列の画素信号を同一のAD変換器で処理する構成でも良い。例えば、奇数列で隣り合う画素P11と画素P13の画素信号をADC31とADC32で処理し、偶数列で隣り合う画素P12と画素P14の画素信号をADC33とADC34で処理する構成でも良い。
<第2実施形態>
以下、本発明の第2の実施形態について、図面を参照して説明する。図5は、本実施形態による第2の固体撮像装置の構成を示したブロック図である。図5において、本実施形態による固体撮像装置200は、図1に示した第1実施形態の固体撮像装置100と同じ構成であり、各回路の動作も同様であるが、経路選択回路24と信号処理部26との構成が変更されている。また、経路選択回路24と信号処理部26との構成変更に伴い、制御回路9が出力する経路選択信号の信号線数が4本になり、それに合わせてラッチ回路7に入力される経路選択信号の信号線数が4本に変更されているが、基本的な動作は同じである。
以下、本発明の第2の実施形態について、図面を参照して説明する。図5は、本実施形態による第2の固体撮像装置の構成を示したブロック図である。図5において、本実施形態による固体撮像装置200は、図1に示した第1実施形態の固体撮像装置100と同じ構成であり、各回路の動作も同様であるが、経路選択回路24と信号処理部26との構成が変更されている。また、経路選択回路24と信号処理部26との構成変更に伴い、制御回路9が出力する経路選択信号の信号線数が4本になり、それに合わせてラッチ回路7に入力される経路選択信号の信号線数が4本に変更されているが、基本的な動作は同じである。
経路選択回路24は、制御回路9から入力される経路選択信号φSEL21,φSEL22,φSEL23,φSEL24に応じて、画素1から読み出された画素信号を異なる4つのAD変換器3、すなわち、第2の実施形態においては、固体撮像装置200が具備する全てのADC31〜ADC34に出力する。
信号処理部26は、異なる4つのAD変換器3から出力されたデジタル値を平均化し、画素1の画素信号に応じたデジタル値として出力する。すなわち、信号処理部26は、ADC31〜ADC34から出力された画素1の画素信号に対応する4つのデジタル値を加算平均し、画素1の画素信号に応じた1つのデジタル値Dave3をラッチ回路7に出力する。
次に、本実施形態の固体撮像装置200の信号処理部26について説明する。図6は、信号処理部26の構成を示したブロック図である。図6において、信号処理部26は、加算器63、シフトレジスタ64、から構成される。
加算器63は、異なる4つのAD変換器3から入力されたデジタル値を加算し、加算後のデジタル値を次のシフトレジスタ64に出力する。
シフトレジスタ64は、加算器63から入力された加算後のデジタル値を、同一の画素信号を処理するAD変換器3の個数に応じた値だけ右へビットシフトして出力する回路である。すなわち、第2の実施形態においては、固体撮像装置200が具備する全てのADC31〜ADC34の個数である“4”に応じた値=2ビットだけデジタル値を右へビットシフトする。このことにより、加算器63から入力された加算後のデジタル値を“4”で除算したことと同様の効果が得られる。
シフトレジスタ64は、加算器63から入力された加算後のデジタル値を、同一の画素信号を処理するAD変換器3の個数に応じた値だけ右へビットシフトして出力する回路である。すなわち、第2の実施形態においては、固体撮像装置200が具備する全てのADC31〜ADC34の個数である“4”に応じた値=2ビットだけデジタル値を右へビットシフトする。このことにより、加算器63から入力された加算後のデジタル値を“4”で除算したことと同様の効果が得られる。
上述の加算器63とシフトレジスタ64によって、複数のAD変換器3によってアナログ・デジタル変換された画素1の画素信号に応じた1つのデジタル値を得ることができる。
次に本実施形態の固体撮像装置200において画像信号を出力するタイミングについて説明する。図7は、本実施形態による固体撮像装置200の動作を示したタイミングチャートである。また、図8に、本実施形態によるAD変換器3(ADC31,ADC32,ADC33,ADC34)の入出力特性のグラフを示す。なお、図7において、行選択信号φV3,φV4は図示していない。
図7において、図示しない外部からの画像取り込み命令が入力されると、t1のタイミングで制御回路9は、垂直走査回路5に垂直制御信号を出力し、また、水平走査回路8に水平制御信号を出力する。
続いて、t2のタイミングで垂直走査回路5は、行選択信号φV1にHighレベル(選択レベル)を出力する。このことにより、行選択信号φV1で制御される画素アレイ2の1行目の画素P11,P12,P13,P14が選択され、選択された画素P11,P12,P13,P14から、受光した光量に応じた画素信号φP1(P11),φP2(P12),φP3(P13),φP4(P14)が経路選択回路24に出力される。この時、他の行選択信号φV2〜φV4は、Lowレベル(非選択レベル)を維持し、画素アレイ2の2行目から4行目までの画素1は、非選択状態となっている。
また、行選択信号φV1がHighレベルになるのと同時に、制御回路9は、経路選択信号φSEL21をHighレベル(経路選択信号φSEL22〜φSEL24はLowレベルを維持)にする。このことにより、経路選択回路24は、入力された画素信号φP1(P11)〜φP4(P14)の内、制御回路9によって選択された画素信号φP1(P11)をADC31〜ADC34に出力する。
その後、ADC31〜ADC34は、画素信号φP1(P11)に応じたデジタル値D1(P11),D2(P11),D3(P11),D4(P11)を出力する。信号処理部6の加算器63は、デジタル値D1(P11),D2(P11),D3(P11),D4(P11)を加算し、加算後のデジタル値をシフトレジスタ64に出力する。シフトレジスタ64は、加算器63から入力された加算後のデジタル値を、同一の画素信号を処理したAD変換器3の個数“4”に応じた値である2ビットだけデジタル値を右へビットシフトし、ビットシフトした値であるデジタル値Dave3(P11)を信号処理部6の出力値、すなわち、画素P11の画素信号に応じたデジタル値としてラッチ回路7に出力する。なお、加算後のデジタル値を右へ2ビットシフトすることにより、“4”で除算したことと同様の出力を得ることができる。これによって得られるデジタル値Dave3(P11)をAD変換器3の入出力特性のグラフと対応付けて示したのが、図8の点cである。
その後、制御回路9は、経路選択信号φSEL21をLowレベル(経路選択信号φSEL22〜φSEL24はLowレベルを維持)にすると、ラッチ回路7は信号処理部6が出力したデジタル値Dave3(P11)を保持する。以降、順次経路選択信号φSEL22,φSEL23,φSEL24をHighレベルにし、続いてLowレベルにすることによってデジタル値Dave3(P12)〜Dave3(P14)をラッチ回路7に保持する。
続いて、t3のタイミングで水平走査回路8は、第1実施形態の固体撮像装置100で示した図3におけるt4のタイミングと同様に、列選択信号φH1,φH2,φH3,φH4をラッチ回路7に出力することによって、画素P11〜P14の画素信号に応じたデジタル値Dave3(P11)〜Dave3(P14)がラッチ回路7から出力され、1行目の画素信号の読み出しを完了する。
続いて、t4タイミング以降、t2タイミングおよびt3タイミングと同様な動作を繰り返すことによって、画素アレイ2の全画素読出しを完了する。
続いて、t4タイミング以降、t2タイミングおよびt3タイミングと同様な動作を繰り返すことによって、画素アレイ2の全画素読出しを完了する。
上記の動作により、図8に示すように画素アレイ2の1列目から4列目の画素信号は、ADC31、ADC32、ADC33、ADC34の入出力特性を平均化した入出力特性を有するAD変換器で処理する場合と同様の出力を得ることができる。
上記に述べたとおり、本発明の第2の実施形態においても、AD変換器3間の入出力特性のリニアリティばらつきが平均化されることによって、AD変換器3間の特性のリニアリティばらつきを抑圧することができ、出力画像に現れる縦筋状の固定パターンノイズが低減された、良好な画像を得ることができる。
また、第1の実施形態における除算器62をシフトレジスタ64で構成するため、回路規模を縮小することができる。
なお、本実施形態においては、同一の画素信号について異なる4列のAD変換器で処理する構成としたが、同一の画素信号について処理するAD変換器は、4列に限るものではなく、8列、16列など2のべき乗の組み合わせであれば良い。
なお、本実施形態においては、同一の画素信号について異なる4列のAD変換器で処理する構成としたが、同一の画素信号について処理するAD変換器は、4列に限るものではなく、8列、16列など2のべき乗の組み合わせであれば良い。
<第3実施形態>
以下、本発明の第3の実施形態について、図面を参照して説明する。図9は、本実施形態による第3の固体撮像装置の構成を示したブロック図である。図9において、本実施形態による固体撮像装置300は、図1に示した第1実施形態の固体撮像装置100と同じ構成であり、各回路の動作も同様であるが、経路選択回路44と信号処理部36との構成が変更されている。
以下、本発明の第3の実施形態について、図面を参照して説明する。図9は、本実施形態による第3の固体撮像装置の構成を示したブロック図である。図9において、本実施形態による固体撮像装置300は、図1に示した第1実施形態の固体撮像装置100と同じ構成であり、各回路の動作も同様であるが、経路選択回路44と信号処理部36との構成が変更されている。
経路選択回路44は、制御回路9から入力される経路選択信号φSEL1,φSEL2に応じて、画素1から読み出された画素信号を異なる2つのAD変換器3、すなわち、第3の実施形態においては、奇数列の画素信号を奇数列のADC31とADC33、および偶数列の画素信号を偶数列のADC32とADC34に出力する。
信号処理部36は、異なる2つのAD変換器3から出力されたデジタル値を平均化し、画素1の画素信号に応じたデジタル値として出力する。すなわち、信号処理部36は、奇数列のADC31とADC33とから出力された画素1の画素信号に対応する2つのデジタル値を加算平均し、画素1の画素信号に応じた1つのデジタル値Dave4と、偶数列のADC32とADC34とから出力された画素1の画素信号に対応する2つのデジタル値を加算平均し、画素1の画素信号に応じた1つのデジタル値Dave5をラッチ回路7に出力する。
次に、本実施形態の固体撮像装置300の信号処理部36について説明する。図10は、信号処理部36の構成を示したブロック図である。図10において、信号処理部36は、加算器65、シフトレジスタ66、から構成される。
加算器65は、異なる2つのAD変換器3から入力されたデジタル値を加算し、加算後のデジタル値を次のシフトレジスタ66に出力する。
シフトレジスタ66は、加算器65から入力された加算後のデジタル値を、同一の画素信号を処理するAD変換器3の個数に応じた値だけ右へビットシフトして出力する回路である。すなわち、第3の実施形態においては、奇数列の2つのADC31とADC33、または偶数列の2つのADC32とADC34の個数である“2”に応じた値=1ビットだけデジタル値を右へビットシフトする。このことにより、加算器65から入力された加算後のデジタル値を“2”で除算したことと同様の効果が得られる。
シフトレジスタ66は、加算器65から入力された加算後のデジタル値を、同一の画素信号を処理するAD変換器3の個数に応じた値だけ右へビットシフトして出力する回路である。すなわち、第3の実施形態においては、奇数列の2つのADC31とADC33、または偶数列の2つのADC32とADC34の個数である“2”に応じた値=1ビットだけデジタル値を右へビットシフトする。このことにより、加算器65から入力された加算後のデジタル値を“2”で除算したことと同様の効果が得られる。
上述の加算器65とシフトレジスタ66によって、複数のAD変換器3によってアナログ・デジタル変換された画素1の画素信号に応じた1つのデジタル値を得ることができる。
次に本実施形態の固体撮像装置300において画像信号を出力するタイミングについて説明する。図11は、本実施形態による固体撮像装置300の動作を示したタイミングチャートである。また、図12に、本実施形態によるAD変換器3(ADC31,ADC32,ADC33,ADC34)の入出力特性のグラフを示す。なお、図11において、行選択信号φV3,φV4は図示していない。
図11において、図示しない外部からの画像取り込み命令が入力されると、t1のタイミングで制御回路9は、垂直走査回路5に垂直制御信号を出力し、また、水平走査回路8に水平制御信号を出力する。
続いて、t2のタイミングで垂直走査回路5は、行選択信号φV1にHighレベル(選択レベル)を出力する。このことにより、行選択信号φV1で制御される画素アレイ2の1行目の画素P11,P12,P13,P14が選択され、選択された画素P11,P12,P13,P14から、受光した光量に応じた画素信号φP1(P11),φP2(P12),φP3(P13),φP4(P14)が経路選択回路44に出力される。この時、他の行選択信号φV2〜φV4は、Lowレベル(非選択レベル)を維持し、画素アレイ2の2行目から4行目までの画素1は、非選択状態となっている。
また、行選択信号φV1がHighレベルになるのと同時に、制御回路9は、経路選択信号φSEL1をHighレベル(経路選択信号φSEL2はLowレベルを維持)にする。このことにより、経路選択回路44は、入力された画素信号φP1(P11)〜φP4(P14)の内、制御回路9によって選択された画素信号φP1(P11)をADC31とADC33とに、画素信号φP2(P12)をADC32とADC34とにそれぞれ出力する。
その後、ADC31とADC33とは、画素信号φP1(P11)に応じたデジタル値D1(P11),D3(P11)を、ADC32とADC34とは、画素信号φP2(P12)に応じたデジタル値D2(P12),D4(P12)をそれぞれ出力する。信号処理部6の加算器65は、デジタル値D1(P11),D3(P11)を加算し、加算後のデジタル値をシフトレジスタ66に出力する。シフトレジスタ66は、加算器65から入力された加算後のデジタル値を、同一の画素信号を処理したAD変換器3の個数“2”に応じた値である1ビットだけデジタル値を右へビットシフトし、ビットシフトした値であるデジタル値Dave4(P11)を信号処理部6の出力値、すなわち、画素P11の画素信号に応じたデジタル値としてラッチ回路7に出力する。また、信号処理部6は、デジタル値D2(P12),D4(P12)に対してもデジタル値D1(P11),D3(P11)と同様の処理を並行して行い、デジタル値D2(P12),D4(P12)を加算し、ビットシフトした結果であるデジタル値Dave5(P12)を信号処理部6の出力値、すなわち、画素P12の画素信号に応じたデジタル値としてラッチ回路7に出力する。なお、加算後のデジタル値を右へ1ビットシフトすることにより、“2”で除算したことと同様の出力を得ることができる。これによって得られるデジタル値Dave4(P11)をAD変換器3の入出力特性のグラフと対応付けて示したのが、図12の点dである。また、同様にデジタル値Dave5(P12)をAD変換器3の入出力特性のグラフと対応付けて示したのが、図12の点eである。
その後、制御回路9は、経路選択信号φSEL1をLowレベル(経路選択信号φSEL2はLowレベルを維持)にすると、ラッチ回路7は信号処理部6が出力したデジタル値Dave4(P11),Dave5(P12)を保持する。
続いて、t3のタイミングで制御回路9は、経路選択信号φSEL2をHighレベルにし、続いてLowレベル(経路選択信号φSEL1はLowレベルを維持)にすることによってデジタル値Dave4(P13),Dave5(P14)をラッチ回路7に保持する。
続いて、t4のタイミングで水平走査回路8は、第1実施形態の固体撮像装置100で示した図3におけるt4のタイミングと同様に、列選択信号φH1,φH2,φH3,φH4をラッチ回路7に出力することによって、画素P11〜P14の画素信号に応じたデジタル値Dave4(P11),Dave5(P12),Dave4(P13),Dave5(P14)がラッチ回路7から出力され、1行目の画素信号の読み出しを完了する。
続いて、t5タイミング以降、t2タイミング〜t4タイミングと同様な動作を繰り返すことによって、画素アレイ2の全画素読出しを完了する。
続いて、t5タイミング以降、t2タイミング〜t4タイミングと同様な動作を繰り返すことによって、画素アレイ2の全画素読出しを完了する。
上記の動作により、図12に示すように画素アレイ2の1列目と3列目の画素信号は、ADC31とADC33との入出力特性を平均化した入出力特性を有するAD変換器で処理する場合と同様の出力を得ることができる。また、同様に画素アレイ2の2列目と4列目の画素信号は、ADC32とADC34との入出力特性を平均化した入出力特性を有するAD変換器で処理する場合と同様の出力を得ることができる。
上記に述べたとおり、本発明の第3の実施形態においても、AD変換器3間の入出力特性のリニアリティばらつきが平均化されることによって、AD変換器3間の特性のリニアリティばらつきを抑圧することができ、出力画像に現れる縦筋状の固定パターンノイズが低減された、良好な画像を得ることができる。また、第1の実施形態における除算器62を第2の実施形態と同様にシフトレジスタ66で構成するため、回路規模を縮小することができる。
なお、本実施形態においては1列目と3列目の画素信号を同一のAD変換器で処理し、更に2列目と4列目の画素信号を同一のAD変換器で処理する構成としたが、同一の画素信号について処理するAD変換器は、この構成に限るものではなく、より一般的には、奇数列の隣り合う2M列(M=1以上)の画素信号を同一のAD変換器で処理し、更に偶数列の隣り合う2M列(M=1以上)の画素信号を同一のAD変換器で処理するような構成であれば良い。
上記に述べたとおり、本発明を実施するための最良の形態によれば、画素アレイから読み出した同一の画素の画素信号を異なる二つ以上のAD変換器でアナログ・デジタル変換した結果に基づいて、画素の画素信号に応じたデジタル値を得ることによって、具備された各AD変換器間の製造ばらつきなどに起因するリニアリティばらつきを低減することができ、固体撮像装置の出力画像に現れる縦筋状の固定パターンノイズが低減された良好な画像を得ることができる。
また、具備する除算器をシフトレジスタで構成することによって、固体撮像装置の大幅に回路規模が増大することなく、リニアリティばらつき低減の効果を得ることができる。
また、本発明は各画素列に、AD変換器間のリニアリティ誤差が大きい時間変換型AD変換器を用いる場合に特に有効である。
なお、本実施形態において、画素アレイ2の構成は、画素1を4行4列の二次元に配置した構成で説明したが、本発明においては、画素1および2次元配列における行の数や列の数は規定しない。
なお、本実施形態において、信号処理部6が行う信号処理は、同一の画素信号に対して予め定められた個数のAD変換器3から入力されたデジタル値を用いて処理を行う構成としたが、例えば、同一の画素信号に対するデジタル値を出力するAD変換器の個数を変更可能として、信号処理部6に制御回路9から出力される経路選択信号を入力することによって同一の画素信号をアナログ・デジタル変換するAD変換器の個数を把握し、信号処理部6に入力されたデジタル値の個数に応じた信号処理を行う構成とすることもできる。
なお、本実施形態において、信号処理部6内の除算器62に代えてデジタル値を除算したことと同様の出力を得るために、シフトレジスタを用いた構成を説明したが、デジタル値の除算と同様な出力を得られる方法であれば良く、例えば、信号処理部6内の加算器からから入力された加算後のデジタル値のビットを選択(捨てる)することによってデジタル値の除算と同様な出力を得ることもできる。すなわち、例えば、デジタル値を“2”で除算する場合は、信号処理部6内の加算器からから入力された加算後のデジタル値の最下位ビットを使用しない(捨てる)構成とすることもできる。また、例えば、デジタル値を“4”で除算する場合は、信号処理部6内の加算器からから入力された加算後のデジタル値の最下位から2ビットを使用しない(捨てる)構成とすることもできる。このことにより、シフトレジスタで構成する場合に比べてさらに回路規模の増大を防ぐことができる。
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
100,200,300 固体撮像装置 1,P11,P12,P13,P14,P21,P22,P23,P24,P31,P32,P33,P34,P41,P42,P43,P44 画素 2 画素アレイ 3,31,32,33,34 AD変換器 4,24,44 経路選択回路 5 垂直走査回路 6,26,36 信号処理部 7 ラッチ回路 8 水平走査回路 9 制御回路 61,63,65 加算器 62 除算器 64,66 シフトレジスタ
Claims (7)
- 光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、
前記画素アレイから読み出した画素の画素信号をデジタル値に変換して出力する複数のAD変換器と、
前記画素の画素信号を異なる二つ以上の前記AD変換器に出力する経路選択回路と、
前記異なる二つ以上のAD変換器から出力されたそれぞれのデジタル値に基づいて、前記画素の画素信号に応じたデジタル値を出力する信号処理部と、
を備えることを特徴とする固体撮像装置。 - 前記AD変換器は、
前記画素アレイの各画素列に配置され、
前記経路選択回路は、
前記画素アレイの隣り合うN列(N=2以上)の画素の画素信号を同一の前記AD変換器に出力する、
ことを特徴とする請求項1に記載の固体撮像装置。 - 前記AD変換器は、
前記画素アレイの各画素列に配置され、
前記経路選択回路は、
前記画素アレイの奇数列、または偶数列で隣り合うN列(N=2以上)の画素信号を同一の前記AD変換器へ出力する、
ことを特徴とする請求項1に記載の固体撮像装置。 - 前記信号処理部は、
前記AD変換器から出力されたそれぞれのデジタル値を加算する加算器を備える、
ことを特徴とする請求項1に記載の固体撮像装置。 - 前記信号処理部は、更に、
前記加算器が加算したデジタル値を除算する除算器を備える、
ことを特徴とする請求項4に記載の固体撮像装置。 - 前記除算器は、
シフトレジスタで構成され、
前記経路選択回路は、
前記画素アレイの隣り合う2M列(M=1以上)の画素の画素信号を同一の前記AD変換器に出力する、
ことを特徴とする請求項5に記載の固体撮像装置。 - 前記除算器は、
シフトレジスタで構成され、
前記経路選択回路は、
前記画素アレイの奇数列、または偶数列で隣り合う2M列(M=1以上)の画素信号を同一の前記AD変換器へ出力する、
ことを特徴とする請求項5に記載の固体撮像装置。
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JP2008278294A JP2010109565A (ja) | 2008-10-29 | 2008-10-29 | 固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Cited By (3)
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JP2013255035A (ja) * | 2012-06-05 | 2013-12-19 | Nikon Corp | 撮像素子 |
WO2016121352A1 (ja) * | 2015-01-28 | 2016-08-04 | パナソニックIpマネジメント株式会社 | 固体撮像装置およびカメラ |
WO2019163219A1 (ja) * | 2018-02-21 | 2019-08-29 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置 |
-
2008
- 2008-10-29 JP JP2008278294A patent/JP2010109565A/ja not_active Withdrawn
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