JP2010096937A - 制御回路、及び画像形成装置 - Google Patents
制御回路、及び画像形成装置 Download PDFInfo
- Publication number
- JP2010096937A JP2010096937A JP2008267070A JP2008267070A JP2010096937A JP 2010096937 A JP2010096937 A JP 2010096937A JP 2008267070 A JP2008267070 A JP 2008267070A JP 2008267070 A JP2008267070 A JP 2008267070A JP 2010096937 A JP2010096937 A JP 2010096937A
- Authority
- JP
- Japan
- Prior art keywords
- pll
- master access
- predetermined
- image forming
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000002360 preparation method Methods 0.000 claims description 16
- 230000007704 transition Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 22
- 230000004044 response Effects 0.000 description 3
- 238000007781 pre-processing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Images
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Control Or Security For Electrophotography (AREA)
- Facsimiles In General (AREA)
Abstract
【課題】従来技術と比較して、通常状態から省電力状態に高速に移行する。
【解決手段】予め定められた情報が設定されると電力供給が抑制される前に必要な準備処理を実行する複数の部品(CPU32、メモリコントローラ36、PLL38、PLL40、CPU用マスタアクセス部42、PLL用マスタアクセス部44、PLL用マスタアクセス部46、及びメモリコントローラ用マスタアクセス部48)と、複数の部品の各々に対応して設けられ、電源制御部18からの指示によって対応する部品に対して必要な準備処理の実行を指示する複数の設定部(CPU用マスタアクセス部42、PLL用マスタアクセス部44、PLL用マスタアクセス部46、メモリコントローラ用マスタアクセス部48)とを備え、当該部品は、当該指示に基づいて省電力状態に移行するために必要な準備処理を並列に実行するように省エネ制御部34によって制御される。
【選択図】図1
【解決手段】予め定められた情報が設定されると電力供給が抑制される前に必要な準備処理を実行する複数の部品(CPU32、メモリコントローラ36、PLL38、PLL40、CPU用マスタアクセス部42、PLL用マスタアクセス部44、PLL用マスタアクセス部46、及びメモリコントローラ用マスタアクセス部48)と、複数の部品の各々に対応して設けられ、電源制御部18からの指示によって対応する部品に対して必要な準備処理の実行を指示する複数の設定部(CPU用マスタアクセス部42、PLL用マスタアクセス部44、PLL用マスタアクセス部46、メモリコントローラ用マスタアクセス部48)とを備え、当該部品は、当該指示に基づいて省電力状態に移行するために必要な準備処理を並列に実行するように省エネ制御部34によって制御される。
【選択図】図1
Description
本発明は、制御回路、及び画像形成装置に関する。
従来、電源からの電力の供給量が制限される省エネルギー状態(省電力状態)に移行する制御を行う省エネ制御部を備えた省エネルギー機能付きファクシミリ装置が知られている(例えば、特許文献1参照)。特許文献1に記載されたファクシミリ装置は、ファクシミリ装置全体を制御する主制御部の他に、省エネルギー状態時に制御する省エネ制御部を設け、待機状態に、主制御部、操作表示部、電装部等の電源を主制御部からの省エネ制御信号に応じて遮断し、省エネ制御部は省エネキー押下、原稿セット、リンギング信号、オフフック信号等の立ち上がりトリガ信号により省エネルギー状態を解除して、主制御部に対して省エネ解除要因信号を送出している。
特開平8−214096号公報
本発明は、従来技術と比較して、通常状態から省電力状態に高速に移行できる制御回路、及び画像形成装置を提供することを目的とする。
上記目的を達成するために、請求項1に記載の制御回路は、装置を省電力状態に移行するための条件が満たされた場合に、前記装置内の電源供給を抑制する制御を行う電源制御部と、予め定められた情報が設定されると、電力供給が抑制される前に必要な準備処理を実行する複数の部品と、前記複数の部品の各々に対応して設けられ、前記電源制御部からの指示によって対応する前記複数の部品に対して前記必要な準備処理の実行を指示する複数の設定部とを備え、前記部品は、前記指示に基づいて省電力状態に移行するために必要な準備処理を並列に実行されることを特徴とする。
請求項2に記載の制御回路は、請求項1に記載の制御回路において、前記部品を、プログラムを読み出して実行する中央演算処理部、記憶手段の情報保持動作を制御する記憶保持動作制御部、または同期信号を逓倍、分周若しくは位相調整して出力する同期信号出力部のうち少なくとも1つであるようにしたものである。
また、請求項3に記載の画像形成装置は、請求項1または請求項2記載の制御回路によって画像形成部に対し画像形成処理を行うように制御することを特徴とする。
請求項1〜3の各発明によれば、従来技術と比較して、通常状態から省電力状態に高速に移行できる、という効果が得られる。
以下、図面を参照して、本発明の実施の形態を詳細に説明する。なお、本実施の形態では、本発明を画像形成装置に適用した例について説明する。
図1に示すように、本実施の形態に係る画像形成装置10は、画像形成装置10の各部(各部品、各回路)を制御する制御部12、ワークメモリとして一時的にデータ(情報)が記憶されるメモリ(例えばDRAM(Dynamic Random Access Memory)で構成されるメモリ)14、電源16からの各回路(各部品、各部)への電力供給を制御する電源制御部18、ユーザからの指示を受け付けるための指示受付手段としてのタッチパネル20、外部の図示しないPC(Personal Computer)からインタフェース22を介して入力された画像形成用画像データに、画像形成部24で画像形成可能とするために所定の画像処理を施す画像処理部26、及び画像処理部26によって画像処理が施された画像形成用画像データに基づいた画像を画像形成媒体(例えば用紙)に形成して出力する画像形成部24、所定のクロックを発生する外部発振器28、30を備えている。これら、制御部12、メモリ14、電源制御部18、タッチパネル20、インタフェース22、画像形成部24、及び画像処理部26は、電力が供給されることにより動作可能となる。
本実施の形態では、画像形成用画像データがインタフェース22を介して入力されると、制御部12(CPU(Central Processing Unit)32)は、入力された画像形成用画像データを画像処理部26に出力する。そして、制御部12は、画像処理部26によって画像処理が施された画像形成用画像データを、画像形成部24に出力する。これにより、画像形成用画像データに基づいた画像が画像形成媒体(例えば用紙)に形成されて出力される。
制御部12はASIC(Application Specific Integrated Circuit)で構成されている。制御部12は、CPU32、省エネ制御部34、メモリコントローラ36、PLL(Phase-locked loop)38、PLL40、CPU用マスタアクセス部42、PLL用マスタアクセス部44、PLL用マスタアクセス部46、及びメモリコントローラ用マスタアクセス部48を備えている。これらCPU32、省エネ制御部34、メモリコントローラ36、PLL38、PLL40、CPU用マスタアクセス部42、PLL用マスタアクセス部44、PLL用マスタアクセス部46、及びメモリコントローラ用マスタアクセス部48は、電力が供給されることにより動作可能となる。
CPU32は、図示しないプログラムメモリに記憶されたプログラムを読み出して実行する。また、CPU32はレジスタ群32aを備えており、レジスタ群32aの所定の1つまたは複数のレジスタ(記憶領域)に、CPU32の動作を停止させるための所定の予め定められた情報(例えば”1”など)が設定されると、CPU32は、自身の動作を停止させる停止処理を実行する。なお、この停止処理は、電源制御部18の電源制御によって、電源16からの電力の供給が停止(または抑制)される前(すなわち省電力状態に移行する前)に行う必要がある準備処理(前処理)である。
省エネ制御部34は、後述する省エネ制御処理を実行する。
メモリコントローラ36は、CPU32からの指示によって、CPU32から出力されたデータ(情報)をメモリ14に記憶させ、または、メモリ14に記憶されているデータを読み出してCPU32へ出力する。また、メモリコントローラ36は、電力が供給されることにより動作可能となっている間は、メモリ14に対して記憶保持のためのリフレッシュを行っている。すなわち、メモリコントローラ36は、記憶手段としてのメモリ14の情報保持動作を制御する記憶保持動作制御部である。更に、メモリコントローラ36はレジスタ群36aを備えており、レジスタ群36aの所定の1つまたは複数のレジスタ(記憶領域)に、メモリ14がセルフリフレッシュモードに移行するための指示をメモリコントローラ36からメモリ14に出力させるための予め定められた情報(例えば1など)が設定されると、メモリコントローラ36は、メモリ14がセルフリフレッシュモードに移行するための指示をメモリ14に出力する指示出力処理を実行する。なお、この指示出力処理は、電源制御部18の電源制御によって、電源16からの電力の供給が停止(または抑制)される前に行う必要がある準備処理(前処理)である。
PLL38は、外部発信器28からのクロックから逓倍、分周、位相調整したクロック(動作の同期をとるための同期信号)を生成してCPU32に出力する。更に、PLL38は、レジスタ群38aを備えており、レジスタ群38aの所定の1つまたは複数のレジスタ(記憶領域)に、PLL38を初期化させると共にクロックの出力を停止させるための所定の予め定められた情報が設定されると、PLL38は、自身を初期化させると共にクロックの出力を停止させる処理を実行する。なお、この処理は、電源制御部18の電源制御によって、電源16からの電力の供給が停止(または抑制)される前に行う必要がある準備処理(前処理)である。
PLL40は、外部発信器30からのクロックから逓倍、分周、位相調整したクロックを生成してメモリコントローラ36に出力する。更に、PLL40は、レジスタ群40aを備えており、レジスタ群40aの所定の1つまたは複数のレジスタ(記憶領域)に、PLL40を初期化させると共にクロックの出力を停止させるための所定の予め定められた情報が設定されると、PLL40は、自身を初期化させると共にクロックの出力を停止させる処理を実行する。なお、この処理は、電源制御部18の電源制御によって、電源16からの電力の供給が停止(または抑制)される前に行う必要がある準備処理(前処理)である。
CPU用マスタアクセス部42は、CPU32に対応して設けられ、省エネ制御部34からの指示(本実施の形態では、例えば、CPU32が備えているレジスタ群32aの所定の1つまたは複数のレジスタ(記憶領域)に、CPU32の動作を停止させるための所定の予め定められた情報(例えば”1”など)を設定する指示)が入力されると、その指示に基づいて、CPU32が備えているレジスタ群32aの所定の1つまたは複数のレジスタ(記憶領域)に、所定の予め定められた情報(例えば”1”など)を設定する。
PLL用マスタアクセス部44は、PLL38に対応して設けられ、省エネ制御部34からの指示(本実施の形態では、PLL38が備えているレジスタ群38aの所定の1つまたは複数のレジスタ(記憶領域)に、PLL38を初期化させるための所定の予め定められた情報(例えば1など)を設定すると共に、クロックの出力を停止させるための所定の予め定められた情報(例えば1など)を設定する指示など)が入力されると、その指示に基づいて、PLL38が備えているレジスタ群38aの所定の1つまたは複数のレジスタ(記憶領域)に、所定の予め定められた情報を設定する。
同様に、PLL用マスタアクセス部46は、PLL40に対応して設けられ、省エネ制御部34からの指示(本実施の形態では、PLL40が備えているレジスタ群40aの所定の1つまたは複数のレジスタ(記憶領域)に、PLL40を初期化させるための所定の予め定められた情報(例えば1など)を設定すると共に、クロックの出力を停止させるための所定の予め定められた情報(例えば1など)を設定する指示など)が入力されると、その指示に基づいて、PLL40が備えているレジスタ群40aの所定の1つまたは複数のレジスタ(記憶領域)に、所定の予め定められた情報を設定する。
メモリコントローラ用マスタアクセス部48は、メモリコントローラ36に対応して設けられ、省エネ制御部34からの指示(本実施の形態では、メモリコントローラ36が備えているレジスタ群36aの所定の1つまたは複数のレジスタ(記憶領域)に、メモリ14がセルフリフレッシュモードに移行するための指示をメモリ14に出力させるための所定の予め定められた情報(例えば1など)を設定する指示など)が入力されると、その指示に基づいて、メモリコントローラ36が備えているレジスタ群36aの所定の1つまたは複数のレジスタ(記憶領域)に、所定の予め定められた情報を設定する。
電源制御部18は、省エネ制御部34から画像形成装置10を通常状態とする指示を受信すると、画像形成装置10を通常状態とするために、電源16からの電力を、各回路(各部品、各部)を動作可能とするために、上記のメモリ14、タッチパネル20、インタフェース22、画像形成部24、画像処理部26、外部発振器28、外部発振器30、CPU32、省エネ制御部34、メモリコントローラ36、PLL38、PLL40、CPU用マスタアクセス部42、PLL用マスタアクセス部44、PLL用マスタアクセス部46、及びメモリコントローラ用マスタアクセス部48に電力を供給するように電力の供給を制御する。また、電源制御部18は、省エネ制御部34から画像形成装置10を、供給される電力量が抑制される省電力状態とする指示を受信すると、画像形成装置10を省電力状態とするために、電源16からの電力を、上記のメモリ14、タッチパネル20、インタフェース22、及び省エネ制御部34のみに電力を供給するように電力の供給を制御する。従って、画像形成部24、画像処理部26、外部発振器28、外部発振器30、CPU32、メモリコントローラ36、PLL38、PLL40、CPU用マスタアクセス部42、PLL用マスタアクセス部44、PLL用マスタアクセス部46、及びメモリコントローラ用マスタアクセス部48は省電力の対象となる省電力対象部である。
次に、本実施の形態に係る省エネ制御部34が実行する省エネ制御処理について、図2を参照して説明する。なお、省エネ制御処理は、省電力状態に移行するための所定の条件(例えば、タッチパネル22から省電力状況に移行する指示が入力された場合、所定時間、画像形成用画像データが入力されなかった場合等の条件)が満たされたと省エネ制御部34が判定した場合に実行される。
まず、ステップ100では、レジスタ群38aの所定の1つまたは複数のレジスタ(記憶領域)に、PLL38を初期化させるための所定の予め定められた情報(例えば1など)を設定すると共に、クロックの出力を停止させるための所定の予め定められた情報(例えば1など)を設定する指示をPLL用マスタアクセス部44に出力する。これにより、PLL38は、自身を初期化させると共にクロックの出力を停止させる処理(準備処理)を実行する。また、ステップ100では、レジスタ群40aの所定の1つまたは複数のレジスタ(記憶領域)に、PLL40を初期化させるための所定の予め定められた情報(例えば1など)を設定すると共に、クロックの出力を停止させるための所定の予め定められた情報(例えば1など)を設定する指示をPLL用マスタアクセス部46に出力する。これにより、PLL40は、自身を初期化させると共にクロックの出力を停止させる処理(準備処理)を実行する。また、ステップ100では、レジスタ群36aの所定の1つまたは複数のレジスタ(記憶領域)に、メモリ14がセルフリフレッシュモードに移行するための指示をメモリコントローラ36からメモリ14に出力させるための予め定められた情報(例えば1など)を設定する指示をメモリコントローラ用マスタアクセス部48に出力する。これにより、メモリコントローラ36によって、メモリ14がセルフリフレッシュモードに移行するための指示をメモリ14に出力する指示出力処理が実行されて、メモリ14はセルフリフレッシュを開始する。また、ステップ100では、レジスタ群32aの所定の1つまたは複数のレジスタ(記憶領域)に、CPU32の動作を停止させるための所定の予め定められた情報(例えば”1”など)を設定する指示をCPU用マスタアクセス部42に出力する。これにより、CPU32は、自身の動作を停止させる停止処理を実行して、自身の動作が停止される。
なお、上述した、レジスタ群38aの所定の1つまたは複数のレジスタに、PLL38を初期化させるための所定の予め定められた情報を設定すると共にクロックの出力を停止させるための所定の予め定められた情報を設定する指示、レジスタ群40aの所定の1つまたは複数のレジスタに、PLL40を初期化させるための所定の予め定められた情報を設定すると共にクロックの出力を停止させるための所定の予め定められた情報を設定する指示、レジスタ群36aの所定の1つまたは複数のレジスタに、メモリ14がセルフリフレッシュモードに移行するための指示をメモリコントローラ36からメモリ14に出力させるための予め定められた情報を設定する指示、及びレジスタ群32aの所定の1つまたは複数のレジスタに、CPU32の動作を停止させるための所定の予め定められた情報を設定する指示の各指示は、並行して出力される。すなわち、これらの指示の出力処理は並行処理である。
次のステップ102では、電源制御部18に画像形成装置10を省電力状態とする指示を出力する。これにより、電源制御部18によって、画像形成装置10を省電力状態とするために、電源16からの電力を、上記のメモリ14、タッチパネル20、インタフェース22、及び省エネ制御部34のみに電力を供給するように電力の供給が制御される。なお、ステップ102では、CPU32、メモリコントローラ36、PLL38、及びPLL40の全てで準備処理が完了したことを確認(例えば、準備処理が完了したことを示すACK信号をCPU32、メモリコントローラ36、PLL38、及びPLL40の全てから受信した場合)してから、電源制御部18に画像形成装置10を省電力状態とする指示を出力するようにしてもよい。
次のステップ104では、復帰要因が発生したか否かを判定する。ここで、復帰要因とは、例えば、画像形成用画像データがインタフェース22を介して受信された場合等の通常の画像形成を行うために各回路(各部品、各部)への電力の供給が必要になった要因を指す。
ステップ104では、復帰要因が発生したと判定されるまで判定処理を繰り返す。
ステップ104で、復帰要因が発生したと判定された場合には、次のステップ106へ進む。
ステップ106では、電源制御部18に画像形成装置10を通常状態とする指示を出力する。これにより、電源制御部18によって、画像形成装置10を通常状態とするために、電源16からの電力を、上記のメモリ14、タッチパネル20、インタフェース22、画像形成部24、画像処理部26、外部発振器28、外部発振器30、CPU32、省エネ制御部34、メモリコントローラ36、PLL38、PLL40、CPU用マスタアクセス部42、PLL用マスタアクセス部44、PLL用マスタアクセス部46、及びメモリコントローラ用マスタアクセス部48に電力を供給するように電力の供給が制御される。
次のステップ108では、上記ステップ100で情報が設定されたレジスタ群32aの所定の1つまたは複数のレジスタに、NULL値を設定する指示をCPU用マスタアクセス部42に出力する。これにより、CPU32は、電力の供給が開始されると、動作可能となる。また、ステップ108では、上記ステップ100で情報が設定されたレジスタ群36aの所定の1つまたは複数のレジスタに、NULL値を設定する指示をメモリコントローラ用マスタアクセス部48に出力する。これにより、メモリコントローラ36は、電力の供給が開始されると、動作可能となる。また、ステップ108では、上記ステップ100で情報が設定されたレジスタ群40aの所定の1つまたは複数のレジスタに、NULL値を設定する指示をPLL用マスタアクセス部46に出力する。これにより、PLL40は、電力の供給が開始されると、動作可能となる。また、ステップ108では、上記ステップ100で情報が設定されたレジスタ群38aの所定の1つまたは複数のレジスタに、NULL値を設定する指示をPLL用マスタアクセス部44に出力する。これにより、PLL38は、電力の供給が開始されると、動作可能となる。なお、上述した、上記ステップ100で情報が設定されたレジスタ群32aの所定の1つまたは複数のレジスタにNULL値を設定する指示、上記ステップ100で情報が設定されたレジスタ群36aの所定の1つまたは複数のレジスタにNULL値を設定する指示、上記ステップ100で情報が設定されたレジスタ群40aの所定の1つまたは複数のレジスタにNULL値を設定する指示、及び上記ステップ100で情報が設定されたレジスタ群38aの所定の1つまたは複数のレジスタにNULL値を設定する指示の各指示は、並行して出力される。すなわち、これらの指示の出力処理は並行処理である。
そして、省エネ制御処理を終了する。
以上、説明したように本実施の形態の制御回路としての制御部12は、画像形成装置10を省電力状態に移行するための条件が満たされた場合に、画像形成装置10内の電源供給を抑制する制御を行う電源制御部18と、予め定められた情報が設定されると電力供給が抑制される前に必要な準備処理を実行する複数の部品(CPU32、メモリコントローラ36、PLL38、PLL40、CPU用マスタアクセス部42、PLL用マスタアクセス部44、PLL用マスタアクセス部46、及びメモリコントローラ用マスタアクセス部48)と、複数の部品の各々に対応して設けられ、電源制御部18からの指示によって対応する部品に対して必要な準備処理の実行を指示する複数の設定部(CPU用マスタアクセス部42、PLL用マスタアクセス部44、PLL用マスタアクセス部46、メモリコントローラ用マスタアクセス部48)とを備え、当該部品は、当該指示に基づいて省電力状態に移行するために必要な準備処理を並列に実行するように省エネ制御部34によって制御される。
10 画像形成装置
12 制御部
14 メモリ
16 電源
18 電源制御部
32 CPU
32a レジスタ群
34 省エネ制御部
36 メモリコントローラ
36a レジスタ群
38 PLL
38a レジスタ群
40 PLL
40a レジスタ群
42 CPU用マスタアクセス部
44 PLL用マスタアクセス部
46 PLL用マスタアクセス部
48 メモリコントローラ用マスタアクセス部
12 制御部
14 メモリ
16 電源
18 電源制御部
32 CPU
32a レジスタ群
34 省エネ制御部
36 メモリコントローラ
36a レジスタ群
38 PLL
38a レジスタ群
40 PLL
40a レジスタ群
42 CPU用マスタアクセス部
44 PLL用マスタアクセス部
46 PLL用マスタアクセス部
48 メモリコントローラ用マスタアクセス部
Claims (3)
- 装置を省電力状態に移行するための条件が満たされた場合に、前記装置内の電源供給を抑制する制御を行う電源制御部と、
予め定められた情報が設定されると、電力供給が抑制される前に必要な準備処理を実行する複数の部品と、
前記複数の部品の各々に対応して設けられ、前記電源制御部からの指示によって対応する前記複数の部品に対して前記必要な準備処理の実行を指示する複数の設定部とを備え、
前記部品は、前記指示に基づいて省電力状態に移行するために必要な準備処理を並列に実行されることを特徴とする制御回路。 - 前記部品は、プログラムを読み出して実行する中央演算処理部、記憶手段の情報保持動作を制御する記憶保持動作制御部、または同期信号を逓倍、分周若しくは位相調整して出力する同期信号出力部のうち少なくとも1つである請求項1記載の制御回路。
- 請求項1または請求項2記載の制御回路によって画像形成部に対し画像形成処理を行うように制御することを特徴とする画像形成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008267070A JP2010096937A (ja) | 2008-10-16 | 2008-10-16 | 制御回路、及び画像形成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008267070A JP2010096937A (ja) | 2008-10-16 | 2008-10-16 | 制御回路、及び画像形成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010096937A true JP2010096937A (ja) | 2010-04-30 |
Family
ID=42258671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008267070A Withdrawn JP2010096937A (ja) | 2008-10-16 | 2008-10-16 | 制御回路、及び画像形成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010096937A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019035272A1 (ja) * | 2017-08-18 | 2019-02-21 | 京セラドキュメントソリューションズ株式会社 | 画像読取装置、画像読取装置の制御方法 |
-
2008
- 2008-10-16 JP JP2008267070A patent/JP2010096937A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019035272A1 (ja) * | 2017-08-18 | 2019-02-21 | 京セラドキュメントソリューションズ株式会社 | 画像読取装置、画像読取装置の制御方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101110819B1 (ko) | 반도체 메모리의 동작 타이밍 제어 장치 및 그 방법 | |
JP2006323469A (ja) | システムlsi | |
JP2013215976A5 (ja) | ||
JP2009026199A (ja) | クロック周波数制御方法及びコンピュータプログラム | |
JP2016099792A (ja) | 画像データ生成方法および画像データ生成装置 | |
JP2007048022A (ja) | 非同期バスインタフェース及びその処理方法 | |
JP2000347761A (ja) | 制御回路 | |
JP2010096937A (ja) | 制御回路、及び画像形成装置 | |
JP2007058593A (ja) | 情報処理装置 | |
KR20120020319A (ko) | 시프트 회로 | |
JP2008217948A (ja) | Sdram制御回路及び情報処理装置 | |
JP2020088490A (ja) | ソフトウェアの改ざんを検知することが可能な情報処理装置 | |
US9419599B2 (en) | Semiconductor integrated circuit, apparatus including semiconductor integrated circuit, and method for controlling clock signal in semiconductor integrated circuit | |
JP2003233434A (ja) | 消費電力管理装置 | |
JP4404087B2 (ja) | 周波数可変クロック出力回路及び同装置、モータ駆動装置びに画像形成装置 | |
JP2013250696A (ja) | プロセッサシステムおよびプロセッサ制御装置 | |
JP2006048467A (ja) | 半導体集積回路 | |
JP5486368B2 (ja) | マイクロコンピュータ及びマイクロコンピュータの制御方法 | |
JP2004078642A (ja) | 割込み制御回路 | |
JP2007018288A (ja) | 演算処理装置及びその省電力モード切り換え方法 | |
JP2007164250A (ja) | アクセス制御回路及び情報処理装置 | |
JPH03228109A (ja) | 電子装置 | |
US9076374B2 (en) | Display device and driving method applicable thereto | |
JP2008219250A (ja) | クロック制御回路及びクロック制御方法 | |
KR101039117B1 (ko) | 주기 응답 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20110823 |