JP2010093206A - 高周波回路パッケージ - Google Patents

高周波回路パッケージ Download PDF

Info

Publication number
JP2010093206A
JP2010093206A JP2008264422A JP2008264422A JP2010093206A JP 2010093206 A JP2010093206 A JP 2010093206A JP 2008264422 A JP2008264422 A JP 2008264422A JP 2008264422 A JP2008264422 A JP 2008264422A JP 2010093206 A JP2010093206 A JP 2010093206A
Authority
JP
Japan
Prior art keywords
ceramic substrate
circuit package
multilayer ceramic
frequency circuit
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008264422A
Other languages
English (en)
Inventor
Seishi Nakano
聖之 中野
Jun Mitani
潤 見谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2008264422A priority Critical patent/JP2010093206A/ja
Publication of JP2010093206A publication Critical patent/JP2010093206A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】低コスト、小型化を図り、信頼性の高い高周波回路パッケージの封止構造を得ること。
【解決手段】多層セラミック基板１０上に搭載された高周波電子部品を蓋体３０で気密封止する高周波回路パッケージであって、蓋体３０の封止面の外周に形成された厚付けメッキ部３５と、多層セラミック基板１０上に形成された金属パターン部１５とを超音波熱圧着することで、金属フレーム（シールリング）を用いることなく高周波電子部品の気密封止構造を実現する。
【選択図】 図１

Description

本発明は、多層セラミック基板上に収容された高周波電子部品を蓋体で気密封止する高周波回路パッケージに関するものである。
マイクロ波帯、ミリ波帯などの高周波帯で動作する高周波回路が搭載される高周波回路パッケージにおいては、耐候性を考慮した気密化の目的と、その動作安定性、ＥＭＩ（放射性スプリアス）規格などを考慮し、高周波回路を、気密空間であるキャビティに収容している。
特許文献１においては、多層セラミック基板に形成された中空部に半導体集積回路チップを搭載し、多層セラミック基板の最上面にシールリングを介してリッド（蓋体）を溶接することで、半導体集積回路チップを多層セラミック基板、シールリングおよびリッド（蓋体）によって気密封止している。
特開平０９−２９３７９９号公報
このような高周波回路パッケージにおいて、多層セラミック基板を金属カバーで気密封止するには、シーム溶接による封止、または、はんだによる封止が採用されている。シーム溶接による封止の場合は、多層セラミック基板に直接、金属カバーを溶接することが困難なため、多層セラミック基板上にロウ付け等により、金属フレーム（シールリング）を取り付け、金属フレームと金属カバーをシーム溶接する。このため、従来技術では、金属フレームの加工及び、金属フレームと多層セラミック基板の取り付け工程が必要になり、低コスト化が困難になっている。また、多層セラミック基板上に金属フレームを取り付けるためのスペースが必要となり、小型化を阻害する要因となっている。更に、溶接時の熱応力により、多層セラミック基板の破損を招くという課題がある。
本発明は上記に鑑みてなされたものであり、低コスト、小型化を図り、信頼性の高い高周波デバイスの封止構造を提供することを目的とする。
上記の目的を達成する本発明においては、多層セラミック基板上に搭載された高周波電子部品を蓋体で気密封止する高周波回路パッケージであって、前記蓋体の封止面の外周に厚付けメッキ部を形成し、前記多層セラミック基板上に金属パターン部を形成し、前記厚付けメッキ部と金属パターン部とを超音波熱圧着することで、前記高周波電子部品を気密封止することを特徴とする。
本発明によれば、金属フレーム（シールリング）を用いることなく気密封止構造を実現しているので、コストを低減できるとともに、小型化を図ることができる。また、シーム溶接と比較して、低温で電子部品を蓋体で気密封止するため、熱応力による破損が発生しにくくなり、信頼性の高い高周波回路パッケージを得ることができる。
以下、本発明にかかる高周波回路パッケージの実施の形態について、図面を参照して詳細に説明する。なお、本発明は下記の実施の形態に限定されるものではない。
図１は、本実施の形態にかかる高周波回路パッケージを概略的に示す斜視図である。図２は、本実施の形態にかかる高周波回路パッケージを示す断面図である。図１、図２に示すように、高周波回路パッケージ１００は、多層誘電体基板としての多層セラミック基板１０と、該多層セラミック基板１０上に設けられた金属パターン部１５と、マイクロ波帯、ミリ波帯などの高周波帯で動作する複数の高周波半導体デバイス（以下高周波電子部品という）２０と、金属製の蓋体（金属カバー）３０と、該蓋体３０の裏面に形成された厚付けメッキ部３５とを備えている。
多層セラミック基板１０には、高周波電子部品２０を搭載するための凹部であるキャビティ１１が形成されている。高周波電子部品２０には複数のボンディングワイヤ１２が接続されており、これらのボンディングワイヤ１２は、キャビティ１１内の他の高周波電子部品２０や、導体ランド（図示せず）に接続されている。高周波電子部品２０へ入出力される制御信号やバイアス電源等は、外部接続端子１３、内層線路１４、導体ランド、ボンディングワイヤ１２を介して入出力される。
多層セラミック基板１０の上面には、厚付けメッキ部３５に対応した位置に金属パターン部１５が矩形枠状に形成されている。金属パターン部１５は、例えば材料が金で、部分めっき法で形成されたメッキから成り、厚付けメッキ部３５と略同幅で形成されている。
高周波電子部品２０は、例えばマイクロ波集積回路（ＭＩＣ；Microwave Integrated Circuit）やモノリシック・マイクロ波集積回路（ＭＭＩＣ；Monolithic MIC）等を備えている。
蓋体３０は、高周波電子部品２０が多層セラミック基板１０に実装された後に、キャビティ１１を覆い、高周波電子部品２０を気密封止するための金属板である。蓋体３０におけるキャビティ１１に対向する側の面である封止面Ｆの外周には、厚付けメッキ部３５が矩形枠状に設けられている。厚付けメッキ部３５は、例えば材料が金からなり、部分メッキ法により形成された厚さ１０μｍ〜２０μｍ程度の厚付け金メッキで構成される。
かかる構成を有する高周波回路パッケージ１００について、高周波電子部品２０を蓋体３０で気密封止する際には、まず、高周波電子部品２０を多層セラミック基板１０に実装した後に、蓋体３０の厚付けメッキ部３５と多層セラミック基板１０上の金属パターン部１５とを超音波熱圧着によって接合する。超音波熱圧着は、融点以下の所定の温度下で超音波振動を付与しながら複数の部材に圧力を加えて互いに圧着する接合方法であり、各部材に超音波振動を付与することで、熱圧着や溶接と比較して低い温度下で各部材を接合することが可能である。なお、気密空間に不活性ガスを封入する場合もある。
本実施の形態においては、図２に示すように、超音波熱圧着により厚付けメッキ部３５と金属パターン部１５とが直接接合されることで、高周波電子部品２０が蓋体３０で気密封止されている。
図３は、従来技術の高周波回路パッケージを示す断面図である。図３に示すように、従来の高周波回路パッケージ２００では、多層セラミック基板１１０に金属パターン１１５を形成し、この金属パターン１１５上に金属フレームとしてのシールリング１４０をはんだ１４５によって取り付け、シールリング１４０に蓋体１３０を溶接接合している。
本実施の形態では、図２に示すように、蓋体３０の封止面Ｆに厚さ１０μｍ〜２０μｍ程度の厚付けメッキ部３５を形成し、この厚付けメッキ部３５と多層セラミック基板１０上に形成した金属パターン部１５とを超音波熱圧着により直接接合するようにしているので、多層セラミック基板１０と蓋体３０との間にシールリングを取り付けなくても、高周波電子部品２０を蓋体３０で気密封止することができる。したがって、シールリングを設けるためのコストを削減できるとともに、多層セラミック基板と蓋体との間にシールリングを設けるためのスペースが不要となるため、小型化を図ることができ、さらに複雑な形状での気密封止を容易に実現できる。
また、超音波熱圧着により電子部品２０を蓋体３０で気密封止することで、溶接接合により気密封止する場合と比較して、低い温度下で接合することが可能であるため、多層セラミック基板１０と蓋体３０との接合部分に熱応力が生じにくくなり、信頼性の高い高周波回路パッケージ１００を得ることができる。
以上、本発明は上述の実施の形態に限定されるものではない。例えば、実施の形態では、厚付けメッキ部および金属パターン部の材料は金であるが、厚付けメッキ部と金属パターン部とが超音波熱圧着されて気密封止できれば、それぞれを金と異なる材料を用いても良い。また、実施の形態では、高周波電子部品２０を多層セラミック基板１０の凹部であるキャビティ１１に収容するようにしたが、平板状の多層セラミック基板１０の上面に高周波電子部品２０を搭載するようにしてもよい。
本発明の高周波回路パッケージは、電子部品を蓋体で気密封止する高周波回路パッケージに適用して好適である。
本発明の高周波回路パッケージの実施の形態の構成を示す斜視図である。 本発明の高周波回路パッケージの実施の形態の構成を示す断面図である。 従来技術を示す断面図である。
符号の説明
１０ 多層セラミック基板
１１ キャビティ
１２ ボンディングワイヤ
１３ 外部接続端子
１４ 内層線路
１５ 金属パターン部
２０ 高周波電子部品
３０ 蓋体
３５ 厚付けメッキ部
１００ 高周波回路パッケージ

Claims (2)

  1. 多層セラミック基板上に搭載された高周波電子部品を蓋体で気密封止する高周波回路パッケージであって、
    前記蓋体の封止面の外周に厚付けメッキ部を形成し、前記多層セラミック基板上に金属パターン部を形成し、前記厚付けメッキ部と金属パターン部とを超音波熱圧着することで、前記高周波電子部品を気密封止することを特徴とする高周波回路パッケージ。
  2. 前記厚付けメッキ部と前記金属パターン部は、金メッキにより形成されていることを特徴とする請求項１に記載の高周波回路パッケージ。
JP2008264422A 2008-10-10 2008-10-10 高周波回路パッケージ Pending JP2010093206A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008264422A JP2010093206A (ja) 2008-10-10 2008-10-10 高周波回路パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008264422A JP2010093206A (ja) 2008-10-10 2008-10-10 高周波回路パッケージ

Publications (1)

Publication Number Publication Date
JP2010093206A true JP2010093206A (ja) 2010-04-22

Family

ID=42255628

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008264422A Pending JP2010093206A (ja) 2008-10-10 2008-10-10 高周波回路パッケージ

Country Status (1)

Country Link
JP (1) JP2010093206A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013197285A (ja) * 2012-03-19 2013-09-30 Mitsubishi Electric Corp セラミック多層基板及び半導体パッケージ
JP2013542620A (ja) * 2010-11-12 2013-11-21 アップル インコーポレイテッド 電子デバイス用のユニタリハウジング
CN112447611A (zh) * 2020-09-28 2021-03-05 中国电子科技集团公司第二十九研究所 一种局部镀金围框结构及其加工方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013542620A (ja) * 2010-11-12 2013-11-21 アップル インコーポレイテッド 電子デバイス用のユニタリハウジング
US9095044B2 (en) 2010-11-12 2015-07-28 Apple Inc. Unitary housing for electronic device
KR101546168B1 (ko) * 2010-11-12 2015-08-20 애플 인크. 이음매 없는 하우징을 포함한 전자 장치 및 그 제조 방법
CN105611770A (zh) * 2010-11-12 2016-05-25 苹果公司 电子设备的一体式壳体
US10118560B2 (en) 2010-11-12 2018-11-06 Apple Inc. Unitary housing for electronic device
CN105611770B (zh) * 2010-11-12 2019-07-12 苹果公司 电子设备的一体式壳体
US10696235B2 (en) 2010-11-12 2020-06-30 Apple Inc. Unitary housing for electronic device
US11505131B2 (en) 2010-11-12 2022-11-22 Apple Inc. Unitary housing for electronic device
JP2013197285A (ja) * 2012-03-19 2013-09-30 Mitsubishi Electric Corp セラミック多層基板及び半導体パッケージ
CN112447611A (zh) * 2020-09-28 2021-03-05 中国电子科技集团公司第二十九研究所 一种局部镀金围框结构及其加工方法
CN112447611B (zh) * 2020-09-28 2022-05-31 中国电子科技集团公司第二十九研究所 一种局部镀金围框结构及其加工方法

Similar Documents

Publication Publication Date Title
US9585264B2 (en) Package for housing semiconductor element and semiconductor device
JP4189970B2 (ja) アンテナ装置
JP4134893B2 (ja) 電子素子パッケージ
TWI592073B (zh) 印刷電路板
JP2010093206A (ja) 高周波回路パッケージ
JP2001110845A (ja) フリップチップの実装構造
JP2006145610A (ja) 光学部品収納用パッケージ
JP2010183349A (ja) 表面実装用の水晶発振器
US10405430B2 (en) Ceramic substrate, electronic component, and method of manufacturing ceramic substrate
WO2019208577A1 (ja) 放熱基板および電子装置
TWI721376B (zh) 氣密封裝
JP2013110214A (ja) 電子部品収納用パッケージ
JP4614594B2 (ja) 電子部品収納用パッケージ
JP4471015B2 (ja) 電子素子パッケージ
JP2004273927A (ja) 半導体パッケージ
JP2017126648A (ja) 電子モジュール
JP2007227456A (ja) 半導体素子用パッケージ
JP2005203669A (ja) 電子部品収納用パッケージおよび電子装置
JP2002158305A (ja) 電子部品収納用パッケージ
JP2017126647A (ja) 電子部品パッケージおよび電子モジュール
JP2004296725A (ja) 電子部品収納用パッケージ
JP2007149902A (ja) 電子部品収納用セラミックパッケージ
JP2010050533A (ja) 水晶発振器
JP4503398B2 (ja) 半導体パッケージ
JP2007294636A (ja) 電子部品収納用パッケージおよび電子装置