JP2010088077A

JP2010088077A - Push-pull circuit, method of setting idling current of push-pull circuit, solid-state imaging device and electronic apparatus

Info

Publication number: JP2010088077A
Application number: JP2008258043A
Authority: JP
Inventors: Hiroki Hagiwara; 浩樹萩原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-10-03
Filing date: 2008-10-03
Publication date: 2010-04-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide a push-pull circuit and a method of setting idling current of a push-pull circuit adapted for suppressing current variations originated from variations in a threshold voltage Vth so that a stable reduction of power consumption can be achieved. <P>SOLUTION: The push-pull circuit 10A has an N channel MOS transistor 11, and a P channel MOS transistor 12 connected to the N channel MOS transistor 11 in line symmetry, in which a bias voltage Vbias applied to a well of at least one of the N channel MOS transistor 11 and the P channel MOS transistor 11 is prescribed to be such a voltage as to cause the idling current which flows in the push-pull circuit 10A to be set to a predetermined current value. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、プッシュプル回路、プッシュプル回路のアイドリング電流設定方法、プッシュプル回路を用いた固体撮像装置および当該固体撮像装置を有する電子機器に関する。 The present invention relates to a push-pull circuit, an idling current setting method for a push-pull circuit, a solid-state imaging device using the push-pull circuit, and an electronic apparatus having the solid-state imaging device.

固体撮像装置、例えばＣＣＤ(Charge Coupled Device)固体撮像装置は、画素が例えば行列状に２次元配置され、画素で光電変換された信号電荷を垂直・水平転送した後電気信号に変換し、バッファとしての機能を持つ出力回路を通して導出する構成となっている。出力回路は、一般に、駆動用ＭＯＳトランジスタと負荷用ＭＯＳトランジスタとを含む多段のソースフォロワ回路を用いて構成され、入力される信号をインピーダンス変換して出力する機能を持っている。 A solid-state imaging device, for example, a CCD (Charge Coupled Device) solid-state imaging device has pixels arranged two-dimensionally, for example, in a matrix, and converts the signal charge photoelectrically converted by the pixel into an electrical signal after vertical and horizontal transfer, and as a buffer The output is derived through an output circuit having the function. The output circuit is generally configured using a multi-stage source follower circuit including a driving MOS transistor and a load MOS transistor, and has a function of impedance-converting an input signal and outputting it.

出力回路には、多画素化に伴って周波数特性の向上が求められている。この出力回路では、従来、複数段のソースフォロワ回路や、ソースフォロワ回路に対して消費電力の増加を伴うことなく、周波数特性を向上させることを目的として、最終段の回路にプッシュプル回路を用いた構成を採っている（例えば、特許文献１参照）。 The output circuit is required to improve frequency characteristics as the number of pixels increases. Conventionally, this output circuit uses a push-pull circuit for the final stage circuit in order to improve the frequency characteristics without increasing power consumption compared to the multi-stage source follower circuit or the source follower circuit. (For example, refer to Patent Document 1).

特開平１１−２３４５６７号公報Japanese Patent Laid-Open No. 11-234567

プッシュプル回路は、原理的には、消費電力の増加を伴うことなく、周波数特性を向上させることができる。しかし、プッシュプル回路の問題点として、ソースフォロワ回路とは異なり、回路電流値がＰチャネルＭＯＳトランジスタや、ＮチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈのバラツキの影響を受け易いために、電流値バラツキが大きくなることが挙げられる。 In principle, the push-pull circuit can improve frequency characteristics without increasing power consumption. However, as a problem of the push-pull circuit, unlike the source follower circuit, since the circuit current value is easily affected by the variation of the threshold voltage Vth of the P-channel MOS transistor and the N-channel MOS transistor, the current value variation is large. It can be mentioned.

そのため、閾値電圧Ｖｔｈのバラツキを考慮して回路電流値にマージンを持たせる必要があるために、周波数特性上必要最低限の電流値以上にアイドリング電流を流す設計をせざるを得なかった。その結果、消費電力を抑えるにも限界があった。この問題は、固体撮像装置の出力回路に用いられる場合に限られるものではなく、プッシュプル回路自体に言えることである。 For this reason, since it is necessary to provide a margin for the circuit current value in consideration of variations in the threshold voltage Vth, it has been necessary to design the idling current to flow more than the minimum necessary current value in terms of frequency characteristics. As a result, there is a limit to reducing power consumption. This problem is not limited to the case where it is used for an output circuit of a solid-state imaging device, but can be applied to a push-pull circuit itself.

そこで、本発明は、閾値電圧Ｖｔｈのバラツキに起因する電流値バラツキを抑え、安定した低消費電力化を実現可能なプッシュプル回路、プッシュプル回路のアイドリング電流設定方法、固体撮像装置および電子機器を提供することを目的とする。 Therefore, the present invention provides a push-pull circuit, a push-pull circuit idling current setting method, a solid-state imaging device, and an electronic device that can suppress current value variation caused by variation in threshold voltage Vth and realize stable low power consumption. The purpose is to provide.

上記目的を達成するために、本発明は、
ＮチャネルＭＯＳトランジスタと、前記ＮチャネルＭＯＳトランジスタに対して線対称に接続されたＰチャネルＭＯＳトランジスタとを有するプッシュプル回路において、
前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタの少なくとも一方のウェルに印加するバイアス電圧の電圧値により、前記プッシュプル回路に流れるアイドリング電流をあらかじめ定められた電流値に設定するようにする。
このプッシュプル回路は、固体撮像装置の出力回路に用いることができる。また、プッシュプル回路を有する電子機器において、当該撮像装置として用いることができる。 In order to achieve the above object, the present invention provides:
In a push-pull circuit having an N-channel MOS transistor and a P-channel MOS transistor connected in line symmetry with the N-channel MOS transistor,
The idling current flowing through the push-pull circuit is set to a predetermined current value according to the voltage value of the bias voltage applied to at least one well of the N-channel MOS transistor and the P-channel MOS transistor.
This push-pull circuit can be used for an output circuit of a solid-state imaging device. In addition, the electronic device having a push-pull circuit can be used as the imaging device.

プッシュプル回路は、回路に流れるアイドリング電流の電流値が、ＮチャネルＭＯＳトランジスタや、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈのバラツキの影響を受け易い。そして、閾値電圧Ｖｔｈのバラツキの影響を受けると、アイドリング電流の電流値バラツキが大きくなる。これに対して、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタの少なくとも一方のウェルに印加するバイアス電圧の電圧値を調整すると、アイドリング電流の電流値が変わる。したがって、バイアス電圧の電圧値を調整することにより、アイドリング電流をあらかじめ定められた電流値、即ち適正な電流値に設定することができる。その結果、閾値電圧Ｖｔｈのバラツキを考慮してアイドリング電流の電流値にマージンを持たせた設計をする必要がなくなる。 In the push-pull circuit, the value of the idling current flowing through the circuit is easily affected by variations in the threshold voltage Vth of the N-channel MOS transistor and the P-channel MOS transistor. When the threshold voltage Vth is affected by the variation, the current value variation of the idling current increases. On the other hand, when the voltage value of the bias voltage applied to at least one well of the N channel MOS transistor and the P channel MOS transistor is adjusted, the current value of the idling current is changed. Therefore, by adjusting the voltage value of the bias voltage, the idling current can be set to a predetermined current value, that is, an appropriate current value. As a result, it becomes unnecessary to design with a margin in the current value of the idling current in consideration of variations in the threshold voltage Vth.

本発明によれば、閾値電圧Ｖｔｈのバラツキを考慮してアイドリング電流の電流値にマージンを持たせた設計をする必要がなくなり、回路電流値を低減できるために、安定した低消費電力化を実現できる。
According to the present invention, it is not necessary to design the current value of the idling current with a margin in consideration of the variation of the threshold voltage Vth, and the circuit current value can be reduced, thereby realizing stable low power consumption. it can.

以下、発明を実施するための最良の形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。

１．第１実施形態（抵抗分割比によるバイアス電圧Ｖｂｉａｓの調整）
２．第２実施形態（メモリトランジスタによるバイアス電圧Ｖｂｉａｓの調整）
３．適用例
３−１．固体撮像装置
３−２．撮像装置
Hereinafter, the best mode for carrying out the invention (hereinafter referred to as “embodiment”) will be described in detail with reference to the drawings. The description will be given in the following order.

1. First Embodiment (Adjustment of bias voltage Vbias by resistance division ratio)
2. Second Embodiment (Adjustment of Bias Voltage Vbias by Memory Transistor)
3. Application example 3-1. Solid-state imaging device 3-2. Imaging device

＜１．第１実施形態＞
［プッシュプル回路の構成］
図１は、本発明の第１実施形態に係るプッシュプル回路の構成を示す回路図である。図１に示すように、本実施形態に係るプッシュプル回路１０Ａは、ＮチャネルＭＯＳトランジスタ１１、ＰチャネルＭＯＳトランジスタ１２およびバイアス回路１３を有し、これらの構成要素が半導体基板（図示せず）上に集積された構成となっている。 <1. First Embodiment>
[Configuration of push-pull circuit]
FIG. 1 is a circuit diagram showing a configuration of a push-pull circuit according to a first embodiment of the present invention. As shown in FIG. 1, a push-pull circuit 10A according to this embodiment includes an N-channel MOS transistor 11, a P-channel MOS transistor 12, and a bias circuit 13, and these components are on a semiconductor substrate (not shown). It is the structure integrated in.

ＮチャネルＭＯＳトランジスタ１１は、ドレイン電極が正側電源ＶＤＤに接続されている。ＰチャネルＭＯＳトランジスタ１２は、ＮチャネルＭＯＳトランジスタ１１に対して線対称に接続されている。すなわち、ＰチャネルＭＯＳトランジスタ１２は、ドレイン電極が負側電源ＶＳＳに接続され、ゲート電極およびソース電極がそれぞれＮチャネルＭＯＳトランジスタ１１のゲート電極およびソース電極に接続されている。 The N-channel MOS transistor 11 has a drain electrode connected to the positive power supply VDD. The P channel MOS transistor 12 is connected to the N channel MOS transistor 11 in line symmetry. That is, P channel MOS transistor 12 has a drain electrode connected to negative power supply VSS, and a gate electrode and a source electrode connected to a gate electrode and a source electrode of N channel MOS transistor 11, respectively.

バイアス回路１３は、第１電位ＶＨと第２電位ＶＬとの間に直列に接続された抵抗素子１３１，１３２からなる抵抗分割回路によって構成されており、その分圧ノードＮに得られる分圧電圧をバイアス電圧Ｖｂｉａｓとして出力する。ここで、第１電位ＶＨは、接地（ＧＮＤ）電位またはＮチャネルＭＯＳトランジスタ１１よりも低い正電位である。第２電位ＶＬは負電位である。 The bias circuit 13 is configured by a resistance dividing circuit including resistance elements 131 and 132 connected in series between the first potential VH and the second potential VL, and a divided voltage obtained at the voltage dividing node N. Is output as the bias voltage Vbias. Here, the first potential VH is a ground (GND) potential or a positive potential lower than that of the N-channel MOS transistor 11. The second potential VL is a negative potential.

バイアス回路１３を構成する抵抗分割回路において、その抵抗分割比によって得られる分圧電圧、即ちバイアス電圧Ｖｂｉａｓの電圧値については、周知のヒューズカット法などの手法によりその抵抗比を調整することによって設定できる。 In the resistor divider circuit constituting the bias circuit 13, the divided voltage obtained by the resistor divider ratio, that is, the voltage value of the bias voltage Vbias is set by adjusting the resistor ratio by a technique such as a well-known fuse cut method. it can.

バイアス回路１３のバイアス電圧Ｖｂｉａｓは、ＮチャネルＭＯＳトランジスタ１１およびＰチャネルＭＯＳトランジスタ１２に流れるアイドリング電流の電流値を設定するために、例えばＮチャネルＭＯＳトランジスタ１１のＰウェルに印加される。 The bias voltage Vbias of the bias circuit 13 is applied to, for example, the P well of the N channel MOS transistor 11 in order to set the current value of the idling current flowing through the N channel MOS transistor 11 and the P channel MOS transistor 12.

後述するように、ＮチャネルＭＯＳトランジスタ１１のＰウェルに印加するバイアス電圧Ｖｂｉａｓの電圧値を調整することで、アイドリング電流の電流値をあらかじめ定められた電流値、即ち適正な電流値に設定することができる。バイアス電圧ＶｂｉａｓによってＰウェルの電位の調整を可能にするためには、当然のことながら、ＮチャネルＭＯＳトランジスタ１１のＰウェルは半導体基板と電気的に分離された構造となっていることが必要となる。 As described later, by adjusting the voltage value of the bias voltage Vbias applied to the P well of the N channel MOS transistor 11, the current value of the idling current is set to a predetermined current value, that is, an appropriate current value. Can do. In order to make it possible to adjust the potential of the P-well by the bias voltage Vbias, it is natural that the P-well of the N-channel MOS transistor 11 has a structure that is electrically separated from the semiconductor substrate. Become.

ここでは、バイアス電圧Ｖｂｉａｓの印加先をＮチャネルＭＯＳトランジスタ１１のＰウェルとしたが、これに限られるものではない。具体的には、バイアス電圧Ｖｂｉａｓの印加先をＰチャネルＭＯＳトランジスタ１２のＮウェルとしてもよいし、ＮチャネルＭＯＳトランジスタ１１およびＰチャネルＭＯＳトランジスタ１２の両方のウェルとしてもよい。ＰチャネルＭＯＳトランジスタ１２のＮウェルにバイアスを印加する構成ほ採る場合は、第１電位ＶＨと第２電位ＶＬはＰチャネルＭＯＳトランジスタ１２のソース電位よりも高い適切なバイアスに設定すればよい。 Here, the application destination of the bias voltage Vbias is the P well of the N-channel MOS transistor 11, but the present invention is not limited to this. Specifically, the application destination of bias voltage Vbias may be the N well of P channel MOS transistor 12, or the wells of both N channel MOS transistor 11 and P channel MOS transistor 12. In the case where a bias is applied to the N well of the P channel MOS transistor 12, the first potential VH and the second potential VL may be set to appropriate biases higher than the source potential of the P channel MOS transistor 12.

［アイドリング電流の電流値の設定］
続いて、上記構成のプッシュプル回路１０Ａにおいて、バイアス電圧Ｖｂｉａｓによるアイドリング電流の電流値の設定について説明する。 [Setting of idling current value]
Next, setting of the current value of the idling current by the bias voltage Vbias in the push-pull circuit 10A having the above configuration will be described.

図２に、ＮチャネルＭＯＳトランジスタ１１のＰウェルに対するＮチャネルＭＯＳトランジスタ１１の閾値電圧Ｖｔｈとそのときのプッシュプル回路に流れるアイドリング電流の電流値（回路電流値）を示す。 FIG. 2 shows the threshold voltage Vth of the N channel MOS transistor 11 for the P well of the N channel MOS transistor 11 and the current value (circuit current value) of the idling current flowing in the push-pull circuit at that time.

図２から明らかなように、ＮチャネルＭＯＳトランジスタ１１のＰウェルの電圧値を低くすると、ＮチャネルＭＯＳトランジスタ１１の閾値電圧Ｖｔｈはプラス側（つまりエンハンスメント側）にシフトする。このため、プッシュプル回路に流れるアイドリング電流の電流値は減少する。 As apparent from FIG. 2, when the voltage value of the P well of the N channel MOS transistor 11 is lowered, the threshold voltage Vth of the N channel MOS transistor 11 is shifted to the plus side (that is, the enhancement side). For this reason, the current value of the idling current flowing in the push-pull circuit decreases.

逆に、ＮチャネルＭＯＳトランジスタ１１のＰウェルの電圧値を高くすると、ＮチャネルＭＯＳトランジスタ１１の閾値電圧Ｖｔｈはマイナス側（つまりデプレッション側）にシフトする。このため、アイドリング電流の電流値は増加する。 Conversely, when the voltage value of the P well of the N channel MOS transistor 11 is increased, the threshold voltage Vth of the N channel MOS transistor 11 is shifted to the minus side (that is, the depletion side). For this reason, the current value of the idling current increases.

このようなＰウェルの電圧値に対する閾値電圧Ｖｔｈおよびアイドリング電流の特性から、当該アイドリング電流の電流値の調整を必要とするプッシュプル回路に対して、次のようにしてアイドリング電流の電流値を設定する。 Based on the characteristics of the threshold voltage Vth and the idling current with respect to the voltage value of the P well, the current value of the idling current is set as follows for a push-pull circuit that requires adjustment of the current value of the idling current. To do.

先ず、アイドリング電流の電流値の調整を必要とするプッシュプル回路の正側電源ＶＤＤまたは負側電源ＶＳＳに流れる電流値をモニターする。この電流値のモニターは、測定対象となる回路部分に電流計などを挿入することによって行うことができる。このときモニターする電流値は、プッシュプル回路に流れるアイドリング電流の電流値そのものである。 First, the current value flowing through the positive power supply VDD or the negative power supply VSS of the push-pull circuit that requires adjustment of the current value of the idling current is monitored. This current value can be monitored by inserting an ammeter or the like into the circuit portion to be measured. The current value monitored at this time is the current value itself of the idling current flowing in the push-pull circuit.

モニターした電流値が所望の電流値に対して少ないときはＰウェルの電圧値をプラス側に、所望の電流値に対して多いときはＰウェルの電圧値をマイナス側に変化させることにより、アイドリング電流が所望の電流値になるバイアス電圧Ｖｂｉａｓを求めることができる。そして、必要なバイアス電圧Ｖｂｉａｓの電圧値がわかったところで、当該電圧値が得られるように、バイアス回路１３において、例えばヒューズカット法によって抵抗分割回路の抵抗比を調整する。 When the monitored current value is smaller than the desired current value, the voltage value of the P well is changed to the plus side, and when the monitored current value is larger than the desired current value, the voltage value of the P well is changed to the minus side. The bias voltage Vbias at which the current becomes a desired current value can be obtained. When the voltage value of the necessary bias voltage Vbias is found, the bias circuit 13 adjusts the resistance ratio of the resistance dividing circuit by, for example, the fuse cut method so that the voltage value can be obtained.

このようにして、モニターした電流値を基にバイアス電圧Ｖｂｉａｓの電圧値を調整することにより、プッシュプル回路１０Ａの回路電流値、即ちアイドリング電流の電流値を所望の電流値、即ち適正な電流値に設定することができる。 In this manner, by adjusting the voltage value of the bias voltage Vbias based on the monitored current value, the circuit current value of the push-pull circuit 10A, that is, the current value of the idling current is changed to a desired current value, that is, an appropriate current value. Can be set to

なお、上記の設定例では、ＮチャネルＭＯＳトランジスタ１１のＰウェルの電位を調整する場合を例に挙げて説明したが、ＰチャネルＭＯＳトランジスタ１１のＮウェルの電位を調整する場合も基本的に同じである。 In the above setting example, the case where the potential of the P well of the N channel MOS transistor 11 is adjusted has been described as an example. However, the case where the potential of the N well of the P channel MOS transistor 11 is adjusted is basically the same. It is.

図３に、ＰチャネルＭＯＳトランジスタ１２のＮウェルに対するＰチャネルＭＯＳトランジスタ１２の閾値電圧Ｖｔｈとそのときのプッシュプル回路に流れるアイドリング電流の電流値を示す。 FIG. 3 shows the threshold voltage Vth of the P channel MOS transistor 12 for the N well of the P channel MOS transistor 12 and the current value of the idling current flowing in the push-pull circuit at that time.

図３から明らかなように、ＰチャネルＭＯＳトランジスタ１２のＮウェルの電圧値を低くすると、ＰチャネルＭＯＳトランジスタ１２の閾値電圧Ｖｔｈはマイナス側（つまりデプレッション側）にシフトする。このため、プッシュプル回路に流れるアイドリング電流の電流値は増加する。 As is apparent from FIG. 3, when the voltage value of the N well of the P channel MOS transistor 12 is lowered, the threshold voltage Vth of the P channel MOS transistor 12 is shifted to the minus side (that is, the depletion side). For this reason, the value of the idling current flowing through the push-pull circuit increases.

逆に、ＰチャネルＭＯＳトランジスタ１２のＮウェルの電圧値を高くすると、ＰチャネルＭＯＳトランジスタ１２の閾値電圧Ｖｔｈはプラス側（つまりエンハンスメント側）にシフトする。このため、アイドリング電流の電流値は減少する。 Conversely, when the voltage value of the N well of the P channel MOS transistor 12 is increased, the threshold voltage Vth of the P channel MOS transistor 12 is shifted to the plus side (that is, the enhancement side). For this reason, the current value of the idling current decreases.

この特性から、ＮチャネルＭＯＳトランジスタ１１のＰウェルの電位を調整する場合と同様にして、ＰチャネルＭＯＳトランジスタ１２のＮウェルの電位を調整することで、アイドリング電流の電流値を適正な電流値に設定することができる。 From this characteristic, the current value of the idling current is adjusted to an appropriate current value by adjusting the potential of the N well of the P channel MOS transistor 12 in the same manner as the case of adjusting the potential of the P well of the N channel MOS transistor 11. Can be set.

また、同様にして、ＭＯＳトランジスタ１１，１２の両ウェルの電位を調整することも可能である。ＰウェルとＮウェルの両方の電位を調整することによってその調整範囲が広がるために、特にＭＯＳトランジスタ１１，１２の閾値電圧Ｖｔｈのバラツキが大きい場合には有効な手法となる。Ｎウェルのバイアス範囲は最も高い電源とＰチャネルＭＯＳトランジスタのソースの間の電位で調整すればよい。 Similarly, the potentials of both wells of the MOS transistors 11 and 12 can be adjusted. Since the adjustment range is widened by adjusting the potentials of both the P well and the N well, this method is effective particularly when the variation of the threshold voltage Vth of the MOS transistors 11 and 12 is large. The bias range of the N well may be adjusted by the potential between the highest power source and the source of the P channel MOS transistor.

［第１実施形態の作用効果］
前にも述べたように、プッシュプル回路１０Ａは、回路に流れるアイドリング電流の電流値が、ＮチャネルＭＯＳトランジスタ１１やＰチャネルＭＯＳトランジスタ１２の閾値電圧Ｖｔｈのバラツキの影響を受け易い。そして、閾値電圧Ｖｔｈのバラツキの影響を受けると、アイドリング電流の電流値バラツキが大きくなる。 [Effects of First Embodiment]
As described above, in the push-pull circuit 10A, the current value of the idling current flowing through the circuit is easily affected by variations in the threshold voltage Vth of the N-channel MOS transistor 11 and the P-channel MOS transistor 12. When the threshold voltage Vth is affected by the variation, the current value variation of the idling current increases.

そこで、ＮチャネルＭＯＳトランジスタ１１およびＰチャネルＭＯＳトランジスタ１２の少なくとも一方のウェルに印加するバイアス電圧Ｖｂｉａｓの電圧値を、バイアス回路１３の抵抗分割比を変えることによって調整するようにする。このようにして、バイアス電圧Ｖｂｉａｓの電圧値を調整することで、アイドリング電流を適正な電流値に設定することができる。 Therefore, the voltage value of the bias voltage Vbias applied to at least one well of the N channel MOS transistor 11 and the P channel MOS transistor 12 is adjusted by changing the resistance division ratio of the bias circuit 13. Thus, by adjusting the voltage value of the bias voltage Vbias, the idling current can be set to an appropriate current value.

これにより、ＮチャネルＭＯＳトランジスタ１１やＰチャネルＭＯＳトランジスタ１２の閾値電圧Ｖｔｈのバラツキを考慮してアイドリング電流の電流値にマージンを持たせた設計をする必要がなくなる。その結果、プッシュプル回路１０Ａ内を流れる電流値を低減できるために、安定した低消費電力化を実現できる。
Thus, it is not necessary to design the current value of the idling current with a margin in consideration of variations in the threshold voltage Vth of the N channel MOS transistor 11 and the P channel MOS transistor 12. As a result, since the value of the current flowing through the push-pull circuit 10A can be reduced, stable power consumption can be realized.

＜２．第２実施形態＞
［プッシュプル回路の構成］
図４は、本発明の第２実施形態に係るプッシュプル回路の構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。 <2. Second Embodiment>
[Configuration of push-pull circuit]
FIG. 4 is a circuit diagram showing the configuration of the push-pull circuit according to the second embodiment of the present invention. In FIG. 4, the same parts as those in FIG.

図４に示すように、本実施形態に係るプッシュプル回路１０Ｂは、ＮチャネルＭＯＳトランジスタ１１、ＰチャネルＭＯＳトランジスタ１２およびバイアス回路２３を有し、これらの構成要素が半導体基板（図示せず）上に集積された構成となっている。 As shown in FIG. 4, the push-pull circuit 10B according to this embodiment has an N-channel MOS transistor 11, a P-channel MOS transistor 12, and a bias circuit 23, and these components are on a semiconductor substrate (not shown). It is the structure integrated in.

ＮチャネルＭＯＳトランジスタ１１およびＰチャネルＭＯＳトランジスタ１２については、第１実施形態の場合と同様の接続関係となっている。すなわち、ＮチャネルＭＯＳトランジスタ１１およびＰチャネルＭＯＳトランジスタ１２は、正側電源ＶＤＤと負側電源ＶＳＳとの間に線対称に接続されている。 The N channel MOS transistor 11 and the P channel MOS transistor 12 have the same connection relationship as in the first embodiment. That is, the N-channel MOS transistor 11 and the P-channel MOS transistor 12 are connected symmetrically between the positive power supply VDD and the negative power supply VSS.

バイアス回路２３は、第１電位ＶＨと第２電位ＶＬとの間に直列に接続された抵抗素子２３１、メモリトランジスタ２３２および抵抗素子２３３を有し、ノードＮに得られる電圧をバイアス電圧Ｖｂｉａｓとして出力する。ここで、第１電位ＶＨは、接地（ＧＮＤ）電位またはＮチャネルＭＯＳトランジスタ１１よりも低い正電位である。第２電位ＶＬは負電位である。 The bias circuit 23 includes a resistance element 231, a memory transistor 232, and a resistance element 233 connected in series between the first potential VH and the second potential VL, and outputs a voltage obtained at the node N as the bias voltage Vbias. To do. Here, the first potential VH is a ground (GND) potential or a positive potential lower than that of the N-channel MOS transistor 11. The second potential VL is a negative potential.

抵抗素子２３１，２３３については、ＭＯＳトランジスタのゲート電極とドレイン電極とを短絡したダイオード接続による負荷に置き換えることも可能である。このとき、ＭＯＳトランジスタの数も１つである必要はない。また、抵抗素子２３３については省略することも可能である。 The resistance elements 231 and 233 can be replaced with a load by diode connection in which the gate electrode and the drain electrode of the MOS transistor are short-circuited. At this time, the number of MOS transistors is not necessarily one. Further, the resistance element 233 can be omitted.

メモリトランジスタ２３２としては、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor）やＭＯＮＯＳ（Metal -Nitride-Oxide-Semiconductor）など、ゲート電極下の絶縁膜中への電荷注入によって閾値電圧Ｖｔｈが変化可能な構造のものを用いることができる。メモリトランジスタ２３２としてはさらに、フローティングゲート型による不揮発性メモリトランジスタを用いることも可能である。この不揮発性メモリトランジスタも、ゲート電極下の絶縁膜中への電荷注入によって閾値電圧Ｖｔｈが変化可能な構造となっている。 As the memory transistor 232, the threshold voltage Vth can be changed by charge injection into an insulating film under the gate electrode, such as MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) or MONOS (Metal-Nitride-Oxide-Semiconductor). A structure can be used. As the memory transistor 232, a floating gate type nonvolatile memory transistor can also be used. This nonvolatile memory transistor also has a structure in which the threshold voltage Vth can be changed by charge injection into the insulating film under the gate electrode.

バイアス回路２３はさらに、メモリトランジスタ２３２のゲート電極と第１，第２電位ＶＨ，ＶＬとの間にそれぞれ接続された抵抗素子２３４，２３５を有している。これら抵抗素子２３４，２３５は、メモリトランジスタ２３２のゲート電極に対してバイアス電圧を与える。 The bias circuit 23 further includes resistance elements 234 and 235 connected between the gate electrode of the memory transistor 232 and the first and second potentials VH and VL, respectively. These resistance elements 234 and 235 apply a bias voltage to the gate electrode of the memory transistor 232.

上記構成のバイアス回路２３において、メモリトランジスタ２３２は、そのゲート電極下の絶縁膜に注入される電荷によって閾値電圧Ｖｔｈが変化するため、ノードＮの電圧、即ちバイアス電圧Ｖｂｉａｓの電圧値が変化する。このバイアス電圧Ｖｂｉａｓは、例えばＮチャネルＭＯＳトランジスタ１１のＰウェルに印加される。これにより、ＮチャネルＭＯＳトランジスタ１１のＰウェルのバイアス電圧Ｖｂｉａｓをメモリトランジスタ２３２によって調整可能となる。 In the bias circuit 23 configured as described above, the threshold voltage Vth of the memory transistor 232 changes depending on the charge injected into the insulating film below the gate electrode, so that the voltage of the node N, that is, the voltage value of the bias voltage Vbias changes. This bias voltage Vbias is applied to the P well of the N channel MOS transistor 11, for example. Thus, the bias voltage Vbias of the P well of the N channel MOS transistor 11 can be adjusted by the memory transistor 232.

このように、ＮチャネルＭＯＳトランジスタ１１のＰウェルに印加するバイアス電圧Ｖｂｉａｓの電圧値を調整することで、アイドリング電流の電流値をあらかじめ定められた電流値、即ち適正な電流値に設定することができる。バイアス電圧ＶｂｉａｓによってＰウェルの電位の調整を可能にするためには、当然のことながら、ＮチャネルＭＯＳトランジスタ１１のＰウェルは半導体基板と電気的に分離された構造となっていることが必要となる。 Thus, by adjusting the voltage value of the bias voltage Vbias applied to the P well of the N channel MOS transistor 11, the current value of the idling current can be set to a predetermined current value, that is, an appropriate current value. it can. In order to make it possible to adjust the potential of the P well by the bias voltage Vbias, it is natural that the P well of the N-channel MOS transistor 11 needs to have a structure that is electrically separated from the semiconductor substrate. Become.

ここでは、バイアス電圧Ｖｂｉａｓの印加先をＮチャネルＭＯＳトランジスタ１１のＰウェルとしたが、これに限られるものではない。具体的には、バイアス電圧Ｖｂｉａｓの印加先をＰチャネルＭＯＳトランジスタ１２のＮウェルとしてもよいし、ＮチャネルＭＯＳトランジスタ１１およびＰチャネルＭＯＳトランジスタ１２の両方のウェルとしてもよい。ＰチャネルＭＯＳトランジスタ１２のＮウェルにバイアスを印加する構成を採る場合は、第１電位ＶＨと第２電位ＶＬはＰチャネルＭＯＳトランジスタ１２のソース電位よりも高い適切なバイアスに設定すればよい。 Here, the application destination of the bias voltage Vbias is the P well of the N-channel MOS transistor 11, but the present invention is not limited to this. Specifically, the application destination of bias voltage Vbias may be the N well of P channel MOS transistor 12, or the wells of both N channel MOS transistor 11 and P channel MOS transistor 12. When a bias is applied to the N well of the P channel MOS transistor 12, the first potential VH and the second potential VL may be set to appropriate biases higher than the source potential of the P channel MOS transistor 12.

［アイドリング電流の電流値の設定］
続いて、上記構成のプッシュプル回路１０Ｂにおいて、バイアス電圧Ｖｂｉａｓによるアイドリング電流の電流値の設定について説明する。 [Setting of idling current value]
Next, setting of the current value of the idling current by the bias voltage Vbias in the push-pull circuit 10B having the above configuration will be described.

プッシュプル回路１０Ｂの構成の場合、Ｐウェルの電圧値に対する閾値電圧Ｖｔｈおよびアイドリング電流の特性（図２参照）から、当該アイドリング電流の電流値の調整を必要とするプッシュプル回路に対して、次のようにしてアイドリング電流の電流値を設定する。 In the case of the configuration of the push-pull circuit 10B, from the characteristics of the threshold voltage Vth and the idling current with respect to the voltage value of the P well (see FIG. 2), the push-pull circuit that requires adjustment of the current value of the idling current is Thus, the current value of the idling current is set.

第１実施形態の場合と同様に、先ず、アイドリング電流の電流値の調整を必要とするプッシュプル回路の正側電源ＶＤＤまたは負側電源ＶＳＳに流れる電流値をモニターする。この電流値のモニターは、測定対象となる回路部分に電流計などを挿入することによって行うことができる。 As in the case of the first embodiment, first, the current value flowing through the positive power supply VDD or the negative power supply VSS of the push-pull circuit that requires adjustment of the current value of the idling current is monitored. This current value can be monitored by inserting an ammeter or the like into the circuit portion to be measured.

モニターした電流値が所望の電流値に対して少ないときはＰウェルの電圧値をプラス側に、所望の電流値に対して多いときはＰウェルの電圧値をマイナス側に変化させることにより、アイドリング電流が所望の電流値になるバイアス電圧Ｖｂｉａｓを求めることができる。 When the monitored current value is smaller than the desired current value, the voltage value of the P well is changed to the plus side, and when the monitored current value is larger than the desired current value, the voltage value of the P well is changed to the minus side. The bias voltage Vbias at which the current becomes a desired current value can be obtained.

そして、必要なバイアス電圧Ｖｂｉａｓの電圧値がわかったところで、当該電圧値が得られるように、バイアス回路２３において、メモリトランジスタ２３２の絶縁膜への電荷注入によって当該メモリトランジスタ２３２の閾値電圧Ｖｔｈを調整する。これにより、バイアス電圧Ｖｂｉａｓの電圧値を調整することができる。 When the voltage value of the required bias voltage Vbias is known, the threshold voltage Vth of the memory transistor 232 is adjusted in the bias circuit 23 by charge injection into the insulating film of the memory transistor 232 so that the voltage value is obtained. To do. Thereby, the voltage value of the bias voltage Vbias can be adjusted.

このようにして、モニターした電流値を基にバイアス電圧Ｖｂｉａｓの電圧値を調整することにより、プッシュプル回路１０Ｂの回路電流値、即ちアイドリング電流の電流値を所望の電流値、即ち適正な電流値に設定することができる。 Thus, by adjusting the voltage value of the bias voltage Vbias based on the monitored current value, the circuit current value of the push-pull circuit 10B, that is, the current value of the idling current is changed to a desired current value, that is, an appropriate current value. Can be set to

なお、上記の設定例では、ＮチャネルＭＯＳトランジスタ１１のＰウェルの電位を調整する場合を例に挙げて説明したが、第１実施形態でも述べたように、ＰチャネルＭＯＳトランジスタ１１のＮウェルの電位を調整する場合も基本的に同じである。 In the above setting example, the case where the potential of the P well of the N channel MOS transistor 11 is adjusted has been described as an example. However, as described in the first embodiment, the N well of the P channel MOS transistor 11 is adjusted. This is basically the same when adjusting the potential.

［第２実施形態の作用効果］
上述したように、ＭＯＳトランジスタ１１，１２の少なくとも一方のウェルに印加するバイアス電圧Ｖｂｉａｓの電圧値を、メモリトランジスタ２３２の閾値電圧Ｖｔｈを変えることによって調整することで、次のような作用効果を得ることができる。すなわち、バイアス電圧Ｖｂｉａｓの電圧値を調整することで、アイドリング電流を適正な電流値に設定できるために、ＭＯＳトランジスタ１１，１２の閾値電圧Ｖｔｈのバラツキを考慮してアイドリング電流の電流値にマージンを持たせた設計をする必要がなくなる。その結果、プッシュプル回路１０Ｂ内を流れる電流値を低減できるために、安定した低消費電力化を実現できる。
[Effects of Second Embodiment]
As described above, by adjusting the voltage value of the bias voltage Vbias applied to at least one of the wells of the MOS transistors 11 and 12 by changing the threshold voltage Vth of the memory transistor 232, the following effects can be obtained. be able to. That is, since the idling current can be set to an appropriate current value by adjusting the voltage value of the bias voltage Vbias, a margin is provided in the current value of the idling current in consideration of variations in the threshold voltage Vth of the MOS transistors 11 and 12. Eliminates the need to design As a result, since the value of the current flowing through the push-pull circuit 10B can be reduced, stable power consumption can be realized.

＜３．適用例＞
以上説明した第１，第２実施形態に係るプッシュプル回路１０Ａ，１０Ｂは、例えば固体撮像装置の出力回路に用いることができる。ただし、固体撮像装置の出力回路への適用は一例に過ぎず、これに限られるものではない。具体的には、オーディオの分野におけるスピーカドライブ回路やオーディオ増幅回路、モータを電流制御する同期整流回路の出力回路、差動信号で外部回路とのインターフェースを行う出力回路などに対して適用可能である。 <3. Application example>
The push-pull circuits 10A and 10B according to the first and second embodiments described above can be used for an output circuit of a solid-state imaging device, for example. However, application to the output circuit of the solid-state imaging device is only an example, and the present invention is not limited to this. Specifically, the present invention can be applied to speaker drive circuits and audio amplifier circuits in the audio field, output circuits of synchronous rectifier circuits that control current of motors, output circuits that interface with external circuits using differential signals, and the like. .

［３−１．固体撮像装置］
以下に、第１，第２実施形態に係るプッシュプル回路１０Ａ，１０Ｂが適用される固体撮像装置について説明する。以下では、固体撮像装置として、例えばインターライン転送（ＩＴ）方式のＣＣＤ固体撮像装置を例に挙げてその基本構成について説明するものとする。 [3-1. Solid-state imaging device]
A solid-state imaging device to which the push-pull circuits 10A and 10B according to the first and second embodiments are applied will be described below. Hereinafter, as a solid-state imaging device, for example, an interline transfer (IT) type CCD solid-state imaging device will be described as an example, and the basic configuration thereof will be described.

図５は、ＣＣＤ固体撮像装置の構成の一例を示す概略構成図である。図５において、例えばＮ型の半導体基板（チップ）５１上に複数のセンサ部（画素）５２が行列状に２次元配置されている。センサ部５２は、例えばＰＮ接合のフォトダイオードを有し、受光した光を露光期間に亘って光電変換し、当該光電変換によって発生する信号電荷を蓄積保持する。 FIG. 5 is a schematic configuration diagram showing an example of the configuration of the CCD solid-state imaging device. In FIG. 5, for example, a plurality of sensor units (pixels) 52 are two-dimensionally arranged in a matrix on an N-type semiconductor substrate (chip) 51. The sensor unit 52 includes, for example, a PN junction photodiode, photoelectrically converts received light over an exposure period, and accumulates and holds signal charges generated by the photoelectric conversion.

これらセンサ部５２の各々には、読出しゲート部５３が隣接して設けられている。読出しゲート部５３は、センサ部５２で光電変換され、当該センサ部５２に蓄積された信号電荷を読み出す。 Each of these sensor units 52 is provided with a read gate unit 53 adjacent thereto. The read gate unit 53 reads the signal charges that have been photoelectrically converted by the sensor unit 52 and accumulated in the sensor unit 52.

また、行列状の画素配列に対して画素列ごとにＣＣＤからなる垂直転送部５４が設けられている。垂直転送部５４は、読出しゲート部５３によってセンサ部５２から読み出された信号電荷を、水平ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。ここに、垂直方向とは、画素列の画素の配列方向（図の上下方向）を言う。 In addition, a vertical transfer unit 54 composed of a CCD is provided for each pixel column with respect to the matrix pixel array. The vertical transfer unit 54 sequentially transfers the signal charges read from the sensor unit 52 by the read gate unit 53 in the vertical direction in portions corresponding to one scanning line (one line) in a part of the horizontal blanking period. . Here, the vertical direction refers to the arrangement direction (vertical direction in the drawing) of the pixels in the pixel column.

垂直転送部５４の一方の端部（即ち、転送先側の端部）には、ＣＣＤからなる水平転送部５６が設けられている。この水平転送部５５には、複数本の垂直転送部５４から１ラインに相当する信号電荷が順にシフト（転送）される。水平転送部５５は、複数本の垂直転送部５４からシフトされる１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間にて順次水平方向に転送する。ここに、水平方向とは、画素行の画素の配列方向（図の左右方向）を言う。 At one end of the vertical transfer unit 54 (that is, the end on the transfer destination side), a horizontal transfer unit 56 made of a CCD is provided. Signal charges corresponding to one line are sequentially shifted (transferred) from the plurality of vertical transfer units 54 to the horizontal transfer unit 55. The horizontal transfer unit 55 sequentially transfers the signal charges for one line shifted from the plurality of vertical transfer units 54 in the horizontal direction in the horizontal scanning period after the horizontal blanking period. Here, the horizontal direction refers to the arrangement direction of pixels in the pixel row (the horizontal direction in the figure).

水平転送部５５の転送先側の端部には、当該水平転送部５５によって転送される信号電荷を電圧信号に変換する電荷電圧変換部５６が設けられている。この電荷電圧変換部５６としては、例えばフローティング・ディフュージョン・アンプ構成のものが用いられる。具体的には、電荷電圧変換部５６は、変換部であるフローティングディフュージョン（ＦＤ）部５６１と、電荷排出部であるリセットドレイン（ＲＤ）部５６２と、リセットゲート（ＲＧ）部５６３とを有する構成となっている。 At the end of the horizontal transfer unit 55 on the transfer destination side, a charge-voltage conversion unit 56 that converts the signal charge transferred by the horizontal transfer unit 55 into a voltage signal is provided. As the charge / voltage conversion unit 56, for example, a floating diffusion amplifier configuration is used. Specifically, the charge voltage conversion unit 56 includes a floating diffusion (FD) unit 561 that is a conversion unit, a reset drain (RD) unit 562 that is a charge discharge unit, and a reset gate (RG) unit 563. It has become.

電荷電圧変換部５６から出力される電圧信号は、バッファとしての機能を持つ出力回路（出力部）５７を介してＣＣＤ撮像信号Ｖｏｕｔとして半導体基板５１外に出力される。出力回路５７は、例えばセンサ部５２、垂直転送部５４、水平転送部５５および電荷電圧変換部５６と同じ半導体基板５１に搭載される周辺回路の一つであり、一般に、多段のソースフォロワ回路を用いて構成される。 The voltage signal output from the charge voltage conversion unit 56 is output to the outside of the semiconductor substrate 51 as a CCD imaging signal Vout through an output circuit (output unit) 57 having a function as a buffer. The output circuit 57 is one of peripheral circuits mounted on the same semiconductor substrate 51 as, for example, the sensor unit 52, the vertical transfer unit 54, the horizontal transfer unit 55, and the charge / voltage conversion unit 56. In general, the output circuit 57 includes a multistage source follower circuit. Constructed using.

（出力回路の回路例）
図６は、出力回路５７の回路構成の一例を示す回路図である。本例に係る出力回路５７は、例えば３段のソースフォロワ回路によって構成され、３段目の回路としてプッシュプル回路を用いた構成となっている。この出力回路５７には、図５に示す電荷電圧変換部５６の出力電圧が入力電圧Ｖｉｎとして与えられる。 (Example of output circuit)
FIG. 6 is a circuit diagram showing an example of the circuit configuration of the output circuit 57. The output circuit 57 according to this example includes, for example, a three-stage source follower circuit, and uses a push-pull circuit as the third-stage circuit. The output voltage of the charge voltage conversion unit 56 shown in FIG. 5 is given to the output circuit 57 as the input voltage Vin.

１段目のソースフォロワ回路５７１は、電源ＶＤＤとグランドとの間に直列に接続された駆動用ＭＯＳトランジスタ５７１１、負荷用ＭＯＳトランジスタ５７１２および抵抗素子５７１３から構成されている。そして、駆動用ＭＯＳトランジスタ５７１１のゲート電極に電荷電圧変換部５６の出力電圧が入力電圧Ｖｉｎとして入力される。 The first-stage source follower circuit 571 includes a driving MOS transistor 5711, a load MOS transistor 5712, and a resistance element 5713 connected in series between the power supply VDD and the ground. Then, the output voltage of the charge-voltage converter 56 is input as the input voltage Vin to the gate electrode of the driving MOS transistor 5711.

２段目のソースフォロワ回路５７２は、電源ＶＤＤとグランドとの間に直列に接続された駆動用ＭＯＳトランジスタ５７２１、負荷用ＭＯＳトランジスタ５７２２および抵抗素子５７２３から構成されている。そして、駆動用ＭＯＳトランジスタ５７２１のゲート電極が１段目の駆動用ＭＯＳトランジスタ５７１１のソース電極に接続されている。 The second-stage source follower circuit 572 includes a driving MOS transistor 5721, a load MOS transistor 5722, and a resistance element 5723 connected in series between the power supply VDD and the ground. The gate electrode of the driving MOS transistor 5721 is connected to the source electrode of the first-stage driving MOS transistor 5711.

３段目のプッシュプル回路５７４は、２段目の駆動用ＭＯＳトランジスタ５７２１のソース電極にゲート電極が共通に接続されたＮチャネルＭＯＳトランジスタ５７４１とＰチャネルＭＯＳトランジスタ５７４２とから構成されている。ＮチャネルＭＯＳトランジスタ５７４１のドレイン電極は電源ＶＤＤに接続されている。ＰチャネルＭＯＳトランジスタ５７４２のドレイン電極は接地されている。 The third-stage push-pull circuit 574 is composed of an N-channel MOS transistor 5741 and a P-channel MOS transistor 5742 whose gate electrodes are commonly connected to the source electrode of the second-stage driving MOS transistor 5721. The drain electrode of the N channel MOS transistor 5741 is connected to the power supply VDD. The drain electrode of P-channel MOS transistor 5742 is grounded.

上記構成の出力回路５７では、３段目の回路をプッシュプル回路５７４で構成し、ＰチャネルＭＯＳトランジスタ５７４２に対しても、ＮチャネルＭＯＳトランジスタ５７４１と同様に、２段目のソースフォロワ回路５７２の出力電圧を与えるようにしている。これにより、３段目の入力電圧の立ち上がりのときはＮチャネルＭＯＳトランジスタ５７４１がソースフォロワの駆動トランジスタとして機能し、立ち下がりのときはＰチャネルＭＯＳトランジスタ５７４２がソースフォロワの駆動トランジスタとして機能する。 In the output circuit 57 having the above-described configuration, the third-stage circuit is configured by the push-pull circuit 574, and the P-channel MOS transistor 5742 is similar to the N-channel MOS transistor 5741 in the second-stage source follower circuit 572. The output voltage is given. Thus, the N-channel MOS transistor 5741 functions as a source follower drive transistor when the input voltage at the third stage rises, and the P-channel MOS transistor 5742 functions as a source follower drive transistor when it falls.

したがって、本例に係る出力回路５７によれば、回路内を流れる電流値を増加させなくても、ＰチャネルＭＯＳトランジスタ５７４２の相互コンダクタンスｇm を高めことで、３段目の入力電圧の立ち上がり時における高速性を高めることができる。これにより、消費電力の増加を伴うことなく、周波数特性の向上を図ることができる。 Therefore, according to the output circuit 57 of this example, the mutual conductance gm of the P-channel MOS transistor 5742 is increased without increasing the value of the current flowing in the circuit, so that the input voltage at the rise of the third stage input voltage is increased. High speed can be improved. Thereby, it is possible to improve the frequency characteristics without increasing the power consumption.

この出力回路５７の３段目のプッシュプル回路５７４として、先述した第１，第２実施形態に係るプッシュプル回路１０Ａ，１０Ｂを用いることができる。これらプッシュプル回路１０Ａ，１０Ｂは、回路内を流れる電流値を低減できるために、安定した低消費電力化を実現できる。したがって、３段目のプッシュプル回路５７４としてプッシュプル回路１０Ａ，１０Ｂを用いることで、出力回路５７の低消費電力化、ひいてはＣＣＤ固体撮像装置５０の低消費電力化を図ることができる。 As the push-pull circuit 574 at the third stage of the output circuit 57, the push-pull circuits 10A and 10B according to the first and second embodiments described above can be used. Since these push-pull circuits 10A and 10B can reduce the value of the current flowing in the circuit, stable power consumption can be realized. Therefore, by using the push-pull circuits 10A and 10B as the third-stage push-pull circuit 574, the power consumption of the output circuit 57 and the power consumption of the CCD solid-state imaging device 50 can be reduced.

（変形例）
上記適用例では、３段構成における３段目の回路としてプッシュプル回路を用いる出力回路に適用した場合を例に挙げて説明したが、この適用例に限られるものではない。具体的には、３段構成における１段目や２段目の回路としてプッシュプル回路を用いることも可能である。また、出力回路としては、３段構成のものに限られるものではなく、例えばプッシュプル回路からなる１段構成のものであってもよい。 (Modification)
In the above application example, the case where the present invention is applied to an output circuit using a push-pull circuit as the third stage circuit in the three-stage configuration has been described as an example. However, the present invention is not limited to this application example. Specifically, a push-pull circuit can be used as a first-stage or second-stage circuit in a three-stage configuration. The output circuit is not limited to a three-stage configuration, and may be a one-stage configuration including a push-pull circuit, for example.

また、上記適用例では、Ｎ型の半導体基板５１を用い、当該半導体基板５１上に出力回路５７等の周辺回路を半導体基板５１の導電型に対応した導電型で作製するとしたが、これらの導電型と逆導電型で作製してもよいことは勿論である。 In the application example described above, the N-type semiconductor substrate 51 is used, and peripheral circuits such as the output circuit 57 are formed on the semiconductor substrate 51 with a conductivity type corresponding to the conductivity type of the semiconductor substrate 51. Needless to say, it may be made of a conductive type opposite to the mold.

また、エリアセンサ型のＣＣＤ固体撮像装置への適用に限られるものではなく、リニアセンサ型のＣＣＤ固体撮像装置など、出力回路にプッシュプル回路を用いる構成を採る固体撮像装置全般に適用可能である。なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。 Further, the present invention is not limited to application to an area sensor type CCD solid-state imaging device, but can be applied to all solid-state imaging devices adopting a configuration using a push-pull circuit as an output circuit, such as a linear sensor type CCD solid-state imaging device. . The solid-state imaging device may be formed as a single chip, or may be in a module-like form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together. Good.

また、本発明は、固体撮像装置への適用に限られるものではなく、当該固体撮像装置を撮像デバイスとして用いる撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。 Further, the present invention is not limited to application to a solid-state imaging device, and can also be applied to an imaging device that uses the solid-state imaging device as an imaging device. Here, the imaging apparatus refers to a camera system such as a digital still camera or a video camera, or an electronic device having an imaging function such as a mobile phone.

なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。また、本発明は、撮像機能を有する電子機器への適用に限られるものではなく、回路の一部にプッシュプル回路を用いる電子機器全般に適用可能である。具体的には、一例として、スピーカドライブ回路やオーディオ増幅回路などを有するオーディオ機器が挙げられる。 Note that the above-described module form mounted on an electronic device, that is, a camera module may be used as an imaging device. Further, the present invention is not limited to application to an electronic device having an imaging function, and can be applied to all electronic devices using a push-pull circuit as a part of the circuit. Specifically, an audio device having a speaker drive circuit, an audio amplifier circuit, or the like can be given as an example.

［３−２．撮像装置］
図７は、本発明に係る撮像装置の構成の一例を示すブロック図である。図７に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理回路であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。 [3-2. Imaging device]
FIG. 7 is a block diagram showing an example of the configuration of the imaging apparatus according to the present invention. As shown in FIG. 7, an imaging apparatus 100 according to the present invention includes an optical system including a lens group 101 and the like, an imaging element 102, a DSP circuit 103 which is a camera signal processing circuit, a frame memory 104, a display apparatus 105, and a recording apparatus 106. The operation system 107 and the power supply system 108 are included. The DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, the operation system 107, and the power supply system 108 are connected to each other via a bus line 109.

レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述したＣＣＤ固体撮像装置５０を用いることができる。 The lens group 101 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging element 102. The imaging element 102 converts the amount of incident light imaged on the imaging surface by the lens group 101 into an electrical signal in units of pixels and outputs the electrical signal. As the imaging element 102, the above-described CCD solid-state imaging device 50 can be used.

表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。 The display device 105 includes a panel type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the image sensor 102. The recording device 106 records a moving image or a still image captured by the image sensor 102 on a recording medium such as a video tape or a DVD (Digital Versatile Disk).

操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。 The operation system 107 issues operation commands for various functions of the imaging apparatus under operation by the user. The power supply system 108 appropriately supplies various power supplies serving as operation power supplies for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.

先述したＣＣＤ固体撮像装置５０は、その出力回路５７に第１，第２実施形態に係るプッシュプル回路１０Ａ，１０Ｂを用いたことで、出力回路５７の低消費電力化、ひいてはＣＣＤ固体撮像装置５０の低消費電力化を図ることができる。したがって、当該ＣＣＤ固体撮像装置５０を撮像素子１０２として用いることで、低消費電力の撮像装置を提供できる。
The CCD solid-state imaging device 50 described above uses the push-pull circuits 10A and 10B according to the first and second embodiments for the output circuit 57, thereby reducing the power consumption of the output circuit 57, and consequently the CCD solid-state imaging device 50. The power consumption can be reduced. Therefore, by using the CCD solid-state imaging device 50 as the imaging element 102, an imaging device with low power consumption can be provided.

本発明の第１実施形態に係るプッシュプル回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a push-pull circuit according to a first embodiment of the present invention. ＮチャネルＭＯＳトランジスタのＰウェルに対するＮチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈとそのときのプッシュプル回路に流れるアイドリング電流の電流値を示す特性図である。It is a characteristic diagram showing the threshold voltage Vth of the N channel MOS transistor with respect to the P well of the N channel MOS transistor and the current value of the idling current flowing in the push-pull circuit at that time. ＰチャネルＭＯＳトランジスタのＮウェルに対するＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈとそのときのプッシュプル回路に流れるアイドリング電流の電流値を示す特性図である。It is a characteristic diagram showing the threshold voltage Vth of the P channel MOS transistor with respect to the N well of the P channel MOS transistor and the current value of the idling current flowing in the push-pull circuit at that time. 本発明の第２実施形態に係るプッシュプル回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the push pull circuit which concerns on 2nd Embodiment of this invention. ＣＣＤ固体撮像装置の構成の一例を示す概略構成図である。It is a schematic block diagram which shows an example of a structure of a CCD solid-state imaging device. 出力回路の回路構成の一例を示す回路図である。It is a circuit diagram which shows an example of the circuit structure of an output circuit. 本発明に係る撮像装置の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the imaging device which concerns on this invention.

符号の説明Explanation of symbols

１０Ａ，１０Ｂ…プッシュプル回路、１１…ＮチャネルＭＯＳトランジスタ、１２…ＰチャネルＭＯＳトランジスタ、１３，２３…バイアス回路、２３２…メモリトランジスタ、５０…ＣＣＤ固体撮像装置、５１…半導体基板、５２…センサ部（画素）、５３…読出しゲート部、５４…垂直転送部、５５…水平転送部、５６…電荷電圧変換部、５７…出力回路 DESCRIPTION OF SYMBOLS 10A, 10B ... Push-pull circuit, 11 ... N channel MOS transistor, 12 ... P channel MOS transistor, 13, 23 ... Bias circuit, 232 ... Memory transistor, 50 ... CCD solid-state imaging device, 51 ... Semiconductor substrate, 52 ... Sensor part (Pixel), 53... Readout gate section, 54... Vertical transfer section, 55... Horizontal transfer section, 56.

Claims

ＮチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタに対して線対称に接続されたＰチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタの少なくとも一方のウェルに印加するバイアス電圧の電圧値により、回路に流れるアイドリング電流をあらかじめ定められた電流値に設定するバイアス回路と
を備えるプッシュプル回路。 An N-channel MOS transistor;
A P-channel MOS transistor connected in line symmetry to the N-channel MOS transistor;
A push-pull circuit comprising: a bias circuit that sets an idling current flowing through the circuit to a predetermined current value according to a voltage value of a bias voltage applied to at least one well of the N-channel MOS transistor and the P-channel MOS transistor.

前記バイアス回路は、前記ＮチャネルＭＯＳトランジスタのＰウェルにバイアスを印加する状態では、接地電位または前記ＮチャネルＭＯＳトランジスタのソース電位よりも低い正電位と負電位との間に接続された抵抗分割回路からなり、前記ＰチャネルＭＯＳトランジスタのＮウェルにバイアスを印加する状態では、前記ＰチャネルＭＯＳトランジスタのソース電位よりも高い２つの電位間に接続された抵抗分割回路からなり、当該抵抗分割回路の分圧ノードに得られる電圧を前記バイアス電圧とする
請求項１記載のプッシュプル回路。 The bias circuit is a resistance divider circuit connected between a positive potential and a negative potential lower than a ground potential or a source potential of the N channel MOS transistor in a state in which a bias is applied to the P well of the N channel MOS transistor. In the state in which a bias is applied to the N well of the P channel MOS transistor, the resistor divider circuit is connected between two potentials higher than the source potential of the P channel MOS transistor. The push-pull circuit according to claim 1, wherein a voltage obtained at a voltage node is the bias voltage.

前記バイアス回路は、前記抵抗分割回路の抵抗分割比を変えることによって前記バイアス電圧の電圧値を調整する
請求項２記載のプッシュプル回路。 The push-pull circuit according to claim 2, wherein the bias circuit adjusts a voltage value of the bias voltage by changing a resistance division ratio of the resistance dividing circuit.

前記バイアス回路は、メモリトランジスタを有し、当該メモリトランジスタの閾値電圧を変えることによって前記バイアス電圧の電圧値を調整する
請求項１記載のプッシュプル回路。 The push-pull circuit according to claim 1, wherein the bias circuit includes a memory transistor and adjusts a voltage value of the bias voltage by changing a threshold voltage of the memory transistor.

前記メモリトランジスタは、ゲート電極下の絶縁膜への電荷注入によって当該メモリトランジスタの閾値電圧を変える
請求項４記載のプッシュプル回路。 The push-pull circuit according to claim 4, wherein the memory transistor changes a threshold voltage of the memory transistor by injecting charge into an insulating film under a gate electrode.

ＮチャネルＭＯＳトランジスタと、前記ＮチャネルＭＯＳトランジスタに対して線対称に接続されたＰチャネルＭＯＳトランジスタとを有するプッシュプル回路に流れるアイドリング電流の設定に当たって、
前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタの少なくとも一方のウェルに印加するバイアス電圧の電圧値により、前記プッシュプル回路に流れるアイドリング電流をあらかじめ定められた電流値に設定する
プッシュプル回路のアイドリング電流設定方法。 In setting an idling current flowing in a push-pull circuit having an N-channel MOS transistor and a P-channel MOS transistor connected in line symmetry with the N-channel MOS transistor,
The idling current flowing in the push-pull circuit is set to a predetermined current value by the voltage value of the bias voltage applied to at least one well of the N-channel MOS transistor and the P-channel MOS transistor. Setting method.

信号電荷を転送する電荷転送部と、
前記電荷転送部によって転送される信号電荷に対応した電気信号を出力するプッシュプル回路を含む出力回路とを具備し、
前記プッシュプル回路は、
ＮチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタに対して線対称に接続されたＰチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタの少なくとも一方のウェルに印加するバイアス電圧の電圧値により、回路に流れるアイドリング電流をあらかじめ定められた電流値に設定するバイアス回路とを備える
固体撮像装置。 A charge transfer section for transferring signal charges;
An output circuit including a push-pull circuit that outputs an electrical signal corresponding to the signal charge transferred by the charge transfer unit;
The push-pull circuit is
An N-channel MOS transistor;
A P-channel MOS transistor connected in line symmetry to the N-channel MOS transistor;
A solid-state imaging device comprising: a bias circuit that sets an idling current flowing in the circuit to a predetermined current value according to a voltage value of a bias voltage applied to at least one well of the N-channel MOS transistor and the P-channel MOS transistor.

ＮチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタに対して線対称に接続されたＰチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタの少なくとも一方のウェルに印加するバイアス電圧の電圧値により、回路に流れるアイドリング電流をあらかじめ定められた電流値に設定するバイアス回路と
を備えるプッシュプル回路を有する電子機器。 An N-channel MOS transistor;
A P-channel MOS transistor connected in line symmetry to the N-channel MOS transistor;
A push-pull circuit comprising: a bias circuit that sets an idling current flowing in the circuit to a predetermined current value according to a voltage value of a bias voltage applied to at least one well of the N-channel MOS transistor and the P-channel MOS transistor. Electronic equipment that has.