JP2010081020A

JP2010081020A - スイッチング制御回路

Info

Publication number: JP2010081020A
Application number: JP2008243969A
Authority: JP
Inventors: Kengo Kimura; 研吾木村
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2008-09-24
Filing date: 2008-09-24
Publication date: 2010-04-08
Also published as: US7999602B2; US20100090541A1

Abstract

【課題】ハーフブリッジ回路を構成する２つのスイッチング素子を共にオンさせるような２つのパルス信号が入力された場合であっても、２つのスイッチング素子が同時にオンすることを確実に防止すること。
【解決手段】第１パルス信号と第２パルス信号に基づいて、第１出力端子（ＤＲＶ１）４からＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０に第１駆動信号が出力され、第１パルス信号と第２パルス信号に基づいて、第２出力端子（ＤＲＶ２）５から第２スイッチング素子であるＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１に第２駆動信号が出力されるように構成され、保護回路２０によりＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１のうちの少なくとも一方がオフされるようにした。
【選択図】図１

Description

本発明は、直流電源に接続されたハーフブリッジ回路の第１スイッチング素子及び第２スイッチング素子の駆動を制御するスイッチング制御回路に関する。

従来より、ハーフブリッジ回路を構成する２つのスイッチング素子であるたとえばＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）は、互いに直列に接続され、パワー集積回路（制御回路）からのパルス信号に基づいてオン／オフすることにより、直流電源からの電力を負荷に供給する。

このようなハーフブリッジ回路を構成するＭＯＳＦＥＴでは、それぞれが同時にオンすると、それぞれに流れる貫通電流によって発熱したり、発煙したり、発火したり、あるいは破壊されたりしてしまうため、それぞれのＭＯＳＦＥＴが同時にオンしないような対策が講じられている。

このような対策を講じるようにしたものとして、特許文献１では、突発的なノイズパルスによってパワー集積回路が誤動作し、２つのＭＯＳＦＥＴが同時にオンすることを防止するために、ハイサイド側のＭＯＳＦＥＴをリセット優先としたリセット優先レベルシフト回路を提案している。

特開平０８−６５１４３号公報

上述した特許文献１のリセット優先レベルシフト回路では、ハーフブリッジ回路を構成するハイサイド側のＭＯＳＦＥＴがリセット優先とされているため、周辺器機からの突発的なノイズパルスによりパワー集積回路が誤動作しても、２つのＭＯＳＦＥＴが同時にオンすることが防止できる。

ところが、たとえば制御回路に外部回路から２つのパルス信号が入力されるとき、２つのパルス信号を送信するラインが、ある電位を有するラインとショートするようなアブノーマル（異常状態）時には、ハイサイド及びローサイドのＭＯＳＦＥＴを共にオンさせるような２つのパルス信号が入力されてしまい、ＭＯＳＦＥＴが同時にオンすることを防止することができないという問題があった。

本発明は、このような状況に鑑みてなされたものであり、ハーフブリッジ回路を構成する２つのスイッチング素子を共にオンさせるような２つのパルス信号が入力された場合であっても、２つのスイッチング素子が同時にオンすることを確実に防止することができるスイッチング制御回路を提供することを目的とする。

本発明のスイッチング制御回路は、ハーフブリッジ回路を構成する第１スイッチング素子及び第２スイッチング素子を駆動するためのスイッチング制御回路であって、第１パルス信号及び第２パルス信号に基づいて、前記第1スイッチング素子に第１駆動信号を出力する第１出力端子と、第１パルス信号及び第２パルス信号に基づいて、前記第２スイッチング素子に第２駆動信号を出力する第２出力端子と、前記第１パルス信号及び前記第２パルス信号が入力されると、前記第１スイッチング素子及び第２スイッチング素子のうちの少なくとも一方をオフさせる前記第１駆動信号と前記第２駆動信号を出力する保護回路とを備えることを特徴とする。
また、前記保護回路は、第１パルス信号及び第２パルス信号が共に前記第1スイッチング素子と前記第２スイッチング素子をオンさせる信号であるとき、前記第1スイッチング素子と前記第２スイッチング素子とが共にオフとなる前記第１駆動信号と前記第２駆動信号とが出力されるように構成された論理回路を有するようにすることもできる。
また、前記保護回路は、第１パルス信号及び第２パルス信号が共に前記第1スイッチング素子と前記第２スイッチング素子とをオフさせる信号であるとき、前記第1スイッチング素子と前記第２スイッチング素子とが共にオフとなる前記第１駆動信号と前記第２駆動信号とが出力されるように構成された論理回路を有するようにすることもできる。
また、前記第１駆動信号は、前記第１スイッチング素子がオンする直前に回路内部で定められた所定の両オフ期間を有し、前記第２駆動信号は、前記第２スイッチング素子がオンする直前に回路内部で定められた所定の両オフ期間を有するようにすることもできる。
本発明のスイッチング制御回路では、第１パルス信号及び第２パルス信号に基づいて、第１出力端子から第1スイッチング素子に第１駆動信号が出力され、第１パルス信号及び第２パルス信号に基づいて、第２出力端子から第２スイッチング素子に第２駆動信号が出力されるように構成され、第１パルス信号及び第２パルス信号が入力されると、保護回路により第１スイッチング素子及び第２スイッチング素子のうちの少なくとも一方がオフされる。

本発明のスイッチング制御回路によれば、第１パルス信号及び第２パルス信号が入力されると、保護回路により第１スイッチング素子及び第２スイッチング素子のうちの少なくとも一方がオフされるようにしたので、ハーフブリッジ回路を構成する２つのスイッチング素子を共にオンさせるような２つのパルス信号が入力された場合であっても、２つのスイッチング素子が同時にオンすることを確実に防止することができる。

（第１実施形態）
以下、本発明の実施形態の詳細について説明する。図１は、本発明のスイッチング制御回路の第１実施形態を示す回路図である。

まず、図１に示すように、スイッチング制御回路１は、第１入力端子（ＣＫＩ１）２、第２入力端子（ＣＫＩ２）３、第１出力端子（ＤＲＶ１）４、第２出力端子（ＤＲＶ２）５、両ＯＦＦ期間（ＤＴＣ）決定端子６、電源電圧（ＶＣＣ）入力端子７、保護回路２０を備えている。なお、図中符号８は直流電源（ＶＤＤ）を示し、符号９はＧＮＤ端子を示し、符号１０はハーフブリッジ回路を構成するハイサイド側のＰ型ＭＯＳＦＥＴ（ＭＯＳ１）を示し、符号１１はハーフブリッジ回路を構成するローサイド側のＮ型ＭＯＳＦＥＴ（ＭＯＳ２）を示し、符号１２は負荷（ＲＯＡＤ）を示している。

第１入力端子（ＣＫＩ１）２には、マイクロコンピュータ等の外部からの第１パルス信号が入力される。第２入力端子（ＣＫＩ２）３には、マイクロコンピュータ等の外部からの第２パルス信号が入力される。

第１出力端子（ＤＲＶ１）４は、スイッチング制御回路１が、第１パルス信号及び第２パルス信号に基づいて生成する第１駆動信号をＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０のゲート端子に出力し、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０をオン／オフさせる。第２出力端子（ＤＲＶ２）５は、スイッチング制御回路１が、第１パルス信号及び第２パルス信号に基づいて生成する第２駆動信号をＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１のゲート端子に出力し、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ２）１１をオン／オフさせる。

両ＯＦＦ期間（ＤＴＣ）決定端子６は、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１のデットタイムを決定する。ここで、デットタイムは、後述の定電流回路３２の電流値と、両ＯＦＦ期間（ＤＴＣ）決定端子６に接続されている抵抗６ａの抵抗値と、後述のコンデンサ２６，２７のキャパシタ容量とによって決定される。電源電圧（ＶＣＣ）入力端子７には、スイッチング制御回路１の動作に必要な駆動電源が入力される。

保護回路２０は、ＮＯＴゲート２１，２２、論理回路２３、Ｎ型ＭＯＳＦＥＴ２４，２５、コンデンサ２６，２７、ＮＯＴゲート２８，２９、ドライバゲート３０、ＮＯＴゲート３１、定電流回路３２を有している。

ＮＯＴゲート２１，２２は、ヒステリシス特性を有したＮＯＴゲートであり、第１入力端子（ＣＫＩ１）２と第２入力端子（ＣＫＩ２）３に入力される第１パルス信号と第２パルス信号を、Ｈ→Ｌ又はＬ→Ｈに反転させる。

論理回路２３は、ＮＯＴゲート２３ａ，２３ｂ、ＮＡＮＤゲート２３ｃ，２３ｄを有している。ＮＯＴゲート２３ａ，２３ｂは、ＮＯＴゲート２１，２２の出力をＨ→Ｌ又はＬ→Ｈに反転させる。

ＮＡＮＤゲート２３ｃは、ＮＯＴゲート２３ａの出力と、ＮＯＴゲート２２の出力が共にＨのときにのみＬを出力し、その他はＨを出力する。ＮＡＮＤゲート２３ｄは、ＮＯＴゲート２３ｂの出力と、ＮＯＴゲート２１の出力が共にＨのときにのみＬを出力し、その他はＨを出力する。

Ｎ型ＭＯＳＦＥＴ２４，２５は、ＮＡＮＤゲート２３ｃ，２３ｄからの出力がＨのときオンする。コンデンサ２６，２７は、Ｎ型ＭＯＳＦＥＴ２４，２５がオフしたときに定電流回路３２から出力される電流に基づき電荷を蓄え、Ｎ型ＭＯＳＦＥＴ２４，２５がオンしたときに蓄えた電荷を放電する。

定電流回路３２は、たとえばＰＮＰ型のトランジスタ３２ａ，３２ｂからなるカレントミラー回路と、同じくＰＮＰ型のトランジスタ３２ａ，３２ｃからなるカレントミラー回路とを有している。そして、デットタイムが、両ＯＦＦ期間（ＤＴＣ）決定端子６に接続されている抵抗６ａの抵抗値と、コンデンサ２６，２７のキャパシタ容量とによって決定されるようになっている。

ＮＯＴゲート２８，２９は、ヒステリシス特性を有したＮＯＴゲートであり、Ｎ型ＭＯＳＦＥＴ２４，２５、言い換えるとコンデンサ２６，２７の出力をＨ→Ｌ又はＬ→Ｈに反転させる。

ドライバゲート３０は、ＮＯＴゲート２８の出力を反転させずにそのままＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０のゲート端子に出力する。ＮＯＴゲート３１は、ＮＯＴゲート２９の出力をＨ→Ｌ又はＬ→Ｈに反転させ、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ２）１１のゲート端子に出力する。

次に、図１のスイッチング制御回路１の動作について、図２及び図３を用いて説明する。ここで、図２は図１の保護回路２０による論理出力を示す図であり、図３は図１のスイッチング制御回路１に入力されるパルス信号とスイッチング制御回路１から出力されるパルス信号を説明するためのタイミングチャートである。

まず、図２に示すように、第１入力端子（ＣＫＩ１）２及び第２入力端子（ＣＫＩ２）３に入力される第１パルス信号及び第２パルス信号が共にＬであるとき、ＮＡＮＤゲート２３ｃ及びＮＡＮＤゲート２３ｄの出力であるＡ及びＢは共にＨとなる。このとき、第１出力端子（ＤＲＶ１）４からの出力がＨであり、第２出力端子（ＤＲＶ２）５からの出力がＬであることから、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が共にＯＦＦとなる。

次に、第１入力端子（ＣＫＩ１）２に入力される第１パルス信号がＬで、第２入力端子（ＣＫＩ２）３に入力される第２パルス信号がＨであるとき、ＮＡＮＤゲート２３ｃの出力であるＡはＨで、ＮＡＮＤゲート２３ｄの出力であるＢはＬとなる。このとき、第１出力端子（ＤＲＶ１）４及び第２出力端子（ＤＲＶ２）５からの出力が共にＨであることから、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０がＯＦＦとなり、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ２）１１がＯＮとなる。

次に、第１入力端子（ＣＫＩ１）２に入力される第１パルス信号がＨで、第２入力端子（ＣＫＩ２）３に入力される第２パルス信号がＬであるとき、ＮＡＮＤゲート２３ｃの出力であるＡはＬで、ＮＡＮＤゲート２３ｄの出力であるＢはＨとなる。このとき、第１出力端子（ＤＲＶ１）４及び第２出力端子（ＤＲＶ２）５からの出力が共にＬであることから、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０がＯＮとなり、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ２）１１がＯＦＦとなる。

次に、第１入力端子（ＣＫＩ１）２及び第２入力端子（ＣＫＩ２）３に入力される第１パルス信号及び第２パルス信号が共にＨであるとき、ＮＡＮＤゲート２３ｃ及びＮＡＮＤゲート２３ｄの出力であるＡ及びＢは共にＨとなる。このとき、第１出力端子（ＤＲＶ１）４からの出力がＨであり、第２出力端子（ＤＲＶ２）５からの出力がＬであることから、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が共にＯＦＦとなる。

以上のことから、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が共にＯＮとなるようなパルス信号、すなわち第１入力端子（ＣＫＩ１）２に入力される第１パルス信号と第２入力端子（ＣＫＩ２）３に入力される第２パルス信号が共にＨであっても、保護回路２０における論理回路２３により、第１出力端子（ＤＲＶ１）４からの出力がＨであり、第２出力端子（ＤＲＶ２）５からの出力がＬである。これにより、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が共にＯＦＦとなり、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が共にＯＮとなることによる弊害の発生が無くなる。

次に、定電流回路３２によるデッドタイムの生成について説明する。定電流回路３２は、たとえばＰＮＰ型のトランジスタ３２ａ，３２ｂからなるカレントミラー回路と、同じくＰＮＰ型のトランジスタ３２ａ，３２ｃからなるカレントミラー回路からなる。ＰＮＰ型のトランジスタ３２ａ，３２ｂ及び３２ｃのベース端子が互いに接続される接続点は、ＰＮＰ型のトランジスタ３２ａのコレクタ端子と抵抗６ａの一端とに接続される。抵抗６ａの他端は接地される。ＰＮＰ型のトランジスタ３２ａ，３２ｂ及び３２ｃのエミッタ端子が互いに接続される接続点は、内部ＲＥＧに接続される。ＰＮＰ型のトランジスタ３２ｂのコレクタ端子は、Ｎ型ＭＯＳＦＥＴ２４のドレイン端子とコンデンサ２６の一端とＮＯＴゲート２８の入力端子との接続点に接続される。ＰＮＰ型のトランジスタ３２ｃのコレクタ端子は、Ｎ型ＭＯＳＦＥＴ２５のドレイン端子とコンデンサ２７の一端とＮＯＴゲート２９の入力端子との接続点に接続される。ＰＮＰ型のトランジスタ３２ｂ，３２ｃからの電流は、両ＯＦＦ期間（ＤＴＣ）決定端子６に接続されている抵抗６ａの抵抗値によって決定される。

ＰＮＰ型のトランジスタ３２ｂ，３２ｃからの電流は、Ｎ型ＭＯＳＦＥＴ２４，２５がオンしているときＮ型ＭＯＳＦＥＴ２４，２５を介してＧＮＤに流れ、Ｎ型ＭＯＳＦＥＴ２４，２５がオフしているときコンデンサ２６，２７に流れ、電荷が蓄えられる。そして、Ｎ型ＭＯＳＦＥＴ２４，２５がオンしているときコンデンサ２６，２７に蓄えられた電荷はＮ型ＭＯＳＦＥＴ２４，２５を介してＧＮＤに放電され、約０Ｖ（Ｎ型ＭＯＳＦＥＴ２４，２５のオン電圧）になる。また、Ｎ型ＭＯＳＦＥＴ２４，２５がオフするとＰＮＰ型のトランジスタ３２ｂ，３２ｃからの電流はコンデンサ２６，２７に流れ、コンデンサ２６，２７は抵抗６ａの抵抗値によって決まる一定の電流で充電され、電圧が直線的に上昇する。

トランジスタ３２ｂ，３２ｃからの定電流でコンデンサ２６、２７の電圧が約０Ｖから直線的に充電され、ＮＯＴゲート２８，２９の入力が出力反転の閾値に達すると、Ｎ型ＭＯＳＦＥＴ２４，２５からの信号をＨからＬに反転させる。このときＮＯＴゲート２８，２９信号がＬに変化するタイミングは、Ｎ型ＭＯＳＦＥＴ２４，２５信号がＬに変化したタイミングからＮＯＴゲート２８，２９の出力反転の閾値に達するまでの時間だけ遅延する。

この遅延時間がデットタイム（ＤＴ）になる。そして、ドライバゲート３０はＮＯＴゲート２８の出力を反転させずにそのまま出力し、ＮＯＴゲート３１はＮＯＴゲート２９の出力をＨ→Ｌ又はＬ→Ｈに反転させて出力する。図３に、デッドタイムＤＴが付加されたＤＲＶ１、ＤＲＶ２の信号の様子を示してある。

図３に示すように、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が共に、上述した両ＯＦＦ期間（ＤＴＣ）決定端子６によって決定されるデットタイム（ＤＴ）でのオフ状態からオン状態に移行するため、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１がオフ時間を持って動作しても、同時オンが確実に防止される。

このように第１実施形態では、保護回路２０における論理回路２３を、第１パルス信号と第２パルス信号に基づいて、第１パルス信号がＨ、第２パルス信号がＬのときのみ第１出力端子（ＤＲＶ１）４からＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０に第１駆動信号が出力され、第２パルス信号がＨ、第１パルス信号がＬのときのみ第２出力端子（ＤＲＶ２）５からＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１に第１駆動信号が出力されるように構成している。

また、保護回路２０における論理回路２３はＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１のうちの少なくとも一方がオフされるように構成されている。したがって、ハーフブリッジ回路を構成する２つのＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１を共にオンさせるような２つのパルス信号が入力された場合であっても、２つのＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が同時にオンすることを確実に防止することができる。

また、第１実施形態では、第１駆動信号がＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０がオンする直前に両ＯＦＦ期間（ＤＴＣ）決定端子６で定められた所定の両オフ期間であるデットタイム（ＤＴ）を有し、第２駆動信号がＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１がオンする直前に両ＯＦＦ期間（ＤＴＣ）決定端子６で定められた所定の両オフ期間であるデットタイム（ＤＴ）を有している。そのため、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が共に、そのデットタイム（ＤＴ）でのオフ状態からオン状態に移行するため、Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１がオフ時間を持って動作しても、同時オンが確実に防止される。

また、第１実施形態では、スイッチング制御回路１が第１パルス信号が入力される第１入力端子である第１入力端子（ＣＫＩ１）２と、第２パルス信号が入力される第２入力端子である第２入力端子（ＣＫＩ２）３とを有しているため、第１入力端子（ＣＫＩ１）２及び第２入力端子（ＣＫＩ２）３により、マイクロコンピュータ等の外部からの第１パルス信号及び第２パルス信号を取り込むことができる。

（第２実施形態）
図４は、図１のスイッチング制御回路１の構成を変えた場合の第２実施形態を示す回路図である。なお、以下に示す図において、図１と共通する部分には同一符号を付し、重複する説明は適宜行うものとする。

同図に示すように、スイッチング制御回路１Ａには、電源電圧（ＶＳ）入力端子１３、レベルシフト出力端子（ＶＯ）１４、ダイオード１５、コンデンサ１６、高圧ＤＣ電圧電源１７が追加されている。また、図１のハイサイド側のＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０がＮ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａに置き換えられている。

また、保護回路２０Ａにおいては、図１のドライバゲート３０がＮＯＴゲート３０ａに置き換えられているとともに、レベルシフト回路３３とドライバゲート３４とが追加されている。

ここで、レベルシフト出力端子（ＶＯ）１４は、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａのソースとＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１のドレインとの間に接続されるようになっている。これにより、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａは、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａのソースとＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１のドレインとの間の電位を基準電位とし、その基準電位と高圧ＤＣ電圧電源１７の電位との間でスイッチング動作を行う。また、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ２）１１は、接地電位を基準電位とし、この基準電位とＮ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａのソースとＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１のドレインとの間の電位との間でスイッチング動作を行う。

また、ハイサイド側のＮ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａは、高電圧で駆動されるため、第１出力端子（ＤＲＶ１）４からＮ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａに出力される第１駆動信号であるパルス信号はレベルシフト回路３３によって高圧にシフトされるようになっている。

次に、図４のスイッチング制御回路１Ａの動作について、図５及び図６を用いて説明する。ここで、図５は図４の保護回路２０Ａによる論理出力を示す図であり、図６は図４のスイッチング制御回路１Ａに入力されるパルス信号とスイッチング制御回路１Ａから出力されるパルス信号を説明するためのタイミングチャートである。

まず、図５に示すように、保護回路２０Ａによる論理出力は、図２の保護回路２０による論理出力とほぼ同じである。ただし、第２実施形態では、図１のＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０がＮ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａに置き換えられているとともに、図１のドライバゲート３０がＮＯＴゲート３０ａに置き換えられているため、第１出力端子（ＤＲＶ１）４からの出力が図１の第１出力端子（ＤＲＶ１）４からの出力に対して全て反転している。

以上のことから、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａ及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が共にＯＮとなるようなパルス信号、すなわち、第１入力端子（ＣＫＩ１）２及び第２入力端子（ＣＫＩ２）３に入力される第1パルス信号及び第２パルス信号が共にＨであっても、論理回路２３の出力であるＮＡＮＤゲート２３ｃの出力のＡがＨで、ＮＡＮＤゲート２３ｄの出力のＢがＨとなる。これにより、第１出力端子（ＤＲＶ１）４及び第２出力端子（ＤＲＶ２）５からの出力が共にＬとされ、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａ及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が共にＯＦＦとされることから、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａ及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が共にＯＮとなることによる弊害の発生が無くなる。

また、本実施形態でも上記第１実施形態と同様、図６に示すように、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａ及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が共に、上述した両ＯＦＦ期間（ＤＴＣ）決定端子６によって決定されるデットタイム（ＤＴ）を有してオフ状態からオン状態に移行するため、Ｎ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａ及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１がＯＦＦ時間を持って動作しても、同時ＯＮが確実に防止される。

このように第２実施形態では、レベルシフト回路３３により、ハイサイド側のＮ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａを駆動するようにしても、上記同様に、２つのＮ型ＭＯＳＦＥＴ（ＭＯＳ１）１１ａ及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１が同時にオンすることを確実に防止することができる。

本発明のスイッチング制御回路の第１実施形態を示す回路図である。図１の保護回路による論理出力を示す図である。図１のスイッチング制御回路に入力されるパルス信号とスイッチング制御回路から出力されるパルス信号を説明するためのタイミングチャートである。図１のスイッチング制御回路の構成を変えた場合の第２実施形態を示す回路図である。図４の保護回路による論理出力を示す図である。図４のスイッチング制御回路入力されるパルス信号とスイッチング制御回路から出力されるパルス信号を説明するためのタイミングチャートである。

符号の説明

１，１Ａスイッチング制御回路
２第１入力端子（ＣＫＩ１）
３第２入力端子（ＣＫＩ２）
４第１出力端子（ＤＲＶ１）
５第２出力端子（ＤＲＶ２）
６両ＯＦＦ期間（ＤＴＣ）決定端子
８直流電源（ＶＤＤ）
１０Ｐ型ＭＯＳＦＥＴ（ＭＯＳ１）
１１Ｎ型ＭＯＳＦＥＴ（ＭＯＳ２）
１１ａＮ型ＭＯＳＦＥＴ（ＭＯＳ１）
１２負荷
１７高圧ＤＣ電圧電源
２０，２０Ａ保護回路
２３論理回路
３２定電流回路
３３レベルシフト回路

Claims

ハーフブリッジ回路を構成する第１スイッチング素子及び第２スイッチング素子を駆動するためのスイッチング制御回路であって、
第１パルス信号及び第２パルス信号に基づいて、前記第1スイッチング素子に第１駆動信号を出力する第１出力端子と、
第１パルス信号及び第２パルス信号に基づいて、前記第２スイッチング素子に第２駆動信号を出力する第２出力端子と、
前記第１パルス信号及び前記第２パルス信号が入力されると、前記第１スイッチング素子及び第２スイッチング素子のうちの少なくとも一方をオフさせる前記第１駆動信号と前記第２駆動信号を出力する保護回路とを備える
ことを特徴とするスイッチング制御回路。
前記保護回路は、第１パルス信号及び第２パルス信号が共に前記第1スイッチング素子と前記第２スイッチング素子をオンさせる信号であるとき、前記第1スイッチング素子と前記第２スイッチング素子とが共にオフとなる前記第１駆動信号と前記第２駆動信号とが出力されるように構成された論理回路を有することを特徴とする請求項１に記載のスイッチング制御回路。
前記保護回路は、第１パルス信号及び第２パルス信号が共に前記第1スイッチング素子と前記第２スイッチング素子とをオフさせる信号であるとき、前記第1スイッチング素子と前記第２スイッチング素子とが共にオフとなる前記第１駆動信号と前記第２駆動信号とが出力されるように構成された論理回路を有することを特徴とする請求項１又は２に記載のスイッチング制御回路。
前記第１駆動信号は、前記第１スイッチング素子がオンする直前に回路内部で定められた所定の両オフ期間を有し、
前記第２駆動信号は、前記第２スイッチング素子がオンする直前に回路内部で定められた所定の両オフ期間を有する
ことを特徴とする請求項１〜３のいずれかに記載のスイッチング制御回路。