JP2010076127A - Synchronizing signal detecting circuit and semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、レーザープリンタやコピー機において、水平方向（主走査方向）の描画開始位置を決定する同期信号のタイミングを検出する同期信号検出回路および半導体集積回路に関するものである。 The present invention relates to a synchronization signal detection circuit and a semiconductor integrated circuit for detecting a timing of a synchronization signal for determining a drawing start position in a horizontal direction (main scanning direction) in a laser printer or a copier.
レーザープリンタやコピー機においては、正しい位置に描画を行うために、一定の周期でスキャンする描画用のレーザービームを、スキャンのタイミングに同期して、画像データに応じて変調（例えば、パルス幅変調（ＰＷＭ））する必要がある。そのため、レーザービームを所定の位置に配設したセンサーに入射し、センサーが出力する同期信号のタイミングを検出することでスキャンのタイミングを検出している。 In laser printers and copiers, in order to perform drawing at the correct position, a drawing laser beam that is scanned at a fixed period is modulated according to image data in synchronization with the scanning timing (for example, pulse width modulation). (PWM)). Therefore, the laser beam is incident on a sensor arranged at a predetermined position, and the timing of the scan is detected by detecting the timing of the synchronization signal output from the sensor.
このタイミングの検出には、大別して２通りの手法が知られている。１つは、特許文献１，２に開示されているように、同期信号検出用の多相のクロック信号のエッジで同期信号をサンプリングすることで、そのエッジのタイミングを検出する手法である。もう１つは、特許文献３に開示されているように、多相のクロック信号を同期信号のエッジでサンプリングすることで、同期信号のエッジのタイミングを検出する手法である。 For the detection of this timing, two methods are broadly known. One is a method of detecting the timing of an edge by sampling the synchronization signal at the edge of the multiphase clock signal for detecting the synchronization signal, as disclosed in Patent Documents 1 and 2. The other is a technique for detecting the timing of the edge of the synchronization signal by sampling a multiphase clock signal at the edge of the synchronization signal, as disclosed in Patent Document 3.
同期信号のエッジのタイミングの検出精度（分解能）を向上させるためには、例えば、検出用のクロック信号を１つだけ使用する場合、その検出用クロック信号の周波数を高くしたり、上記のように、多相クロック信号を利用したりすることが行われる。 In order to improve the detection accuracy (resolution) of the edge timing of the synchronization signal, for example, when only one detection clock signal is used, the frequency of the detection clock signal is increased, or as described above. A multi-phase clock signal is used.
例えば、特許文献１には、φ０〜φ３、φ０’〜φ３’の８相のクロック信号を利用することが記されている。この８相のクロック信号を、互いに逆相のクロック信号対からなる４組に分け、それぞれの組の中でどちらのクロック信号が先に同期信号のエッジを検知したか、すなわち、同期信号のエッジの後で、どちらのクロック信号のエッジが先に変化したかに基づいて、同期信号のエッジのタイミングを検出する。 For example, Patent Document 1 describes that an 8-phase clock signal of φ0 to φ3 and φ0 ′ to φ3 ′ is used. This eight-phase clock signal is divided into four sets of clock signal pairs of opposite phases, and which clock signal in each set first detects the edge of the synchronization signal, that is, the edge of the synchronization signal. After that, the timing of the edge of the synchronization signal is detected based on which edge of the clock signal has changed first.
通常状態であれば、８相のクロック信号のうち、隣り合うクロック信号の位相が逆転することはなく、両者の位相差も保たれた状態になると考えられるため、特許文献１のタイミング検出回路は問題なく動作する。 In the normal state, among the eight-phase clock signals, it is considered that the phases of the adjacent clock signals are not reversed and the phase difference between the two is maintained. Works without problems.
しかし、動作周波数が非常に高くなり、隣り合うクロック信号の位相差が短くなると、何らかの外部要因等で、一部の隣り合うクロック信号の位相が逆転する可能性が高くなる。この場合、デコーダへの入力が、想定した組合せ（特許文献１の表１に示されているもの）のいずれとも一致せず、エラー（検知不可能）になる。そのため、検出精度の向上のために、クロック信号の相数を増やすことが難しいという問題があった。 However, when the operating frequency becomes very high and the phase difference between adjacent clock signals becomes short, there is a high possibility that the phases of some adjacent clock signals are reversed due to some external factor or the like. In this case, the input to the decoder does not match any of the assumed combinations (shown in Table 1 of Patent Document 1), resulting in an error (undetectable). Therefore, there is a problem that it is difficult to increase the number of phases of the clock signal in order to improve detection accuracy.
本発明の目的は、前記従来技術の問題点を解消し、水平方向の描画開始位置を決定する同期信号の検出精度を向上させることができる同期信号検出回路および半導体集積回路を提供することにある。 An object of the present invention is to provide a synchronization signal detection circuit and a semiconductor integrated circuit capable of solving the problems of the prior art and improving the detection accuracy of a synchronization signal for determining a horizontal drawing start position. .
上記目的を達成するために、本発明は、同一の周波数を持ち、順番にクロックエッジを有する０番目から２ｎ−１番目（ｎは２以上の整数）までの多相クロック信号のうちの、対応するクロック信号が供給され、該供給されたクロック信号のクロックエッジと同期信号の有効エッジとの時間的関係を検出する０番目から２ｎ−１番目までの単位検出回路を備え、該同期信号の有効エッジの該多相クロック信号のクロックエッジに対するタイミングを判定する同期信号検出回路であって、
前記単位検出回路のうちの偶数番目の単位検出回路からなり、該偶数番目の単位検出回路による単位検出結果にもとづいた偶数側検出結果を出力する偶数側検出回路と、奇数番目の単位検出回路からなり、該奇数番目の単位検出回路による単位検出結果にもとづいて奇数側検出結果を出力する奇数側検出回路と、
前記偶数側検出結果と奇数側検出結果とを比較し、該比較の結果に応じて、該偶数側検出結果と奇数側検出結果とのいずれかにもとづいて、前記有効エッジのタイミングを判定する判定回路とを有することを特徴とする同期信号検出回路を提供するものである。
In order to achieve the above object, the present invention provides a correspondence among 0th to 2n-1th (n is an integer of 2 or more) multiphase clock signals having the same frequency and having clock edges in order. And a unit detection circuit from 0th to 2n−1 for detecting the temporal relationship between the clock edge of the supplied clock signal and the effective edge of the synchronization signal, A synchronization signal detection circuit for determining a timing of an edge with respect to a clock edge of the multiphase clock signal,
An even-numbered unit detection circuit that outputs an even-side detection result based on a unit detection result by the even-numbered unit detection circuit; and an odd-numbered unit detection circuit. An odd-side detection circuit that outputs an odd-side detection result based on a unit detection result by the odd-numbered unit detection circuit;
Judgment of comparing the even-numbered detection result and the odd-numbered detection result, and determining the timing of the effective edge based on either the even-numbered detection result or the odd-numbered detection result according to the comparison result And a synchronization signal detection circuit characterized by comprising a circuit.
ここで、前記単位検出回路は、前記対応するクロック信号のクロックエッジで前記同期信号をサンプリングするものであり、
前記偶数側検出回路は、前記偶数番目の単位検出回路のいずれが最初に前記有効エッジを検出したかを示す信号を前記偶数側検出結果として出力し、前記奇数側検出回路は、前記奇数番目の単位検出回路のいずれが最初に前記有効エッジを検出したかを示す信号を前記奇数側検出結果として出力することが好ましい。
Here, the unit detection circuit samples the synchronization signal at a clock edge of the corresponding clock signal,
The even-numbered detection circuit outputs a signal indicating which of the even-numbered unit detection circuits first detected the effective edge as the even-numbered detection result, and the odd-numbered detection circuit is configured to output the odd-numbered detection circuit. It is preferable that a signal indicating which unit detection circuit first detects the effective edge is output as the odd-numbered detection result.
また、ｎが偶数であり、
前記偶数番目の単位検出回路は、それぞれが２個の単位検出回路からなり、該２個の単位検出回路のいずれが先に前記有効エッジを検出したかを示す単位比較結果を前記単位検出結果として出力する、１番目からｎ／２番目までの偶数側単位比較回路に構成され、前記偶数側検出回路は、該１番目からｎ／２番目までの偶数側単位比較回路が出力する単位比較結果を偶数側比較結果として出力し、
前記奇数番目の単位検出回路は、それぞれが２個の単位検出回路からなり、該２個の単位検出回路のいずれが先に前記有効エッジを検出したかを示す単位比較結果を前記単位検出結果として出力する、１番目からｎ／２番目までの奇数側単位比較回路に構成され、前記奇数側検出回路は、該１番目からｎ／２番目までの奇数側単位比較回路が出力する単位比較結果を奇数側比較結果として出力することが好ましい。
N is an even number,
Each of the even-numbered unit detection circuits includes two unit detection circuits, and a unit comparison result indicating which one of the two unit detection circuits has detected the effective edge first is used as the unit detection result. The even-numbered unit comparison circuits from the first to the n / 2th are output, and the even-number side detection circuit outputs the unit comparison results output by the even-numbered unit comparison circuits from the first to the n / 2th. Output as even side comparison result,
Each of the odd-numbered unit detection circuits includes two unit detection circuits, and a unit comparison result indicating which one of the two unit detection circuits has detected the effective edge first is used as the unit detection result. The odd-numbered unit comparison circuits from the first to the n / 2th are output, and the odd-number detection circuit outputs the unit comparison results output by the odd-numbered unit comparison circuits from the first to the n / 2th. It is preferable to output as an odd-number side comparison result.
また、前記１番目からｎ／２番目までの偶数側単位比較回路が、それぞれ、前記単位検出回路のうちの２ｊ−２番目の単位検出回路と２ｋ−２番目の単位検出回路とからなる（ｊ、ｋは互いに異なる１からｎまでの整数）場合に、
前記１番目からｎ／２番目までの奇数側単位比較回路が、それぞれ、前記単位検出回路のうちの２ｊ−１番目の単位検出回路と２ｋ−１番目の単位検出回路とからなり、
前記判定回路は、前記偶数側検出結果と奇数側検出結果とが同一であるか異なるかに応じて、前記偶数側比較結果と奇数側比較結果とのいずれかにもとづいて、前記有効エッジのタイミングを判定することが好ましい。
Each of the even-numbered unit comparison circuits from the first to the n / 2th includes a 2j-2th unit detection circuit and a 2k-2th unit detection circuit of the unit detection circuits (j , K are different integers from 1 to n),
The odd-numbered unit comparison circuits from the first to n / 2 are each composed of a 2j-1th unit detection circuit and a 2k-1th unit detection circuit of the unit detection circuits,
The determination circuit determines the timing of the valid edge based on either the even-number side comparison result or the odd-number side comparison result depending on whether the even-numbered side detection result and the odd-numbered side detection result are the same or different. Is preferably determined.
また、前記１番目からｎ／２番目までの偶数側単位比較回路は、それぞれ、前記単位検出回路のうちの２ｉ−２番目（ｉは１からｎ／２までの整数）の単位検出回路と２ｉ−２＋ｎ番目の単位検出回路とからなり、
前記１番目からｎ／２番目までの奇数側単位比較回路は、前記単位検出回路のうちの２ｉ−１番目の単位検出回路と２ｉ−１＋ｎ番目の単位検出回路からなることが好ましい。
Further, the even-numbered unit comparison circuits from the first to the n / 2th are respectively 2i-2th (i is an integer from 1 to n / 2) of the unit detection circuits and 2i. -2 + nth unit detection circuit,
The odd-numbered unit comparison circuits from the first to the n / 2th are preferably composed of a 2i-1th unit detection circuit and a 2i-1 + nth unit detection circuit among the unit detection circuits.
また、本発明は、上記のいずれかに記載の同期信号検出回路と、前記多相クロック信号を生成し、該同期信号検出回路に供給するクロック信号供給回路とを含む半導体集積回路を提供する。 According to another aspect of the present invention, there is provided a semiconductor integrated circuit including the synchronization signal detection circuit according to any one of the above and a clock signal supply circuit that generates the multiphase clock signal and supplies the multiphase clock signal to the synchronization signal detection circuit.
本発明によれば、多相クロック信号の各々に対応する単位検出回路を、偶数側検出回路と奇数側検出回路とに分けることによって、位相が正常な時の同期信号の検出精度（分解能）を従来の２倍とすることができ、位相が逆転した場合であっても、従来と同じ検出精度を得ることができる。これにより、同期信号の検出精度（すなわち、描画開始位置の検出精度）を向上させることができる。 According to the present invention, the unit detection circuit corresponding to each of the multiphase clock signals is divided into the even-numbered detection circuit and the odd-numbered detection circuit, thereby improving the detection accuracy (resolution) of the synchronization signal when the phase is normal. The conventional detection accuracy can be obtained even when the phase is reversed, even when the phase is reversed. Thereby, the detection accuracy of the synchronization signal (that is, the detection accuracy of the drawing start position) can be improved.
以下に、添付の図面に示す好適実施形態に基づいて、本発明の同期信号検出回路および半導体集積回路を詳細に説明する。 Hereinafter, a synchronization signal detection circuit and a semiconductor integrated circuit according to the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.
図１は、本発明の同期信号検出回路の構成を表す一実施形態の概略図である。同図に示す同期信号検出回路１０は、同期信号検出用の１６相のクロック信号ＰＨ０〜１５の各々のクロックエッジ（本実施形態では、立上りエッジ）に対する、同期信号ＴＲの有効エッジ（本実施形態では、立下りエッジ）のタイミングを判定し、その判定結果を出力するものである。検出回路１０は、偶数側検出回路１２と、奇数側検出回路１４と、比較器＆デコーダ１６とによって構成されている。
FIG. 1 is a schematic diagram of an embodiment showing a configuration of a synchronization signal detection circuit of the present invention. The synchronization
ここで、１６相のクロック信号ＰＨ０〜１５は、同一の周波数を持ち、１周期の時間内において、それぞれ、所定の時間ずつずれたタイミングで順番にクロックエッジを有する。また、１６相のクロック信号ＰＨ０〜１５のうち、クロック信号ＰＨ０とＰＨ８、ＰＨ１とＰＨ９、ＰＨ２とＰＨ１０、ＰＨ３とＰＨ１１、ＰＨ４とＰＨ１２、ＰＨ５とＰＨ１３、ＰＨ６とＰＨ１４、ＰＨ７とＰＨ１５は、それぞれ、逆相の（位相が１８０°ずれた）クロック信号である。 Here, the 16-phase clock signals PH <b> 0 to PH <b> 15 have the same frequency, and have clock edges in order at a timing shifted by a predetermined time within one period of time. Of the 16-phase clock signals PH0 to PH15, the clock signals PH0 and PH8, PH1 and PH9, PH2 and PH10, PH3 and PH11, PH4 and PH12, PH5 and PH13, PH6 and PH14, PH7 and PH15, This is a clock signal having a reverse phase (phase shifted by 180 °).
偶数側検出回路１２は、１６相のクロック信号ＰＨ０〜１５の各々に対応する１６個の単位検出回路１８ｚ（ｚ＝０〜１５の整数）のうちの、偶数番目のクロック信号ＰＨｘ（ｘ＝０，２，４，６，８，１０，１２，１４）に対応する８個の単位検出回路（偶数側単位検出回路）１８ｘを含む。偶数側検出回路１２は、偶数側単位検出回路１８ｘによる単位検出結果（偶数側単位検出結果）に基づいて偶数側検出結果を出力する。
The even-number
一方、奇数側検出回路１４は、１６相のクロック信号ＰＨ０〜１５の各々に対応する１６個の単位検出回路１８ｚのうちの、奇数番目のクロック信号ＰＨｙ（ｙ＝１，３，５，７，９，１１，１３，１５）に対応する８個の単位検出回路（奇数側単位検出回路）１８ｙを含む。奇数側検出回路１４は、奇数側単位検出回路１８ｙによる単位検出結果（奇数側単位検出結果）に基づいて奇数側検出結果を出力する。 On the other hand, the odd-number side detection circuit 14 has an odd-numbered clock signal PHy (y = 1, 3, 5, 7,...) Among the 16 unit detection circuits 18z corresponding to the 16-phase clock signals PH0 to PH15. 9, 11, 13, 15), 8 unit detection circuits (odd-side unit detection circuits) 18 y are included. The odd number side detection circuit 14 outputs an odd number side detection result based on the unit detection result (odd number side unit detection result) by the odd number side unit detection circuit 18y.
比較器＆デコーダ１６は、本発明の判定回路に相当するものであり、偶数側検出結果と奇数側検出結果とを比較し、両者の比較の結果（両者の値が一致するか不一致か）に応じて、偶数側検出結果と奇数側検出結果とのいずれかに基づいて、その検出結果の値をデコードし、最初に同期信号ＴＲを検出したクロック信号ＰＨｚを特定することにより、同期信号ＴＲの有効エッジのタイミングを判定し、判定結果ＰＨＡＳＥを出力する。
The comparator &
次に、単位検出回路１８ｚについて説明する。 Next, the unit detection circuit 18z will be described.
１６個の単位検出回路１８ｚの各々には、１６相のクロック信号ＰＨ０〜１５のうちの、対応するクロック信号ＰＨｚが供給される。単位検出回路１８ｚは、供給されたクロック信号ＰＨｚのクロックエッジと同期信号ＴＲの有効エッジとの時間的関係を検出する。単位検出回路１８ｚの各々は、２つのフリップフロップ（ＦＦ）２０，２２によって構成されている。 Each of the 16 unit detection circuits 18z is supplied with the corresponding clock signal PHz among the 16-phase clock signals PH0 to PH15. The unit detection circuit 18z detects the temporal relationship between the clock edge of the supplied clock signal PHz and the effective edge of the synchronization signal TR. Each of the unit detection circuits 18z includes two flip-flops (FF) 20 and 22.
前段のＦＦ２０のデータ入力端子には同期信号ＴＲが入力され、後段のＦＦ２２のデータ入力端子には前段のＦＦ２０の出力信号が入力される。ＦＦ２０，２２のクロック入力端子には、クロック信号ＰＨｚが入力される。ＦＦ２２の出力信号、すなわち、単位検出回路１８ｚの出力信号は、比較器＆デコーダ１６に入力されるとともに、逆相の単位検出回路１８ｚのセット端子ＳＢにも入力される。
The synchronization signal TR is input to the data input terminal of the front-
クロック信号ＰＨｚの立上りエッジに同期して、ＦＦ２０には、その時点での同期信号ＴＲが保持（サンプリング）され、ＦＦ２２にはＦＦ２０の出力信号（１クロック前のクロック信号ＰＨｚでＦＦ２０に保持された同期信号ＴＲ）が保持される。すなわち、同期信号ＴＲは、クロック信号ＰＨｚの２クロック後にＦＦ２２に保持される。ＦＦ２２の出力信号は、各々の単位検出回路１８ｚの単位検出結果として出力される。
In synchronization with the rising edge of the clock signal PHz, the
また、前述の通り、単位検出回路１８ｚのＦＦ２２の出力信号は、その逆相の単位検出回路１８ｚのＦＦ２２のセット端子ＳＢに入力される。単位検出回路１８ｚの出力信号がＨの場合、その逆相の単位検出回路１８ｚのＦＦ２２は上記の通りに動作する。一方、単位検出回路１８ｚの出力信号がＬの場合、その逆相の単位検出回路１８ｚのセット端子がＬとなり、逆相の単位検出回路１８ｚの出力信号は強制的にＨとなる。
Further, as described above, the output signal of the
ここで、偶数側検出回路１２は、偶数側単位検出結果に基づいて、偶数側単位検出回路１８ｘのいずれが最初に同期信号ＴＲの立下りエッジを検出したかを示す信号を偶数側検出結果として出力する。一方、奇数側検出回路１４は、奇数側単位検出結果に基づいて、奇数側単位検出回路１８ｙのいずれが最初に同期信号ＴＲの立下りエッジを検出したかを示す信号を奇数側検出結果として出力する。
Here, the even-numbered
次に、検出回路１０の動作を説明する。
まず、クロック信号ＰＨ０〜１５の位相が正常な場合の動作を説明する。
Next, the operation of the
First, the operation when the phases of the clock signals PH0 to PH15 are normal will be described.
例えば、クロック信号ＰＨ４に対応する単位検出回路１８4で最初に同期信号ＴＲの立下りエッジが検出された場合、それぞれの単位検出回路１８ｚのＦＦ２２の出力信号は下記表１の通りとなる。
For example, if the first falling edge of the synchronizing signal TR in the
この場合、同期信号ＴＲが立ち下がった後、クロック信号ＰＨ４の立上りエッジで最初に単位検出回路１８4に同期信号ＴＲのＬ（０）が保持され、続いて、クロック信号ＰＨ５〜１１に対応する単位検出回路１８5〜１８11にもＬが保持される。一方、単位検出回路１８4〜１８11の出力信号がセット端子に入力される逆相の単位検出回路１８12〜１８15および１８0〜１８3の出力信号はＨ（１）に固定される。
In this case, after the synchronization signal TR falls, L (0) of the first
表１に示すように、偶数側検出回路１２に含まれる単位検出回路１８ｘのＦＦ２２の出力信号の値（偶数側検出結果）と、奇数側検出回路１４に含まれる単位検出回路１８ｙのＦＦ２２の出力信号の値（奇数側検出結果）は等しくなっている。
As shown in Table 1, the value of the output signal of the
また、クロック信号ＰＨ５に対応する単位検出回路１８5で最初に同期信号ＴＲの立下りエッジが検出された場合、それぞれの単位検出回路１８ｚのＦＦ２２の出力信号は下記表２の通りとなる。
Also, if the first falling edge of the synchronizing signal TR in the
この場合、同期信号ＴＲが立ち下がった後、クロック信号ＰＨ５の立上りエッジで最初に単位検出回路１８5に同期信号ＴＲのＬが保持され、続いて、クロック信号ＰＨ６〜１２に対応する単位検出回路１８6〜１８12にもＬが保持される。一方、単位検出回路１８5〜１８12の出力信号がセット端子に入力される逆相の単位検出回路１８13〜１８15および１８0〜１８4の出力信号はＨに固定される。
In this case, after the synchronization signal TR falls first L synchronization signal TR to the
表２に示すように、偶数側検出回路１２に含まれる単位検出回路１８ｘのＦＦ２２の出力信号の値（偶数側検出結果）と、奇数側検出回路１４に含まれる単位検出回路１８ｙのＦＦ２２の出力信号の値（奇数側検出結果）は異なっている。
As shown in Table 2, the value of the output signal of the
検出回路１０では、比較器＆デコーダ１６により、偶数側検出結果と奇数側検出結果とを比較し、両者の値が等しい時には偶数側検出結果をデコードし、異なっている時には奇数側検出結果をデコードする。そして、デコード値に基づいて、ＦＦ２２の値が最初に０となっている単位検出回路１８ｚを特定することによって、どのクロック信号ＰＨｚに対応する単位検出回路１８ｚが最初に同期信号ＴＲを検出したかを判定し、判定結果ＰＨＡＳＥを出力する。
In the
続いて、隣り合うクロック信号の位相が逆転した場合の動作を説明する。 Next, an operation when the phases of adjacent clock signals are reversed will be described.
隣り合うクロック信号ＰＨ３とＰＨ４の位相が逆転しており、クロック信号ＰＨ４が先に立ち上がり、続いて、クロック信号ＰＨ３が立ち上がる場合を考える。例えば、クロック信号ＰＨ４の立上りエッジのタイミングでは同期信号ＴＲがＨであり、その後、同期信号ＴＲが立ち下がって、クロック信号ＰＨ３の立上りエッジのタイミングでは同期信号ＴＲがＬになっているものとする。 Consider a case in which the phases of adjacent clock signals PH3 and PH4 are reversed, the clock signal PH4 rises first, and then the clock signal PH3 rises. For example, the synchronization signal TR is H at the timing of the rising edge of the clock signal PH4, and then the synchronization signal TR falls, and the synchronization signal TR is L at the timing of the rising edge of the clock signal PH3. .
この場合、まず、クロック信号ＰＨ４に対応する単位検出回路１８4に同期信号ＴＲのＨが保持され、続くクロック信号ＰＨ３の立上りエッジで最初に単位検出回路１８3に同期信号ＴＲのＬが保持される。下記表３に示すように、単位検出回路１８ｚの出力期待値は表１と同じ値であるが、誤検出値のように、単位検出回路１８4の値（１）と単位検出回路１８3の値（０）が逆転した形となる。
In this case, first, the
例えば、特許文献１のタイミング検出回路では、上記表３の誤検出値をデコードできないため、同期信号ＴＲの検出結果が無効となり、描画開始位置の期待値からの誤差が大きくなる。これに対し、本実施形態の検出回路１０の場合、それぞれの単位検出回路１８ｚのＦＦ２２の出力信号は下記表４に示す通りとなる。表４における期待値と誤検出値の値は、表３に示すものと同じである。
For example, in the timing detection circuit of Patent Document 1, since the erroneous detection values in Table 3 cannot be decoded, the detection result of the synchronization signal TR becomes invalid, and the error from the expected value of the drawing start position increases. In contrast, in the case of the
検出回路１０では、１６個の単位検出回路が、偶数番目の８個の単位検出回路１８ｘを含む偶数側検出回路１２と、奇数番目の８個の単位検出回路１８ｙを含む奇数側検出回路１４とに分けられている。表４から分かるように、偶数側検出結果（誤検出値）と奇数側検出結果（誤検出値）は異なっているため、前述のように、比較器＆デコーダ１６によって奇数側検出結果（誤検出値）がデコードされる。
In the
その結果、同期信号ＴＲを最初に検出したクロック信号ＰＨｚは、クロック信号ＰＨ３であると判定される。この場合、ＰＷＭ信号の描画開始位置の期待値からの誤差は、隣り合うクロック信号ＰＨ３とＰＨ４の位相分のみとなり、描画開始位置の検出精度（分解能）としては正常時の半分となる。なお、他の隣り合うクロック信号ＰＨｚ間の位相のいずれかが逆転した場合も全く同じである。 As a result, the clock signal PHz that first detects the synchronization signal TR is determined to be the clock signal PH3. In this case, the error from the expected value of the drawing start position of the PWM signal is only the phase of the adjacent clock signals PH3 and PH4, and the detection accuracy (resolution) of the drawing start position is half that of the normal time. The same applies when any of the phases between other adjacent clock signals PHz is reversed.
つまり、検出回路１０では、多相クロック信号の各々に対応する単位検出回路を、偶数側検出回路と奇数側検出回路とに分けることによって、位相が正常な時の同期信号の検出精度（分解能）を従来（例えば、特許文献１）の２倍とすることができ、位相が逆転した場合であっても、従来と同じ検出精度を得ることができる。これにより、同期信号の検出精度（すなわち、描画開始位置の検出精度）を向上させることができる。
In other words, the
なお、同期信号検出用の多相クロック信号の相数は４以上の偶数であれば、０番目から２ｎ−１番目（ｎは２以上の整数）までの多相クロック信号とすることができる。また、同期検出用の多相クロック信号の相数を４の倍数とする（上記のｎを偶数とする）ことが望ましい。いずれの場合においても、単位検出回路は、多相クロック信号に含まれる各々のクロック信号に１対１に対応して設けられる。 If the number of phases of the multiphase clock signal for detecting the synchronization signal is an even number of 4 or more, the multiphase clock signals from 0th to 2n-1th (n is an integer of 2 or more) can be used. In addition, it is desirable that the number of phases of the multiphase clock signal for synchronization detection is a multiple of 4 (where n is an even number). In any case, the unit detection circuit is provided in a one-to-one correspondence with each clock signal included in the multiphase clock signal.
相数を４の倍数とする場合、偶数側単位検出回路は、１番目からｎ／２番目までの偶数側単位比較回路に（として）構成することができる。偶数側単位比較回路は、それぞれが２個の単位検出回路からなり、２個の単位検出回路のいずれが先に有効エッジを検出したかを示す単位比較結果を単位検出結果として出力する。偶数側検出回路は、１番目からｎ／２番目までの偶数側単位比較回路が出力する単位比較結果を偶数側比較結果として出力する。 When the number of phases is a multiple of 4, the even-numbered unit detection circuit can be configured as (even) the even-numbered unit comparison circuits from the first to the n / 2th. Each of the even-numbered unit comparison circuits includes two unit detection circuits, and outputs a unit comparison result indicating which one of the two unit detection circuits has detected a valid edge first as a unit detection result. The even number side detection circuit outputs the unit comparison result output from the first to n / 2th even number side unit comparison circuits as the even number side comparison result.
一方、奇数側単位検出回路は、１番目からｎ／２番目までの奇数側単位比較回路に（として）構成することができる。奇数側単位比較回路は、それぞれが２個の単位検出回路からなり、２個の単位検出回路のいずれが先に有効エッジを検出したかを示す単位比較結果を単位検出結果として出力する。奇数側検出回路は、１番目からｎ／２番目までの奇数側単位比較回路が出力する単位比較結果を奇数側比較結果として出力する。 On the other hand, the odd-numbered unit detection circuit can be configured as (as) odd-numbered unit comparison circuits from the first to the n / 2th. Each of the odd-side unit comparison circuits includes two unit detection circuits, and outputs a unit comparison result indicating which of the two unit detection circuits has detected the valid edge first as a unit detection result. The odd number side detection circuit outputs the unit comparison results output from the first to n / 2 odd number side unit comparison circuits as the odd number side comparison results.
上記比較回路を構成するのは、上記のように、比較結果を得ることによって多相クロック信号のそれぞれのクロックエッジのタイミングでのサンプリング結果の利用を容易にすることが第１の目的であり、多相クロック信号のうちの特定のものを組み合わせることは必須ではない。つまり、単位比較結果が０になる個数が同数となる組合せであれば、どのような組合せであってもよい。 As described above, the comparison circuit is configured so as to facilitate the use of the sampling result at the timing of each clock edge of the multiphase clock signal by obtaining the comparison result as described above. It is not essential to combine certain ones of the multiphase clock signals. In other words, any combination may be used as long as the number of unit comparison results equals zero.
例えば、偶数側検出回路では、それぞれ、クロック信号ＰＨ０とＰＨ２、クロック信号ＰＨ４とＰＨ６、クロック信号ＰＨ８とＰＨ１０、クロック信号ＰＨ１２とＰＨ１４に対応する単位検出回路を組み合わせると、クロック信号ＰＨ４で最初に同期信号ＴＲを検出した場合、単位検出回路１８0〜１８14のＦＦ２２の出力信号は、１，１，０，０，０，０，１，１，になる。
For example, in the even number side detection circuit, when the unit detection circuits corresponding to the clock signals PH0 and PH2, the clock signals PH4 and PH6, the clock signals PH8 and PH10, and the clock signals PH12 and PH14 are combined, the clock signal PH4 is synchronized first. When the signal TR is detected, the output signals of the
また、偶数側単位比較回路の組合せ方と奇数側単位比較回路の組合せ方とが同一であることが望ましい。 Further, it is desirable that the combination method of the even-side unit comparison circuit and the combination method of the odd-side unit comparison circuit are the same.
つまり、１番目からｎ／２番目までの偶数側単位比較回路が、それぞれ、単位検出回路のうちの２ｊ−２番目の単位検出回路と２ｋ−２番目の単位検出回路とからなる（ｊ、ｋは互いに異なる１からｎまでの整数）場合に、１番目からｎ／２番目までの奇数側単位比較回路が、それぞれ、単位検出回路のうちの２ｊ−１番目の単位検出回路と２ｋ−１番目の単位検出回路とからなるようにする。 That is, the even-numbered unit comparison circuits from the first to the n / 2th are each composed of the 2j-2th unit detection circuit and the 2k-2th unit detection circuit of the unit detection circuits (j, k). Are different integers from 1 to n), the odd-numbered unit comparison circuits from the first to the n / 2th are respectively the 2j-1th unit detection circuit and the 2k-1th of the unit detection circuits. Unit detection circuit.
これにより、判定回路は、偶数側検出結果と奇数側検出結果とが同一であるか異なるかに応じて、偶数側比較結果と奇数側比較結果とのいずれかに基づいて、有効エッジのタイミングを判定することができる。すなわち、判定回路は、偶数側検出結果と奇数側検出結果とを比較するのみで、どちらの検出結果をデコードすればよいのかを決めることができる。 Thereby, the determination circuit determines the timing of the valid edge based on either the even-side comparison result or the odd-side comparison result depending on whether the even-side detection result and the odd-side detection result are the same or different. Can be determined. That is, the determination circuit can determine which detection result should be decoded only by comparing the even-numbered detection result and the odd-numbered detection result.
上記の偶数側検出回路の組合せ例の場合、奇数側検出回路も同様に、クロック信号ＰＨ１とＰＨ３、クロック信号ＰＨ５とＰＨ７、クロック信号ＰＨ９とＰＨ１１、クロック信号ＰＨ１３とＰＨ１５に対応する単位検出回路を組み合わせると、偶数側検出結果と奇数側検出結果とを比較するのみで、どちらの検出結果をデコードすればよいのかを決めることができる。 In the case of the combination example of the even-numbered side detection circuit, the odd-numbered side detection circuit similarly has unit detection circuits corresponding to the clock signals PH1 and PH3, the clock signals PH5 and PH7, the clock signals PH9 and PH11, and the clock signals PH13 and PH15. When combined, it is possible to determine which detection result should be decoded only by comparing the even-numbered detection result and the odd-numbered detection result.
ただし、組み合わせるクロック信号の位相差を大きくすることにより、安定した比較結果を得ることができる。 However, a stable comparison result can be obtained by increasing the phase difference of the combined clock signals.
すなわち、１番目からｎ／２番目までの偶数側単位比較回路が、それぞれ、単位検出回路のうちの２ｉ−２番目（ｉは１からｎ／２までの整数）の単位検出回路と２ｉ−２＋ｎ番目の単位検出回路とからなるようにする。一方、１番目からｎ／２番目までの奇数側単位比較回路は、単位検出回路のうちの２ｉ−１番目の単位検出回路と２ｉ−１＋ｎ番目の単位検出回路からなるようにする。 That is, the even-numbered unit comparison circuits from the first to the n / 2th are respectively connected to the 2i−2th unit detection circuit (i is an integer from 1 to n / 2) and 2i−2 + n. And the second unit detection circuit. On the other hand, the odd-numbered unit comparison circuits from the first to the n / 2th are composed of the 2i−1th unit detection circuit and the 2i−1 + nth unit detection circuit among the unit detection circuits.
また、本発明では、実施形態のように、多相クロック信号のクロックエッジで同期信号のレベルをサンプリング（保持）することによって、同期信号の有効エッジのタイミングを判定（検出）してもよいし、特許文献３に開示されているように、同期信号の有効エッジで多相クロック信号の各々のレベルをサンプリングすることによって、同期信号の有効エッジのタイミングを判定することもできる。 In the present invention, the timing of the effective edge of the synchronization signal may be determined (detected) by sampling (holding) the level of the synchronization signal at the clock edge of the multiphase clock signal as in the embodiment. As disclosed in Patent Document 3, it is also possible to determine the timing of the effective edge of the synchronization signal by sampling the level of each of the multiphase clock signals at the effective edge of the synchronization signal.
また、本発明の半導体集積回路は、本発明の同期信号検出回路と、同期信号検出用の多相クロック信号を生成し、同期信号検出回路に供給するクロック信号供給回路とを含むものである。クロック信号供給回路は、その具体的な回路構成は何ら限定されないが、例えば、特許文献１の図２に記載されたような、逓倍回路、遅延回路、インバータを利用した多相クロック回路を利用することができる。 The semiconductor integrated circuit of the present invention includes the synchronization signal detection circuit of the present invention and a clock signal supply circuit that generates a synchronization signal detection multiphase clock signal and supplies it to the synchronization signal detection circuit. The specific circuit configuration of the clock signal supply circuit is not limited at all. For example, a multiphase clock circuit using a multiplier circuit, a delay circuit, and an inverter as described in FIG. 2 of Patent Document 1 is used. be able to.
また、本発明は、レーザープリンタやコピー機などの画像形成装置において、水平方向の描画開始位置を決定する同期信号のタイミングを検出する用途に限らず、同期信号の有効エッジを検出するあらゆる用途に適用できる。 Further, the present invention is not limited to the use of detecting the timing of the synchronization signal for determining the horizontal drawing start position in an image forming apparatus such as a laser printer or a copying machine, but for any application for detecting the effective edge of the synchronization signal. Applicable.
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.
１０ 同期信号検出回路
１２ 偶数側検出回路
１４ 奇数側検出回路
１６ 比較器＆デコーダ
１８ 単位検出回路
２０，２２ フリップフロップ（ＦＦ）
DESCRIPTION OF
Claims (6)
前記単位検出回路のうちの偶数番目の単位検出回路からなり、該偶数番目の単位検出回路による単位検出結果にもとづいた偶数側検出結果を出力する偶数側検出回路と、奇数番目の単位検出回路からなり、該奇数番目の単位検出回路による単位検出結果にもとづいて奇数側検出結果を出力する奇数側検出回路と、
前記偶数側検出結果と奇数側検出結果とを比較し、該比較の結果に応じて、該偶数側検出結果と奇数側検出結果とのいずれかにもとづいて、前記有効エッジのタイミングを判定する判定回路とを有することを特徴とする同期信号検出回路。 Corresponding clock signals are supplied from the 0th to 2n-1th (n is an integer of 2 or more) multiphase clock signals having the same frequency and having clock edges in order, and the supplied clocks A unit detection circuit from 0th to 2n-1 that detects a temporal relationship between the clock edge of the signal and the effective edge of the synchronization signal, and the timing of the effective edge of the synchronization signal with respect to the clock edge of the multiphase clock signal A synchronization signal detection circuit for determining
An even-numbered unit detection circuit that outputs an even-side detection result based on a unit detection result by the even-numbered unit detection circuit; and an odd-numbered unit detection circuit. An odd-side detection circuit that outputs an odd-side detection result based on a unit detection result by the odd-numbered unit detection circuit;
Judgment of comparing the even-numbered detection result and the odd-numbered detection result, and determining the timing of the effective edge based on either the even-numbered detection result or the odd-numbered detection result according to the comparison result And a synchronization signal detection circuit.
前記偶数側検出回路は、前記偶数番目の単位検出回路のいずれが最初に前記有効エッジを検出したかを示す信号を前記偶数側検出結果として出力し、前記奇数側検出回路は、前記奇数番目の単位検出回路のいずれが最初に前記有効エッジを検出したかを示す信号を前記奇数側検出結果として出力することを特徴とする請求項１記載の同期信号検出回路。 The unit detection circuit samples the synchronization signal at a clock edge of the corresponding clock signal;
The even-numbered detection circuit outputs a signal indicating which of the even-numbered unit detection circuits first detected the effective edge as the even-numbered detection result, and the odd-numbered detection circuit is configured to output the odd-numbered detection circuit. 2. The synchronization signal detection circuit according to claim 1, wherein a signal indicating which unit detection circuit first detects the effective edge is output as the odd-numbered detection result.
前記偶数番目の単位検出回路は、それぞれが２個の単位検出回路からなり、該２個の単位検出回路のいずれが先に前記有効エッジを検出したかを示す単位比較結果を前記単位検出結果として出力する、１番目からｎ／２番目までの偶数側単位比較回路に構成され、前記偶数側検出回路は、該１番目からｎ／２番目までの偶数側単位比較回路が出力する単位比較結果を偶数側比較結果として出力し、
前記奇数番目の単位検出回路は、それぞれが２個の単位検出回路からなり、該２個の単位検出回路のいずれが先に前記有効エッジを検出したかを示す単位比較結果を前記単位検出結果として出力する、１番目からｎ／２番目までの奇数側単位比較回路に構成され、前記奇数側検出回路は、該１番目からｎ／２番目までの奇数側単位比較回路が出力する単位比較結果を奇数側比較結果として出力することを特徴とする請求項２記載の同期信号検出回路。 n is an even number,
Each of the even-numbered unit detection circuits includes two unit detection circuits, and a unit comparison result indicating which one of the two unit detection circuits has detected the effective edge first is used as the unit detection result. The even-numbered unit comparison circuits from the first to the n / 2th are output, and the even-number side detection circuit outputs the unit comparison results output by the even-numbered unit comparison circuits from the first to the n / 2th. Output as even side comparison result,
Each of the odd-numbered unit detection circuits includes two unit detection circuits, and a unit comparison result indicating which one of the two unit detection circuits has detected the effective edge first is used as the unit detection result. The odd-numbered unit comparison circuits from the first to the n / 2th are output, and the odd-number detection circuit outputs the unit comparison results output by the odd-numbered unit comparison circuits from the first to the n / 2th. 3. The synchronous signal detection circuit according to claim 2, wherein the synchronous signal detection circuit outputs the result as an odd-number side comparison result.
前記１番目からｎ／２番目までの奇数側単位比較回路が、それぞれ、前記単位検出回路のうちの２ｊ−１番目の単位検出回路と２ｋ−１番目の単位検出回路とからなり、
前記判定回路は、前記偶数側検出結果と奇数側検出結果とが同一であるか異なるかに応じて、前記偶数側比較結果と奇数側比較結果とのいずれかにもとづいて、前記有効エッジのタイミングを判定することを特徴とする請求項３記載の同期信号検出回路。 The even-numbered unit comparison circuits from the first to the n / 2th are each composed of a 2j-2th unit detection circuit and a 2k-2th unit detection circuit of the unit detection circuits (j, k). Are different integers from 1 to n),
The odd-numbered unit comparison circuits from the first to n / 2 are each composed of a 2j-1th unit detection circuit and a 2k-1th unit detection circuit of the unit detection circuits,
The determination circuit determines the timing of the valid edge based on either the even-number side comparison result or the odd-number side comparison result depending on whether the even-numbered side detection result and the odd-numbered side detection result are the same or different. 4. The synchronization signal detection circuit according to claim 3, wherein
前記１番目からｎ／２番目までの奇数側単位比較回路は、前記単位検出回路のうちの２ｉ−１番目の単位検出回路と２ｉ−１＋ｎ番目の単位検出回路からなることを特徴とする請求項４記載の同期信号検出回路。 The even-numbered unit comparison circuits from the first to the n / 2th are respectively 2i−2th (i is an integer from 1 to n / 2) of the unit detection circuits and 2i−2 + n. The second unit detection circuit,
The odd-numbered unit comparison circuit from the first to the n / 2th unit includes a 2i-1th unit detection circuit and a 2i-1 + nth unit detection circuit among the unit detection circuits. 5. The synchronization signal detection circuit according to 4.
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