JP2010073073A - レイアウト設計方法、装置及びプログラム - Google Patents
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Abstract
【解決手段】フロアプランを行う工程P1の後、フロアプランにより半導体集積回路を分割したモジュール毎に、モジュールをより小さいサブモジュールに分割する工程P2、サブモジュール間の接続用のモジュール端子の位置を決定する工程P3、サブモジュール毎にセルの配置を決定する工程P4、セル間を結ぶ配線を決定する工程P5を経て、半導体集積回路を製造するための製造データを作成する工程P6を実施する。フロアプランにより得られたモジュールを更にサブモジュールに分割し、詳細設計として工程P4及びP5を実施するため、全体の処理時間は大幅に短縮される。
【選択図】図4
Description
であり、モジュール間では論理設計によって定められた信号の授受が行われる。授受すべき信号は、モジュールへの機能の割り当てに伴って自動的に決まる。概略配線部12は、モジュール間で信号を授受するための概略配線を決定する。端子位置調整部13は、概略配線の決定によって配置範囲が制限されるモジュール端子の位置を調整(変更)する。モジュール分割部14は、フロアプラン結果に従って、半導体集積回路を複数のモジュールに分割する。
の配置や配線を決定する詳細設計の実施に大きな影響を及ぼしている。具体的には、回路規模の増大は、詳細設計の実施に要する処理時間をより長くしている。加工の微細化は、最適な配線をより困難にしている。最適な配線を行うためには、モジュール端子の配置をより適切に決定することが必要である。このようなことから、詳細設計の前段階において、詳細設計をより考慮した設計を行うべきと考えられる。
本発明は、レイアウトの詳細設計をより適切に実施できるようにするための技術を提供することを第2の目的とする。
図4は、本実施形態の適用により実現可能なレイアウト設計の概略フローを示す図である。
ト設計支援装置(以降「支援装置」と略記)は、フロアプラン結果、つまり論理設計された半導体集積回路(LSI)を分割して得られるモジュールを対象にしたレイアウト設計を支援する装置として実現されている。そのレイアウト設計を支援するために、領域分割部51、既配線端子化部52、禁止マッピング部53、端子辺設定部54、配線長予測部55、割当順決定部56、端子割当部57、モジュール分割部58、サブモジュール詳細設計部59、及びフラット化処理部60を備えている。
図7は、ブロックに分割する境界の設定方法の説明図である。図7に示す「+」は、配置及び配線の最小ピッチ間隔を表す基本単位となるグリッド(GRID)点を示している。図7の左側は、従来の境界の設定方法を示し、図7の右側は、本実施形態における境界の設定方法を示している。
このためである。
禁止マッピング部53は、デザインルール(設計規則)違反にかかるバイオレーション発生を回避するため、境界線に沿った方向上の配線禁止範囲を境界にマッピングする。具体的には、そのマッピングにより、配線を決定する詳細設計の段階において、ショート、スペーシング(間隔)違反などのデザインルール違反のバイオレーションが発生する可能性が比較的に高いと考えられる場所には、配線禁止範囲を示すマスクパターンの配置等によりブロック端子の配置を禁止するようにしている。このため、詳細設計はより適切に行えるようになる。これは、設計を繰り返す回数が少なくなる、設計を繰り返す段階(工程)がより後段で済むようになる、といった形で効果が現れる。
マッピングした境界上の配線禁止範囲を示す禁止範囲データをまとめたものは以降「禁止情報」と総称する。
禁止設定処理について詳細に説明する。
ステップS14では、境界とセルとの距離を算出する。この距離は、図10に示す距離Lに相当する。その距離Lを算出した後は、ステップS15に移行して、境界上の配線禁止範囲を算出する。配線禁止範囲をh、面積情報が示す範囲をHとすると、その算出は
h=H−α×L ・・・ (1)
により行う。ここでαは1未満の定数であり、算出結果が負となった場合は0とされる。それにより、配線禁止範囲hは、セルが境界から離れるほど狭くなるようにさせている。算出した配線禁止範囲hは、抽出した境界が存在する層とともに禁止情報D44として保存される。ステップS16には、その保存を行った後に移行する。
範囲情報D51、ワイヤ、或いはビアホール毎に形状、配置(座標)、及び形成された層を示すワイヤ・ビア情報D52を参照して実行される。配置禁止範囲は、禁止情報D44として保存される。
配線区間の設定は、注目するブロック内に信号を他のブロックのセルに出力するセルの出力ピンを抽出して行う。そのような出力ピンが存在しない場合、他のブロックのセルから出力される信号を入力するセルの入力ピンを抽出して行う。ブロック端子の配置は、配線遅延を最小化するために、そのような抽出によって得られる1つ以上のピンからなるグループ内で、配線長が短いと予測されるピンを優先して設定する。ブロック端子の目標位置は、2つのピンを結ぶ矩形を想定し、その矩形が境界と交わる部分に設定する。矩形と交わる境界部分が複数、存在する場合は、より自由度の高いほうを選択して設定を行う。配線長の予測も、その矩形を想定して行うことができる。
する。図11中に表記の「LSG」はレイアウト・サブグループ(Layout Subgroup)の略である。
一方、特には図示していないが、ピンAbとピンBdを結ぶ矩形は、2本の直線で示す境界線と交わる。このため、矩形と交わる2つの境界部分のなかから自由度がより高いものを選択することになる。
図14は、ブロック端子の配置例の説明図である。図14において、ハッチングした矩形は何れも同一の配線層の配線を示している。
配線を決定する詳細設計を行う。ブロック端子に割り当てた位置は、配線の決定に反映させる。
メモリ92は、プログラム実行、データ更新等の際に、外部記憶装置95(あるいは可搬型の記録媒体Mに記憶されているプログラムあるいはデータを一時的に格納するRAM等のメモリである。CPU91は、プログラムをメモリ92に読み出して実行することにより、全体の制御を行う。
である。主に各種データやプログラムの保存に用いられる。
フラットデータD10は、例えばCPU81がフロアプランのためのプログラムであるフロアプランナを実行することにより、外部記憶装置95、或いは媒体駆動装置96を介して記録媒体Mに格納することができる。ネットワーク接続装置97を介して外部装置から取得することもできる。サブモジュールデータD20及びD30、フレーム情報D41、セル抽出範囲情報D42、セル情報D43、禁止情報D44、禁止抽出範囲情報D52、及び端子位置制御表D71等も外部記憶装置95、或いは媒体駆動装置96を介して記録媒体Mに格納することができる。
(付記1)
半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を実施する方法において、
前記半導体集積回路を分割して得られる第1のモジュールを複数の第2のモジュールに分割する第1の工程と、
前記第1の工程により分割した第2のモジュール毎に、該第2のモジュール内のセルの配置、及び配線を決定するレイアウトの詳細設計を実施する第2の工程と、
を含むことを特徴とするレイアウト設計方法。
(付記2)
前記第1の工程では、前記第2のモジュールへの分割は、前記配線の基本単位となるグリッド点を避けて、隣接する他の第2のモジュールとの境界を設定する、
ことを特徴とする付記1記載のレイアウト設計方法。
(付記3)
前記第1の工程では、前記境界を通る配線が存在する場合、該境界上に、該境界の直交方向上に該境界を挟んで隣接する2つのグリッド点間を結ぶ幅のモジュール端子を配置する、
ことを特徴とする付記1記載のレイアウト設計方法。
(付記4)
前記第1の工程では、前記境界を通る配線が存在する場合、該配線によって接続される2つのピン間を基に、該配線用に該境界上に配置するモジュール端子の位置を割り当てる
うえでの優先度を決定し、該優先度に従って該配線毎に該モジュール端子の位置を割り当て、
前記第2の工程では、前記モジュール端子に割り当てられた位置を用いて前記詳細設計を実施する、
ことを特徴とする付記1記載のレイアウト設計方法。
(付記5)
前記優先度は、前記2つのピン間を結ぶ矩形を想定し、該矩形が前記境界と交わる幅、及び該矩形の該境界と直交する方向上の幅を基に決定する、
ことを特徴とする付記4記載のレイアウト設計方法。
(付記6)
前記第1の工程では、前記境界の近傍に配置された配線上の障害物を基に、前記モジュール端子を配置しない禁止範囲を該境界上に設定し、該禁止範囲を避けて該モジュール端子の位置を割り当て、
前記第2の工程では、前記モジュール端子に割り当てられた位置を用いて前記詳細設計を実施する、
ことを特徴とする付記1記載のレイアウト設計方法。
(付記7)
前記障害物は、前記配置が決定されているセル、既存の配線、及びビアホールを含む、
ことを特徴とする付記6記載のレイアウト設計方法。
(付記8)
半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を実施する方法において、
前記半導体集積回路を分割する場合に、前記配線の基本単位となるグリッド点を避けて境界を設定する第1の工程と、
前記第1の工程により設定した境界に沿って、前記半導体集積回路を複数のモジュールに分割する第2の工程と、
前記第2の工程により分割したモジュール毎に、該モジュール内のセルの配置、及び配線を決定するレイアウトの詳細設計を実施する第3の工程と、
を含むことを特徴とするレイアウト設計方法。
(付記9)
半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を実施する方法において、
前記半導体集積回路を分割する境界を設定する第1の工程と、
前記第1の工程で設定した境界を通る配線が存在する場合に、該配線によって接続される2つのピン間に基づいて、該配線用に該境界上に配置するモジュール端子の位置を割り当てるうえでの優先度を決定し、該優先度に従って該配線毎に該モジュール端子の位置を割り当てる第2の工程と、
前記境界に沿った前記半導体集積回路の分割により得られるモジュール毎に、前記モジュール端子に割り当てられた位置を用いて前記セルの配置、及び配線を決定するレイアウトの詳細設計を実施する第3の工程と、
を含むことを特徴とするレイアウト設計方法。
(付記10)
半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を実施する方法において、
前記半導体集積回路を分割する境界を設定する第1の工程と、
前記第1の工程で設定した境界の近傍に配置されている配線上の障害物を抽出し、該障害物を基に、該境界に沿った分割により得られる2つのモジュール間の接続用のモジュール端子を配置しない禁止範囲を該境界上に設定し、該禁止範囲を避けて該モジュール端子の位置を割り当てる第2の工程と、
前記境界に沿った前記半導体集積回路の分割により得られるモジュール毎に、前記モジ
ュール端子に割り当てられた位置を用いて前記セルの配置、及び配線を決定するレイアウトの詳細設計を実施する第3の工程と、
を含むことを特徴とするレイアウト設計方法。
(付記11)
半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を支援するレイアウト設計支援装置において、
前記半導体集積回路を分割して得られる第1のモジュールを複数の第2のモジュールに分割する第1の分割手段と、
前記第1の分割手段が分割した第2のモジュール毎に、該第2のモジュール内のセルの配置、及び配線を決定するレイアウトの詳細設計を実施する第2の分割手段と、
を具備することを特徴とするレイアウト設計支援装置。
(付記12)
半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を支援するレイアウト設計支援装置において、
前記半導体集積回路を分割する場合に、前記配線の基本単位となるグリッド点を避けて境界を設定する境界設定手段と、
前記境界設定手段が設定した境界に沿って、前記半導体集積回路を複数のモジュールに分割する分割手段と、
前記分割手段が分割したモジュール毎に、該モジュール内のセルの配置、及び配線を決定するレイアウトの詳細設計を実施する詳細設計手段と、
を具備することを特徴とするレイアウト設計支援装置。
(付記13)
半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を支援するレイアウト設計支援装置において、
前記半導体集積回路を分割する境界を設定する境界設定手段と、
前記境界設定手段が設定した境界を通る配線が存在する場合に、該配線によって接続される2つのピン間に基づいて、該配線用に該境界上に配置するモジュール端子の位置を割り当てるうえでの優先度を決定し、該優先度に従って該配線毎に該モジュール端子の位置を割り当てる位置割当手段と、
前記境界に沿った前記半導体集積回路の分割により得られるモジュール毎に、前記モジュール端子に割り当てられた位置を用いて前記セルの配置、及び配線を決定するレイアウトの詳細設計を実施する詳細設計手段と、
を具備することを特徴とするレイアウト設計支援装置。
(付記14)
半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を支援するレイアウト設計支援装置において、
前記半導体集積回路を分割する境界を設定する境界設定手段と、
前記境界設定手段が設定した境界の近傍に配置されている配線上の障害物を抽出し、該障害物を基に、該境界に沿った分割により得られる2つのモジュール間の接続用のモジュール端子を配置しない禁止範囲を該境界上に設定し、該禁止範囲を避けて該モジュール端子の位置を割り当てる位置割当手段と、
前記境界に沿った前記半導体集積回路の分割により得られるモジュール毎に、前記モジュール端子に割り当てられた位置を用いて前記セルの配置、及び配線を決定するレイアウトの詳細設計を実施する詳細設計手段と、
を具備することを特徴とするレイアウト設計支援装置。
(付記15)
情報処理装置にインストールすることにより、半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を支援するレイアウト設計支援装置を実現するレイアウト設計支援プログラムにおいて、
前記情報処理装置に、
前記半導体集積回路を分割する場合に、前記配線の基本単位となるグリッド点を避けて境界を設定するステップと、
前記設定するステップにより設定した境界に沿って、前記半導体集積回路を複数のモジュールに分割するステップと、
を実行させるためのレイアウト設計支援プログラム。
(付記16)
情報処理装置にインストールすることにより、半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を支援するレイアウト設計支援装置を実現するレイアウト設計支援プログラムにおいて、
前記情報処理装置に、
前記半導体集積回路を分割する境界を設定するステップと、
前記設定するステップにより設定した境界を通る配線が存在する場合に、該配線によって接続される2つのピン間に基づいて、該配線用に該境界上に配置するモジュール端子の位置を割り当てるうえでの優先度を決定し、該優先度に従って該配線毎に該モジュール端子の位置を割り当てるステップと、
を実行させるためのレイアウト設計支援プログラム。
(付記17)
情報処理装置にインストールすることにより、半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を支援するレイアウト設計支援装置を実現するレイアウト設計支援プログラムにおいて、
前記情報処理装置に、
前記半導体集積回路を分割する境界を設定するステップと、
前記設定するステップにより設定した境界の近傍に配置されている配線上の障害物を抽出し、該障害物を基に、該境界に沿った分割により得られる2つのモジュール間の接続用のモジュール端子を配置しない禁止範囲を該境界上に設定し、該禁止範囲を避けて該モジュール端子の位置を割り当てるステップと、
を実行させるためのレイアウト設計支援プログラム。
52 器配線端子化部
53 禁止マッピング部
54 端子辺設定部
55 配線長予測部
56 割当順決定部
57 端子割当部
58 モジュール分割部
59 サブモジュール詳細設計部
60 フラット化処理部
Claims (10)
- 半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を実施する方法において、
前記半導体集積回路を分割して得られる第1のモジュールを複数の第2のモジュールに分割する第1の工程と、
前記第1の工程により分割した第2のモジュール毎に、該第2のモジュール内のセルの配置、及び配線を決定するレイアウトの詳細設計を実施する第2の工程と、
を含むことを特徴とするレイアウト設計方法。 - 前記第1の工程では、前記第2のモジュールへの分割は、前記配線の基本単位となるグリッド点を避けて、隣接する他の第2のモジュールとの境界を設定する、
ことを特徴とする請求項1記載のレイアウト設計方法。 - 前記第1の工程では、前記境界を通る配線が存在する場合、該配線によって接続される2つのピン間を基に、該配線用に該境界上に配置するモジュール端子の位置を割り当てるうえでの優先度を決定し、該優先度に従って該配線毎に該モジュール端子の位置を割り当て、
前記第2の工程では、前記モジュール端子に割り当てられた位置を用いて前記詳細設計を実施する、
ことを特徴とする請求項1記載のレイアウト設計方法。 - 前記第1の工程では、前記境界の近傍に配置された配線上の障害物を基に、前記モジュール端子を配置しない禁止範囲を該境界上に設定し、該禁止範囲を避けて該モジュール端子の位置を割り当て、
前記第2の工程では、前記モジュール端子に割り当てられた位置を用いて前記詳細設計を実施する、
ことを特徴とする請求項1記載のレイアウト設計方法。 - 半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を実施する方法において、
前記半導体集積回路を分割する場合に、前記配線の基本単位となるグリッド点を避けて境界を設定する第1の工程と、
前記第1の工程により設定した境界に沿って、前記半導体集積回路を複数のモジュールに分割する第2の工程と、
前記第2の工程により分割したモジュール毎に、該モジュール内のセルの配置、及び配線を決定するレイアウトの詳細設計を実施する第3の工程と、
を含むことを特徴とするレイアウト設計方法。 - 半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を実施する方法において、
前記半導体集積回路を分割する境界を設定する第1の工程と、
前記第1の工程で設定した境界を通る配線が存在する場合に、該配線によって接続される2つのピン間に基づいて、該配線用に該境界上に配置するモジュール端子の位置を割り当てるうえでの優先度を決定し、該優先度に従って該配線毎に該モジュール端子の位置を割り当てる第2の工程と、
前記境界に沿った前記半導体集積回路の分割により得られるモジュール毎に、前記モジュール端子に割り当てられた位置を用いて前記セルの配置、及び配線を決定するレイアウトの詳細設計を実施する第3の工程と、
を含むことを特徴とするレイアウト設計方法。 - 半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を実施する方法において、
前記半導体集積回路を分割する境界を設定する第1の工程と、
前記第1の工程で設定した境界の近傍に配置されている配線上の障害物を抽出し、該障害物を基に、該境界に沿った分割により得られる2つのモジュール間の接続用のモジュール端子を配置しない禁止範囲を該境界上に設定し、該禁止範囲を避けて該モジュール端子の位置を割り当てる第2の工程と、
前記境界に沿った前記半導体集積回路の分割により得られるモジュール毎に、前記モジュール端子に割り当てられた位置を用いて前記セルの配置、及び配線を決定するレイアウトの詳細設計を実施する第3の工程と、
を含むことを特徴とするレイアウト設計方法。 - 半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を支援するレイアウト設計支援装置において、
前記半導体集積回路を分割して得られる第1のモジュールを複数の第2のモジュールに分割する第1の分割手段と、
前記第1の分割手段が分割した第2のモジュール毎に、該第2のモジュール内のセルの配置、及び配線を決定するレイアウトの詳細設計を実施する第2の分割手段と、
を具備することを特徴とするレイアウト設計支援装置。 - 半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を支援するレイアウト設計支援装置において、
前記半導体集積回路を分割する場合に、前記配線の基本単位となるグリッド点を避けて境界を設定する境界設定手段と、
前記境界設定手段が設定した境界に沿って、前記半導体集積回路を複数のモジュールに分割する分割手段と、
前記分割手段が分割したモジュール毎に、該モジュール内のセルの配置、及び配線を決定するレイアウトの詳細設計を実施する詳細設計手段と、
を具備することを特徴とするレイアウト設計支援装置。 - 情報処理装置にインストールすることにより、半導体集積回路を構成するセルの配置、及び配線を決定するレイアウト設計を支援するレイアウト設計支援装置を実現するレイアウト設計支援プログラムにおいて、
前記情報処理装置に、
前記半導体集積回路を分割する境界を設定するステップと、
前記設定するステップにより設定した境界を通る配線が存在する場合に、該配線によって接続される2つのピン間に基づいて、該配線用に該境界上に配置するモジュール端子の位置を割り当てるうえでの優先度を決定し、該優先度に従って該配線毎に該モジュール端子の位置を割り当てるステップと、
を実行させるためのレイアウト設計支援プログラム。
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