JP2010062320A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】信頼性が高く、かつ高性能の大電力用の半導体装置およびその製造方法を提供する。
【解決手段】基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４からなる活性領域ＡＡと、活性領域ＡＡを互いに素子分離する素子分離領域３４と、素子分離領域３４によって囲まれた活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、素子分離領域３４上に配置され、それぞれゲート電極２４，ソース電極２０およびドレイン電極２２に接続されたゲート端子電極２４０，ソース端子電極２００およびドレイン端子電極２２０と、ゲート電極２４とドレイン端子電極２２０との間に形成した溝部２８とを備える半導体装置およびその製造方法。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、窒化ガリウム（ＧａＮ）などで構成され、信頼性の高い大電力用の半導体装置およびその製造方法に関する。

窒化ガリウム（ＧａＮ）系半導体を利用した電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、電流コラプスやリーク電流が大きいことが知られている。その原因としてエピタキシャル結晶中にある転位や結晶欠陥が挙げられる。

結晶欠陥はリーク電流の増大や電流コラプス現象の発生などといった基本的な性能を低下させてしまうため、結晶欠陥の少ないエピタキシャル層を得ることは非常に重要である。

この結晶の転位や欠陥を少なくするために、ＧａＮ層中にアルミニウム窒化ガリウム（ＡｌＧａＮ）層や窒化アルミニウム（ＡｌＮ）層を挿入することが知られている。

また、ＧａＮとＡｌＧａＮまたはＡｌＮは格子定数差が大きく、ＧａＮ層とＡｌＧａＮ層間にピエゾ分極による電荷が発生してしまい、このＧａＮ層中に発生した電荷は、半導体装置の高周波特性を極端に落としてしまうという問題がある。

例えば、ＧａＮ層とＡｌＧａＮ層は格子定数差が大きく、ＧａＮ層とＡｌＧａＮ層間にピエゾ分極による電荷が発生してしまい、ＧａＮ層中に発生した電荷は、半導体装置の高周波特性を極端に落としてしまうという問題がある。

このようなピエゾ分極による電荷は、ＧａＮ層の導電性を増大させ、ゲート電極とソース電極間或いはゲート電極とドレイン電極間のリーク電流を増大させ、半導体装置の電力増幅利得を低下させる原因となる。

ゲート寸法を０．１μｍ級に形成することができ、かつゲート電極およびソース電極或いはドレイン電極間にリーク電流を生じさせないＧａＮ系半導体を用いた電界効果トランジスタおよびその製造方法については、既に開示されている（例えば、特許文献１参照。）。特許文献１においては、断面形状がＴ字型であるゲート電極を有する電界効果トランジスタを用いて、ゲートリーク電流を低減している。

また、抵抗値の高いＩＩＩ族窒化物半導体結晶、ＩＩＩ族窒化物半導体基板、半導体装置およびＩＩＩ族窒化物半導体結晶の製造方法については、既に開示されている（例えば、特許文献２参照。）。特許文献２においては、例えば遷移金属としてＦｅが添加されたＩＩＩ族窒化物半導体結晶であって、Ｇａ原子空孔密度が１×１０¹⁶ｃｍ^-3以下であるＦｅドープＧａＮ層が開示されている。ＦｅドープＧａＮ層のＦｅ原子密度は、５×１０¹⁷ｃｍ^-3〜１０²⁰ｃｍ^-3である。また、上記ＦｅドープＧａＮ層からなるＩＩＩ族窒化物半導体基板上に形成された半導体層を有する半導体装置についても開示されている。

また、所定値以上の格子定数の差を有する複数の窒化物系化合物半導体層を結晶性の良い状態で多層形成することができ、エピタキシャル成長方向への貫通転位の伝播を抑制できる半導体素子についても、既に開示されている（例えば、特許文献３参照。）。

窒化ガリウム層とアルミニウム窒化ガリウム（ＡｌＧａＮ）層などで構成された従来の大電力用半導体装置の基本ユニットの構成は、図１１に示すように、例えばＳｉＣからなる基板１０上に配置されたＧａＮ層と、ＧａＮ層上に配置されたＡｌＧａＮ層１４と、ＡｌＧａＮ層１４上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２とを備える。

さらに、従来の半導体装置は、図１１に示すように、ＡｌＧａＮ層１４からなる活性領域ＡＡの周辺部に、メサエッチング技術、イオン注入技術などによって、非活性領域ＮＡとなる素子分離領域が形成されている。

図１１に示すように、ゲート電極２４，ソース電極２０およびドレイン電極２２は、それぞれ、非活性領域ＮＡとなる素子分離領域上に配置されたゲート端子電極２４０，ソース端子電極２００およびドレイン端子電極２２０に接続されている。

従来の半導体装置においては、図１１に示すように、活性領域ＡＡ以外のゲート・ドレイン間は、非活性領域ＮＡとなる素子分離領域によって、電気的に絶縁されている。このため、本来、活性領域ＡＡ以外の素子分離領域上では、ゲート・ドレイン間には表面リーク電流は流れない。

しかしながら、ゲート・ドレイン間に大きな電圧が印加された場合、ゲート電極２４とドレイン端子電極２２０との間のゲート電極先端部ＧＰに電界が集中する。このため、ゲート電極２４とドレイン端子電極２２０間に表面リーク電流が流れて半導体装置の特性劣化を招く。場合によっては、半導体装置の破壊に至るという問題点がある。
特開２００２−１４１４９９号公報（第３−４頁、第１図） 特開２００７−１８４３７９号公報（第６−７頁、第４図および第５図） 特開２００７−２２１００１号公報（第１図、第７図および第１０図）

本発明の目的は、信頼性が高く、かつ高性能化可能な大電力用の半導体装置およびその製造方法を提供することにある。

上記目的を達成するための本発明の一態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域を互いに素子分離する素子分離領域と、前記素子分離領域によって囲まれた前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極と、前記素子分離領域上に配置され、それぞれ前記ゲート電極，前記ソース電極および前記ドレイン電極に接続されたゲート端子電極，ソース端子電極およびドレイン端子電極と、前記ゲート電極と前記ドレイン端子電極との間に形成した溝部とを備える半導体装置が提供される。

本発明の他の態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域を互いに素子分離する素子分離領域と、前記素子分離領域によって囲まれた前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記素子分離領域上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ゲート電極と前記ドレイン端子電極との間に形成した溝部とを備える半導体装置が提供される。

本発明の他の態様によれば、基板上に窒化物系化合物半導体層を形成する工程と、前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、前記活性領域を互いに素子分離する素子分離領域を形成する工程と、前記素子分離領域によって囲まれた前記活性領域上にゲート電極、ソース電極およびドレイン電極を形成する工程と、それぞれ前記ゲート電極，前記ソース電極および前記ドレイン電極に接続されるゲート端子電極，ソース端子電極およびドレイン端子電極を前記素子分離領域上に形成する工程と、前記ゲート電極と前記ドレイン端子電極との間に溝部を形成する工程とを有する半導体装置の製造方法が提供される。

本発明の他の態様によれば、基板上に窒化物系化合物半導体層を形成する工程と、前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、前記活性領域を互いに素子分離する素子分離領域を形成する工程と、前記素子分離領域によって囲まれた前記活性領域上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極を前記素子分離領域上に形成する工程と、前記複数のフィンガーを有する前記ゲート電極と前記ドレイン端子電極との間に溝部を形成する工程とを有する半導体装置の製造方法が提供される。

本発明によれば、ゲート電極とドレイン端子電極間の一部をエッチングして溝部を形成することにより、ゲート・ドレイン間リーク電流を減少させることができ、信頼性が高く、かつ高性能の大電力用の半導体装置およびその製造方法を提供することができる。

本発明によれば、ゲート電極とドレイン端子電極間の一部をエッチングして溝部を形成することにより、実効的にゲート電極とドレイン端子電極間の距離を長くすることでゲート・ドレイン間の表面リーク電流を減少させることができ、信頼性が高く、かつ高性能の大電力用の半導体装置およびその製造方法を提供することができる。

次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように表される。また、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図２若しくは図３に示すように表される。図２の例は、非活性領域ＮＡとなる素子分離領域３４をイオン注入技術を用いて形成した断面構造であり、図３の例は、非活性領域ＮＡとなる素子分離領域２５をメサエッチング技術を用いて形成した断面構造である。

第１の実施の形態に係る半導体装置は、図１〜図３に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４からなる活性領域ＡＡと、活性領域ＡＡを互いに素子分離する素子分離領域（３４，２５）と、素子分離領域（３４，２５）によって囲まれた活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、素子分離領域（３４，２５）上に配置され、それぞれゲート電極２４，ソース電極２０およびドレイン電極２２に接続されたゲート端子電極２４０，ソース端子電極２００およびドレイン端子電極２２０と、ゲート電極２４とドレイン端子電極２２０との間に形成した溝部２８とを備える。

素子分離領域（３４，２５）は、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４および窒化物系化合物半導体層１２の深さ方向の一部まで形成されている。

素子分離領域３４は、イオン注入により形成される。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０¹⁴ （ｉｏｎｓ／ｃｍ²）程度であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶ程度である。

素子分離領域３４上およびデバイス表面上には、パッシベーション用の絶縁層３０が形成されている。この絶縁層３０としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ₂Ｏ₃）膜、酸化膜（ＳｉＯ₂）、酸窒化膜（ＳｉＯＮ）などで形成することができる。

溝部２８内にも、パッシベーション用の絶縁層３０が配置されていてもよい。

ソース電極２０とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４との界面には、ソースコンタクト２０ａが形成され、ドレイン電極２２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４との界面には、ドレインコンタクト２２ａが形成されている。ソース電極２０およびドレイン電極２２は、例えば、アルミニウム（Ａｌ）、Ｔｉ／Ａｕなどで形成される。

ゲート電極２４は、例えばＮｉ／Ａｕなどで形成することができる。

ソースコンタクト２０ａおよびドレインコンタクト２２ａは、例えば、Ａｌ／Ｔｉ，若しくはＮｉ／Ａｌ／Ｔｉなどからなる積層構造によって形成することができる。

窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４との界面には、２次元電子ガス層が形成される。

また、基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えていてもよい。

窒化物系化合物半導体層１２は、例えばＧａＮ層で形成される。

（溝部の構造例）
―構造例１―
溝部２８は、例えば、図４に示すように、ゲート電極２４の先端部において、活性領域ＡＡの一部を含んで形成されている。また、溝部２８は、図４に示すように、ゲート電極２４とドレイン端子電極２２０との間の素子分離領域３４の一部を含んで形成されている。また、図４に示すように、溝部２８内には、ゲート電極２４の先端部が延伸して配置されている。

―構造例２―
溝部２８の側壁は、例えば、図５に示すように、素子分離領域３４の側壁部において、段差構造を備えている。段差数は、２段に限らず、２段以上形成されていてもよい。また、半導体側の側壁部において、段差構造を備えていてもよい。

―構造例３―
また、溝部は、例えば、図６に示すように、複数個形成されていてもよい。図６の例では、３個の溝部２８ａ，２８ｂ，および２８ｃが形成されている。溝部２８ａ，２８ｂ，および２８ｃは、図６に示すように、ゲート電極２４とドレイン端子電極２２０との間の素子分離領域３４の一部を含んで形成されている。溝部２８ａと２８ｂ内には、絶縁層３０が充填されている。一方、溝部２８ｃには、ゲート電極２４の先端部において、活性領域ＡＡの一部を含んで形成されている。また、溝部２８ｃには、ゲート電極２４の先端部が延伸して配置されている。

―構造例４―
また、図７に示すように、溝部２８によって、ゲート電極２４の先端部とドレイン端子電極２２０は離隔された構造を備えていてもよい。溝部２８内には、絶縁層３０が形成されている。

また、図１に示す２つの溝部２８を互いに結合して、ソース電極２０、ゲート電極２４およびドレイン電極２２の配列方向にストライプ構造を備えていてもよい。

さらに、溝部２８と構造が実質的に等しい別の溝部を、ゲート電極２４とゲート端子電極２４０との間に形成してもよい。ゲート電極２４のストライプの先端部分と同様に、末端部分においても電界が集中し易いが、別の溝部を形成することによって、ゲート・ドレイン間のリーク電流の発生を抑制することができるからである。

（製造方法）
第１の実施の形態に係る半導体装置の製造方法は、基板１０上に窒化物系化合物半導体層１２を形成する工程と、窒化物系化合物半導体層１２上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４からなる活性領域ＡＡを形成する工程と、活性領域ＡＡを互いに素子分離する素子分離領域（３４，２５）を形成する工程と、素子分離領域（３４，２５）によって囲まれた活性領域ＡＡ上にゲート電極２４、ソース電極２０およびドレイン電極２２を形成する工程と、それぞれゲート電極２４，ソース電極２０およびドレイン電極２２に接続されるゲート端子電極２４０，ソース端子電極２００およびドレイン端子電極２２０を素子分離領域（３４，２５）上に形成する工程と、ゲート電極２４とドレイン端子電極２２０との間に溝部２８を形成する工程とを有する。

溝部２８を形成する工程は、素子分離領域（３４，２５）を形成する工程後の実施することが望ましい。

また、素子分離領域３４を形成する工程は、イオン注入技術を用いることができる。

また、素子分離領域２５を形成する工程は、メサエッチングを用いることができる。

素子分離領域３４を形成する工程において、素子分離領域３４は、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４および窒化物系化合物半導体層１２の深さ方向の一部まで形成する。

以下に、本発明の第１の実施の形態に係る半導体装置の製造方法を詳細に説明する。

（ａ）ＳｉＣからなる基板１０上にＴＭＧ（トリメチルガリウム）とアンモニアガスを流し、エピタキシャル成長によりＧａＮ層１２を、例えば約１μｍ〜２μｍ程度の厚さに形成する。

（ｂ）次に、ＴＭＡｌ（トリメチルアルミニウム）とアンモニアガスを流し、エピタキシャル成長によりＡｌ組成比率約３０％程度のアルミニウム窒化ガリウム層（Ａｌ_0.3Ｇａ_1-0.3Ｎ）（０．１≦ｘ≦１）１４を、例えば約２０ｎｍ〜１００ｎｍ程度の厚さに形成する。

（ｃ）次に、イオン注入技術によって、活性領域ＡＡを互いに素子分離する素子分離領域３４を形成する。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０¹¹ （ｉｏｎｓ／ｃｍ²）程度であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶ程度である。なお、メサエッチング技術によって、活性領域ＡＡを互いに素子分離する素子分離領域２５を形成してもよい。以下の説明では、イオン注入技術によって形成された素子分離領域３４の例を用いて説明する。

（ｄ）次に、ドライエッチング技術によって、ゲート電極２４とドレイン端子電極２２０との間に溝部２８を形成する。ドライエッチング技術としては、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）技術などを適用することができる。反応ガスとしては、例えば、ＢＣｌ₃などの塩素系のエッチングガスを使用することができる。ここで、溝部２８の深さは、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４の厚さよりも深く、例えば、約１００ｎｍ〜２００ｎｍ程度である。したがって、溝部２８の底面は、窒化物系化合物半導体層（ＧａＮ層）１２である。なお、溝部２８の構造は、例えば、図４〜図７に示した構造を適用することができる。

（ｅ）次に、素子分離領域３４によって囲まれた活性領域ＡＡ上にソースコンタクト２０ａ、ドレインコンタクト２２ａを形成する。コンタクト形成技術としては、真空蒸着技術、スパッタリング技術などを適用することができる。ソースコンタクト２０ａおよびドレインコンタクト２２ａは、例えば、Ａｌ／Ｔｉ，若しくはＮｉ／Ａｌ／Ｔｉなどからなる積層構造によってオーミック電極として形成する。

（ｆ）次に、ゲート電極２４を形成する。電極形成技術としては、真空蒸着技術、スパッタリング技術などを適用することができる。ゲート電極２４は、例えば、Ｎｉ／Ａｕなどによって形成することができる。ゲート電極２４は、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４との間で、ショットキーコンタクトを形成する。ゲート電極２４の幅は、例えば、約０．１μｍ〜１μｍ程度である。なお、ゲート電極２４の先端部は、図４〜図６に示すように、溝部２８内に延伸して形成されていてもよい。或いは、図７に示すように、溝部２８の外側に離隔して、形成されていてもよい。

（ｇ）次に、それぞれゲート電極２４，ソースコンタクト２０ａおよびドレインコンタクト２２ａに接続されたゲート端子電極２４０，ソース端子電極２００およびドレイン端子電極２２０を素子分離領域３４上に形成する。

（ｈ）次に、デバイス表面全体に、パッシベーション用の絶縁層３０を形成する。この絶縁層３０は、例えば、ＰＥＣＶＤ法によって堆積された窒化膜、Ａｌ₂Ｏ₃膜、ＳｉＯ₂膜、ＳｉＯＮ膜などで形成することができる。

（ｉ）次に、ソース電極２０、ドレイン電極２２を形成する。電極形成技術としては、真空蒸着技術、スパッタリング技術などを適用することができる。ソース電極２０およびドレイン電極２２は、例えば、アルミニウム（Ａｌ）、Ｔｉ／Ａｕなどで形成される。

以上の（ａ）〜（ｉ）の工程により、第１の実施の形態に係る半導体装置を完成する。

第１の実施の形態によれば、ゲート電極２４とドレイン端子電極２２０の間の一部をエッチングして溝部２８を形成することにより、ゲート・ドレイン間リーク電流を減少させることができ、信頼性が高く、かつ高性能の半導体装置およびその製造方法を提供することができる。

第１の実施の形態によれば、ゲート電極２４とドレイン端子電極２２０との間の一部をエッチングして溝部２８を形成することにより、実効的にゲート電極２４とドレイン端子電極２２０との間の距離を長くすることでゲート・ドレイン間の表面リーク電流を減少させることができ、信頼性が高く、かつ高性能の半導体装置およびその製造方法を提供することができる。

[第２の実施の形態]
（全体素子構造）
第２の実施の形態に係る半導体装置の模式的平面パターン構成は、図８に示すように表される。また、図８のＡ部分の拡大図は、図９に示すように表される。

図８〜図９に示す第２の実施の形態に係る半導体装置においては、大電力化のための電極パターン配置と、ゲート電極２４とドレイン端子電極２２０間に形成される溝部２８を備えた点に特徴を有する。

第２の実施の形態に係る半導体装置の模式的平面パターン構成は、図８〜図９に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４からなる活性領域ＡＡと、活性領域ＡＡを互いに素子分離する素子分離領域３４と、素子分離領域３４によって囲まれた活性領域ＡＡ上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極２４０、ソース端子電極２００およびドレイン端子電極２２０と、ゲート電極２４とドレイン端子電極２２０との間に形成した溝部２８とを備える。

素子分離領域３４は、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４および窒化物系化合物半導体層１２の深さ方向の一部まで形成されている。

素子分離領域３４は、例えば、イオン注入技術により形成されている。

溝部２８は、複数のフィンガーを有するゲート電極２４の先端部において、活性領域ＡＡの一部を含んで形成されていてもよい。

溝部２８は、複数のフィンガーを有するゲート電極２４とドレイン端子電極２２０との間の素子分離領域３４の一部を含んで形成されていてもよい。

溝部２８内には、図４〜図６に示した構造と同様に、複数のフィンガーを有するゲート電極２４の先端部が延伸して配置されていてもよい。

溝部２８の側壁は、図５に示した構造と同様に、段差構造を備えていてもよい。

溝部２８は、図６に示した構造と同様に、複数形成されていてもよい。

溝部２８によって、図７に示すように、複数のフィンガーを有するゲート電極２４の先端部とドレイン端子電極２２０は離隔され、溝部２８内には、パッシベーション用の絶縁層３０が形成されていてもよい。

さらに、溝部２８と構造が実質的に等しい別の溝部を、複数のフィンガーを有するゲート電極２４とゲート端子電極２４０との間に形成してもよい。ゲート電極２４のストライプの先端部分と同様に、末端部分においても電界が集中し易いが、別の溝部を形成することによって、ゲート・ドレイン間のリーク電流の発生を抑制することができるからである。

また、基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えていてもよい。

図８の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として１００μｍ×６本×４セル＝２．４ｍｍ程度である。

図８の例では、ソース端子電極２００において、基板１０の裏面からＶＩＡホール２６０が形成されて、基板１０の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１０を貫通するＶＩＡホール２６０を介して、基板１０上に設けた回路素子と基板１０の裏面に形成した接地導体とが電気的に接続される。

尚、ゲート端子電極２４０は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極２２０も、ボンディングワイヤなどで周辺の半導体チップに接続される。

（製造方法）
第２の実施の形態に係る半導体装置の製造方法は、基板１０上に窒化物系化合物半導体層１２を形成する工程と、窒化物系化合物半導体層１２上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４からなる活性領域ＡＡを形成する工程と、活性領域ＡＡを互いに素子分離する素子分離領域（３４，２５）を形成する工程と、素子分離領域（３４，２５）によって囲まれた活性領域ＡＡの第１表面上に、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２を形成する工程と、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極２４０、ソース端子電極２００およびドレイン端子電極２２０を素子分離領域（３４，２５）上に形成する工程と、複数のフィンガーを有するゲート電極２４とドレイン端子電極２２０との間に溝部２８を形成する工程とを有する。

溝部２８を形成する工程は、素子分離領域（３４，２５）を形成する工程後の実施することが望ましい。

また、素子分離領域３４を形成する工程は、イオン注入技術を用いることができる。

また、素子分離領域２５を形成する工程は、メサエッチング技術を用いることができる。

第２の実施の形態に係る半導体装置の製造方法の詳細については、第１の実施の形態と同様であるため、説明は省略する。

第２の実施の形態に係る半導体装置においても溝部２８の詳細な構造は、第１の実施の形態と同様であるため、説明は省略する。

（変形例）
第２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成は、図１０に示すように表される。

第２の実施の形態の変形例に係る半導体装置においては、図１０に示すように、溝部２８は、複数のフィンガーを有するゲート電極２４とドレイン端子電極２２０との間において、複数のフィンガー電極の配列方向に平行なストライプ構造を備える点に特徴を有する。

第２の実施の形態の変形例に係る半導体装置においても溝部２８の詳細な構造は、第１の実施の形態と同様であるため、説明は省略する。

また、第２の実施の形態の変形例に係る半導体装置の製造方法も、第２の実施の形態と同様であるため、説明は省略する。

さらに、溝部２８と構造が実質的に等しい別の溝部を、複数のフィンガーを有するゲート電極２４とゲート端子電極２４０との間に形成してもよい。ゲート電極２４のストライプの先端部分と同様に、末端部分においても電界が集中し易いが、別の溝部を形成することによって、ゲート・ドレイン間のリーク電流の発生を抑制することができるからである。

第２の実施の形態およびその変形例によれば、ゲート電極とドレイン端子電極間の一部をエッチングして溝部を形成することにより、ゲート・ドレイン間リーク電流を減少させることができ、信頼性が高く、かつ高性能の大電力用の半導体装置およびその製造方法を提供することができる。

第２の実施の形態およびその変形例によれば、ゲート電極とドレイン端子電極間の一部をエッチングして溝部を形成することにより、実効的にゲート電極とドレイン端子電極間の距離を長くすることでゲート・ドレイン間の表面リーク電流を減少させることができ、信頼性が高く、かつ高性能の大電力用の半導体装置およびその製造方法を提供することができる。

[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態およびその変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

なお、本発明の半導体装置としては、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）に限らず、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子などにも適用できることは言うまでもない。

このように、本発明はここでは記載していない様々な実施の形態などを含む。

本発明の半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。

本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。 イオン注入によって素子分離領域を形成した図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 メサエッチングによって素子分離領域を形成した図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 図１のＩ−Ｉ線に沿う模式的断面構造例１。 図１のＩ−Ｉ線に沿う模式的断面構造例２。 図１のＩ−Ｉ線に沿う模式的断面構造例３。 図１のＩ−Ｉ線に沿う模式的断面構造例４。 本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図。 図２のＡ部分の拡大図。 本発明の第２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。 従来例に係る半導体装置の模式的平面パターン構成図。

符号の説明

１０…基板
１２…窒化物系化合物半導体層（ＧａＮ層）
１４…アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）
２０…ソース電極
２２ａ…ソースコンタクト
２４…ゲート電極
２５，３４…素子分離領域
２２…ドレイン電極
２２ａ…ドレインコンタクト
２８，２８ａ，２８ｂ，２８ｃ…溝部
３０…絶縁層
２００…ソース端子電極
２２０…ドレイン端子電極
２４０…ゲート端子電極
２６０…ＶＩＡホール
ＡＡ…活性領域
ＮＡ…非活性領域

Claims (20)

1. 基板と、
   前記基板上に配置された窒化物系化合物半導体層と、
   前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
   前記活性領域を互いに素子分離する素子分離領域と、
   前記素子分離領域によって囲まれた前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極と、
   前記素子分離領域上に配置され、それぞれ前記ゲート電極，前記ソース電極および前記ドレイン電極に接続されたゲート端子電極，ソース端子電極およびドレイン端子電極と、
   前記ゲート電極と前記ドレイン端子電極との間に形成した溝部と
   を備えることを特徴とする半導体装置。
2. 前記溝部は、前記ゲート電極の先端部において、前記活性領域の一部を含んで形成されたことを特徴とする請求項１に記載の半導体装置。
3. 前記溝部は、前記ゲート電極と前記ドレイン端子電極との間の前記素子分離領域の一部を含んで形成されたことを特徴とする請求項１に記載の半導体装置。
4. 前記溝部内には、前記ゲート電極の先端部が延伸して配置されることを特徴とする請求項１に記載の半導体装置。
5. 前記溝部の側壁は、段差構造を備えることを特徴とする請求項１に記載の半導体装置。
6. 前記溝部は、複数であることを特徴とする請求項１に記載の半導体装置。
7. 前記溝部は、前記ソース電極および前記ドレイン電極の配列方向にストライプ構造を備えることを特徴とする請求項１に記載の半導体装置。
8. 前記溝部によって、前記ゲート電極の先端部と前記ドレイン端子電極は離隔されたことを特徴とする請求項１に記載の半導体装置。
9. 前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えることを特徴とする請求項１に記載の半導体装置。
10. 基板と、
    前記基板上に配置された窒化物系化合物半導体層と、
    前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
    前記活性領域を互いに素子分離する素子分離領域と、
    前記素子分離領域によって囲まれた前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
    前記素子分離領域上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
    前記ゲート電極と前記ドレイン端子電極との間に形成した溝部と
    を備えることを特徴とする半導体装置。
11. 前記溝部は、前記複数のフィンガーを有する前記ゲート電極の先端部において、前記活性領域の一部を含んで形成されたことを特徴とする請求項１０に記載の半導体装置。
12. 前記溝部は、前記複数のフィンガーを有する前記ゲート電極と前記ドレイン端子電極との間の前記素子分離領域の一部を含んで形成されたことを特徴とする請求項１０に記載の半導体装置。
13. 前記溝部内には、前記複数のフィンガーを有する前記ゲート電極の先端部が延伸して配置されることを特徴とする請求項１０に記載の半導体装置。
14. 前記溝部の側壁は、段差構造を備えることを特徴とする請求項１０に記載の半導体装置。
15. 前記溝部は、複数であることを特徴とする請求項１０に記載の半導体装置。
16. 前記溝部は、前記複数のフィンガー電極の配列方向に平行なストライプ構造を備えることを特徴とする請求項１０に記載の半導体装置。
17. 前記溝部によって、前記ゲート電極の先端部と前記ドレイン端子電極は離隔されたことを特徴とする請求項１０に記載の半導体装置。
18. 前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えることを特徴とする請求項１０に記載の半導体装置。
19. 基板上に窒化物系化合物半導体層を形成する工程と、
    前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、
    前記活性領域を互いに素子分離する素子分離領域を形成する工程と、
    前記素子分離領域によって囲まれた前記活性領域上にゲート電極、ソース電極およびドレイン電極を形成する工程と、
    それぞれ前記ゲート電極，前記ソース電極および前記ドレイン電極に接続されるゲート端子電極，ソース端子電極およびドレイン端子電極を前記素子分離領域上に形成する工程と、
    前記ゲート電極と前記ドレイン端子電極との間に溝部を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
20. 基板上に窒化物系化合物半導体層を形成する工程と、
    前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、
    前記活性領域を互いに素子分離する素子分離領域を形成する工程と、
    前記素子分離領域によって囲まれた前記活性領域上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、
    前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極を前記素子分離領域上に形成する工程と、
    前記複数のフィンガーを有する前記ゲート電極と前記ドレイン端子電極との間に溝部を形成する工程と
    を有することを特徴とする半導体装置の製造方法。

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