JP2010062262A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】ベース層2、開口部5を備えた埋め込み絶縁膜3、開口部5下でベース層2と接続する表面半導体層4、表面半導体層4に形成されたp型チャネル形成層7、n+型ソース層8、p+型エミッタ層、表面半導体層4上にゲート絶縁膜10を介して形成されたゲート電極11、n+型バッファ層18およびp型コレクタ層19等を有するIGBTにおいて、表面半導体層4の厚さを20nm〜100nm程度とする。
【選択図】図1
Description
(a)p型を有する前記IGBTのコレクタ層と、
(b)前記コレクタ層上に形成された、n型を有する前記IGBTのバッファ層と、
(c)前記バッファ層上に形成された、n型を有する前記IGBTのベース層と、
(d)前記ベース層上に選択的に形成された複数の埋め込み絶縁膜と、
(e)前記ベース層上にて、前記複数の埋め込み絶縁膜間に形成された、n型を有する表面半導体層と、
(f)前記表面半導体層内に形成された、p型を有する前記IGBTのチャネル形成層と、
(g)前記表面半導体層内にて、前記チャネル形成層と接するように形成され、前記チャネル形成層より高濃度のp型を有する前記IGBTのエミッタ層と、
(h)前記表面半導体層内に形成された、n型を有する前記IGBTのソース層と、
(i)前記表面半導体層の表面の一部および前記チャネル形成層の一部に選択的に形成された、前記IGBTのゲート絶縁膜と、
(j)前記ゲート絶縁膜上に形成された、前記IGBTのゲート電極と、
(k)前記コレクタ層の裏面に形成され、前記コレクタ層と電気的に接続された、前記IGBTのコレクタ電極と、
(l)前記エミッタ層上および前記ソース層上に形成され、前記エミッタ層および前記ソース層と電気的に接続された、前記IGBTのエミッタ電極と、
を有し、
前記チャネル形成層の厚さは、20nm〜100nmである。
(a)前記IGBTのベース層となるn型を有する基板の主面上に、膜厚の厚い厚膜部と前記厚膜部より膜厚の薄い薄膜部とを含む埋め込み絶縁膜を形成する工程、
(b)前記埋め込み絶縁膜の前記薄膜部に前記基板に達する離間部を形成する工程、
(c)前記埋め込み絶縁膜の前記薄膜部上に前記離間部を埋め込む厚さ20nm〜100nmのn型を有する表面半導体層を形成する工程、
(d)前記表面半導体層の表面の一部に選択的に前記IGBTのゲート絶縁膜を形成する工程、
(e)前記ゲート絶縁膜上に前記IGBTのゲート電極を形成する工程、
(f)前記表面半導体層内にp型を有する前記IGBTのチャネル形成層を形成する工程、
(g)前記表面半導体層内にて、前記チャネル形成層と接するように前記チャネル形成層より高濃度のp型を有する前記IGBTのエミッタ層を形成する工程、
(h)前記表面半導体層内にn型を有する前記IGBTのソース層を形成する工程、
(i)前記基板を裏面から薄くし、前記IGBTの前記ベース層を形成する工程、
(j)前記基板の裏面にn型を有する前記IGBTのバッファ層を形成する工程、
(k)前記基板の裏面にp型を有する前記IGBTのコレクタ層を形成する工程、
(l)前記コレクタ層の裏面に前記コレクタ層と電気的に接続する前記IGBTのコレクタ電極を形成する工程、
(m)前記エミッタ層上および前記ソース層上に前記エミッタ層および前記ソース層と電気的に接続する前記IGBTのエミッタ電極を形成する工程、
を含む。
図1は、本実施の形態1のIGBTの断面図を示している。本実施の形態1のIGBTは、たとえばn−型の単結晶シリコンからなるベース層2の主面上に、埋め込み絶縁膜(薄膜部)3を介して、n−型の単結晶シリコンからなる複数の表面半導体層4が形成され、ベース層2と表面半導体層4とは、埋め込み絶縁膜3に形成された開口部(離間部)5で接続した構造となっている。また、複数の厚いフィールド絶縁膜(埋め込み絶縁膜の厚膜部)6によってベース層2の主面上では複数の活性領域が規定され、それら複数の活性領域の各々に前記表面半導体層4が形成されている。埋め込み絶縁膜3上の表面半導体層4には、p型チャネル形成層7、n+型ソース層8およびp+型エミッタ層9が形成されている。ベース層2の裏面には、ベース層2に近い順からn+型バッファ層18、p型コレクタ層19およびコレクタ電極20が形成されている。さらに詳細については後述する。
次に、前記実施の形態1のIGBTの製造工程について、図20〜図41を用いて説明する。これら図20〜図41のうち、図20、図22、図27、図30、図33、図36および図39は、図19中のC−C線に沿った位置での工程中の断面を示し、図21、図23、図24、図25、図26、図28および図29は、図19中のA−A線に沿った位置およびB−B線に沿った位置での工程中の断面を示し、図31、図34、図37および図40は、図19中のA−A線に沿った位置での工程中の断面を示し、図32、図35、図38および図41は、図19中のB−B線に沿った位置での工程中の断面を示している。
次に、本実施の形態3のIGBTの製造工程について、図42を用いて説明する。
次に、本実施の形態4のIGBTの製造工程について、図43および図44を用いて説明する。
次に、本実施の形態5のIGBTの製造工程について、図45〜図53を用いて説明する。
次に、本実施の形態6のIGBTの製造工程について、図54〜図57を用いて説明する。
次に、本実施の形態7のIGBTの製造工程について、図58を用いて説明する。
本実施の形態8は、前記実施の形態2〜7で説明したIGBTの適用例であり、後述する図59および図60に示す回路図中のIGBTが前記実施の形態2〜7で説明したIGBTに該当する。
2 ベース層
2A 基板
2B 酸化シリコン膜
2C 窒化シリコン膜
2D フォトレジスト膜
2E 酸化シリコン膜
2F 段差
3 埋め込み絶縁膜(薄膜部)
4、4D 表面半導体層
4A n−型単結晶シリコン膜
4B n型単結晶シリコン膜
4C p型チャネル形成層
5 開口部(離間部)
6 フィールド絶縁膜(埋め込み絶縁膜の厚膜部)
6A 絶縁膜(埋め込み絶縁膜の厚膜部)
6B 開口部
7、7A p型チャネル形成層
7A n型反転層
7B n−型反転層
8 n+型ソース層
8A フォトレジスト膜
9 p+型エミッタ層
9A フォトレジスト膜
10 ゲート絶縁膜
11 ゲート電極
12 p型フィールドリミッティングリング
12A p型ウエル
13 n型ガードリング領域
13A ガードリング電極
14 絶縁膜
15 開口部
16 エミッタパッド(エミッタ電極)
17 ゲートパッド
17A ゲートフィンガー
18 n+型バッファ層
19 p型コレクタ層
20 コレクタ電極
101 p+型半導体基板
102 n−ベース層
103 埋め込み絶縁膜
104 表面半導体層
105 開口部
107 p型チャネル層
108 n+型ソース領域
109 p+型エミッタ層
110 ゲート絶縁膜
116 エミッタ電極
118 n型バッファ層
119 p型コレクタ層
120 コレクタ金属電極
D1 フリーホイールダイオード
L1 コイル
Tr1 IGBT
Vdd 直流電源
Claims (20)
- IGBTを含む半導体装置であって、
(a)p型を有する前記IGBTのコレクタ層と、
(b)前記コレクタ層上に形成された、n型を有する前記IGBTのバッファ層と、
(c)前記バッファ層上に形成された、n型を有する前記IGBTのベース層と、
(d)前記ベース層上に選択的に形成された複数の埋め込み絶縁膜と、
(e)前記ベース層上にて、前記複数の埋め込み絶縁膜間に形成された、n型を有する表面半導体層と、
(f)前記表面半導体層内に形成された、p型を有する前記IGBTのチャネル形成層と、
(g)前記表面半導体層内にて、前記チャネル形成層と接するように形成され、前記チャネル形成層より高濃度のp型を有する前記IGBTのエミッタ層と、
(h)前記表面半導体層内に形成された、n型を有する前記IGBTのソース層と、
(i)前記表面半導体層の表面の一部および前記チャネル形成層の表面の一部に選択的に形成された、前記IGBTのゲート絶縁膜と、
(j)前記ゲート絶縁膜上に形成された、前記IGBTのゲート電極と、
(k)前記コレクタ層の裏面に形成され、前記コレクタ層と電気的に接続された、前記IGBTのコレクタ電極と、
(l)前記エミッタ層上および前記ソース層上に形成され、前記エミッタ層および前記ソース層と電気的に接続された、前記IGBTのエミッタ電極と、
を有し、
前記チャネル形成層の厚さは、20nm〜100nmであることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数の埋め込み絶縁膜の各々は、膜厚の厚い厚膜部と前記厚膜部より膜厚の薄い薄膜部とを含み、
前記厚膜部の表面は、前記表面半導体層の表面と同一平面内にあり、
前記チャネル形成層および前記ソース層は、前記複数の埋め込み絶縁膜の前記薄膜部上に形成されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記複数の埋め込み絶縁膜の各々における前記薄膜部には、離間部が形成され、
前記ベース層と前記表面半導体層は、前記薄膜部の前記離間部にて接していることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ベース層および前記表面半導体層は、単結晶シリコンから形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記IGBTのオン時における前記エミッタ電極に流れる電流の構成比は、ホール電流が20%以下であり、電子電流が80%以上であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記コレクタ層の厚さは、5μm以下であることを特徴とする半導体装置。 - IGBTを含む半導体装置であって、
(a)p型を有する前記IGBTのコレクタ層と、
(b)前記コレクタ層上に形成された、n型を有する前記IGBTのバッファ層と、
(c)前記バッファ層上に形成された、n型を有する前記IGBTのベース層と、
(d)前記ベース層中に選択的に形成された複数の埋め込み絶縁膜と、
(e)前記複数の埋め込み絶縁膜上の前記ベース層内に形成された、p型を有する前記IGBTのチャネル形成層と、
(f)前記複数の埋め込み絶縁膜上の前記ベース層内にて、前記チャネル形成層と接するように形成され、前記チャネル形成層より高濃度のp型を有する前記IGBTのエミッタ層と、
(g)前記複数の埋め込み絶縁膜上の前記ベース層内に形成された、n型を有する前記IGBTのソース層と、
(h)前記複数の埋め込み絶縁膜上の前記ベース層の表面の一部および前記チャネル形成層の表面の一部に選択的に形成された、前記IGBTのゲート絶縁膜と、
(i)前記ゲート絶縁膜上に形成された、前記IGBTのゲート電極と、
(j)前記コレクタ層の裏面に形成され、前記コレクタ層と電気的に接続された、前記IGBTのコレクタ電極と、
(k)前記エミッタ層上および前記ソース層上に形成され、前記エミッタ層および前記ソース層と電気的に接続された、前記IGBTのエミッタ電極と、
を有し、
前記チャネル形成層の厚さは、20nm〜100nmであることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記複数の埋め込み絶縁膜の各々は、膜厚の厚い厚膜部と前記厚膜部より膜厚の薄い薄膜部とを含み、
前記エミッタ層および前記ソース層と、前記IGBTの前記エミッタ電極との接続部は、前記複数の埋め込み絶縁膜の前記厚膜部上に形成されていることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記ベース層は、単結晶シリコンから形成されていることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記IGBTのオン時における前記エミッタ電極に流れる電流の構成比は、ホール電流が20%以下であり、電子電流が80%以上であることを特徴とする半導体装置。 - IGBTを含む半導体装置の製造方法であって、
(a)前記IGBTのベース層となるn型を有する基板の主面上に、膜厚の厚い厚膜部と前記厚膜部より膜厚の薄い薄膜部とを含む埋め込み絶縁膜を形成する工程、
(b)前記埋め込み絶縁膜の前記薄膜部に前記基板に達する離間部を形成する工程、
(c)前記埋め込み絶縁膜の前記薄膜部上に前記離間部を埋め込む厚さ20nm〜100nmのn型を有する表面半導体層を形成する工程、
(d)前記表面半導体層の表面の一部に選択的に前記IGBTのゲート絶縁膜を形成する工程、
(e)前記ゲート絶縁膜上に前記IGBTのゲート電極を形成する工程、
(f)前記表面半導体層内にp型を有する前記IGBTのチャネル形成層を形成する工程、
(g)前記表面半導体層内にて、前記チャネル形成層と接するように前記チャネル形成層より高濃度のp型を有する前記IGBTのエミッタ層を形成する工程、
(h)前記表面半導体層内にn型を有する前記IGBTのソース層を形成する工程、
(i)前記基板を裏面から薄くし、前記IGBTの前記ベース層を形成する工程、
(j)前記基板の裏面にn型を有する前記IGBTのバッファ層を形成する工程、
(k)前記基板の裏面にp型を有する前記IGBTのコレクタ層を形成する工程、
(l)前記コレクタ層の裏面に前記コレクタ層と電気的に接続する前記IGBTのコレクタ電極を形成する工程、
(m)前記エミッタ層上および前記ソース層上に前記エミッタ層および前記ソース層と電気的に接続する前記IGBTのエミッタ電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記表面半導体層は、前記基板以上の濃度のn型を有し、
前記(c)工程における前記表面半導体層の形成は、前記離間部において前記基板から結晶が格子レベルで連続するようにエピタキシャル法で行うことを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記厚膜部の表面は、前記表面半導体層の表面と同一平面内に形成することを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記基板および前記表面半導体層は、単結晶シリコンから形成されていることを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(c)工程における前記表面半導体層は、p型を有するシリコン膜を前記離間部において前記基板から結晶が格子レベルで連続するようにエピタキシャル法で形成した後、前記シリコン膜にn型の不純物を導入することで形成することを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記基板は、複数のチップ領域に区画され、
前記複数のチップ領域の各々の主面は、活性領域と、前記活性領域を取り囲む外周部とが規定され、
前記(a)工程は、
(a1)前記複数のチップ領域の各々において、前記外周部が前記活性領域より低くなるように前記複数のチップ領域の各々の前記主面に段差を形成する工程、
を含み、
前記(a1)工程は、前記埋め込み絶縁膜を形成する前に行うことを特徴とする半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法において、
前記段差は、前記埋め込み絶縁膜の前記厚膜部の厚さと同程度であることを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記コレクタ層の厚さは、5μm以下であることを特徴とする半導体装置の製造方法。 - IGBTを含む半導体装置の製造方法であって、
(a)前記IGBTのベース層となるn型を有する基板に対し主面から酸素イオンを導入し、前記基板中に膜厚が厚く離間部を備えた厚膜部と前記厚膜部より膜厚の薄い薄膜部とを含む埋め込み絶縁膜を選択的に形成する工程、
(b)前記基板の主面の一部に選択的に前記IGBTのゲート絶縁膜を形成する工程、
(c)前記ゲート絶縁膜上に前記IGBTのゲート電極を形成する工程、
(d)前記埋め込み絶縁膜上の前記基板にp型を有する前記IGBTのチャネル形成層を形成する工程、
(e)前記埋め込み絶縁膜上の前記基板に前記チャネル形成層と接するように前記チャネル形成層より高濃度のp型を有する前記IGBTのエミッタ層を形成する工程、
(f)前記埋め込み絶縁膜上の前記基板にn型を有する前記IGBTのソース層を形成する工程、
(g)前記基板を裏面から薄くし、前記IGBTの前記ベース層を形成する工程、
(h)前記基板の裏面にn型を有する前記IGBTのバッファ層を形成する工程、
(i)前記基板の裏面にp型を有する前記IGBTのコレクタ層を形成する工程、
(j)前記コレクタ層の裏面に前記コレクタ層と電気的に接続する前記IGBTのコレクタ電極を形成する工程、
(k)前記エミッタ層上および前記ソース層上に前記エミッタ層および前記ソース層と電気的に接続する前記IGBTのエミッタ電極を形成する工程、
を含み、
前記埋め込み絶縁膜は、前記基板の前記主面から前記厚膜部までの間隔が20nm〜100nmとなるように形成し、
前記エミッタ層および前記ソース層と、前記IGBTの前記エミッタ電極との接続部は、前記埋め込み絶縁膜の前記厚膜部上に形成することを特徴とする半導体装置の製造方法。 - 請求項19記載の半導体装置の製造方法において、
前記基板および前記埋め込み絶縁膜上の表面半導体層は、単結晶シリコンから形成されていることを特徴とする半導体装置の製造方法。
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