JP2010056620A - ドライバ回路 - Google Patents
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Abstract
【課題】高速なデータパターンの時のみ周波数特性を改善して、所望の振幅を得ることが可能な送信側ドライバ回路を提供する。
【解決手段】第１のプルアップ抵抗回路Ｐ４１、第３のプルアップ抵抗回路Ｐ４３、第１のプルダウン抵抗回路Ｎ４１、第３のプルダウン抵抗回路Ｎ４３の抵抗値を第１の制御信号（ＳＤＡＴＡＰ、ＳＤＡＴＡＭ、ＤＥＭＰＨＰＰ、ＤＥＭＰＨＭＮ、ＤＥＭＰＨＰＮ、ＤＥＭＰＨＭＰ）に応じて変化させ、第２のプルアップ抵抗回路Ｐ４２、第４のプルアップ抵抗回路Ｐ４４、第２のプルダウン抵抗回路Ｎ４２、第４のプルダウン抵抗回路Ｎ４４の抵抗値を第２の制御信号（ＥＭＰＨＰＰ、ＥＭＰＨＰＭＮ、ＥＭＰＨＰＮ、ＥＭＰＨＭＰ）に応じて変化させる
【選択図】図２
【解決手段】第１のプルアップ抵抗回路Ｐ４１、第３のプルアップ抵抗回路Ｐ４３、第１のプルダウン抵抗回路Ｎ４１、第３のプルダウン抵抗回路Ｎ４３の抵抗値を第１の制御信号（ＳＤＡＴＡＰ、ＳＤＡＴＡＭ、ＤＥＭＰＨＰＰ、ＤＥＭＰＨＭＮ、ＤＥＭＰＨＰＮ、ＤＥＭＰＨＭＰ）に応じて変化させ、第２のプルアップ抵抗回路Ｐ４２、第４のプルアップ抵抗回路Ｐ４４、第２のプルダウン抵抗回路Ｎ４２、第４のプルダウン抵抗回路Ｎ４４の抵抗値を第２の制御信号（ＥＭＰＨＰＰ、ＥＭＰＨＰＭＮ、ＥＭＰＨＰＮ、ＥＭＰＨＭＰ）に応じて変化させる
【選択図】図２
Description
本発明は、データ伝送に使用されるドライバ回路、特に高速シリアル通信で使用される送信側ドライバ回路に関する。本発明は、モジュール間データ伝送、チップ間データ伝送などにも応用可能である。
近年、製品のインタフェース速度は高速化されており、高速シリアル通信を使ったシステムの開発が進んでいる。通常の高速シリアル通信では、高速なデータ送信を可能にするために、低振幅の差動電圧信号を用いた低電圧差動信号伝送（Low Voltage Differential Signaling：ＬＶＤＳ）方式を採用している。
図１はＰＣＩ−ＥｘＰＲｅｓｓ ｇｅｎ２の高速シリアル通信システムの構成例を示す回路図である。
図１に示されるように、高速シリアル通信システム１は、送信側回路２、受信側回路３、及び差動伝送線路４を備える。差動伝送線路４は、送信側回路２と受信側回路３との間に設けられた往路伝送線路５と復路伝送線路６とにより構成されている。受信側回路３は、受信側レシーブ回路７と、差動伝送線路４の終端抵抗である２つの抵抗Ｒ１、Ｒ２を備える。受信側レシーブ回路７の２つの入力端は差動伝送線路４に接続されている。
図１はＰＣＩ−ＥｘＰＲｅｓｓ ｇｅｎ２の高速シリアル通信システムの構成例を示す回路図である。
図１に示されるように、高速シリアル通信システム１は、送信側回路２、受信側回路３、及び差動伝送線路４を備える。差動伝送線路４は、送信側回路２と受信側回路３との間に設けられた往路伝送線路５と復路伝送線路６とにより構成されている。受信側回路３は、受信側レシーブ回路７と、差動伝送線路４の終端抵抗である２つの抵抗Ｒ１、Ｒ２を備える。受信側レシーブ回路７の２つの入力端は差動伝送線路４に接続されている。
以下では、受信側レシーブ回路７の一方の入力端と往路伝送線路５との接続部を「ＲＸＰ」といい、受信側レシーブ回路７の他方の入力端と復路伝送線路６との接続部を「ＲＸＭ」という。
各抵抗Ｒ１、Ｒ２は、２つの接続部ＲＸＰ、ＲＸＭの間で直列に接続され、各抵抗Ｒ１、Ｒ２の接続部は、接地電圧ＧＮＤに接続されている。
送信側回路２は、デジタル回路８とドライバ回路９とを備える。ドライバ回路９の２つの出力端「ＴＸＰ」、「ＴＸＭ」は、対応するワイヤボンディング１０、１１を介して往路伝送線路５及び復路伝送線路６にそれぞれ接続されている。デジタル回路８は、相反する信号レベルを有する対となる制御信号１２をドライバ回路９にそれぞれ出力する。ドライバ回路９は、デジタル回路８からそれぞれ出力された制御信号１２を低振幅のアナログ差動信号に変換して対応するワイヤボンディング１０及びワイヤボンディング１１に出力する。
送信側回路２は、差動伝送線路４を介して、アナログ差動信号を受信側回路３に送信する。そして、その差動信号は、受信側レシーブ回路７に入力される。各抵抗Ｒ１，Ｒ２は、受信側回路３におけるインピーダンス整合用の終端抵抗であり、差動伝送線路４上で伝送される差動信号の電圧振幅は、各抵抗Ｒ１，Ｒ２の抵抗値によって決まる。各抵抗Ｒ１，Ｒ２の抵抗値はそれぞれ５０Ωである。インピーダンス整合は、差動伝送線路４上において、低振幅の差動信号を送受信する際に信号品質を良好なものにするために必要とされる。
各抵抗Ｒ１、Ｒ２は、２つの接続部ＲＸＰ、ＲＸＭの間で直列に接続され、各抵抗Ｒ１、Ｒ２の接続部は、接地電圧ＧＮＤに接続されている。
送信側回路２は、デジタル回路８とドライバ回路９とを備える。ドライバ回路９の２つの出力端「ＴＸＰ」、「ＴＸＭ」は、対応するワイヤボンディング１０、１１を介して往路伝送線路５及び復路伝送線路６にそれぞれ接続されている。デジタル回路８は、相反する信号レベルを有する対となる制御信号１２をドライバ回路９にそれぞれ出力する。ドライバ回路９は、デジタル回路８からそれぞれ出力された制御信号１２を低振幅のアナログ差動信号に変換して対応するワイヤボンディング１０及びワイヤボンディング１１に出力する。
送信側回路２は、差動伝送線路４を介して、アナログ差動信号を受信側回路３に送信する。そして、その差動信号は、受信側レシーブ回路７に入力される。各抵抗Ｒ１，Ｒ２は、受信側回路３におけるインピーダンス整合用の終端抵抗であり、差動伝送線路４上で伝送される差動信号の電圧振幅は、各抵抗Ｒ１，Ｒ２の抵抗値によって決まる。各抵抗Ｒ１，Ｒ２の抵抗値はそれぞれ５０Ωである。インピーダンス整合は、差動伝送線路４上において、低振幅の差動信号を送受信する際に信号品質を良好なものにするために必要とされる。
ここで、ドライバ回路９の従来技術の一例として、特許文献１の図２には、差動信号を伝送する一対の伝送線路に接続された第１及び第２の各出力端子を備え、外部から入力されたデータ信号を前記の差動信号に変換し第１及び第２の各出力端子に出力するドライバ回路において、第１の出力端子は、第１のプルアップ抵抗回路２４を介して所定の電源電圧に接続されると共に、第１のプルダウン抵抗回路２５を介して接地電圧に接続され、第２の出力端子は、第２のプルアップ抵抗回路２６を介して前記の電源電圧に接続されると共に、第２のプルダウン抵抗回路２７を介して接地電圧に接続され、第１及び第２の各プルアップ抵抗回路、並びに第１及び第２の各プルダウン抵抗回路は、データ信号に応じて抵抗値がそれぞれ変化するドライバ回路が記載されている。このドライバ回路は、出力する振幅の大きさに関わらず５０Ωで終端されることを特徴とする。
また、特許文献２の図１には、ＩＣ内部終端用の各終端端子を分離し、それぞれの端子と実装基板あるいはパッケージリードとが接続されるようにワイヤを配置することで、実装ごとに出力端子のワイヤ長あるいはワイヤの形状が異なった場合でも、インダクタピーキーング量あるいは出力整合を最適化することができるドライバ回路が記載されている。
特開２００７−３６８４８公報
特開２００５−１３６４５３公報
また、特許文献２の図１には、ＩＣ内部終端用の各終端端子を分離し、それぞれの端子と実装基板あるいはパッケージリードとが接続されるようにワイヤを配置することで、実装ごとに出力端子のワイヤ長あるいはワイヤの形状が異なった場合でも、インダクタピーキーング量あるいは出力整合を最適化することができるドライバ回路が記載されている。
しかしながら、近年の５Ｇｂｐｓ以上のデータパターンの場合、ワイヤボンディング１０、１１（図１参照）による減衰を無視できなくなり、高速なデータパターンの場合、特許文献１の構成を有するドライバ回路では所望の振幅を得ることが難しい。
また特許文献２に記載されたドライバ回路では、データパターンによるインピーダンスの変動には対応できない。さらに、従来電源パッドが１つで済むところ、電源パッドを２つ配置しているため（Ｐ３、Ｐ４）、面積の増加につながる。
本発明は、上述の問題に鑑みてなされたものであり、高速なデータパターンの時のみ受動素子で周波数特性を改善して振幅にエンファシスをかけ、高速でないデータパターンは抵抗のみで５０Ω終端することで、所望の振幅を得ることが可能な送信側ドライバ回路を提供することを目的とする。
また特許文献２に記載されたドライバ回路では、データパターンによるインピーダンスの変動には対応できない。さらに、従来電源パッドが１つで済むところ、電源パッドを２つ配置しているため（Ｐ３、Ｐ４）、面積の増加につながる。
本発明は、上述の問題に鑑みてなされたものであり、高速なデータパターンの時のみ受動素子で周波数特性を改善して振幅にエンファシスをかけ、高速でないデータパターンは抵抗のみで５０Ω終端することで、所望の振幅を得ることが可能な送信側ドライバ回路を提供することを目的とする。
上記の課題を解決するために、請求項１に記載の発明は、差動信号を伝送する一対の伝送線路に接続された第１の出力端子と第２の出力端子とを備え、外部から入力された制御信号を前記差動信号に変換して前記第１の出力端子と第２の出力端子とに出力するドライバ回路において、前記第１の出力端子は、第１のプルアップ抵抗回路を介して所定の電源電圧に接続されると共に、第１のプルダウン抵抗回路を介して接地電圧に接続され、第１の受動素子と第２のプルアップ抵抗回路を介して前記所定の電源電圧に接続されると共に、前記第１の受動素子と第２のプルダウン抵抗回路を介して前記接地電圧に接続され、前記第２の出力端子は、第３のプルアップ抵抗回路を介して前記所定の電源電圧に接続されると共に、第３のプルダウン抵抗回路を介して前記接地電圧に接続され、第２の受動素子と第４のプルアップ抵抗回路を介して前記所定の電源電圧に接続されると共に、前記第４の受動素子と第４のプルダウン抵抗回路を介して前記接地電圧に接続され、前記制御信号は第１の制御信号と第２の制御信号とを含み、前記第１のプルアップ抵抗回路と前記第３のプルアップ抵抗回路と前記第１のプルダウン抵抗回路と前記第３のプルダウン抵抗回路は、前記第１の制御信号に応じて抵抗値がそれぞれ変化し、前記第２のプルアップ抵抗回路と前記第４のプルアップ抵抗回路と前記第２のプルダウン抵抗回路と前記第４のプルダウン抵抗回路は、前記第２の制御信号に応じて抵抗値がそれぞれ変化することを特徴とする。
請求項２に記載の発明は、前記第１の出力端子へ流れる電流、又は前記第２の出力端子へ流れる電流を分流する第５のプルダウン抵抗回路を備え、前記制御信号は第３の制御信号を含み、前記第５のプルダウン抵抗回路は、前記第３の制御信号に応じて抵抗値が変化する請求項１に記載のドライバ回路を特徴とする。
請求項３に記載の発明は、前記第１乃至第４のプルアップ抵抗回路及びプルダウン抵抗回路は、スイッチング素子と抵抗とを直列に接続してなる部分抵抗回路を備え、前記第１のプルアップ抵抗回路は、前記第１の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第３のプルアップ抵抗回路は、前記第２の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第１のプルダウン抵抗回路は、前記第１の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第３のプルダウン抵抗回路は、前記第２の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第２のプルアップ抵抗回路は、前記第１の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第４のプルアップ抵抗回路は、前記第２の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第２のプルダウン抵抗回路は、前記第１の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第４のプルダウン抵抗回路は、前記第２の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第１のプルアップ抵抗回路と前記第３のプルアップ抵抗回路と前記第１のプルダウン抵抗回路と前記第３のプルダウン抵抗回路は、該各抵抗回路に含まれるそれぞれのスイッチング素子が前記第１の制御信号に応じてオン又はオフすることにより抵抗値がそれぞれ変化し、前記第２のプルアップ抵抗回路と前記第４のプルアップ抵抗回路と前記第２のプルダウン抵抗回路と前記第４のプルダウン抵抗回路は、該各抵抗回路に含まれるそれぞれのスイッチング素子が前記第２の制御信号に応じてオン又はオフすることにより抵抗値がそれぞれ変化する請求項１または２に記載のドライバ回路を特徴とする。
請求項３に記載の発明は、前記第１乃至第４のプルアップ抵抗回路及びプルダウン抵抗回路は、スイッチング素子と抵抗とを直列に接続してなる部分抵抗回路を備え、前記第１のプルアップ抵抗回路は、前記第１の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第３のプルアップ抵抗回路は、前記第２の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第１のプルダウン抵抗回路は、前記第１の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第３のプルダウン抵抗回路は、前記第２の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第２のプルアップ抵抗回路は、前記第１の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第４のプルアップ抵抗回路は、前記第２の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第２のプルダウン抵抗回路は、前記第１の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第４のプルダウン抵抗回路は、前記第２の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、前記第１のプルアップ抵抗回路と前記第３のプルアップ抵抗回路と前記第１のプルダウン抵抗回路と前記第３のプルダウン抵抗回路は、該各抵抗回路に含まれるそれぞれのスイッチング素子が前記第１の制御信号に応じてオン又はオフすることにより抵抗値がそれぞれ変化し、前記第２のプルアップ抵抗回路と前記第４のプルアップ抵抗回路と前記第２のプルダウン抵抗回路と前記第４のプルダウン抵抗回路は、該各抵抗回路に含まれるそれぞれのスイッチング素子が前記第２の制御信号に応じてオン又はオフすることにより抵抗値がそれぞれ変化する請求項１または２に記載のドライバ回路を特徴とする。
請求項４に記載の発明は、前記第５のプルダウン抵抗回路は、少なくとも２つの抵抗でスイッチング素子を挟むように直列に接続してなる分流用部分抵抗回路を備え、前記分流用部分抵抗回路の一端は前記第１の出力端子に接続され、他端は前記第２の出力端子に接続されるとともに、前記第５のプルダウン抵抗回路は、前記第３の制御信号に応じて前記分流用部分抵抗回路のスイッチング素子がオン又はオフすることにより抵抗値が変化する請求項２及び３に記載のドライバ回路を特徴とする。
請求項５に記載の発明は、前記受動素子はインダクタンスである請求項１乃至４の何れか一項に記載のドライバ回路を特徴とする。
請求項６に記載の発明は、前記受動素子はキャパシタンスである請求項１乃至４の何れか一項に記載のドライバ回路を特徴とする。
請求項５に記載の発明は、前記受動素子はインダクタンスである請求項１乃至４の何れか一項に記載のドライバ回路を特徴とする。
請求項６に記載の発明は、前記受動素子はキャパシタンスである請求項１乃至４の何れか一項に記載のドライバ回路を特徴とする。
本発明によれば、受動素子を介した抵抗回路を所望のデータパターンの時に制御することで、所望のデータパターンの振幅が改善可能となり、更にＤＣの時の出力インピーダンスに影響を与えないドライバ回路を提供可能になる。
以下、本発明の実施形態を図面に基づき説明する。
＜第一の実施形態＞
図２は、第一の実施形態に係る送信側ドライバ回路９１の詳細な構成例を示す回路図である。図２に示されるように、ドライバ回路９１は、１２個のインバータ４００乃至４１１と、第１のプルアップ抵抗回路Ｐ４１と第１のプルダウン抵抗回路Ｎ４１、出力端ＴＸＰ（第１の出力端子）にインダクタンス（第１の受動素子）Ｌ４１を介して接続される第２のプルアップ回路Ｐ４２と第２のプルダウン抵抗回路Ｎ４２と、第３のプルアップ抵抗回路Ｐ４３と第３のプルダウン抵抗回路Ｎ４３、出力端ＴＸＭ（第２の出力端子）にインダクタンス（第２の受動素子）Ｌ４２を介して接続される第４のプルアップ回路Ｐ４４と第４のプルダウン抵抗回路Ｎ４４とから構成される。
＜第一の実施形態＞
図２は、第一の実施形態に係る送信側ドライバ回路９１の詳細な構成例を示す回路図である。図２に示されるように、ドライバ回路９１は、１２個のインバータ４００乃至４１１と、第１のプルアップ抵抗回路Ｐ４１と第１のプルダウン抵抗回路Ｎ４１、出力端ＴＸＰ（第１の出力端子）にインダクタンス（第１の受動素子）Ｌ４１を介して接続される第２のプルアップ回路Ｐ４２と第２のプルダウン抵抗回路Ｎ４２と、第３のプルアップ抵抗回路Ｐ４３と第３のプルダウン抵抗回路Ｎ４３、出力端ＴＸＭ（第２の出力端子）にインダクタンス（第２の受動素子）Ｌ４２を介して接続される第４のプルアップ回路Ｐ４４と第４のプルダウン抵抗回路Ｎ４４とから構成される。
第１のプルアップ抵抗回路Ｐ４１は、出力端ＴＸＰと所定の電源電圧Ｖｃｃとの間で並列に接続された４つの部分抵抗回路ＰＲ４０乃至ＰＲ４３を備える。ここで、部分抵抗回路ＰＲ４０乃至ＰＲ４３は全て同じ構成である。一例として、部分抵抗回路ＰＲ４１は、直列に接続されたＰ型金属酸化膜電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）Ｐ４１１と抵抗Ｒ１０とから構成されている。各ＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３のゲートはインバータ４００の出力端に接続され、ＰＭＯＳトランジスタＰ４１４のゲートはインバータ４０１の出力端に接続されている。
第１のプルダウン抵抗回路Ｎ４１は、出力端ＴＸＰと所定のＧＮＤとの間で並列に接続された４つの部分抵抗回路ＮＲ４０乃至ＮＲ４３を備える。ここで、部分抵抗回路ＮＲ４０乃至ＮＲ４３は全て同じ構成である。一例として、部分抵抗回路ＮＲ４０は、直列に接続されたＮ型金属酸化膜電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）Ｎ４１１と抵抗Ｒ２０とから構成されている。各ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３のゲートは、インバータ４０５の出力端に接続され、ＮＭＯＳトランジスタＮ４１４のゲートはインバータ４０４の出力端に接続されている。
第１のプルダウン抵抗回路Ｎ４１は、出力端ＴＸＰと所定のＧＮＤとの間で並列に接続された４つの部分抵抗回路ＮＲ４０乃至ＮＲ４３を備える。ここで、部分抵抗回路ＮＲ４０乃至ＮＲ４３は全て同じ構成である。一例として、部分抵抗回路ＮＲ４０は、直列に接続されたＮ型金属酸化膜電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）Ｎ４１１と抵抗Ｒ２０とから構成されている。各ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３のゲートは、インバータ４０５の出力端に接続され、ＮＭＯＳトランジスタＮ４１４のゲートはインバータ４０４の出力端に接続されている。
第２のプルアップ抵抗回路は、出力端ＴＸＰとインダクタンスＬ４１を介して、所定の電源電圧Ｖｃｃとの間で直列に接続された、ＰＭＯＳトランジスタＰ４２１と抵抗Ｒ１４とからなる部分抵抗回路ＰＲ４４からなり、ＰＭＯＳトランジスタＰ４２１のゲートはインバータ４０２の出力端と接続されている。
第２のプルダウン抵抗回路は、出力端ＴＸＰとインダクタンスＬ４１を介して、所定のＧＮＤとの間で直列に接続された、ＮＭＯＳトランジスタＮ４２１と抵抗Ｒ２４とからなる部分抵抗回路ＮＲ４４からなり、ＮＭＯＳトランジスタＮ４２１のゲートはインバータ４０３の出力端と接続されている。
第２のプルダウン抵抗回路は、出力端ＴＸＰとインダクタンスＬ４１を介して、所定のＧＮＤとの間で直列に接続された、ＮＭＯＳトランジスタＮ４２１と抵抗Ｒ２４とからなる部分抵抗回路ＮＲ４４からなり、ＮＭＯＳトランジスタＮ４２１のゲートはインバータ４０３の出力端と接続されている。
第３のプルアップ抵抗回路Ｐ４３、第３のプルダウン抵抗回路Ｎ４３、第４のプルアップ抵抗回路Ｐ４４、第４のプルダウン抵抗回路Ｎ４４は、それぞれ第１のプルアップ抵抗回路Ｐ４１、第１のプルダウン抵抗回路Ｎ４１、第２のプルアップ抵抗回路Ｐ４２、第２のプルダウン抵抗回路Ｎ４２と同様の構成を有するため、詳細な説明を省略する。
第３のプルアップ抵抗回路Ｐ４３と第３のプルダウン抵抗回路Ｎ４３は出力端ＴＸＭに直接に接続され、また第４のプルアップ抵抗回路Ｐ４４と第４のプルダウン抵抗回路Ｎ４４は出力端ＴＸＭとインダクタンスＬ４２を介して接続されている。
また、各ＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３のゲートはインバータ４０６の出力端に接続され、ＰＭＯＳトランジスタＰ４３４のゲートはインバータ４０７の出力端に接続され、ＰＭＯＳトランジスタＰ４４１のゲートはインバータ４０８の出力端と接続されている。
また、各ＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３のゲートはインバータ４１１の出力端に接続され、ＮＭＯＳトランジスタＮ４３４のゲートはインバータ４１０の出力端に接続され、ＮＭＯＳトランジスタＮ４４１のゲートはインバータ４０９の出力端と接続されている。
そして、インバータ４００乃至４１１には、デジタル回路８から出力される制御信号１２（図１参照）を構成するデジタル信号ＤＥＭＰＨＰＰ、ＳＤＡＴＡＰ、ＥＭＰＨＰＰ、ＥＭＰＨＰＮ、ＳＤＡＴＡＰ、ＤＥＭＰＨＰＮ、ＤＥＭＰＨＭＰ、ＳＤＡＴＡＭ、ＥＭＰＨＭＰ、ＥＭＰＨＭＮ、ＳＤＡＴＡＭ、ＤＥＭＰＨＭＮがそれぞれ入力される。
また、差動伝送線路４で伝送される高周波損失を防ぐために、差動信号の振幅を大きくして、Ｓ／Ｎ比をかせぐことが好ましい。なお、各抵抗Ｒ１０乃至Ｒ１３、Ｒ２０乃至Ｒ２３、Ｒ１５乃至Ｒ１８、Ｒ２５乃至Ｒ２８は２００Ωで、Ｒ１４、Ｒ２４、Ｒ１９、Ｒ２９は６６．６Ωである。
第３のプルアップ抵抗回路Ｐ４３と第３のプルダウン抵抗回路Ｎ４３は出力端ＴＸＭに直接に接続され、また第４のプルアップ抵抗回路Ｐ４４と第４のプルダウン抵抗回路Ｎ４４は出力端ＴＸＭとインダクタンスＬ４２を介して接続されている。
また、各ＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３のゲートはインバータ４０６の出力端に接続され、ＰＭＯＳトランジスタＰ４３４のゲートはインバータ４０７の出力端に接続され、ＰＭＯＳトランジスタＰ４４１のゲートはインバータ４０８の出力端と接続されている。
また、各ＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３のゲートはインバータ４１１の出力端に接続され、ＮＭＯＳトランジスタＮ４３４のゲートはインバータ４１０の出力端に接続され、ＮＭＯＳトランジスタＮ４４１のゲートはインバータ４０９の出力端と接続されている。
そして、インバータ４００乃至４１１には、デジタル回路８から出力される制御信号１２（図１参照）を構成するデジタル信号ＤＥＭＰＨＰＰ、ＳＤＡＴＡＰ、ＥＭＰＨＰＰ、ＥＭＰＨＰＮ、ＳＤＡＴＡＰ、ＤＥＭＰＨＰＮ、ＤＥＭＰＨＭＰ、ＳＤＡＴＡＭ、ＥＭＰＨＭＰ、ＥＭＰＨＭＮ、ＳＤＡＴＡＭ、ＤＥＭＰＨＭＮがそれぞれ入力される。
また、差動伝送線路４で伝送される高周波損失を防ぐために、差動信号の振幅を大きくして、Ｓ／Ｎ比をかせぐことが好ましい。なお、各抵抗Ｒ１０乃至Ｒ１３、Ｒ２０乃至Ｒ２３、Ｒ１５乃至Ｒ１８、Ｒ２５乃至Ｒ２８は２００Ωで、Ｒ１４、Ｒ２４、Ｒ１９、Ｒ２９は６６．６Ωである。
次にドライバ回路９１の動作を説明する。図３は、ドライバ回路９１の動作を説明するためのタイミングチャートである。図３において、「ＴＸＰ」、「ＴＸＭ」は出力端ＴＸＰ、ＴＸＭに出力された差動電圧の波形を示している。ＰＣＩ−ＥｘＰＲｅｓｓ ｇｅｎ２の高速通信シリアルシステムにおいて、プリエンファシス時の差動電圧の振幅は５００ｍＶであり、それ以外のディエンファシス時の差動電圧の振幅は２５０ｍＶである。
また、図３に示すＳＤＡＴＡＰ、ＳＤＡＴＡＭ、ＥＭＰＨＰＰ、ＥＭＰＨＭＮ、ＥＭＰＨＰＮ、ＥＭＰＨＭＰ、ＤＥＭＰＨＰＰ、ＤＥＭＰＨＭＮ、ＤＥＭＰＨＰＮ、ＤＥＭＰＨＭＰは、デジタル回路８からそれぞれ出力された対応する各デジタル信号の波形を示している。
ここで、シリアルデータ信号ＳＤＡＴＡＰとＳＤＡＴＡＭの信号の組、ディエンファシス制御信号ＤＥＭＰＨＰＰとＤＥＭＰＨＭＮの信号の組、ディエンファシス制御信号ＤＥＭＰＨＰＮ及びＤＥＭＰＨＭＰの信号の組は、それぞれ対を成す信号の組であり、これらの信号を第１の制御信号と表現する。また、エンファシス制御信号ＥＭＰＨＰＰとＥＭＰＨＰＭＮの信号の組、エンファシス制御信号ＥＭＰＨＰＮとＥＭＰＨＭＰの信号の組は、それぞれ対を成すデジタル信号の組であり、これらの信号を第２の制御信号と表現する。
「差動データ」は、一対のシリアルデータ信号ＳＤＴＡＰ、ＳＤＴＡＭに応じて差動伝送線路４に出力される差動データである。
また、図３に示すＳＤＡＴＡＰ、ＳＤＡＴＡＭ、ＥＭＰＨＰＰ、ＥＭＰＨＭＮ、ＥＭＰＨＰＮ、ＥＭＰＨＭＰ、ＤＥＭＰＨＰＰ、ＤＥＭＰＨＭＮ、ＤＥＭＰＨＰＮ、ＤＥＭＰＨＭＰは、デジタル回路８からそれぞれ出力された対応する各デジタル信号の波形を示している。
ここで、シリアルデータ信号ＳＤＡＴＡＰとＳＤＡＴＡＭの信号の組、ディエンファシス制御信号ＤＥＭＰＨＰＰとＤＥＭＰＨＭＮの信号の組、ディエンファシス制御信号ＤＥＭＰＨＰＮ及びＤＥＭＰＨＭＰの信号の組は、それぞれ対を成す信号の組であり、これらの信号を第１の制御信号と表現する。また、エンファシス制御信号ＥＭＰＨＰＰとＥＭＰＨＰＭＮの信号の組、エンファシス制御信号ＥＭＰＨＰＮとＥＭＰＨＭＰの信号の組は、それぞれ対を成すデジタル信号の組であり、これらの信号を第２の制御信号と表現する。
「差動データ」は、一対のシリアルデータ信号ＳＤＴＡＰ、ＳＤＴＡＭに応じて差動伝送線路４に出力される差動データである。
プリエンファシス時におけるドライバ回路９１の動作について説明する。
プリエンファシス時にはＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮの信号レベルが一致し、ＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮの信号レベルが一致する。
この時、ＤＥＭＰＨＰＰはＬレベルにあり、インバータ４００で反転された信号の電圧がＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３の各ゲートに印加され、ＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３はオフになる。同様に、ＤＥＭＰＨＰＮはＨレベルにあってＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３をオフにし、ＤＥＭＰＨＭＰはＬレベルにあってＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３をオフにし、ＤＥＭＰＨＭＮはＨレベルにあってＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３をオフにする。すなわち、プリエンファシス時には、ＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３、Ｐ４３１乃至Ｐ４３３、ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３、Ｎ４３１乃至Ｎ４３３がオフになる。
プリエンファシス時でかつ差動データが「１」の場合には、ＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮはＨレベルであり、ＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮはＬレベルである。
プリエンファシス時にはＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮの信号レベルが一致し、ＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮの信号レベルが一致する。
この時、ＤＥＭＰＨＰＰはＬレベルにあり、インバータ４００で反転された信号の電圧がＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３の各ゲートに印加され、ＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３はオフになる。同様に、ＤＥＭＰＨＰＮはＨレベルにあってＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３をオフにし、ＤＥＭＰＨＭＰはＬレベルにあってＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３をオフにし、ＤＥＭＰＨＭＮはＨレベルにあってＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３をオフにする。すなわち、プリエンファシス時には、ＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３、Ｐ４３１乃至Ｐ４３３、ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３、Ｎ４３１乃至Ｎ４３３がオフになる。
プリエンファシス時でかつ差動データが「１」の場合には、ＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮはＨレベルであり、ＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮはＬレベルである。
ここで、図２を参照すると、デジタル回路８から出力されたＳＤＡＴＡＰはインバータ４０１によって反転され、その反転された信号の電圧がＰＭＯＳトランジスタＰ４１４のゲートに印加される。同様にＥＭＰＨＰＰはインバータ４０２によって、ＥＭＰＨＰＮはインバータ４０３によって、ＳＤＡＴＡＰはインバータ４０４によってその信号レベルが反転され、その反転された信号の電圧が、それぞれＰＭＯＳトランジスタＰ４２１、ＮＭＯＳトランジスタＮ４２１、ＮＭＯＳトランジスタＮ４１４の各ゲートにそれぞれ印加される。
これにより、ＰＭＯＳトランジスタＰ４１４、Ｐ４２１はオンし、ＮＭＯＳトランジスタＮ４１４、Ｎ４２１はオフする。すなわち、出力端ＴＸＰはプルアップされる。
これにより、ＰＭＯＳトランジスタＰ４１４、Ｐ４２１はオンし、ＮＭＯＳトランジスタＮ４１４、Ｎ４２１はオフする。すなわち、出力端ＴＸＰはプルアップされる。
一方、デジタル回路８から出力されたＳＤＡＴＡＭ、ＥＭＰＨＭＰ、ＥＭＰＨＭＮも同様にインバータ４０７乃至４１０によってその信号レベルが反転され、その反転された信号の電圧が、それぞれＰＭＯＳトランジスタＰ４３４、Ｐ４４１、ＮＭＯＳトランジスタＮ４３４、ＮＭＯＳトランジスタＮ４４１の各ゲートにそれぞれ印加される。
これにより、ＰＭＯＳトランジスタＰ４３４、Ｐ４４１はオフし、ＮＭＯＳトランジスタＮ４３４、Ｎ４４１はオンする。すなわち、出力端ＴＸＭはプルダウンされる。
プリエンファシス時でかつ差動データが「０」の場合には、ＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮはＬレベルであり、ＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮはＨレベルである。従って、差動データ「１」の時に比べると、各トランジスタのゲートに印加されるデジタル信号の電圧が反転するので、各トランジスタのオン、オフ関係も反転する。
これにより、ＰＭＯＳトランジスタＰ４１４、Ｐ４２１はオフし、ＮＭＯＳトランジスタＮ４１４、Ｎ４２１はオンする。すなわち、出力端ＴＸＰはプルダウンされる。また、ＰＭＯＳトランジスタＰ４３４、Ｐ４４１はオンし、ＮＭＯＳトランジスタＮ４３４、Ｎ４４１はオフする。すなわち、出力端ＴＸＭはプルアップされる。
これにより、ＰＭＯＳトランジスタＰ４３４、Ｐ４４１はオフし、ＮＭＯＳトランジスタＮ４３４、Ｎ４４１はオンする。すなわち、出力端ＴＸＭはプルダウンされる。
プリエンファシス時でかつ差動データが「０」の場合には、ＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮはＬレベルであり、ＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮはＨレベルである。従って、差動データ「１」の時に比べると、各トランジスタのゲートに印加されるデジタル信号の電圧が反転するので、各トランジスタのオン、オフ関係も反転する。
これにより、ＰＭＯＳトランジスタＰ４１４、Ｐ４２１はオフし、ＮＭＯＳトランジスタＮ４１４、Ｎ４２１はオンする。すなわち、出力端ＴＸＰはプルダウンされる。また、ＰＭＯＳトランジスタＰ４３４、Ｐ４４１はオンし、ＮＭＯＳトランジスタＮ４３４、Ｎ４４１はオフする。すなわち、出力端ＴＸＭはプルアップされる。
ディエンファシス時におけるドライバ回路９１の動作について説明する。
ディエンファシス時には、ＥＭＰＨＰＰはＬレベルにあってＰＭＯＳトランジスタＰ４２１をオフにし、ＥＭＰＨＰＮはＨレベルにあってＮＭＯＳトランジスタＮ４２１をオフにする。また、ＥＭＰＨＭＰはＬレベルにあってＰＭＯＳトランジスタＰ４４１をオフにし、ＥＭＰＨＭＮはＨレベルにあってＮＭＯＳトランジスタＮ４４１をオフにする。すなわち、ディエンファシス時には、ＰＭＯＳトランジスタＰ４２１、Ｐ４４１、ＮＭＯＳトランジスタＮ４２１、Ｎ４４１がオフになる。
ディエンファシス時でかつ差動データが「１」の場合には、ＤＥＭＰＨＰＰはＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３をオンにし、ＤＥＭＰＨＰＮはＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３をオフにし、ＤＥＭＰＨＭＰはＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３をオフにし、ＤＥＭＰＨＭＮはＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３をオンにする。この時、ＮＭＯＳトランジスタＮ４１４はオンで、ＰＭＯＳトランジスタＰ４３４はオンである。従って、出力端ＴＸＰはプルアップされる。
ディエンファシス時でかつ差動データが「０」の場合には、ＤＥＭＰＨＰＰはＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３をオフにし、ＤＥＭＰＨＰＮはＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３をオンにし、ＤＥＭＰＨＭＰはＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３をオンにし、ＤＥＭＰＨＭＮはＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３をオフにする。この時、ＮＭＯＳトランジスタＮ４１４をオフで、ＰＭＯＳトランジスタＰ４３４はオフである。従って、出力端ＴＸＭはプルアップされる。
ディエンファシス時には、ＥＭＰＨＰＰはＬレベルにあってＰＭＯＳトランジスタＰ４２１をオフにし、ＥＭＰＨＰＮはＨレベルにあってＮＭＯＳトランジスタＮ４２１をオフにする。また、ＥＭＰＨＭＰはＬレベルにあってＰＭＯＳトランジスタＰ４４１をオフにし、ＥＭＰＨＭＮはＨレベルにあってＮＭＯＳトランジスタＮ４４１をオフにする。すなわち、ディエンファシス時には、ＰＭＯＳトランジスタＰ４２１、Ｐ４４１、ＮＭＯＳトランジスタＮ４２１、Ｎ４４１がオフになる。
ディエンファシス時でかつ差動データが「１」の場合には、ＤＥＭＰＨＰＰはＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３をオンにし、ＤＥＭＰＨＰＮはＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３をオフにし、ＤＥＭＰＨＭＰはＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３をオフにし、ＤＥＭＰＨＭＮはＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３をオンにする。この時、ＮＭＯＳトランジスタＮ４１４はオンで、ＰＭＯＳトランジスタＰ４３４はオンである。従って、出力端ＴＸＰはプルアップされる。
ディエンファシス時でかつ差動データが「０」の場合には、ＤＥＭＰＨＰＰはＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３をオフにし、ＤＥＭＰＨＰＮはＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３をオンにし、ＤＥＭＰＨＭＰはＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３をオンにし、ＤＥＭＰＨＭＮはＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３をオフにする。この時、ＮＭＯＳトランジスタＮ４１４をオフで、ＰＭＯＳトランジスタＰ４３４はオフである。従って、出力端ＴＸＭはプルアップされる。
以上のように構成されて動作するドライバ回路９１を含む高速シリアル通信システム１の状態について、図４、図５に基づいて説明する。
図４は、差動データ「１」かつプリエンファシス時の高速シリアル通信システム１の状態を説明する図である。
上述したように、差動データ「１」のプリエンファシス時には、部分抵抗回路ＰＲ４０乃至ＰＲ４２のＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３がオフし、部分抵抗回路ＰＲ４３のＰＭＯＳトランジスタＰ４１４はオンする。また、部分抵抗回路ＰＲ４５乃至ＰＲ４８のＰＭＯＳトランジスタのＰ４３１乃至Ｐ４３４がオフする。また、部分抵抗回路ＰＲ４４のＰＭＯＳトランジスタＰ４２１がオンし、部分抵抗回路ＰＲ４９のＰＭＯＳトランジスタＰ４４１はオフする。
図４は、差動データ「１」かつプリエンファシス時の高速シリアル通信システム１の状態を説明する図である。
上述したように、差動データ「１」のプリエンファシス時には、部分抵抗回路ＰＲ４０乃至ＰＲ４２のＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３がオフし、部分抵抗回路ＰＲ４３のＰＭＯＳトランジスタＰ４１４はオンする。また、部分抵抗回路ＰＲ４５乃至ＰＲ４８のＰＭＯＳトランジスタのＰ４３１乃至Ｐ４３４がオフする。また、部分抵抗回路ＰＲ４４のＰＭＯＳトランジスタＰ４２１がオンし、部分抵抗回路ＰＲ４９のＰＭＯＳトランジスタＰ４４１はオフする。
また、部分抵抗回路ＮＲ４０乃至ＮＲ４３のＮＭＯＳトランジスタＮ４１１乃至Ｎ４１４は全てオフし、部分抵抗回路ＮＲ４５乃至ＮＲ４７のＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３がオフし、部分抵抗回路ＮＲ４８のＮＭＯＳトランジスタＮ４３４がオンする。また、部分抵抗回路ＮＲ４４のＮＭＯＳトランジスタＮ４２１はオフし、部分抵抗回路ＮＲ４９のＮＭＯＳトランジスタＮ４４１がオンする。
これにより、出力端ＴＸＰと電源電圧Ｖｃｃとの間で、抵抗Ｒ１３（２００Ω）とＲ１４（６６．６Ω）が並列に接続されるので、抵抗Ｒ１３とＲ１４の合成抵抗Ｒｃｏｍ１の抵抗値は５０Ωとなる。一方、出力端ＴＸＭとＧＮＤとの間でＲ２８（２００Ω）とＲ２９（６６．６Ω）が並列に接続され、各抵抗Ｒ２８乃至Ｒ２９の合成抵抗Ｒｃｏｍ２の抵抗値は５０Ωとなる。ここで、電源電圧Ｖｃｃを１Ｖとし、各合成抵抗Ｒｃｏｍ１、Ｒｃｏｍ２及び各終端抵抗Ｒ１、Ｒ２の分圧比を考慮すれば、出力端ＴＸＰと出力端ＴＸＭの電圧は、それぞれ７５０ｍＶ及び２５０ｍＶであり、差動伝送線路４の電圧振幅は５００ｍＶである。また、この場合に、出力端ＴＸＰから出力端ＴＸＭに流れる定電流は５ｍＡである。
また、差動データ「０」のプリエンファシス時は、出力端ＴＸＰと出力端ＴＸＭの電圧は、それぞれ２５０ｍＶ及び７５０ｍＶとなる。なお、上述したように、各合成抵抗Ｒｃｏｍ１及びＲｃｏｍ２はそれぞれ５０Ωであり、終端抵抗のインピーダンス整合を実現している。
これにより、出力端ＴＸＰと電源電圧Ｖｃｃとの間で、抵抗Ｒ１３（２００Ω）とＲ１４（６６．６Ω）が並列に接続されるので、抵抗Ｒ１３とＲ１４の合成抵抗Ｒｃｏｍ１の抵抗値は５０Ωとなる。一方、出力端ＴＸＭとＧＮＤとの間でＲ２８（２００Ω）とＲ２９（６６．６Ω）が並列に接続され、各抵抗Ｒ２８乃至Ｒ２９の合成抵抗Ｒｃｏｍ２の抵抗値は５０Ωとなる。ここで、電源電圧Ｖｃｃを１Ｖとし、各合成抵抗Ｒｃｏｍ１、Ｒｃｏｍ２及び各終端抵抗Ｒ１、Ｒ２の分圧比を考慮すれば、出力端ＴＸＰと出力端ＴＸＭの電圧は、それぞれ７５０ｍＶ及び２５０ｍＶであり、差動伝送線路４の電圧振幅は５００ｍＶである。また、この場合に、出力端ＴＸＰから出力端ＴＸＭに流れる定電流は５ｍＡである。
また、差動データ「０」のプリエンファシス時は、出力端ＴＸＰと出力端ＴＸＭの電圧は、それぞれ２５０ｍＶ及び７５０ｍＶとなる。なお、上述したように、各合成抵抗Ｒｃｏｍ１及びＲｃｏｍ２はそれぞれ５０Ωであり、終端抵抗のインピーダンス整合を実現している。
図５は、ディエンファシス時の高速シリアル通信システム１の状態を説明する図である。上述したように、データ「１」のディエンファシス時には、部分抵抗回路ＰＲ４０乃至ＰＲ４２のＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３がオンし、部分抵抗回路ＰＲ４３のＰＭＯＳトランジスタＰ４１４がオフする。また部分抵抗回路ＰＲ４５乃至ＰＲ４７のＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３がオフし、部分抵抗回路ＰＲ４８のＰＭＯＳトランジスタＰ４３４がオンする。また、部分抵抗回路ＰＲ４４のＰＭＯＳトランジスタＰ４２１がオフし、部分抵抗回路ＰＲ４９のＰＭＯＳトランジスタＰ４４１がオフする。
また、部分抵抗回路ＮＲ４０乃至ＮＲ４２のＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３のトランジスタがオフし、部分抵抗回路ＮＲ４３のＮＭＯＳトランジスタＮ４１４がオンする。また、部分抵抗回路ＮＲ４５乃至ＮＲ４７のＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３がオンし、部分抵抗回路ＮＲ４８のＮＭＯＳトランジスタＮ４３４がオフする。また、部分抵抗回路ＮＲ４４のＮＭＯＳトランジスタＮ４２１がオフし、部分抵抗回路ＮＲ４９のＮＭＯＳトランジスタＮ４４１がオフする。
また、部分抵抗回路ＮＲ４０乃至ＮＲ４２のＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３のトランジスタがオフし、部分抵抗回路ＮＲ４３のＮＭＯＳトランジスタＮ４１４がオンする。また、部分抵抗回路ＮＲ４５乃至ＮＲ４７のＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３がオンし、部分抵抗回路ＮＲ４８のＮＭＯＳトランジスタＮ４３４がオフする。また、部分抵抗回路ＮＲ４４のＮＭＯＳトランジスタＮ４２１がオフし、部分抵抗回路ＮＲ４９のＮＭＯＳトランジスタＮ４４１がオフする。
これにより、出力端ＴＸＰと所定の電源電圧Ｖｃｃとの間で、抵抗Ｒ１０乃至Ｒ１２が並列に接続されるので、抵抗Ｒ１０乃至Ｒ１２（いずれも２００Ω）の合成抵抗は６６．６Ωである。また、出力端ＴＸＰとＧＮＤとの間で抵抗Ｒ２３（２００Ω）が接続されるので、ＧＮＤに接続されている抵抗は２００Ωで、これらの合成抵抗Ｒｃｏｍ３は５０Ωである。一方、出力端ＴＸＭと電源電圧Ｖｃｃとの間では、抵抗Ｒ１８（２００Ω）が接続されるので、電源電圧Ｖｃｃとの間に接続されている抵抗は２００Ωである。また、出力端ＴＸＭとＧＮＤとの間では抵抗Ｒ２５乃至Ｒ２７が並列に接続されており、抵抗Ｒ２５乃至Ｒ２７（いずれも２００Ω）の合成抵抗は６６．６Ωである。よって、出力端ＴＸＭに接続されている抵抗の合成抵抗値は５０Ωである。これらの抵抗の分圧で出力端ＴＸＰは６２５ｍＶ、出力端ＴＸＭは３７５ｍＶを出力し、差分の電圧は２５０ｍＶで、ディエンファシス時の電圧を出力する。
このようにオンオフする抵抗の数を変えることで、合成抵抗を５０Ωにして出力振幅の値を変えることが可能となる。
このようにオンオフする抵抗の数を変えることで、合成抵抗を５０Ωにして出力振幅の値を変えることが可能となる。
図６は、ドライバ回路９１の動作を説明するための図である。説明を容易にするため、出力端ＴＸＰが「１」（Ｈｉｇｈ）でインダクタンスＬ４１が０ｎＨの時の図を示している。Ｒｃｏｍは部分抵抗回路で作る合成抵抗５０Ωを示し、Ｃ１は静電保護容量（１．２ｐＦ相当）、１０はワイヤボンディング（３ｎＨ相当）、Ｒ１は終端抵抗５０Ωを示す。この時２．５ＧＨｚ相当の振幅は４５０ｍＶで５０ｍＶ程度の振幅の減衰が見られる。
図７は、ドライバ回路９１の動作を説明するための図である。出力端ＴＸＰが「１」でインダクタンスＬ４１が０ｎＨではない時の図を示している。プリエンファシス時には抵抗Ｒ１４とインダクタンスＬ４１がＲｃｏｍ（Ｒ１３）に並列に接続される。インダクタンスＬ４１の値によって、振幅が変化する。
図７は、ドライバ回路９１の動作を説明するための図である。出力端ＴＸＰが「１」でインダクタンスＬ４１が０ｎＨではない時の図を示している。プリエンファシス時には抵抗Ｒ１４とインダクタンスＬ４１がＲｃｏｍ（Ｒ１３）に並列に接続される。インダクタンスＬ４１の値によって、振幅が変化する。
図８は、静電保護容量Ｃ１が１．２ｐＦ、ワイヤボンディング１０が３ｎＨ相当で、インダクタンスＬ４１を０ｎＨ〜５ｎＨまで変化させた時のグラフである。縦軸が振幅（Ｖ）、横軸はインダクタンス（Ｈ）を示している。インダクタンスＬ４１を２．２５ｎＨ程度にすると振幅が４７５ｍＶで、２５ｍＶの振幅の改善が可能である。インダクタンスＬ４１はプリエンファシス時のみ接続されるので、プリエンファシス時の振幅の改善をすることが可能である。振幅をより改善するために部分抵抗回路ＰＲ４４と部分抵抗回路ＮＲ４４の抵抗値を下げ、部分抵抗回路ＰＲ４０乃至ＰＲ４３と部分抵抗回路ＮＲ４０乃至ＮＲ４３の抵抗値を上げることで、振幅の改善度を変えることが可能である。但し、プリエンファシス時及び、ディエンファシス時のＤＣでの合成抵抗は５０Ωになるように変更する必要がある。
このように本実施形態によれば、受動素子を介した抵抗回路のスイッチング素子を所望のデータパターンの時に制御することで、所望のデータパターン（本実施形態ではプリエンファシス時のみ）の振幅を改善することができる。更にＤＣの時の出力インピーダンスに影響を与えないドライバ回路を提供することができる。
また、並列に接続された部分抵抗回路のスイッチング素子をオン又はオフすることによって抵抗が変化するので、より低消費電力化が可能なドライバ回路を提供することができる。
このように本実施形態によれば、受動素子を介した抵抗回路のスイッチング素子を所望のデータパターンの時に制御することで、所望のデータパターン（本実施形態ではプリエンファシス時のみ）の振幅を改善することができる。更にＤＣの時の出力インピーダンスに影響を与えないドライバ回路を提供することができる。
また、並列に接続された部分抵抗回路のスイッチング素子をオン又はオフすることによって抵抗が変化するので、より低消費電力化が可能なドライバ回路を提供することができる。
＜第二の実施形態＞
本発明の第二の実施形態について、図面に基づいて説明する。
図９は、第二の実施形態に係る送信側ドライバ回路９２の詳細な構成例を示す回路図である。本発明の第一の実施形態に係るドライバ回路９１と異なる点は、インダクタンスＬ４１の替わりにキャパシタンス（第１の受動素子）Ｃ４１を備え、インダクタンスＬ４２の替わりにキャパシタンス（第２の受動素子）Ｃ４２を備え、抵抗Ｒ１４、抵抗Ｒ２４、抵抗Ｒ１９、抵抗Ｒ２９が排除された点にある。構成は実施例１とほぼ同様なので、詳細な説明を省略する。
次にドライバ回路９２の動作を説明する。図１０は、ドライバ回路９２の動作を説明するためのタイミングチャートである。図１０において、「ＴＸＰ」、「ＴＸＭ」は出力端ＴＸＰ、ＴＸＭに出力された差動電圧の波形を示している。ＰＣＩ−ＥｘＰＲｅｓｓ ｇｅｎ２の高速通信シリアルシステムにおいて、プリエンファシス時の差動電圧の振幅が５００ｍＶの場合、それ以外のディエンファシス時の差動電圧は２５０ｍＶである。
本発明の第二の実施形態について、図面に基づいて説明する。
図９は、第二の実施形態に係る送信側ドライバ回路９２の詳細な構成例を示す回路図である。本発明の第一の実施形態に係るドライバ回路９１と異なる点は、インダクタンスＬ４１の替わりにキャパシタンス（第１の受動素子）Ｃ４１を備え、インダクタンスＬ４２の替わりにキャパシタンス（第２の受動素子）Ｃ４２を備え、抵抗Ｒ１４、抵抗Ｒ２４、抵抗Ｒ１９、抵抗Ｒ２９が排除された点にある。構成は実施例１とほぼ同様なので、詳細な説明を省略する。
次にドライバ回路９２の動作を説明する。図１０は、ドライバ回路９２の動作を説明するためのタイミングチャートである。図１０において、「ＴＸＰ」、「ＴＸＭ」は出力端ＴＸＰ、ＴＸＭに出力された差動電圧の波形を示している。ＰＣＩ−ＥｘＰＲｅｓｓ ｇｅｎ２の高速通信シリアルシステムにおいて、プリエンファシス時の差動電圧の振幅が５００ｍＶの場合、それ以外のディエンファシス時の差動電圧は２５０ｍＶである。
また、図１０に示すＳＤＡＴＡＰ、ＳＤＡＴＡＭ、ＥＭＰＨＰＰ、ＥＭＰＨＭＮ、ＥＭＰＨＰＮ、ＥＭＰＨＭＰ、ＤＥＭＰＨＰＰ、ＤＥＭＰＨＭＰは、デジタル回路８からそれぞれ出力された対応する各デジタル信号の波形を示している。
ここで、シリアルデータ信号ＳＤＡＴＡＰとＳＤＡＴＡＭの信号の組、ディエンファシス制御信号ＤＥＭＰＨＰＰとＤＥＭＰＨＰＮの信号の組は、それぞれ対を成す信号の組であり、これらの信号を第１の制御信号と表現する。また、エンファシス制御信号ＥＭＰＨＰＰとＥＭＰＨＰＮの信号の組、エンファシス制御信号ＥＭＰＨＮＭＰとＥＭＰＨＭＮの信号の組は、それぞれ対を成す信号の組であり、これらの信号を第２の制御信号と表現する。
「差動データ」は、一対のシリアルデータ信号ＳＤＴＡＰ、ＳＤＴＡＭに応じて差動伝送線路４に出力される差動データであり、ＳＤＡＴＡＰがＬｏｗ（Ｌ）レベルで、かつＳＤＡＴＡＭがＨｉｇｈ（Ｈ）レベルの時、差動データ「０」が出力される。ＳＤＡＴＡＭがＬレベルで、ＳＤＡＴＡＰがＨレベルの時、差動データ「１」が出力される。
ここで、シリアルデータ信号ＳＤＡＴＡＰとＳＤＡＴＡＭの信号の組、ディエンファシス制御信号ＤＥＭＰＨＰＰとＤＥＭＰＨＰＮの信号の組は、それぞれ対を成す信号の組であり、これらの信号を第１の制御信号と表現する。また、エンファシス制御信号ＥＭＰＨＰＰとＥＭＰＨＰＮの信号の組、エンファシス制御信号ＥＭＰＨＮＭＰとＥＭＰＨＭＮの信号の組は、それぞれ対を成す信号の組であり、これらの信号を第２の制御信号と表現する。
「差動データ」は、一対のシリアルデータ信号ＳＤＴＡＰ、ＳＤＴＡＭに応じて差動伝送線路４に出力される差動データであり、ＳＤＡＴＡＰがＬｏｗ（Ｌ）レベルで、かつＳＤＡＴＡＭがＨｉｇｈ（Ｈ）レベルの時、差動データ「０」が出力される。ＳＤＡＴＡＭがＬレベルで、ＳＤＡＴＡＰがＨレベルの時、差動データ「１」が出力される。
プリエンファシス時におけるドライバ回路９２の動作について説明する。
プリエンファシス時にはＳＤＡＴＡＰとＥＭＰＨＰＰの信号レベルが一致し、ＳＤＡＴＡＭとＥＭＰＨＭＰの信号レベルが一致する。
プリエンファシス時でかつ差動データが「１」の場合には、ＤＥＭＰＨＰＰとＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮはＨレベルにあって、ＰＭＯＳトランジスタＰ４１１乃至Ｐ４１４、Ｐ４２１をオンにする。また、ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１４、Ｎ４２１をオフにする。すなわち、出力端ＴＸＰはプルアップされる。
ＤＥＭＰＨＭＰとＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮはＬレベルにあって、ＰＭＯＳトランジスタＰ４３１乃至Ｐ４３４、Ｐ４４１をオフにする。また、ＮＭＯＳトランジスタＮ４３１乃至Ｎ４３４、Ｎ４４１をオンにする。すなわち、出力端ＴＸＭはプルダウンされる。
プリエンファシス時でかつ差動データが「０」の場合には、ＤＥＭＰＨＰＰとＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮはＬレベルにあって、ＰＭＯＳトランジスタＰ４１１乃至Ｐ４１４、Ｐ４２１をオフにする。また、ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１４、Ｎ４２１をオンにする。すなわち、出力端ＴＸＰはプルダウンされる。
ＤＥＭＰＨＭＰとＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮはＨレベルにあって、ＰＭＯＳトランジスタＰ４３１乃至Ｐ４３４、Ｐ４４１をオンにする。また、ＮＭＯＳトランジスタＮ４３１乃至Ｎ４３４、Ｎ４４１をオフにする。すなわち、出力端ＴＸＭはプルアップされる。
プリエンファシス時にはＳＤＡＴＡＰとＥＭＰＨＰＰの信号レベルが一致し、ＳＤＡＴＡＭとＥＭＰＨＭＰの信号レベルが一致する。
プリエンファシス時でかつ差動データが「１」の場合には、ＤＥＭＰＨＰＰとＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮはＨレベルにあって、ＰＭＯＳトランジスタＰ４１１乃至Ｐ４１４、Ｐ４２１をオンにする。また、ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１４、Ｎ４２１をオフにする。すなわち、出力端ＴＸＰはプルアップされる。
ＤＥＭＰＨＭＰとＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮはＬレベルにあって、ＰＭＯＳトランジスタＰ４３１乃至Ｐ４３４、Ｐ４４１をオフにする。また、ＮＭＯＳトランジスタＮ４３１乃至Ｎ４３４、Ｎ４４１をオンにする。すなわち、出力端ＴＸＭはプルダウンされる。
プリエンファシス時でかつ差動データが「０」の場合には、ＤＥＭＰＨＰＰとＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮはＬレベルにあって、ＰＭＯＳトランジスタＰ４１１乃至Ｐ４１４、Ｐ４２１をオフにする。また、ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１４、Ｎ４２１をオンにする。すなわち、出力端ＴＸＰはプルダウンされる。
ＤＥＭＰＨＭＰとＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮはＨレベルにあって、ＰＭＯＳトランジスタＰ４３１乃至Ｐ４３４、Ｐ４４１をオンにする。また、ＮＭＯＳトランジスタＮ４３１乃至Ｎ４３４、Ｎ４４１をオフにする。すなわち、出力端ＴＸＭはプルアップされる。
ディエンファシス時におけるドライバ回路９２の動作について説明する。
ディエンファシス時には、ＥＭＰＨＰＰはＬレベルにあってＰＭＯＳトランジスタＰ４２１をオフにし、ＥＭＰＨＰＮはＨレベルにあってＮＭＯＳトランジスタＮ４２１をオフにし、ＥＭＰＨＭＰはＬレベルにあってＰＭＯＳトランジスタＰ４４１をオフにし、ＥＭＰＨＭＮはＨレベルにあってＰＭＯＳトランジスタＰ４４１をオフにする。すなわち、ディエンファシス時には、ＰＭＯＳトランジスタＰ４２１、Ｐ４４１、ＮＭＯＳトランジスタＮ４２１、Ｎ４４１がオフになる。
ディエンファシス時でかつ差動データが「１」の場合には、ＤＥＭＰＨＰＰはＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３をオンにし、ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３をオフにする。この時、ＰＭＯＳトランジスタＰ４１４はオフで、ＮＭＯＳトランジスタＮ４１４はオンである。また、ＤＥＭＰＨＭＰはＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３をオフにし、ＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３をオンにする。この時、ＰＭＯＳトランジスタＰ４３４はオンで、ＮＭＯＳトランジスタＮ４３４はオフである。従って、出力端ＴＸＰがプルアップされ、出力端ＴＸＭがプルダウンされる。
ディエンファシス時でかつ差動データが「０」の場合には、ＤＥＭＰＨＰＰはＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３をオフにし、ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３をオンにする。この時、ＰＭＯＳトランジスタＰ４１４はオンで、ＮＭＯＳトランジスタＮ４１４はオフである。また、ＤＥＭＰＨＭＰはＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３をオンにし、ＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３をオフにする。この時、ＰＭＯＳトランジスタＰ４３４はオフで、ＮＭＯＳトランジスタＮ４３４はオンである。従って、出力端ＴＸＰがプルダウンされ、出力端ＴＸＭがプルアップされる。
ディエンファシス時には、ＥＭＰＨＰＰはＬレベルにあってＰＭＯＳトランジスタＰ４２１をオフにし、ＥＭＰＨＰＮはＨレベルにあってＮＭＯＳトランジスタＮ４２１をオフにし、ＥＭＰＨＭＰはＬレベルにあってＰＭＯＳトランジスタＰ４４１をオフにし、ＥＭＰＨＭＮはＨレベルにあってＰＭＯＳトランジスタＰ４４１をオフにする。すなわち、ディエンファシス時には、ＰＭＯＳトランジスタＰ４２１、Ｐ４４１、ＮＭＯＳトランジスタＮ４２１、Ｎ４４１がオフになる。
ディエンファシス時でかつ差動データが「１」の場合には、ＤＥＭＰＨＰＰはＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３をオンにし、ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３をオフにする。この時、ＰＭＯＳトランジスタＰ４１４はオフで、ＮＭＯＳトランジスタＮ４１４はオンである。また、ＤＥＭＰＨＭＰはＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３をオフにし、ＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３をオンにする。この時、ＰＭＯＳトランジスタＰ４３４はオンで、ＮＭＯＳトランジスタＮ４３４はオフである。従って、出力端ＴＸＰがプルアップされ、出力端ＴＸＭがプルダウンされる。
ディエンファシス時でかつ差動データが「０」の場合には、ＤＥＭＰＨＰＰはＰＭＯＳトランジスタＰ４１１乃至Ｐ４１３をオフにし、ＮＭＯＳトランジスタＮ４１１乃至Ｎ４１３をオンにする。この時、ＰＭＯＳトランジスタＰ４１４はオンで、ＮＭＯＳトランジスタＮ４１４はオフである。また、ＤＥＭＰＨＭＰはＰＭＯＳトランジスタＰ４３１乃至Ｐ４３３をオンにし、ＮＭＯＳトランジスタＮ４３１乃至Ｎ４３３をオフにする。この時、ＰＭＯＳトランジスタＰ４３４はオフで、ＮＭＯＳトランジスタＮ４３４はオンである。従って、出力端ＴＸＰがプルダウンされ、出力端ＴＸＭがプルアップされる。
図１１はドライバ回路９２の動作を説明するための図である。プリエンファシス時で、かつ出力端ＴＸＰが「１」（Ｈｉｇｈ）の状態を示している。Ｒｃｏｍは部分抵抗回路ＰＲ４０乃至ＰＲ４３で作る合成抵抗５０Ωを示し、Ｃ１は静電保護容量（１．２ｐＦ相当）、１０はワイヤボンディング（３ｎＨ相当）、Ｒ１は終端抵抗５０Ωを示す。図示するように、Ｃ４１はＲｃｏｍに並列に接続される。
図１２は、静電保護容量Ｃ１が１．２ｐＦ、ワイヤボンディング１０が３ｎＨ相当で、キャパシタンスＣ４１を０ｐ〜５ｐＦまで変化させた時のグラフである。縦軸が振幅（Ｖ）で、横軸は容量（Ｆ）を示している。キャパシタンスＣ４１はプリエンファシス時のみ接続されるので、プリエンファシス時の振幅の改善をすることが可能である。ＤＣ時と同程度の振幅を得るには、キャパシタンスＣ４１は１．５ｐＦの容量が必要である。容量素子（受動素子）をインダクタンスからキャパシタンスにすることで、より大きく振幅を改善することが可能である。
このように本実施形態によれば、受動素子を介した抵抗回路のスイッチング素子を所望のデータパターンの時に制御することで、所望のデータパターン（本実施形態ではプリエンファシス時のみ）の振幅を改善することができる。更にＤＣの時の出力インピーダンスに影響を与えないドライバ回路を提供することができる。
また、並列に接続された部分抵抗回路のスイッチング素子をオン又はオフすることによって抵抗が変化するので、より低消費電力化が可能なドライバ回路を提供することができる。
図１２は、静電保護容量Ｃ１が１．２ｐＦ、ワイヤボンディング１０が３ｎＨ相当で、キャパシタンスＣ４１を０ｐ〜５ｐＦまで変化させた時のグラフである。縦軸が振幅（Ｖ）で、横軸は容量（Ｆ）を示している。キャパシタンスＣ４１はプリエンファシス時のみ接続されるので、プリエンファシス時の振幅の改善をすることが可能である。ＤＣ時と同程度の振幅を得るには、キャパシタンスＣ４１は１．５ｐＦの容量が必要である。容量素子（受動素子）をインダクタンスからキャパシタンスにすることで、より大きく振幅を改善することが可能である。
このように本実施形態によれば、受動素子を介した抵抗回路のスイッチング素子を所望のデータパターンの時に制御することで、所望のデータパターン（本実施形態ではプリエンファシス時のみ）の振幅を改善することができる。更にＤＣの時の出力インピーダンスに影響を与えないドライバ回路を提供することができる。
また、並列に接続された部分抵抗回路のスイッチング素子をオン又はオフすることによって抵抗が変化するので、より低消費電力化が可能なドライバ回路を提供することができる。
＜第三の実施形態＞
図１３は、第三の実施形態に係る送信側ドライバ回路９３の詳細な構成例を示す回路図である。図１３に示されるように、ドライバ回路９３は９個のインバータ１４００乃至１４０８と、第１のプルアップ抵抗回路Ｐ１４１と第１のプルダウン抵抗回路Ｎ１４１、出力端ＴＸＰ（第１の出力端子）にインダクタンス（第１の受動素子）Ｌ１４１を介して接続される第２のプルアップ回路Ｐ１４２と第２のプルダウン抵抗回路と、第３のプルアップ抵抗回路Ｐ１４３と第３のプルダウン抵抗回路Ｎ１４３、出力端ＴＸＭ（第２の出力端子）にインダクタンス（第２の受動素子）Ｌ１４２を介して接続される第４のプルアップ回路Ｐ１４４と第４のプルダウン抵抗回路Ｎ１４４と第５のプルダウン回路Ｍ１４１とから構成される。
図１３は、第三の実施形態に係る送信側ドライバ回路９３の詳細な構成例を示す回路図である。図１３に示されるように、ドライバ回路９３は９個のインバータ１４００乃至１４０８と、第１のプルアップ抵抗回路Ｐ１４１と第１のプルダウン抵抗回路Ｎ１４１、出力端ＴＸＰ（第１の出力端子）にインダクタンス（第１の受動素子）Ｌ１４１を介して接続される第２のプルアップ回路Ｐ１４２と第２のプルダウン抵抗回路と、第３のプルアップ抵抗回路Ｐ１４３と第３のプルダウン抵抗回路Ｎ１４３、出力端ＴＸＭ（第２の出力端子）にインダクタンス（第２の受動素子）Ｌ１４２を介して接続される第４のプルアップ回路Ｐ１４４と第４のプルダウン抵抗回路Ｎ１４４と第５のプルダウン回路Ｍ１４１とから構成される。
第１のプルアップ抵抗回路Ｐ１４１は、出力端ＴＸＰと所定の電源電圧Ｖｃｃとの間で接続された部分抵抗回路ＰＲ１４１を備える。部分抵抗回路ＰＲ１４１は、直列に接続されたＰＭＯＳトランジスタＰ１４１１と抵抗Ｒ１１とから構成されている。なお、本実施形態における回路では、出力端ＴＸＰと所定の電源電圧Ｖｃｃとの間で接続された部分抵抗回路は、部分抵抗回路ＰＲ１４１と同様の構成を有するため、以下その説明を省略する。ＰＭＯＳトランジスタＰ１４１１のゲートは、インバータ１４００の出力端に接続される。
第１のプルダウン抵抗回路Ｎ１４１は、出力端ＴＸＰと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４１を備える。部分抵抗回路ＮＲ１４１は、直列に接続されたＮＭＯＳトランジスタＮ１４１１と抵抗Ｒ２１とから構成されている。なお、本実施形態における回路では、出力端ＴＸＰと所定のＧＮＤとの間で接続された部分抵抗回路は、部分抵抗回路ＮＲ１４１と同様の構成を有するため、以下その説明を省略する。ＮＭＯＳトランジスタＮ１４１１のゲートは、インバータ１４０３の出力端に接続される。
第１のプルダウン抵抗回路Ｎ１４１は、出力端ＴＸＰと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４１を備える。部分抵抗回路ＮＲ１４１は、直列に接続されたＮＭＯＳトランジスタＮ１４１１と抵抗Ｒ２１とから構成されている。なお、本実施形態における回路では、出力端ＴＸＰと所定のＧＮＤとの間で接続された部分抵抗回路は、部分抵抗回路ＮＲ１４１と同様の構成を有するため、以下その説明を省略する。ＮＭＯＳトランジスタＮ１４１１のゲートは、インバータ１４０３の出力端に接続される。
第３のプルアップ抵抗回路は、出力端ＴＸＰと所定の電源電圧Ｖｃｃとの間で部分抵抗回路ＰＲ１４３を備える。部分抵抗回路ＰＲ１４３に含まれるＰＭＯＳトランジスタＰ１４３１のゲートは、インバータ１４０４の出力端と接続される。
第３のプルダウン抵抗回路は、出力端ＴＸＰと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４３を備える。部分抵抗回路ＮＲ１４３に含まれるＮＭＯＳトランジスタＮ１４３１のゲートは、インバータ１４０７の出力端と接続される。
第２のプルアップ抵抗回路は、出力端ＴＸＰとインダクタンスＬ１４１を介して、所定の電源電圧Ｖｃｃとの間で直列に接続された、部分抵抗回路ＰＲ１４２を備える。部分抵抗回路ＰＲ１４２に含まれるＰＭＯＳトランジスタＰ１４２１のゲートはインバータ１４０１の出力端と接続される。
第２のプルダウン抵抗回路は、出力端ＴＸＰとインダクタンスＬ１４１を介して、所定のＧＮＤとの間で直列に接続された、部分抵抗回路ＮＲ１４２を備える。部分抵抗回路Ｒ１４２に含まれるＮＭＯＳトランジスタＮ１４２１のゲートは、インバータ１４０２の出力端と接続されている。
第３のプルダウン抵抗回路は、出力端ＴＸＰと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４３を備える。部分抵抗回路ＮＲ１４３に含まれるＮＭＯＳトランジスタＮ１４３１のゲートは、インバータ１４０７の出力端と接続される。
第２のプルアップ抵抗回路は、出力端ＴＸＰとインダクタンスＬ１４１を介して、所定の電源電圧Ｖｃｃとの間で直列に接続された、部分抵抗回路ＰＲ１４２を備える。部分抵抗回路ＰＲ１４２に含まれるＰＭＯＳトランジスタＰ１４２１のゲートはインバータ１４０１の出力端と接続される。
第２のプルダウン抵抗回路は、出力端ＴＸＰとインダクタンスＬ１４１を介して、所定のＧＮＤとの間で直列に接続された、部分抵抗回路ＮＲ１４２を備える。部分抵抗回路Ｒ１４２に含まれるＮＭＯＳトランジスタＮ１４２１のゲートは、インバータ１４０２の出力端と接続されている。
第４のプルアップ抵抗回路は、出力端ＴＸＭとインダクタンスＬ１４２を介して、所定の電源電圧Ｖｃｃとの間で直列に接続された、部分抵抗回路ＰＲ１４４を備える。部分抵抗回路ＰＲ１４４に含まれるＰＭＯＳトランジスタＰ１４４１のゲートはインバータ１４０５の出力端と接続される。
第４のプルダウン抵抗回路は、出力端ＴＸＭとインダクタンスＬ１４２を介して、所定のＧＮＤとの間で直列に接続された、部分抵抗回路ＮＲ１４４を備える。部分抵抗回路ＮＲ１４４に含まれるＮＭＯＳトランジスタ、Ｎ１４４１のゲートはインバータ１４０６の出力端と接続されている。
本実施形態におけるドライバ回路９３は、分流回路として働く第５のプルダウン抵抗回路Ｍ１４１を備える。第５のプルダウン抵抗回路Ｍ１４１は、出力端ＴＸＰと抵抗Ｒ３１を介してＮＭＯＳトランジスタＮ１４５１と直列に接続され、出力端ＴＸＭと抵抗Ｒ３２を介して、ＮＭＯＳトランジスタＮ１４５１と直列に接続されている。抵抗Ｒ３２は、抵抗Ｒ３１が接続されていない方に接続されている。また、ＮＭＯＳトランジスタＮ１４５１のゲートは、インバータ１４０８の出力端と接続される。
第４のプルダウン抵抗回路は、出力端ＴＸＭとインダクタンスＬ１４２を介して、所定のＧＮＤとの間で直列に接続された、部分抵抗回路ＮＲ１４４を備える。部分抵抗回路ＮＲ１４４に含まれるＮＭＯＳトランジスタ、Ｎ１４４１のゲートはインバータ１４０６の出力端と接続されている。
本実施形態におけるドライバ回路９３は、分流回路として働く第５のプルダウン抵抗回路Ｍ１４１を備える。第５のプルダウン抵抗回路Ｍ１４１は、出力端ＴＸＰと抵抗Ｒ３１を介してＮＭＯＳトランジスタＮ１４５１と直列に接続され、出力端ＴＸＭと抵抗Ｒ３２を介して、ＮＭＯＳトランジスタＮ１４５１と直列に接続されている。抵抗Ｒ３２は、抵抗Ｒ３１が接続されていない方に接続されている。また、ＮＭＯＳトランジスタＮ１４５１のゲートは、インバータ１４０８の出力端と接続される。
次にドライバ回路９３の動作を説明する。図１４は、ドライバ回路９３の動作を説明するためのタイミングチャートである。図１４において、「ＴＸＰ」、「ＴＸＭ」は出力端ＴＸＰ、ＴＸＭに出力された差動電圧の波形を示している。ＰＣＩ−ＥｘＰＲｅｓｓ ｇｅｎ２の高速通信シリアルシステムにおいて、プリエンファシス時の差動電圧の振幅が５００ｍＶの場合、それ以外のディエンファシス時の差動電圧は２５０ｍＶである。また、シリアルデータ信号ＳＤＡＴＡＰ及びＳＤＡＴＡＭは対を成す信号であり、これらを第１の制御信号と呼ぶ。第２の制御信号はまた、エンファシス制御信号ＥＭＰＨＰＰとＥＭＰＨＰＮの信号の組、エンファシス制御信号ＥＭＰＨＮＭＰとＥＭＰＨＭＮの信号の組は、それぞれ対を成す信号の組であり、これらの信号を第２の制御信号と呼ぶ。また、制御信号ＭＤＡＴＡを第３の制御信号と呼ぶ。
「差動データ」は、一対のシリアルデータ信号ＳＤＴＡＰ、ＳＤＴＡＭに応じて差動伝送線路４に出力される差動データであり、ＳＤＡＴＡＰがＬｏｗ（Ｌ）レベルでＳＤＡＴＡＭがＨｉｇｈ（Ｈ）レベルの時、差動データ「０」が出力され、ＳＤＡＴＡＭがＬｏｗレベルで、ＳＤＡＴＡＰがＨｉｇｈレベルの時、差動データ「１」が出力される。
プリエンファシス時にはＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮの信号レベルが一致し、ＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮの信号レベルが一致する。この時、ＭＤＡＴＡはＨレベルにあって、ＮＭＯＳトランジスタＮ１４５１をオフにする。
ディエンファシス時にはＥＭＰＨＰＰはＰＭＯＳトランジスタＰ１４２１をオフにし、ＥＭＰＨＰＮはＮＭＯＳトランジスタＮ１４２１をオフにし、ＥＭＰＨＭＰはＰＭＯＳトランジスタＰ１４４１をオフにし、ＥＭＰＨＭＮはＮＭＯＳトランジスタＮ１４４１をオフにし、ＭＤＡＴＡはＮＭＯＳトランジスタＮ１４５１をオンにする。
プリエンファシス時にはＳＤＡＴＡＰとＥＭＰＨＰＰとＥＭＰＨＰＮの信号レベルが一致し、ＳＤＡＴＡＭとＥＭＰＨＭＰとＥＭＰＨＭＮの信号レベルが一致する。この時、ＭＤＡＴＡはＨレベルにあって、ＮＭＯＳトランジスタＮ１４５１をオフにする。
ディエンファシス時にはＥＭＰＨＰＰはＰＭＯＳトランジスタＰ１４２１をオフにし、ＥＭＰＨＰＮはＮＭＯＳトランジスタＮ１４２１をオフにし、ＥＭＰＨＭＰはＰＭＯＳトランジスタＰ１４４１をオフにし、ＥＭＰＨＭＮはＮＭＯＳトランジスタＮ１４４１をオフにし、ＭＤＡＴＡはＮＭＯＳトランジスタＮ１４５１をオンにする。
図１５はディエンファシス時の高速シリアル通信システム１の状態を説明する図である。差動データ「１」のディエンファシス時には、部分抵抗回路ＰＲ１４２のＰＭＯＳトランジスタＰ１４２１がオフし、部分抵抗回路ＰＲ１４１のＰＭＯＳトランジスタＰ１４１１がオンする。また部分抵抗回路ＰＲ１４３乃至ＰＲ１４４のＰＭＯＳトランジスタＰ１４３１乃至Ｐ１４４１がオフする。
部分抵抗回路ＰＲ１４２のＰＭＯＳトランジスタＰ１４２１がオフし、ＰＲ１４４のＰＭＯＳトランジスタＰ１４４１がオフする。
部分抵抗回路ＮＲ１４１とＮＲ１４３のＮＭＯＳトランジスタＮ１４１１がオフし、部分抵抗回路ＮＲ１４３のＮＭＯＳトランジスタＮ１４３１がオンする。
部分抵抗回路ＮＲ１４２のＮＭＯＳトランジスタＮ１４２１がオフし、部分抵抗回路ＮＲ１４４のＮＭＯＳトランジスタＮ１４４１がオフする。
部分抵抗回路ＭＲ１４１（分流用部分抵抗回路）のＮＭＯＳトランジスタＮ１４５１がオンする。
部分抵抗回路ＰＲ１４２のＰＭＯＳトランジスタＰ１４２１がオフし、ＰＲ１４４のＰＭＯＳトランジスタＰ１４４１がオフする。
部分抵抗回路ＮＲ１４１とＮＲ１４３のＮＭＯＳトランジスタＮ１４１１がオフし、部分抵抗回路ＮＲ１４３のＮＭＯＳトランジスタＮ１４３１がオンする。
部分抵抗回路ＮＲ１４２のＮＭＯＳトランジスタＮ１４２１がオフし、部分抵抗回路ＮＲ１４４のＮＭＯＳトランジスタＮ１４４１がオフする。
部分抵抗回路ＭＲ１４１（分流用部分抵抗回路）のＮＭＯＳトランジスタＮ１４５１がオンする。
これにより、出力端ＴＸＰと電源電圧Ｖｃｃとの間で、抵抗Ｒ１１が接続されるので、抵抗は１００Ωである。また出力端ＴＸＭとＧＮＤとの間で抵抗Ｒ２３が接続されるので、ＧＮＤに接続されている抵抗は１００Ωである。一方、出力端ＴＸＰは抵抗Ｒ３１と抵抗Ｒ３２が接続されるので、合成抵抗は２００Ωである。これらの合成抵抗は出力端ＴＸＰと出力端ＴＸＭそれぞれ、５０Ωである。これらの抵抗の分圧で出力端ＴＸＰは６２５ｍＶ、出力端ＴＸＭは３７５ｍＶを出力し、差分の電圧は２５０ｍＶで、ディエンファシス時の電圧を出力する。この時流れる電流は３．７５ｍＡで実施例１の構成のディエンファシス時より低消費電流化が可能である。
トランジスタのサイズや抵抗を細分化し、オンオフする抵抗の数を変えることで、合成抵抗を５０Ωにして出力振幅の値を変えることが可能となる。
尚、エンファシス時の構成は実施例１と等価なので、動作特性の説明は省略する。
本実施形態によれば、プリエンファシス時のみ振幅が改善され、且つＤＣのインピーダンスは５０Ω整合が可能なドライバ回路を提供することができる。また、第一又は第二の実施形態に比べてスイッチング素子の個数が少なく、消費電流が小さいドライバ回路を提供可能にする。
トランジスタのサイズや抵抗を細分化し、オンオフする抵抗の数を変えることで、合成抵抗を５０Ωにして出力振幅の値を変えることが可能となる。
尚、エンファシス時の構成は実施例１と等価なので、動作特性の説明は省略する。
本実施形態によれば、プリエンファシス時のみ振幅が改善され、且つＤＣのインピーダンスは５０Ω整合が可能なドライバ回路を提供することができる。また、第一又は第二の実施形態に比べてスイッチング素子の個数が少なく、消費電流が小さいドライバ回路を提供可能にする。
＜第四の実施形態＞
図１６は、本発明の第四の実施形態に係る送信側ドライバ回路９４の詳細な構成例を示す回路図である。第三の実施形態に係るドライバ回路９３と異なる点は、
インダクタンスＬ１４１、Ｌ１４２の替わりにキャパシタンスＣ１７１、Ｃ１７２を配置した点、出力端にキャパシタンスを介して接続される部分抵抗回路内に抵抗を備えていない点、第１のプルアップ抵抗回路と第１のプルダウン抵抗回路内の部分抵抗回路の数が異なる点にある。
図１６に示されるように、ドライバ回路９４は９個のインバータ１４００乃至１４０８と、出力端ＴＸＰに接続される第１のプルアップ抵抗回路Ｐ１４１と第１のプルダウン抵抗回路Ｎ１４１と第２のプルアップ抵抗回路Ｐ１７１と第２のプルダウン抵抗回路Ｎ１７１と、出力端ＴＸＭに接続される第３のプルアップ抵抗回路Ｐ１４３と第３のプルダウン抵抗回路Ｎ１４３と第４のプルアップ抵抗回路Ｐ１７２と第４のプルダウン抵抗回路Ｎ１７２と、第５のプルダウン回路Ｍ１４１とを備える。
図１６は、本発明の第四の実施形態に係る送信側ドライバ回路９４の詳細な構成例を示す回路図である。第三の実施形態に係るドライバ回路９３と異なる点は、
インダクタンスＬ１４１、Ｌ１４２の替わりにキャパシタンスＣ１７１、Ｃ１７２を配置した点、出力端にキャパシタンスを介して接続される部分抵抗回路内に抵抗を備えていない点、第１のプルアップ抵抗回路と第１のプルダウン抵抗回路内の部分抵抗回路の数が異なる点にある。
図１６に示されるように、ドライバ回路９４は９個のインバータ１４００乃至１４０８と、出力端ＴＸＰに接続される第１のプルアップ抵抗回路Ｐ１４１と第１のプルダウン抵抗回路Ｎ１４１と第２のプルアップ抵抗回路Ｐ１７１と第２のプルダウン抵抗回路Ｎ１７１と、出力端ＴＸＭに接続される第３のプルアップ抵抗回路Ｐ１４３と第３のプルダウン抵抗回路Ｎ１４３と第４のプルアップ抵抗回路Ｐ１７２と第４のプルダウン抵抗回路Ｎ１７２と、第５のプルダウン回路Ｍ１４１とを備える。
第１のプルアップ抵抗回路Ｐ１４１は、出力端ＴＸＰと所定の電源電圧Ｖｃｃとの間で接続された部分抵抗回路ＰＲ１４１を備える。
第１のプルダウン抵抗回路Ｎ１４１は、出力端ＴＸＰと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４１を備える。部分抵抗回路ＰＲ１４１のＰＭＯＳトランジスタＰ１４１１のゲートはインバータ１４００の出力端に接続され、部分抵抗回路ＮＲ１４１のＮＭＯＳトランジスタＮ１４１１のゲートは、インバータ１４０３の出力端に接続される。
第３のプルアップ抵抗回路Ｐ１４３は、出力端ＴＸＭと所定の電源電圧Ｖｃｃとの間で接続された部分抵抗回路ＰＲ１４３を備える。
第３のプルダウン抵抗回路Ｎ１４３は、出力端ＴＸＭと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４３を備える。部分抵抗回路ＰＲ１４３のＰＭＯＳトランジスタＰ１４３１のゲートはインバータ１４０４の出力端に接続され、部分抵抗回路ＮＲ１４３のＮＭＯＳトランジスタＮ１４３１のゲートは、インバータ１４０７の出力端に接続される。
第１のプルダウン抵抗回路Ｎ１４１は、出力端ＴＸＰと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４１を備える。部分抵抗回路ＰＲ１４１のＰＭＯＳトランジスタＰ１４１１のゲートはインバータ１４００の出力端に接続され、部分抵抗回路ＮＲ１４１のＮＭＯＳトランジスタＮ１４１１のゲートは、インバータ１４０３の出力端に接続される。
第３のプルアップ抵抗回路Ｐ１４３は、出力端ＴＸＭと所定の電源電圧Ｖｃｃとの間で接続された部分抵抗回路ＰＲ１４３を備える。
第３のプルダウン抵抗回路Ｎ１４３は、出力端ＴＸＭと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４３を備える。部分抵抗回路ＰＲ１４３のＰＭＯＳトランジスタＰ１４３１のゲートはインバータ１４０４の出力端に接続され、部分抵抗回路ＮＲ１４３のＮＭＯＳトランジスタＮ１４３１のゲートは、インバータ１４０７の出力端に接続される。
第２のプルアップ抵抗回路Ｐ１７１は、出力端ＴＸＰと所定の電源電圧Ｖｃｃとの間で接続された部分抵抗回路ＰＲ１４２と、出力端ＴＸＰとキャパシタンスＣ１７１（第１の受動素子）を介して所定の電源電圧Ｖｃｃとの間で直列に接続された部分抵抗回路ＰＲ１７１とを備える。部分抵抗回路ＰＲ１７１は、ＰＭＯＳトランジスタＰ１７２１からなる。部分抵抗回路ＰＲ１４２のＰＭＯＳトランジスタＰ１４１２と部分抵抗回路ＰＲ１７１のＰＭＯＳトランジスタＰ１７２１のゲートはインバータ１４０１の出力端と接続される。
第２のプルダウン抵抗回路Ｎ１７１は、出力端ＴＸＰと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４２と、出力端ＴＸＰとキャパシタンスＣ１７１を介して、所定のＧＮＤとの間で直列に接続された部分抵抗回路ＮＲ１７１とを備える。部分抵抗回路ＮＲ１７１は、ＮＭＯＳトランジスタＮ１７２１からなる。部分抵抗回路ＮＲ１４２のＮＭＯＳトランジスタＮ１４１２と部分抵抗回路ＮＲ１７１のＮＭＯＳトランジスタＮ１７２１のゲートはインバータ１４０２の出力端と接続される。
第４のプルアップ抵抗回路Ｐ１７２は、出力端ＴＸＭと所定の電源電圧Ｖｃｃとの間で接続された部分抵抗回路ＰＲ１４４と、出力端ＴＸＭとキャパシタンスＣ１７２（第２の受動素子）を介して所定の電源電圧Ｖｃｃとの間で直列に接続された部分抵抗回路ＰＲ１７２とを備える。部分抵抗回路ＰＲ１７２は、ＰＭＯＳトランジスタＰ１７２２からなる。ＰＭＯＳトランジスタＰ１４３２とＰ１７２２のゲートはインバータ１４０５の出力端と接続されている。
第４のプルダウン抵抗回路Ｎ１７２は、出力端ＴＸＭと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４４と、出力端ＴＸＭとキャパシタンスＣ１７２を介して所定のＧＮＤとの間で直列に接続された部分抵抗回路ＮＲ１７２とを備える。部分抵抗回路ＮＲ１７２は、ＮＭＯＳトランジスタＮ１７２２からなる。部分抵抗回路ＮＲ１４４のＮＭＯＳトランジスタＮ１４３２と部分抵抗回路ＮＲ１７２のＮＭＯＳトランジスタＮ１７２２のゲートはインバータ１４０６の出力端と接続される。
第５のプルダウン抵抗回路Ｍ１４１は、出力端ＴＸＰと抵抗Ｒ３１を介してＮＭＯＳトランジスタＮ１４５１と直列に接続され、出力端ＴＸＭと抵抗Ｒ３２を介して、ＮＭＯＳトランジスタＮ１４５１と直列に接続されている。抵抗Ｒ３２は、抵抗Ｒ３１が接続されていない方に接続されている。また、ＮＭＯＳトランジスタＮ１４５１のゲートは、インバータ１４０８の出力端と接続されている。
第２のプルダウン抵抗回路Ｎ１７１は、出力端ＴＸＰと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４２と、出力端ＴＸＰとキャパシタンスＣ１７１を介して、所定のＧＮＤとの間で直列に接続された部分抵抗回路ＮＲ１７１とを備える。部分抵抗回路ＮＲ１７１は、ＮＭＯＳトランジスタＮ１７２１からなる。部分抵抗回路ＮＲ１４２のＮＭＯＳトランジスタＮ１４１２と部分抵抗回路ＮＲ１７１のＮＭＯＳトランジスタＮ１７２１のゲートはインバータ１４０２の出力端と接続される。
第４のプルアップ抵抗回路Ｐ１７２は、出力端ＴＸＭと所定の電源電圧Ｖｃｃとの間で接続された部分抵抗回路ＰＲ１４４と、出力端ＴＸＭとキャパシタンスＣ１７２（第２の受動素子）を介して所定の電源電圧Ｖｃｃとの間で直列に接続された部分抵抗回路ＰＲ１７２とを備える。部分抵抗回路ＰＲ１７２は、ＰＭＯＳトランジスタＰ１７２２からなる。ＰＭＯＳトランジスタＰ１４３２とＰ１７２２のゲートはインバータ１４０５の出力端と接続されている。
第４のプルダウン抵抗回路Ｎ１７２は、出力端ＴＸＭと所定のＧＮＤとの間で接続された部分抵抗回路ＮＲ１４４と、出力端ＴＸＭとキャパシタンスＣ１７２を介して所定のＧＮＤとの間で直列に接続された部分抵抗回路ＮＲ１７２とを備える。部分抵抗回路ＮＲ１７２は、ＮＭＯＳトランジスタＮ１７２２からなる。部分抵抗回路ＮＲ１４４のＮＭＯＳトランジスタＮ１４３２と部分抵抗回路ＮＲ１７２のＮＭＯＳトランジスタＮ１７２２のゲートはインバータ１４０６の出力端と接続される。
第５のプルダウン抵抗回路Ｍ１４１は、出力端ＴＸＰと抵抗Ｒ３１を介してＮＭＯＳトランジスタＮ１４５１と直列に接続され、出力端ＴＸＭと抵抗Ｒ３２を介して、ＮＭＯＳトランジスタＮ１４５１と直列に接続されている。抵抗Ｒ３２は、抵抗Ｒ３１が接続されていない方に接続されている。また、ＮＭＯＳトランジスタＮ１４５１のゲートは、インバータ１４０８の出力端と接続されている。
ドライバ回路９４の動作については、第三の実施形態に係るドライバ回路９３と同様であり、タイミングチャートも同様なので（図１４参照）、その説明を省略する。
本実施形態によれば、プリエンファシス時のみ振幅が改善され、且つＤＣのインピーダンスは５０Ω整合が可能なドライバ回路を提供することができる。また、本実施形態に係るドライバ回路は、第一又は第二の実施形態に係るドライバ回路より消費電流を小さくすることが可能である。
本実施形態によれば、プリエンファシス時のみ振幅が改善され、且つＤＣのインピーダンスは５０Ω整合が可能なドライバ回路を提供することができる。また、本実施形態に係るドライバ回路は、第一又は第二の実施形態に係るドライバ回路より消費電流を小さくすることが可能である。
１…高速シリアル通信システム、２…送信側回路、３…受信側回路、４…差動伝送線路、５…往路伝送線路、６…復路伝送線路、７…受信側レシーブ回路、８…デジタル回路、９、９１、９２、９３、９４…（送信側）ドライバ回路、１０、１１…ワイヤボンディング、１２…制御信号
Claims (6)
- 差動信号を伝送する一対の伝送線路に接続された第１の出力端子と第２の出力端子とを備え、外部から入力された制御信号を前記差動信号に変換して前記第１の出力端子と第２の出力端子とに出力するドライバ回路において、
前記第１の出力端子は、第１のプルアップ抵抗回路を介して所定の電源電圧に接続されると共に、第１のプルダウン抵抗回路を介して接地電圧に接続され、第１の受動素子と第２のプルアップ抵抗回路を介して前記所定の電源電圧に接続されると共に、前記第１の受動素子と第２のプルダウン抵抗回路を介して前記接地電圧に接続され、
前記第２の出力端子は、第３のプルアップ抵抗回路を介して前記所定の電源電圧に接続されると共に、第３のプルダウン抵抗回路を介して前記接地電圧に接続され、第２の受動素子と第４のプルアップ抵抗回路を介して前記所定の電源電圧に接続されると共に、前記第４の受動素子と第４のプルダウン抵抗回路を介して前記接地電圧に接続され、
前記制御信号は第１の制御信号と第２の制御信号とを含み、
前記第１のプルアップ抵抗回路と前記第３のプルアップ抵抗回路と前記第１のプルダウン抵抗回路と前記第３のプルダウン抵抗回路は、前記第１の制御信号に応じて抵抗値がそれぞれ変化し、前記第２のプルアップ抵抗回路と前記第４のプルアップ抵抗回路と前記第２のプルダウン抵抗回路と前記第４のプルダウン抵抗回路は、前記第２の制御信号に応じて抵抗値がそれぞれ変化することを特徴とするドライバ回路。 - 前記第１の出力端子へ流れる電流、又は前記第２の出力端子へ流れる電流を分流する第５のプルダウン抵抗回路を備え、
前記制御信号は第３の制御信号を含み、
前記第５のプルダウン抵抗回路は、前記第３の制御信号に応じて抵抗値が変化することを特徴とする請求項１に記載のドライバ回路。 - 前記第１乃至第４のプルアップ抵抗回路及びプルダウン抵抗回路は、スイッチング素子と抵抗とを直列に接続してなる部分抵抗回路を備え、
前記第１のプルアップ抵抗回路は、前記第１の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、
前記第３のプルアップ抵抗回路は、前記第２の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、
前記第１のプルダウン抵抗回路は、前記第１の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、
前記第３のプルダウン抵抗回路は、前記第２の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、
前記第２のプルアップ抵抗回路は、前記第１の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、
前記第４のプルアップ抵抗回路は、前記第２の出力端子と前記所定の電源電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、
前記第２のプルダウン抵抗回路は、前記第１の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、
前記第４のプルダウン抵抗回路は、前記第２の出力端子と前記接地電圧との間に１又は複数の前記部分抵抗回路を並列に接続したものであり、
前記第１のプルアップ抵抗回路と前記第３のプルアップ抵抗回路と前記第１のプルダウン抵抗回路と前記第３のプルダウン抵抗回路は、該各抵抗回路に含まれるそれぞれのスイッチング素子が前記第１の制御信号に応じてオン又はオフすることにより抵抗値がそれぞれ変化し、
前記第２のプルアップ抵抗回路と前記第４のプルアップ抵抗回路と、前記第２のプルダウン抵抗回路と前記第４のプルダウン抵抗回路は、該各抵抗回路に含まれるそれぞれのスイッチング素子が前記第２の制御信号に応じてオン又はオフすることにより抵抗値がそれぞれ変化することを特徴とする請求項１または２に記載のドライバ回路。 - 前記第５のプルダウン抵抗回路は、少なくとも２つの抵抗でスイッチング素子を挟むように直列に接続してなる分流用部分抵抗回路を備え、
前記分流用部分抵抗回路の一端は前記第１の出力端子に接続され、他端は前記第２の出力端子に接続されるとともに、
前記第５のプルダウン抵抗回路は、前記第３の制御信号に応じて前記分流用部分抵抗回路のスイッチング素子がオン又はオフすることにより抵抗値が変化することを特徴とする請求項２及び３に記載のドライバ回路。 - 前記受動素子はインダクタンスであることを特徴とする請求項１乃至４の何れか一項に記載のドライバ回路。
- 前記受動素子はキャパシタンスであることを特徴とする請求項１乃至４の何れか一項に記載のドライバ回路。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013046332A (ja) * | 2011-08-26 | 2013-03-04 | Renesas Electronics Corp | 半導体装置 |
| JP2015062296A (ja) * | 2010-12-14 | 2015-04-02 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | オンチップ電圧駆動型シングルエンド終端ドライバのためのプリエンファシス技法 |
| JP2015228554A (ja) * | 2014-05-30 | 2015-12-17 | ソニー株式会社 | 送信装置、受信装置、および通信システム |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161943A (ja) * | 1987-12-18 | 1989-06-26 | Nec Corp | パルス伝送回路 |
| JPH02111126A (ja) * | 1988-10-19 | 1990-04-24 | Nec Corp | 伝送回路 |
| JP2000068816A (ja) * | 1998-06-05 | 2000-03-03 | Telefon Ab L M Ericsson | ディジタル信号をプリエンファシス伝送路経由で送信するための出力バッファ回路 |
| JP2004088693A (ja) * | 2002-08-29 | 2004-03-18 | Toshiba Corp | 差動データドライバー回路 |
| JP2006345532A (ja) * | 2005-06-09 | 2006-12-21 | Agilent Technol Inc | 信号整形回路 |
| JP2007036848A (ja) * | 2005-07-28 | 2007-02-08 | Ricoh Co Ltd | ドライバ回路 |
| JP2007124644A (ja) * | 2005-10-27 | 2007-05-17 | Internatl Business Mach Corp <Ibm> | 電子回路、該電子回路として構成された差分送信機、及び、自己直列終端送信機を形成する方法（振幅制御、プリ・エンファシス制御及びスルー・レート制御のためのセグメント化と振幅精度及び高電圧保護のための電圧調整とを有する自己直列終端シリアル・リンク送信機） |
| JP2008211620A (ja) * | 2007-02-27 | 2008-09-11 | Advantest Corp | ドライバ回路 |
| JP2008294837A (ja) * | 2007-05-25 | 2008-12-04 | Fuji Xerox Co Ltd | 信号伝送回路及び信号伝送システム |
| JP2009147512A (ja) * | 2007-12-12 | 2009-07-02 | Yokogawa Electric Corp | プリエンファシス回路 |
-
2008
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161943A (ja) * | 1987-12-18 | 1989-06-26 | Nec Corp | パルス伝送回路 |
| JPH02111126A (ja) * | 1988-10-19 | 1990-04-24 | Nec Corp | 伝送回路 |
| JP2000068816A (ja) * | 1998-06-05 | 2000-03-03 | Telefon Ab L M Ericsson | ディジタル信号をプリエンファシス伝送路経由で送信するための出力バッファ回路 |
| JP2004088693A (ja) * | 2002-08-29 | 2004-03-18 | Toshiba Corp | 差動データドライバー回路 |
| JP2006345532A (ja) * | 2005-06-09 | 2006-12-21 | Agilent Technol Inc | 信号整形回路 |
| JP2007036848A (ja) * | 2005-07-28 | 2007-02-08 | Ricoh Co Ltd | ドライバ回路 |
| JP2007124644A (ja) * | 2005-10-27 | 2007-05-17 | Internatl Business Mach Corp <Ibm> | 電子回路、該電子回路として構成された差分送信機、及び、自己直列終端送信機を形成する方法（振幅制御、プリ・エンファシス制御及びスルー・レート制御のためのセグメント化と振幅精度及び高電圧保護のための電圧調整とを有する自己直列終端シリアル・リンク送信機） |
| JP2008211620A (ja) * | 2007-02-27 | 2008-09-11 | Advantest Corp | ドライバ回路 |
| JP2008294837A (ja) * | 2007-05-25 | 2008-12-04 | Fuji Xerox Co Ltd | 信号伝送回路及び信号伝送システム |
| JP2009147512A (ja) * | 2007-12-12 | 2009-07-02 | Yokogawa Electric Corp | プリエンファシス回路 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015062296A (ja) * | 2010-12-14 | 2015-04-02 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | オンチップ電圧駆動型シングルエンド終端ドライバのためのプリエンファシス技法 |
| JP2013046332A (ja) * | 2011-08-26 | 2013-03-04 | Renesas Electronics Corp | 半導体装置 |
| CN102957420A (zh) * | 2011-08-26 | 2013-03-06 | 瑞萨电子株式会社 | 半导体器件 |
| US8674747B2 (en) | 2011-08-26 | 2014-03-18 | Renesas Electronics Corporation | Semiconductor device |
| CN102957420B (zh) * | 2011-08-26 | 2017-03-01 | 瑞萨电子株式会社 | 半导体器件 |
| JP2015228554A (ja) * | 2014-05-30 | 2015-12-17 | ソニー株式会社 | 送信装置、受信装置、および通信システム |
| US10038346B2 (en) | 2014-05-30 | 2018-07-31 | Sony Corporation | Transmission unit, reception unit, and communication system |
| US10756579B2 (en) | 2014-05-30 | 2020-08-25 | Sony Corporation | Transmission unit, reception unit, and communication system |
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| Publication number | Publication date |
|---|---|
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