JP2010056178A - Airtight structure device - Google Patents
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Abstract
Description
本発明は、マイクロマシニング技術などを利用して形成される気密構造体デバイスに関するものである。 The present invention relates to a hermetic structure device formed by utilizing a micromachining technique or the like.
従来から、マイクロマシニング技術などを利用して形成される気密構造体デバイスとして、例えば、加速度センサ、圧力センサ、ジャイロセンサ、赤外線センサなどが知られている(例えば、特許文献1,2参照)。
Conventionally, for example, an acceleration sensor, a pressure sensor, a gyro sensor, an infrared sensor, and the like are known as an airtight structure device formed by utilizing a micromachining technique or the like (see, for example,
ここにおいて、上記特許文献1には、気密構造体デバイスとして、図21に示すように、第1の半導体基板(シリコン基板)110’を用いて形成されたデバイス本体1’と、第2の半導体基板(シリコン基板)120’を用いて形成されデバイス本体1’の一表面側(図21における上面側)に接合された第1のカバー基板2’と、第3の半導体基板(シリコン基板)130’を用いて形成されデバイス本体1’の他表面側(図21における下面側)に接合された第2のカバー基板3’とを備えた真空封止デバイスが記載されている。ここにおいて、デバイス本体1’および各カバー基板2’,3’の外周形状は矩形状であり、各カバー基板2’,3’はデバイス本体1’と同じ外形寸法に形成されている。
Here, in
図21に示した構成の真空封止デバイスは、静電容量型の加速度センサであり、デバイス本体1は、矩形枠状の支持部11’の内側に配置される重り部12’が当該デバイス本体1の上記一表面側において可撓性を有する薄肉のビーム13’を介して支持部11’に揺動自在に支持されており、重り部12’が第1のカバー基板2’に設けられた固定電極24’に対向する可動電極を兼ねており、支持部11’の内側に配置される機能部を構成している。ここにおいて、重り部12’の周囲にはビーム13’を除いて支持部11’との間にスリット14’が形成されている。
The vacuum-sealed device having the configuration shown in FIG. 21 is a capacitance-type acceleration sensor, and the
また、デバイス本体1’は、当該デバイス本体1’の上記一表面側において支持部11’上に、上記可動電極に電気的に接続された通電用電極119’が形成されており、当該通電用電極119’が、第1のカバー基板2’に設けられている2つの貫通孔配線124’のうちの一方の貫通孔配線124’(図21における左側の貫通孔配線124’)の一端側(図21における下端側)に設けられた内部接続用電極129’と接合されて電気的に接続されている。
In addition, the
また、デバイス本体1’は、当該デバイス本体1’の上記一表面側において支持部11’の周部の全周に亘って封止用接合金属層118’が形成されており、上述の通電用電極119’が、支持部11’において封止用接合金属層118’よりも内側に配置されている。
Further, the
ここにおいて、デバイス本体1’は、上記一表面側および上記他表面側それぞれにシリコン酸化膜からなる絶縁膜116’,117’が形成されており、封止用接合金属層118’および通電用電極119’は上記一表面側の絶縁膜116’上に形成されている。ここで、封止用接合金属層118’および通電用電極119’は、絶縁膜116’上に形成されたTi膜と当該Ti膜上に形成されたAu膜との積層膜により構成されている。
Here, in the
第1のカバー基板2’は、デバイス本体1’側(図21における下面側)の一表面に、デバイス本体1’の重り部12’とビーム13’とで構成される可動部の変位空間を確保する変位空間形成用凹部121’が形成されている。また、第1のカバー基板2’は、変位空間形成用凹部121’の周部に厚み方向に貫通する2つの貫通孔122’が形成されており、厚み方向の両面と貫通孔122’の内面とに跨って熱絶縁膜(シリコン酸化膜)からなる絶縁膜123’が形成され、貫通孔122’の内側に形成された貫通孔配線124’と貫通孔122’の内面との間に絶縁膜123’の一部が介在している。貫通孔配線124’の材料としては、Cuを採用しているが、Cuに限らず、例えば、Niなどを採用してもよい。
The
また、第1のカバー基板2’は、変位空間形成用凹部121’の内底面に、デバイス本体1’の可動電極に対向する上述の固定電極24’が形成されており、固定電極24’が、他方の貫通孔配線124’(図21における右側の貫通孔配線124’)の一端側(図21における下端側)に設けられた内部接続用電極129’と金属配線126’を介して電気的に接続されている。
The
また、第1のカバー基板2’は、デバイス本体1’側の一表面の周部の全周に亘って封止用接合金属層128’が形成されており、上述の2つの内部接続用電極129’は、封止用接合金属層128’よりも内側に配置されている。ここで、封止用接合金属層128’および内部接続用電極129’は、絶縁膜123’上に形成されたTi膜と当該Ti膜上に形成されたAu膜との積層膜により構成されている。
Further, the
また、第1のカバー基板2’は、各貫通孔配線124’の他端側(図21における上端側)に外部接続用電極127’が形成されている。要するに、第1のカバー基板2’は、デバイス本体1’側とは反対側の表面に、各貫通孔配線124’それぞれと電気的に接続された複数の外部接続用電極127’が形成されている。
Further, in the
第2のカバー基板3’は、デバイス本体1’側の一表面(図21における上面)に周辺部位に比べて凹んだ所定深さのゲッタ形成用凹部131’が形成され、ゲッタ形成用凹部131’の内底面からなる所定部位に層状のゲッタ部134’が形成されている。また、第2のカバー基板3’は、デバイス本体1’側に熱酸化膜(シリコン酸化膜)からなる絶縁膜132’が形成され、デバイス本体1’側とは反対側に熱酸化膜(シリコン酸化膜)からなる絶縁膜133’が形成されている。なお、図21に示した構成では、ゲッタ形成用凹部131’が重り部12’の第2のカバー基板3’側での変位空間を形成する変位空間形成用凹部を兼ねている。
In the
また、上述の加速度センサにおけるデバイス本体1’と第1のカバー基板2’とは、封止用接合金属層118’,128’同士が接合されるとともに、対応する通電用電極119’と内部接続用電極129’とが接合されて電気的に接続されている。これに対して、デバイス本体1’と第2のカバー基板3’とは、互いの対向面の周部同士が全周に亘って接合されている。なお、上述の真空封止デバイスでは、デバイス本体1’と第1のカバー基板2’および第2のカバー基板3’との接合方法として、常温接合法を採用している。
In addition, the
また、上記特許文献2には、気密構造体デバイスとして、図22に示すように、半導体基板(シリコン基板)10”を用いて形成されたデバイス本体1”と、ガラス基板20”を用いて形成されデバイス本体1”の一表面側(図22における上面側)に接合されたカバー基板2”とを備えた真空封止デバイスが記載されている。ここにおいて、デバイス本体1”およびカバー基板2”の外周形状は矩形状であり、カバー基板2”はデバイス本体1”の上記一表面側に設けられた外部接続用電極18’を露出させるようにデバイス本体1’の上記一表面側に接合されている。
Further, in
ここにおいて、デバイス本体1”は、半導体基板10”の一表面上にシリコン酸化膜からなる第1の絶縁膜141”が形成され、第1の絶縁膜141”の表面上に導電膜142”が形成され、第1の絶縁膜141”の表面側にシリコン酸化膜からなる第2の絶縁膜143”が形成され、第2の絶縁膜143’の表面側に平坦化されたポリシリコン膜144”が形成され、ポリシリコン膜144”の表面側にパターニングされたシリコン酸化膜からなる第3の絶縁膜145”ており、カバー基板2”のデバイス本体1”側の一表面における周部がポリシリコン膜144”の露出部位と接合されている。なお、図22に示した構成の真空封止デバイスでは、デバイス本体1”のポリシリコン膜144”とカバー基板2”とが陽極接合により接合されている。
Here, in the
また、図22に示した構成の真空封止デバイスは、赤外線センサであり、デバイス本体1”の上記一表面側に赤外線を検出する赤外線検出部147”が機能部として形成され、カバー基板2”におけるデバイス本体1”側の一表面に赤外線検出部147”を周囲と熱絶縁するための熱絶縁用凹部221”が形成されており、カバー基板2”における熱絶縁用凹部221”の周部がポリシリコン膜144”と接合されている。また、デバイス本体1”は、上述のポリシリコン膜144”に、赤外線検出部147”を周囲と熱絶縁するための空洞部148”が形成されており、赤外線検出部147”が、デバイス本体1”の平面視においてカバー基板2”の投影面内に形成された接続配線149”およびビア146a”と、平面視においてカバー基板2”に重なる領域と重ならない領域とに跨って形成された導電膜142”と、平面視においてカバー基板2”に重ならない領域に形成されたビア146b”とを介して外部接続用電極18”と電気的に接続されている。
ところで、図21に示した構成の静電容量型の加速度センサ(気密構造体デバイス)では、外部接続用電極127’が第1のカバー基板2’におけるデバイス本体1’とは反対の他表面側に形成されており、外部接続用電極127’,127’がそれぞれ第2の半導体基板120’を用いて形成した第1のカバー基板2’の貫通孔配線124’,124’などを介して可動電極、固定電極24’と電気的に接続されているので、寄生容量が大きくなり、S/N比が低下してしまう。
By the way, in the capacitance type acceleration sensor (airtight structure device) having the configuration shown in FIG. 21, the
これに対して、図22に示した構成の赤外線センサ(気密構造体デバイス)では、デバイス本体1”の上記一表面側に設けられた外部接続用電極18”と気密封止される機能部である赤外線検出部147”とを電気的に接続できるが、導電膜142”と半導体基板10”との間に寄生容量が形成されてしまうので、S/N比が低下してしまう。また、図22に示した構成の気密構造体デバイスでは、ポリシリコン膜144”を平坦化しているものの、当該平坦化されたポリシリコン膜144”の表面粗さに起因してポリシリコン膜144”とカバー基板2”との接合部にボイドが発生して気密性が低下してしまう懸念がある。
On the other hand, in the infrared sensor (airtight structure device) having the configuration shown in FIG. 22, the
本発明は上記事由に鑑みて為されたものであり、その目的は、デバイス本体の一表面側に設けられた外部接続用電極と気密封止される機能部とを電気的に接続でき、且つ、デバイス特性に悪影響を与える寄生容量を低減できる気密構造体デバイスを提供することにある。 The present invention has been made in view of the above reasons, and the purpose thereof is to electrically connect an external connection electrode provided on one surface side of a device main body and a hermetically sealed functional unit, and Another object of the present invention is to provide an airtight structure device that can reduce parasitic capacitance that adversely affects device characteristics.
請求項1の発明は、半導体基板を用いて形成され一表面側に複数の外部接続用電極が設けられたデバイス本体と、絶縁性を有し且つSiよりも誘電率が低い材料により形成されデバイス本体の少なくとも前記一表面側に接合されたカバー基板とを備え、カバー基板は、デバイス本体の前記一表面側に設けられた複数の外部接続用電極が露出するようにデバイス本体に接合され、デバイス本体は、当該デバイス本体の一部とカバー基板とで囲まれる空間に配置された機能部と外部接続用電極とを電気的に接続する配線の少なくとも一部を構成する島部と、島部を全周に亘って囲む分離溝に埋設された絶縁材料からなり前記空間を気密封止し且つ島部をデバイス本体における分離溝の外側の支持部と電気的に絶縁する絶縁分離部とを有することを特徴とする。 According to the first aspect of the present invention, there is provided a device body formed of a semiconductor substrate and provided with a plurality of external connection electrodes on one surface side, and a device having an insulating property and a dielectric constant lower than that of Si. A cover substrate bonded to at least the one surface side of the main body, and the cover substrate is bonded to the device main body so that a plurality of external connection electrodes provided on the one surface side of the device main body are exposed. The main body includes an island portion that constitutes at least a part of wiring that electrically connects the functional portion arranged in a space surrounded by a part of the device main body and the cover substrate and the external connection electrode, and the island portion. It has an insulating separation portion that is made of an insulating material embedded in a separation groove that surrounds the entire circumference, hermetically seals the space, and electrically insulates the island portion from a support portion outside the separation groove in the device body. The And butterflies.
この発明によれば、カバー基板は、デバイス本体の前記一表面側に設けられた複数の外部接続用電極が露出するようにデバイス本体に接合され、デバイス本体は、当該デバイス本体の一部とカバー基板とで囲まれる空間に配置された機能部と外部接続用電極とを電気的に接続する配線の少なくとも一部を構成する島部と、島部を全周に亘って囲む分離溝に埋設された絶縁材料からなり前記空間を気密封止し且つ島部をデバイス本体における分離溝の外側の支持部と電気的に絶縁する絶縁分離部とを有するので、デバイス本体の前記一表面側に設けられた外部接続用電極と気密封止される機能部とを電気的に接続でき、且つ、デバイス特性に悪影響を与える寄生容量を低減することができる。 According to the present invention, the cover substrate is joined to the device body so that the plurality of external connection electrodes provided on the one surface side of the device body are exposed, and the device body covers the part of the device body and the cover body. Embedded in an isolation part that surrounds the island part over the entire circumference and an island part that constitutes at least a part of the wiring that electrically connects the functional part and the external connection electrode arranged in the space surrounded by the substrate Since the insulating portion is made of an insulating material and hermetically seals the space and electrically insulates the island portion from the support portion outside the separation groove in the device body, it is provided on the one surface side of the device body. In addition, the external connection electrode and the hermetically sealed functional portion can be electrically connected, and parasitic capacitance that adversely affects device characteristics can be reduced.
請求項2の発明は、請求項1の発明において、前記島部は、前記デバイス本体の前記一表面側において前記分離溝に囲まれるとともに前記デバイス本体の他表面側で平面視において前記分離溝よりも外側に形成されたスリットに囲まれてなることを特徴とする。 According to a second aspect of the present invention, in the first aspect of the invention, the island portion is surrounded by the separation groove on the one surface side of the device main body and is more than the separation groove in a plan view on the other surface side of the device main body. Is also surrounded by a slit formed outside.
この発明によれば、前記分離溝の底側に前記島部においてスリットにより囲まれる部位が残存しているので、前記絶縁分離部の気密性を向上させることができる。 According to this invention, since the site | part enclosed by the slit in the said island part remains on the bottom side of the said isolation groove, the airtightness of the said insulation isolation | separation part can be improved.
請求項3の発明は、請求項1または請求項2の発明において、前記デバイス本体は、前記一表面側において前記島部の一部と前記絶縁分離部と前記支持部の一部とを覆う形で形成された補助シール部を備えることを特徴とする。 According to a third aspect of the present invention, in the first or second aspect of the present invention, the device body covers a part of the island part, the insulating separation part, and a part of the support part on the one surface side. The auxiliary seal part formed in (1) is provided.
この発明によれば、補助シール部を備えていることにより、気密性をより向上させることができる。 According to this invention, the airtightness can be further improved by providing the auxiliary seal portion.
請求項4の発明は、請求項1ないし請求項3の発明において、前記半導体基板がSOI基板であり、前記分離溝は、当該SOI基板における埋込絶縁層上のシリコン層のみに形成されてなることを特徴とする。 According to a fourth aspect of the present invention, in the first to third aspects of the invention, the semiconductor substrate is an SOI substrate, and the isolation trench is formed only in a silicon layer on a buried insulating layer in the SOI substrate. It is characterized by that.
この発明によれば、前記デバイス本体の前記分離溝をSOI基板の埋込絶縁層をエッチングストッパ層として埋込絶縁層上のシリコン層のみに精度良く形成することができ、前記絶縁分離部も精度良く形成することができるので、気密性の向上を図れる。 According to the present invention, the isolation groove of the device body can be accurately formed only in the silicon layer on the buried insulating layer using the buried insulating layer of the SOI substrate as an etching stopper layer, and the insulating separation portion is also accurate. Since it can be formed well, the airtightness can be improved.
請求項5の発明は、請求項1または請求項3または請求項4の発明において、前記島部は、前記デバイス本体の前記一表面側において前記分離溝に囲まれるとともに前記デバイス本体の他表面側でスリットに囲まれてなり、前記分離溝は、平面視においてスリットよりも内側に位置しないように形成されてなることを特徴とする
この発明によれば、前記絶縁分離部に起因した寄生容量を低減できる。
According to a fifth aspect of the present invention, in the first, third, or fourth aspect of the invention, the island portion is surrounded by the separation groove on the one surface side of the device body and on the other surface side of the device body. And the separation groove is formed so as not to be located inside the slit in plan view. According to the present invention, the parasitic capacitance caused by the insulation separation portion is reduced. Can be reduced.
請求項6の発明は、請求項1ないし請求項5の発明において、前記機能部として、前記デバイス本体に形成された可動電極と、前記カバー基板に形成され可動電極に対向配置された固定電極とを有し、前記島部が、固定電極と前記外部接続用電極とを電気的に接続する前記配線の一部を構成していることを特徴とする。 According to a sixth aspect of the present invention, in the first to fifth aspects of the present invention, as the functional section, a movable electrode formed on the device main body, a fixed electrode formed on the cover substrate and disposed opposite to the movable electrode, The island portion constitutes a part of the wiring for electrically connecting the fixed electrode and the external connection electrode.
この発明によれば、デバイス特性に悪影響を与える寄生容量が小さな静電容量型のトランスデューサを実現できる。 According to the present invention, it is possible to realize a capacitive transducer with a small parasitic capacitance that adversely affects device characteristics.
請求項7の発明は、請求項5または請求項6の発明において、前記機能部に電気的に接続される前記外部接続用電極は、前記島部上に形成されてなることを特徴とする。 A seventh aspect of the invention is characterized in that, in the fifth or sixth aspect of the invention, the external connection electrode electrically connected to the functional part is formed on the island part.
この発明によれば、前記機能部に電気的に接続される前記外部接続用電極と他の前記外部接続用電極との間の寄生容量を低減でき、デバイス性能の向上を図れる。 According to this invention, it is possible to reduce the parasitic capacitance between the external connection electrode electrically connected to the functional unit and the other external connection electrode, thereby improving the device performance.
請求項8の発明は、請求項1ないし請求項7の発明において、前記分離溝は前記一表面側ほど開口幅が広くなるテーパ状に形成されてなることを特徴とする。
The invention of claim 8 is characterized in that, in the inventions of
この発明によれば、前記分離溝への前記絶縁材料の埋め込み性が向上し、気密性を高めることが可能になるとともに、製造歩留まりの向上を図れる。 According to this invention, the embedding property of the insulating material in the separation groove is improved, it is possible to improve the airtightness, and the manufacturing yield can be improved.
請求項1の発明では、デバイス本体の一表面側に設けられた外部接続用電極と気密封止される機能部とを電気的に接続でき、且つ、デバイス特性に悪影響を与える寄生容量を低減できるという効果がある。 According to the first aspect of the present invention, the external connection electrode provided on the one surface side of the device body can be electrically connected to the airtightly sealed functional portion, and the parasitic capacitance that adversely affects the device characteristics can be reduced. There is an effect.
(実施形態1)
本実施形態では、気密構造体デバイスとして図1に示す静電容量型のトランスデューサ(加速度センサ)を例示する。
(Embodiment 1)
In this embodiment, the capacitive transducer (acceleration sensor) shown in FIG. 1 is illustrated as an airtight structure device.
本実施形態の気密構造体デバイスは、シリコン基板からなる半導体基板10を用いて形成されたデバイス本体1と、絶縁性を有し且つSiよりも誘電率が低い材料(例えば、パイレックス(登録商標)などのガラス)により形成されデバイス本体の一表面側(図1(c)における上面側)に接合されたカバー基板(以下、第1のカバー基板と称する)2と、絶縁性を有し且つSiよりも誘電率が低い材料(例えば、パイレックス(登録商標)などのガラス)により形成されデバイス本体1の他表面側(図1(c)における下面側)に接合されたカバー基板(以下、第2のカバー基板と称する)3とを備えている。なお、本実施形態では、各カバー基板2,3が、ガラス基板20,30を用いて形成されているが、各カバー基板2,3の材料はガラスに限らず、絶縁性を有し且つSiよりも誘電率が低い材料であればよく、例えば、セラミックなどでもよい。また、本実施形態では、デバイス本体1の厚さを50μm〜600μm程度、第1のカバー基板2の厚さを100〜600μm程度、第2のカバー基板3の厚さを100〜600μm程度としてあるが、これらの数値は特に限定するものではない。また、半導体基板10の上記一表面は(100)面としてある。
The hermetic structure device according to the present embodiment includes a
デバイス本体1、第1のカバー基板2および第2のカバー基板3の平面視における外周形状は矩形状であり、センサ基板1と第2のカバー基板3とが同じ外形寸法に形成され、第1のカバー基板2は、短手方向の寸法がデバイス本体1と同じで、長手方向の寸法がデバイス本体1よりも短く設定されている。ここで、第1のカバー基板2は、デバイス本体1の上記一表面側において長手方向の一端部に設けられた複数の外部接続用電極18,18が露出するようにデバイス本体1に接合され、第2のカバー基板3は、デバイス本体1と外周縁が一致するように接合されている。ここにおいて、デバイス本体1と第1のカバー基板2および第2のカバー基板3との接合方法としては、陽極接合法を採用しており、デバイス本体1の支持部11と第1のカバー基板2および第2のカバー基板3それぞれの周部とを接合している。
The
デバイス本体1は、支持部11の内側に配置される重り部12が当該重り部12を当該デバイス本体1の厚み方向に変位可能とする2本のビーム13を介して支持部11に支持されている。重り部12は、外周形状が矩形状であって(つまり、外周縁が矩形状であって)、各ビーム13は、重り部12の外周縁に沿って延長した形状に形成されており、全てのビーム13で重り部12の外周縁の略全周を囲むような形状に形成されている。具体的には、各ビーム13は、重り部12の外周縁の隣り合う2辺に沿ったL字状に形成されており、各ビーム13の両端部のうち重り部12側の端部(重り部12に連結された側の端部)は、重り部12の矩形状の外周縁において対角位置にある2つの角部それぞれの近傍で重り部12に連結されている。なお、重り部12の周囲にはビーム13の厚み方向に貫通した2つのスリット14が形成されており、各ビーム13は、これら2つのスリット14により幅寸法が規定されている。また、各ビーム13は、厚み方向(図1(c)における上下方向)に可撓性を有するように、厚み寸法を重り部12および支持部11それぞれの厚み寸法よりも十分に小さく設定してある。
The device
また、デバイス本体1は、支持部11に、第1のカバー基板2の投影領域において重り部12が内側に配置される矩形状(図示例では、正方形状)の開口窓11dの近傍に、厚み方向に貫通する矩形状(図示例では、長方形状)の切抜孔11aが形成されており、切抜孔11aの内側に固定子(電極片)16が配置されている。固定子16は、第2のカバー基板3に固定され、切抜孔11aの内側面は固定子16の外周面の形状に沿った形状であって固定子16との間には間隙が形成されている。ここにおいて、デバイス本体1は、支持部11が第1のカバー基板2および第2のカバー基板3に接合され、固定子16が第2のカバー基板3に接合されているが、重り部12はデバイス本体1の厚み方向に変位可能でなければならないから、重り部12における各カバー基板2,3との対向面を各カバー基板2,3から後退させる(デバイス本体1における重り部12の厚さを支持部11に比べて薄くする)ことにより、重り部12と各カバー基板2,3との間に間隙を確保している。また、固定子16は、第1のカバー基板2との対向面を第1のカバー基板2から後退させてある。
In addition, the device
また、デバイス本体1は、支持部11と機能部(重り部12、ビーム13、および後述の固定電極24)との間に設けられた島部17と、平面視において島部17を全周に亘って囲むトレンチからなる分離溝11cに埋設された絶縁材料(例えば、SiO2など)からなり各カバー基板2,3とデバイス本体1とで囲まれる空間を気密封止し且つ島部17を分離溝11cの外側の支持部11と電気的に絶縁する絶縁分離部19とを備えている。ここにおいて、島部17は、第2のカバー基板3に接合されており、デバイス本体1の上記一表面側の部位17aが絶縁分離部19により支持部11と電気的に絶縁され、デバイス本体1の上記他表面側の部位17bがスリット11bにより支持部11と電気的に絶縁されている。なお、分離溝11cは、リソグラフィ技術およびエッチング技術を利用して形成されており、絶縁分離部19は、CVD法や熱酸化法などにより形成されている。
In addition, the
また、本実施形態では、上述のようにデバイス本体1がシリコン基板からなる半導体基板10を用いて形成され、重り部12が可動電極を兼ねており、第1のカバー基板2におけるデバイス本体1側の一表面側に、可動電極たる重り部12に対向する金属膜(例えば、Cr膜、Al膜など)からなる上述の固定電極24が形成されている。要するに、本実施形態の気密構造体デバイスでは、デバイス本体1の厚み方向の加速度を重り部12の変位に応じた重り部12と固定電極24との間の静電容量値の変化として検出するようになっている。すなわち、本実施形態の気密構造体デバイスでは、デバイス本体1の厚み方向をz軸方向と規定すれば、z軸方向の加速度を検出することができる。ここにおいて、本実施形態の気密構造体デバイスでは、加速度が作用していない状態での可動電極たる重り部12と固定電極24との間の間隙28のギャップ長が小さいほど可動電極と固定電極24とを一対の電極とするコンデンサの静電容量が大きくなって感度が高くなるので、ギャップ長を1μm〜数μmの範囲で設定してある。
In the present embodiment, as described above, the
ここで、重り部12と固定電極24との間の間隙28に異物や水分が侵入するとデバイス特性に悪影響を与えてしまうので、上述のようにデバイス本体1の支持部11に対して各カバー基板2,3を陽極接合により接合し、重り部12やビーム13,13や固定電極24などの機能部が後述の気密空間4内に配置されるようにしてある。
Here, if foreign matter or moisture enters the
ところで、上述の重り部12からなる可動電極は、各ビーム13,13および支持部11を介して一方の外部接続用電極18(図1(a)における下側の外部接続用電極18)と電気的に接続され、重り部12、各ビーム13,13、支持部11および上記一方の外部接続用電極18が同電位となっている。ここで、上記一方の外部接続用電極18は、半導体基板10の一部からなる支持部11との接触がオーミック接触となるように支持部11上に形成されている。
By the way, the movable electrode composed of the above-described
これに対し、固定電極24は、第1のカバー基板2の上記一表面側に形成され固定電極24に電気的に接続された金属配線からなる接続配線25と、デバイス本体1の上記一表面側において固定子16上に形成され接続配線25に電気的に接続された導体部15と、上述の固定子16と、第2のカバー基板3におけるデバイス本体1側の上記一表面側に形成され固定子16および島部17に電気的に接続された金属配線からなる接続配線31と、島部17とを介して他方の外部接続用電極18(図1(a)における上側の外部接続用電極18)と電気的に接続され、固定電極24、接続配線25、導体部15、固定子16、接続配線31、島部17および上記他方の外部接続用電極18が同電位となっている。ここで、上記他方の外部接続用電極18は、半導体基板10の一部からなる島部17との接触がオーミック接触となるように島部17上に形成されている。要するに、島部17は固定電極24と上記他方の外部接続用電極18とを電気的に接続する配線の一部を構成している。また、固定子16および島部17は、接続配線31と接続される部位が他の部位に比べて薄くなるように第2のカバー基板3側に段差部16cおよび段差部17cが形成されており、支持部11は、接続配線31に重なる部位が接続配線31との間に間隙が形成されるように第2のカバー基板3との対向面を第2のカバー基板3から後退させてある。
On the other hand, the fixed
ところで、可動電極たる重り部12と同電位の構成物(以下、第1の同電位構成物と称する)と、固定電極24と同電位の構成物(以下、第2の同電位構成物と称する)との間には寄生容量が存在するが、本実施形態では、第1の同電位構成物と第2の同電位構成物との間の中間介在物の大部分を空間とすることができ、これらの空間は例えばフォトリソグラフィ技術およびドライエッチング技術を利用して形成することが可能で、その空間幅(寄生容量の値を決めるファクタの一つである同電位構成物間の距離)について任意に設定することができるので、同電位構成物間の寄生容量を低減することができる。しかしながら、同電位構成物間の全てを空間としてしまうと機能部(重り部12、各ビーム13、固定電極24)を気密封止することができなくなるので、本実施形態では、島部17と支持部11との間に形成された分離溝11cに上記絶縁材料からなる絶縁分離部19を埋設し、支持部11に第1のカバー基板2および第2のカバー基板3を接合することで上述の気密空間4を形成してある。
By the way, a component having the same potential as the movable electrode 12 (hereinafter referred to as a first equipotential component) and a component having the same potential as the fixed electrode 24 (hereinafter referred to as a second equipotential component). In the present embodiment, most of the intermediate inclusions between the first equipotential component and the second equipotential component can be made a space. These spaces can be formed using, for example, photolithography technology and dry etching technology, and the space width (the distance between the same potential components which is one of the factors that determine the value of the parasitic capacitance) can be arbitrarily determined. Therefore, the parasitic capacitance between the same potential components can be reduced. However, if the space between the components having the same potential is left as a space, the function portions (the
なお、本実施形態では、島部17と支持部11との間に絶縁分離部19が介在していることにより寄生容量が発生するが、分離溝11cの深さ寸法を小さくしたり、平面視における島部17の面積を小さくすることにより、寄生容量を低減することができる。ただし、分離溝11cの幅H1(図1(d)参照)については、当該幅H1が小さくなるにつれて寄生容量が増加するので、分離溝11cの加工性や絶縁分離部19の埋込性などを考慮して適宜設定すればよく、必要以上に小さくすることは好ましくない。
In the present embodiment, parasitic capacitance is generated due to the presence of the insulating
なお、本実施形態では、分離溝11cの幅H1(図1(d)参照)を1μm〜5μm、深さを5μm〜50μmの範囲で設定し、外部接続用電極18の平面サイズを80μm□に設定してあるが、これらの数値は一例であって特に限定するものではない。
In the present embodiment, the width H1 (see FIG. 1D) of the
以上説明した本実施形態の気密構造体デバイスでは、第1のカバー基板2が、デバイス本体1の上記一表面側に設けられた複数の外部接続用電極18が露出するようにデバイス本体1に接合され、デバイス本体1が、当該デバイス本体1の一部と各カバー基板2,3とで囲まれる空間に配置された機能部である固定電極24と外部接続用電極18とを電気的に接続する配線の少なくとも一部を構成する島部17と、島部17を全周に亘って囲む分離溝11cに埋設された絶縁材料からなり上記空間を気密封止し且つ島部17をデバイス本体1における分離溝11cの外側の支持部11と電気的に絶縁する絶縁分離部19とを有するので、デバイス本体1の上記一表面側に設けられた外部接続用電極18,18と気密封止される機能部である固定電極24、重り部12とを電気的に接続でき、且つ、デバイス特性に悪影響を与える寄生容量を低減することができる。
In the airtight structure device of the present embodiment described above, the
また、本実施形態の気密構造体デバイスでは、島部17が、デバイス本体1の上記一表面側において分離溝11cに囲まれるとともにデバイス本体1の上記他表面側でスリット11bに囲まれており、分離溝11cが平面視においてスリット11bよりも内側に位置しないように形成されているので、絶縁分離部19に起因した寄生容量を低減できる。
In the airtight structure device of the present embodiment, the
また、本実施形態では、島部17上に形成される外部接続用電極18と支持部11上に形成される外部接続用電極18との間の寄生容量を低減でき、デバイス性能の向上を図れる。
In the present embodiment, the parasitic capacitance between the
(実施形態2)
本実施形態の気密構造体デバイスの基本構成は実施形態1と略同じであり、図2および図3に示すように、第1のカバー基板2におけるデバイス本体1側の一表面上に形成された固定電極(以下、第1の固定電極と称する)24とは別に、第2のカバー基板3におけるデバイス本体1側の一表面上に重り部12に対向する金属膜(例えば、Cr膜、Al膜など)からなる固定電極(以下、第2の固定電極と称する)34が形成されており、第2の固定電極34が第1の固定電極24が電気的に接続された島部(以下、第1の島部と称する)17上の外部接続用電極18(図2(a)における一番上の外部接続用電極18)とは別の外部接続用電極18(図2(a)における一番下の外部接続用電極18)と電気的に接続されている点などが相違する。なお、実施形態1と同様の構成要素には同一の符号を付して説明を省略する。
(Embodiment 2)
The basic structure of the hermetic structure device of the present embodiment is substantially the same as that of the first embodiment, and is formed on one surface of the
加速度が作用していない状態での可動電極たる重り部12と第2の固定電極34との間の間隙38のギャップ長は、重り部12と第1の固定電極24との間の間隙28のギャップ長と同じ値に設定してある。
The gap length of the
また、第2の固定電極34は、第2のカバー基板3の上記一表面上に形成された金属配線からなる接続配線35(図3(b),(c)参照)と図2(a)における下側の島部(以下、第2の島部と称する)17とを介して外部接続用電極(以下、第2の外部接続用電極と称する)18と電気的に接続されており、第2の固定電極34に電気的に接続された接続配線35と第2の島部17と第2の外部接続用電極18とが同電位となっている。要するに、第2の島部17は、第2の固定電極34と第2の外部接続用電極18とを電気的に接続する配線の一部を構成している。
The second
(実施形態3)
本実施形態の気密構造体デバイスの基本構成は実施形態1と略同じであり、図4および図5に示すように、半導体基板10として、シリコン基板からなる支持基板10a上のシリコン酸化膜からなる埋込絶縁層10b上にn形のシリコン層(活性層)10cを有するSOI基板を用いている点が相違する。なお、実施形態1と同様の構成要素には同一の符号を付して説明を省略する。
(Embodiment 3)
The basic configuration of the hermetic structure device of the present embodiment is substantially the same as that of the first embodiment. As shown in FIGS. 4 and 5, the
なお、本実施形態では、半導体基板10を構成するSOI基板における支持基板10aの厚さを50μm〜600μm程度、埋込絶縁層10bの厚さを0.5μm〜2μm程度、シリコン層10cの厚さを5μm〜50μm程度とてあるが、これらの数値は特に限定するものではない。
In the present embodiment, the thickness of the
ところで、導体部15は、固定子16においてシリコン層10cと埋込絶縁層10bとで構成された部位の厚み方向に貫設されたビア51を介して固定子16において支持基板10aにより構成された部位と電気的に接続されている。また、外部接続用電極18は、島部17においてシリコン層10cと埋込絶縁層10bとで構成された部位の厚み方向に貫設されたビア52を介して島部17において支持基板10aにより構成された部位17bと電気的に接続されている。また、重り部12は、当該重り部12においてシリコン層10cにより構成された部位が、シリコン層10cと埋込絶縁層10bとで構成された部位の厚み方向に貫設されたビア53を介して当該重り部12において支持基板10aにより構成された部位と電気的に接続されている。なお、各ビア51,52は、金属材料(例えば、Al、Al−Ti、Al−Siなど)により形成されビアホール16e,17eに埋設されている。
By the way, the
しかして、本実施形態の気密構造体デバイスでは、半導体基板10がSOI基板であり、分離溝11cが、当該SOI基板における埋込絶縁層10b上のシリコン層10cのみに形成されているので、デバイス本体1の分離溝11cをSOI基板の埋込絶縁層10bをエッチングストッパ層として埋込絶縁層10b上のシリコン層10cのみに精度良く形成することができ、絶縁分離部11bも精度良く形成することができるので、気密性の向上を図れる。
Therefore, in the hermetic structure device of the present embodiment, the
ところで、図6に示すように、島部17が、デバイス本体1の上記一表面側において分離溝11cに囲まれるとともにデバイス本体1の上記他表面側で平面視において分離溝11cよりも外側に形成されたスリット11bに囲まれるようにすれば、分離溝11cの底側に島部17においてスリット11bにより囲まれる部位17bが残存しているので、絶縁分離部19の気密性を向上させることができる。
By the way, as shown in FIG. 6, the
(実施形態4)
本実施形態の気密構造体デバイスの基本構成は実施形態2と略同じであり、図7および図8に示すように、半導体基板10として、実施形態3と同様に、シリコン基板からなる支持基板10a上のシリコン酸化膜からなる埋込絶縁層10b上にn形のシリコン層(活性層)10cを有するSOI基板を用いている点が相違する。なお、実施形態1と同様の構成要素には同一の符号を付して説明を省略する。
(Embodiment 4)
The basic configuration of the hermetic structure device of the present embodiment is substantially the same as that of the second embodiment. As shown in FIGS. 7 and 8, the
また、本実施形態の気密構造体デバイスでは、実施形態3と同様、導体部15が、ビア51を介して固定子16において支持基板10aにより構成された部位と電気的に接続され、島部17上に形成された外部接続用電極18が、ビア52を介して島部17において支持基板10aにより構成された部位17bと電気的に接続されている。また、重り部12は、当該重り部12においてシリコン層10cにより構成された部位が、シリコン層10cと埋込絶縁層10bとで構成された部位の厚み方向に貫設されたビア53を介して当該重り部12において支持基板10aにより構成された部位と電気的に接続されている。なお、各ビア51,52,53は、金属材料(例えば、Al、Al−Ti、Al−Siなど)により形成されビアホール16e,17e,12eに埋設されている。
Further, in the hermetic structure device of the present embodiment, as in the third embodiment, the
しかして、本実施形態の気密構造体デバイスでは、半導体基板10がSOI基板であり、分離溝11cが、当該SOI基板における埋込絶縁層10b上のシリコン層10cのみに形成されているので、デバイス本体1の分離溝11cをSOI基板の埋込絶縁層10bをエッチングストッパ層として埋込絶縁層10b上のシリコン層10cのみに精度良く形成することができ、絶縁分離部11bも精度良く形成することができるので、気密性の向上を図れる。
Therefore, in the hermetic structure device of the present embodiment, the
(実施形態5)
本実施形態の気密構造体デバイスの基本構成は実施形態3と略同じであり、図9に示すように、固定子16を島部17まで延長して固定子16と島部17とを連続させるとともに、切抜孔11aをスリット11bまで延長して切抜孔11aとスリット11bとを連続させてある点、実施形態3において第2のカバー基板3の上記一表面上に形成していた接続配線31(図4参照)を形成していない相違する。なお、実施形態3と同様の構成要素には同一の符号を付して説明を省略する。
(Embodiment 5)
The basic configuration of the hermetic structure device of the present embodiment is substantially the same as that of the third embodiment. As shown in FIG. 9, the
しかして、本実施形態の気密構造体デバイスでは、固定電極24が第1のカバー基板2の上記一表面上に形成された接続配線25と導体部15とビア51と固定子16と島部17とを介して当該島部17上の外部接続用電極18と電気的に接続され、同電位となるので、実施形態3のように第2のカバー基板3の上記一表面上に接続配線31を形成する必要がなく、製造が容易になる。
Thus, in the hermetic structure device of this embodiment, the fixed
(実施形態6)
本実施形態の気密構造体デバイスの基本構成は実施形態3と略同じであり、図10に示すように、支持部11において第2のカバー基板3の上記一表面上の接続配線31と重なる領域で支持基板10aにより形成された部位を埋込絶縁層10bをエッチングストッパ層として部分的に除去することにより、切抜孔11aとスリット11bとを連通させてある点が相違する。なお、実施形態3と同様の構成要素には同一の符号を付して説明を省略する。
(Embodiment 6)
The basic configuration of the hermetic structure device of the present embodiment is substantially the same as that of the third embodiment, and as shown in FIG. 10, a region overlapping the
しかして、本実施形態の気密構造体デバイスでは、実施形態3に比べて、第2のカバー基板3の上記一表面上の接続配線31と支持部11との間で発生する寄生容量を低減することができる。
Therefore, in the hermetic structure device of the present embodiment, the parasitic capacitance generated between the
(実施形態7)
本実施形態の気密構造体デバイスの基本構成は実施形態4と略同じであり、図11に示すように、デバイス本体1の上記一表面側に、島部17の一部と絶縁分離部19と支持部11の一部とを覆う形で形成された平面視枠状の補助シール部61が形成されている点が相違する。なお、実施形態4と同様の構成要素には同一の符号を付して説明を省略する。
(Embodiment 7)
The basic configuration of the hermetic structure device of the present embodiment is substantially the same as that of the fourth embodiment. As shown in FIG. 11, a part of the
補助シール部61は、絶縁材料(例えば、SiO2など)からなる第1のシール部61aと、第1のシール部61a上に形成された金属材料(例えば、Al、Al−Ti、Al−Siなど)からなる第2のシール部61bとで構成されており、第2のシール部61bの幅は第1のシール部61aの幅に比べて小さく設定してある。
The
しかして、本実施形態の気密構造体デバイスでは、デバイス本体1が、上記一表面側において島部17の一部と絶縁分離部19と支持部11の一部とを覆う形で形成された補助シール部61を備えていることにより、気密性をより向上させることができる。なお、補助シール部61は、第1のシール部61aのみにより構成してもよい。
Thus, in the airtight structure device of the present embodiment, the device
以下、本実施形態の気密構造体デバイスの製造方法について図12〜図15を参照しながら説明する。 Hereinafter, the manufacturing method of the airtight structure device of the present embodiment will be described with reference to FIGS.
まず、SOI基板からなる半導体基板10の上記一表面側、上記他表面側それぞれにシリコン酸化膜71a,71bを熱酸化法やCVD法などにより形成するシリコン酸化膜形成工程を行うことによって、図12(a)に示す構造を得る。
First, by performing a silicon oxide film forming step of forming
その後、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側および上記他表面側それぞれの適宜部位をエッチングする第1のエッチング工程を行うことによって、図12(b)に示す構造を得る。ここにおいて、第1のエッチング工程では、半導体基板10の上記一表面側は、重り部12、各ビーム13、各スリット14、固定子16、切抜孔11aなどに対応する部位をエッチングしており、半導体基板10の上記他表面側は、重り部12、各ビーム13、各スリット14、支持部11において接続配線31に対向する部分などに対応する部位をエッチングしている。
Thereafter, a structure shown in FIG. 12B is obtained by performing a first etching process in which appropriate portions on the one surface side and the other surface side of the
上述の第1のエッチング工程の後、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側および上記他表面側それぞれの適宜部位をエッチングする第2のエッチング工程を行うことによって、図12(c)に示す構造を得る。ここにおいて、第2のエッチング工程では、半導体基板10の上記一表面側は、重り部12、各ビーム13、各スリット14、固定子16、切抜孔11aなどに対応する部位をエッチングしており、半導体基板10の上記他表面側は、重り部12、各ビーム13、各スリット14、支持部11において接続配線31に対向する部分、切抜孔11a、段差部16c,17cなどに対応する部位をエッチングしている。
After performing the first etching step described above, performing a second etching step of etching appropriate portions of the one surface side and the other surface side of the
上述の第2のエッチング工程の後、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側にトレンチからなる分離溝11cを形成する分離溝形成工程を行うことによって、図12(d)に示す構造を得る。ここにおいて、分離溝形成工程では、例えば、RIE装置を用いたドライエッチングにより半導体基板10をエッチングすることで分離溝11cを形成しており、埋込絶縁層10bをエッチングストッパ層として利用している。
After the second etching step described above, a separation groove forming step for forming a
上述の分離溝形成工程の後、半導体基板10の上記一表面側に絶縁分離部19および第1のシール部61aの基礎となるシリコン酸化膜からなる絶縁膜72を形成する絶縁膜形成工程を行うことによって、図12(e)に示す構造を得る。絶縁膜形成工程では、例えば、CVD法や、熱酸化法とCVD法とを組み合わせて絶縁膜72を形成すればよい。
After the above-described separation groove forming step, an insulating film forming step for forming an insulating
その後、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側の絶縁膜72をパターニングすることで絶縁分離部19および第1のシール部61aを形成する絶縁膜パターニング工程を行うことによって、図12(f)に示す構造を得る。
Thereafter, an insulating film patterning step for forming the insulating
その後、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側にビアホール16e,17e,12e(図8(a)参照)を形成するビアホール形成工程を行い、続いて、半導体基板10の上記一表面側に外部接続用電極18および導体部15およびビア51,52,53(図8(a)参照)および第2のシール部61bの基礎となる金属材料(例えば、Al、Al−Ti、Al−Siなど)からなる金属膜を例えばスパッタ法など形成する金属膜形成工程を行い、その後、半導体基板10の上記他表面側にシリコン酸化膜71bをエッチング除去してから、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側の金属膜をパターニングすることで外部接続用電極18および導体部15およびビア51,52,53および第2のシール部61bを形成する金属膜パターニング工程を行うことによって、図13(a)に示す構造を得る。
Thereafter, a via hole forming step of forming via
その後、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板1の上記他表面側においてスリット11b、切抜孔11a、開口窓11dに対応する部位をエッチングする第1の分離工程を行うことによって、図13(b)に示す構造を得る。ここにおいて、第1の分離工程では、例えば、RIE装置を用いたドライエッチングにより半導体基板10を上記他表面側からエッチングしており、埋込絶縁層10bをエッチングストッパ層として利用している。
Thereafter, by performing a first separation step of etching portions corresponding to the
上述の第1の分離工程の後、第2の固定電極34、接続配線31,35(図8(b)参照)を予め形成した第2のカバー基板3(図14参照)と半導体基板10とを陽極接合により接合する第1の接合工程を行うことによって、図13(c)に示す構造を得る。ここにおいて、第2のカバー基板3の形成にあたっては、第2のガラス基板30の上記一表面側に第2の固定電極34および接続配線31,35の基礎となる金属材料(例えば、Al−Tiなど)からなる金属膜をスパッタ法などにより形成し、当該金属膜をフォトリソグラフィ技術およびエッチング技術を利用してパターニングすることで第2の固定電極34、接続配線31,35を形成している。また、第1の接合工程を行うことで接続配線31と第1の島部17および固定子16とが電気的に接続され、且つ、接続配線35と第2の島部17とが電気的に接続されるように、接続配線31,35の厚さ寸法と上述の段差部17c,16cの深さ寸法を適宜設定してある。なお、本実施形態では、段差部17c,16cの深さ寸法を接続配線31,35の厚さ寸法よりも小さく設定してある。ここで、段差部17c,16cの深さ寸法は、0.1μm〜2.2μmの範囲で、接続配線31,35の厚さ寸法は0.2μm〜2.3μmの範囲で適宜設定しているが、これらの数値に特に限定するものではない。
After the above-described first separation step, the second cover substrate 3 (see FIG. 14) and the
上述の第1の接合工程の後、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側において切抜孔11a、スリット14,14に対応する部位をエッチングする第2の分離工程を行うことによって、図13(d)に示す構造を得る。ここにおいて、第2の分離工程では、例えば、RIE装置を用いたドライエッチングにより半導体基板10を上記一表面側からエッチングしており、埋込絶縁層10bをエッチングストッパ層として利用している。
After the first bonding step described above, a second separation step of etching a portion corresponding to the
上述の第2の分離工程の後、デバイス本体1と第1の固定電極24および接続配線25を予め形成した第1のカバー基板2とを陽極接合により接合する第2の接合工程を行うことによって、図13(e)に示す構造を得る。ここにおいて、第1のカバー基板2の形成にあたっては、図15(a)に示すように半導体基板10と同じ外形寸法の第1のガラス基板10を用意し、図15(b)に示すように当該第1のガラス基板20の一部(デバイス本体1の外部接続用電極18などを露出させるための部分)をサンドブラスト加工などにより除去し、その後、第1のガラス基板20の上記一表面側に第1の固定電極24および接続配線25の基礎となる金属材料(例えば、Al−Tiなど)からなる金属膜をスパッタ法などにより形成し、当該金属膜をフォトリソグラフィ技術およびエッチング技術を利用してパターニングすることで図15(c)に示すように第1の固定電極24および接続配線25を形成している。また、第2の接合工程を行うことで接続配線25と導体部15とが電気的に接続されるように、導体部15の厚さ寸法と接続配線25の厚さ寸法とを合わせた合計厚さ寸法と、固定子16・第1のカバー基板2間の距離(上述の第1のエッチング工程による半導体基板10の上記一表面側のエッチング深さ寸法と、上述の第2のエッチング工程による半導体基板10の上記一表面側のエッチング深さ寸法との和である合計エッチング深さに相当する)とを設定してある。なお、本実施形態では、合計エッチング深さを、合計厚さ寸法よりも小さく設定してある。ここで、合計エッチング深さを1μm〜5μm程度、導体部15の厚さ寸法を0.1μm〜2.3μm程度、接続配線25の厚さ寸法を0.1μm〜2.3μmの範囲で適宜設定しているが、これらの数値は一例であって特に限定するものではない。
After the second separation step described above, by performing a second bonding step in which the
ところで、本実施形態の気密構造体デバイスの製造方法では、上述の第2の接合工程が終了するまでの全工程をデバイス本体1および各カバー基板2,3それぞれについてウェハレベルで行うことで気密構造体デバイスを複数備えたウェハレベルパッケージ構造体を形成するようにし、当該ウェハレベルパッケージ構造体から個々の気密構造体デバイスに分割する分割工程(ダイシング工程)を行うようにしている。なお、本実施形態の気密構造体デバイスは、例えば、別途のパッケージ内に当該気密構造体デバイスと協働する信号処理回路が形成されたICチップとともにダイボンドし、外部接続用電極18,18をICチップのパッドとボンディングワイヤにより電気的に接続して用いる。
By the way, in the manufacturing method of the airtight structure device of the present embodiment, the airtight structure is obtained by performing all processes until the above-described second bonding process is completed on the
また、上述の分離溝形成工程において、図16に示すように分離溝11がデバイス本体1の上記一表面側ほど開口幅が広くなるテーパ状に形成するようにすれば、分離溝11cへの絶縁材料からなる絶縁分離部19の埋め込み性が向上し、気密性を高めることが可能になるとともに、製造歩留まりの向上を図れる。ここで、図16に示した構成では、分離溝11において埋込絶縁層10b側での最小幅を1μm〜4μm程度、上記一表面側での最大幅を2μm〜6μm程度で、テーパ角を80°〜89°程度としているが、これらの値は一例であって特に限定するものではない。
Further, in the above-described separation groove forming step, as shown in FIG. 16, if the
なお、上記実施形態1〜6の気密構造体デバイスの製造方法は本実施形態で説明した製造方法に準じ、本実施形態の気密構造デバイスとの構造などの違いに応じて適宜工程を追加、削減すればよい。 In addition, the manufacturing method of the airtight structure device of the first to sixth embodiments is based on the manufacturing method described in the present embodiment, and steps are appropriately added or reduced according to the difference in structure from the airtight structure device of the present embodiment. do it.
(実施形態8)
本実施形態では、気密構造体デバイスとして図17に示す静電容量型のトランスデューサ(圧力センサ)を例示する。なお、実施形態3と同様の構成要素には同一の符号を付して説明を適宜省略する。
(Embodiment 8)
In the present embodiment, a capacitive transducer (pressure sensor) shown in FIG. 17 is illustrated as an airtight structure device. In addition, the same code | symbol is attached | subjected to the component similar to
本実施形態におけるデバイス本体1は、上記一表面側にシリコン層10cの一部からなる可動電極82と可動電極82直下の埋込絶縁層10bとで構成されるダイヤフラム部81が支持部11に連続一体に形成され支持部11に支持されており、デバイス本体1の上記一表面側のカバー基板2のデバイス本体1側の一表面において可動電極82に対向する部位に固定電極24が形成されている。しかして、ダイヤフラム部81における可動電極82側とは反対側にかかる圧力によってダイヤフラム部81が撓んで固定電極24と可動電極82との間の間隙28のギャップ長が短くなり、可動電極82と固定電極24とを一対の電極とするコンデンサの静電容量が大きくなるので、静電容量の変化により圧力を検出することができる。
In the device
ここで、可動電極82と固定電極24との間の間隙28に異物や水分が侵入するとデバイス特性に悪影響を与えてしまうので、上述のようにデバイス本体1の支持部11に対してカバー基板2を陽極接合により接合し、可動電極82や固定電極24などの機能部が気密空間内に配置されるようにしてある。また、上記気密空間は、参照圧力空間(基準圧力空間)となるので、気密性が重要となる。なお、ダイヤフラム部81は、半導体基板10の上記他表面側に凹所10fを設けることにより形成されている。
Here, if foreign matter or moisture enters the
ところで、可動電極82は、支持部11を介して一方の外部接続用電極18(図17(a)における下側の外部接続用電極18)と電気的に接続され、可動電極82、支持部11においてシリコン層10cにより構成された部位、および上記一方の外部接続用電極18が同電位となっている。
By the way, the
これに対し、固定電極24は、第1のカバー基板2の上記一表面側に形成され固定電極24に電気的に接続された金属配線からなる接続配線25と、デバイス本体1の上記一表面側において図17(a)における右側の島部(以下、第1の島部と称する)17上に形成され接続配線25に電気的に接続された導体部15と、第1の島部17においてシリコン層10cと埋込絶縁層10bとで構成される部位の厚み方向に貫設されたビア52と支持基板10aと図17(a)における左側の島部(以下、第2の島部と称する)17においてシリコン層10cと埋込絶縁層10bとで構成される部位の厚み方向に貫設されたビア52とを介して他方の外部接続用電極18(図17(a)における上側の外部接続用電極18)と電気的に接続され、同電位となっている。ここで、上記他方の外部接続用電極18は、支持部11上に形成した絶縁材料(例えば、SiO2など)からなる絶縁層86を介して支持部11と電気的に絶縁されている。なお、第1の島部17は、デバイス本体1においてカバー基板2の投影領域内でダイヤフラム部81の近傍に形成され、第2の島部17は、デバイス本体1においてカバー基板2の投影領域以外の露出領域に形成されており、第1の島部17および第2の島部17それぞれが、固定電極24と上記他方の外部接続用電極18とを電気的に接続する配線の一部を構成している。
On the other hand, the fixed
ところで、可動電極82と同電位の構成物(以下、第1の同電位構成物と称する)と、固定電極24と同電位の構成物(以下、第2の同電位構成物と称する)との間には寄生容量が存在するが、本実施形態においても、第1の同電位構成物と第2の同電位構成物との間の中間介在物の大部分を空間とすることができ、これらの空間は例えばフォトリソグラフィ技術およびドライエッチング技術を利用して形成することが可能で、その空間幅(寄生容量の値を決めるファクタの一つである同電位構成物間の距離)について任意に設定することができるので、同電位構成物間の寄生容量を低減することができる。しかしながら、同電位構成物間の全てを空間としてしまうと機能部(可動電極82、固定電極24)を気密封止することができなくなるので、本実施形態では、島部17と支持部11との間に形成された分離溝11cに絶縁分離部19を埋設し、支持部11にカバー基板2を接合することで上記気密空間を形成してある。
By the way, a component having the same potential as the movable electrode 82 (hereinafter referred to as a first same potential component) and a component having the same potential as the fixed electrode 24 (hereinafter referred to as a second same potential component). There is a parasitic capacitance between them, but also in this embodiment, most of the intermediate inclusions between the first equipotential component and the second equipotential component can be made into a space. The space can be formed by using, for example, photolithography technology and dry etching technology, and the space width (distance between the same potential components, which is one of the factors that determine the value of the parasitic capacitance) is arbitrarily set. Therefore, the parasitic capacitance between the same potential components can be reduced. However, if all the space between the same potential components is made into a space, the function part (
以上説明した本実施形態の気密構造体デバイスでは、カバー基板2が、デバイス本体1の上記一表面側に設けられた複数の外部接続用電極18が露出するようにデバイス本体1に接合され、デバイス本体1が、当該デバイス本体1の一部とカバー基板2とで囲まれる空間に配置された機能部である固定電極24と外部接続用電極18とを電気的に接続する配線の少なくとも一部を構成する第1の島部17と、第1の島部17を全周に亘って囲む分離溝11cに埋設された絶縁材料からなり上記空間を気密封止し且つ第1の島部17をデバイス本体1における分離溝11cの外側の支持部11と電気的に絶縁する絶縁分離部19とを有するので、デバイス本体1の上記一表面側に設けられた外部接続用電極18,18と気密封止される機能部である固定電極24、可動電極82とを電気的に接続でき、且つ、デバイス特性に悪影響を与える寄生容量を低減することができる。
In the airtight structure device of the present embodiment described above, the
以下、本実施形態の気密構造体デバイスの製造方法について図18〜図19を参照しながら説明するが、図18(a)〜(f)および図19(a)〜(e)では、図17(c)に対応する断面を示してある。 Hereinafter, the manufacturing method of the hermetic structure device of the present embodiment will be described with reference to FIGS. 18 to 19. In FIGS. 18A to 18 F and FIGS. 19A to 19 E, FIG. A cross section corresponding to (c) is shown.
まず、SOI基板からなる半導体基板10の上記一表面側、上記他表面側それぞれにシリコン酸化膜90a,90bを熱酸化法やCVD法などにより形成するシリコン酸化膜形成工程を行うことによって、図18(a)に示す構造を得る。
First, by performing a silicon oxide film forming step of forming
その後、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側の適宜部位をエッチングするエッチング工程を行うことによって、図18(b)に示す構造を得る。ここにおいて、エッチング工程では、半導体基板10の上記一表面側において、ダイヤフラム部81、第1の島部17などに対応する部位をエッチングしている。
Thereafter, an etching process for etching an appropriate portion on the one surface side of the
上述のエッチング工程の後、半導体基板10の上記一表面側にシリコン酸化膜からなる絶縁膜91を熱酸化法などにより形成する第1の絶縁膜形成工程を行い、続いて、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側にトレンチからなる分離溝11cを形成する分離溝形成工程を行うことによって、図18(c)に示す構造を得る。ここにおいて、分離溝形成工程では、例えば、RIE装置を用いたドライエッチングにより半導体基板10をエッチングすることで分離溝11cを形成しており、埋込絶縁層10bをエッチングストッパ層として利用している。なお、本実施形態においても、分離溝11cを上述の図16のようにテーパ状に形成してもよい。
After the above-described etching process, a first insulating film forming process is performed in which an insulating
上述の分離溝形成工程の後、半導体基板10の上記一表面側に絶縁分離部19および補助シール部61および絶縁層86の基礎となるシリコン酸化膜からなる絶縁膜92を形成する第2の絶縁膜形成工程を行うことによって、図18(d)に示す構造を得る。第2の絶縁膜形成工程では、例えば、CVD法や、熱酸化法とCVD法とを組み合わせた方法などにより絶縁膜92を形成すればよい。
After the above-described separation groove forming step, a second insulation for forming an insulating
その後、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側の絶縁膜92をパターニングすることで絶縁分離部19および第1のシール部61aおよび絶縁層86を形成する絶縁膜パターニング工程を行うことによって、図18(e)に示す構造を得る。
Thereafter, the insulating film patterning for forming the insulating
その後、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側にビアホール17eを形成するビアホール形成工程を行い、続いて、半導体基板10の上記一表面側に外部接続用電極18および導体部15およびビア52の基礎となる金属材料(例えば、Al、Al−Ti、Al−Siなど)からなる金属膜を例えばスパッタ法など形成する金属膜形成工程を行い、その後、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板10の上記一表面側の金属膜をパターニングすることで外部接続用電極18および導体部15およびビア52を形成する金属膜パターニング工程を行うことによって、図18(f)に示す構造を得る。
Thereafter, a via hole forming step of forming a via
その後、半導体基板10を上記他表面側から加工するために、フォトリソグラフィ技術およびエッチング技術を利用して半導体基板1の上記他表面側のシリコン酸化膜90bをパターニングするパターニング工程を行うことによって、図19(a)に示す構造を得る。
Thereafter, in order to process the
その後、フォトリソグラフィ技術を利用して半導体基板10の上記他表面の露出部位およびシリコン酸化膜90bを覆うレジスト層93を形成するレジスト層形成工程を行ってから、レジスト層93をマスクとして、半導体基板10においてスリット11bおよび凹所10fに対応する部位を半導体基板10の上記他表面側から支持基板10aの途中までエッチングする第2のエッチング工程を行うことによって、図19(b)に示す構造を得る。この第2のエッチング工程では、RIE装置を用いたドライエッチングにより半導体基板10を上記他表面側からエッチングしている。
Thereafter, a resist layer forming step is performed to form a resist
上述の第2のエッチング工程の後、レジスト層93を除去するレジスト層除去工程を行ってから、シリコン酸化膜90bをマスクとして、半導体基板10においてスリット11bおよび凹所10fに対応する部位および支持部11に対応する部分の一部をエッチングする第3のエッチング工程を行うことによって、図19(c)に示す構造を得る。この第3のエッチング工程では、RIE装置を用いたドライエッチングにより半導体基板10を上記他表面側からエッチングしており、埋込絶縁層10bをエッチングストッパ層として利用している。
After the second etching step described above, a resist layer removing step for removing the resist
その後、半導体基板10の上記他表面側にシリコン酸化膜からなる絶縁保護膜84を熱酸化法やCVD法などにより形成する絶縁保護膜形成工程を行うことによって、図19(d)に示す構造を得る。
Thereafter, by performing an insulating protective film forming step of forming an insulating
上述の絶縁保護膜形成工程の後、固定電極24、接続配線25を予め形成したカバー基板2と半導体基板10とを陽極接合により接合する接合工程を行うことによって、図19(e)に示す構造を得る。ここにおいて、カバー基板2の形成にあたっては、ガラス基板20の上記一表面側に固定電極24および接続配線25の基礎となる金属材料(例えば、Al−Tiなど)からなる金属膜をスパッタ法などにより形成し、当該金属膜をフォトリソグラフィ技術およびエッチング技術を利用してパターニングすることで固定電極24、接続配線25を形成している。また、接合工程を行うことで接続配線25と導体部15とが電気的に接続されるように、接続配線25の厚さ寸法と導体部15の厚さ寸法と上述の第1のエッチング工程によるエッチングのエッチング深さ寸法とを適宜設定してある。なお、本実施形態では、エッチング深さ寸法を接続配線25の厚さ寸法と導体部15の厚さ寸法との合計寸法よりも小さく設定してある。ここで、エッチング深さ寸法は、1μm〜5μmの範囲で、接続配線25の厚さ寸法は0.1μm〜2.3μm、導体部15の厚さ寸法は0.1μm〜2.3μmの範囲で適宜設定しているが、これらの数値に特に限定するものではない。
After the above-described insulating protective film formation step, a structure shown in FIG. 19E is performed by performing a bonding step in which the
ところで、本実施形態の気密構造体デバイスの製造方法では、上述の接合工程が終了するまでの全工程をデバイス本体1およびカバー基板2それぞれについてウェハレベルで行うことで気密構造体デバイスを複数備えたウェハレベルパッケージ構造体を形成するようにし、当該ウェハレベルパッケージ構造体から個々の気密構造体デバイスに分割する分割工程(ダイシング工程)を行うようにしている。なお、本実施形態の気密構造体デバイスは、例えば、別途のパッケージ内に当該気密構造体デバイスと協働する信号処理回路が形成されたICチップとともにダイボンドし、外部接続用電極18,18をICチップのパッドとボンディングワイヤにより電気的に接続して用いる。
By the way, in the manufacturing method of the hermetic structure device of the present embodiment, a plurality of hermetic structure devices are provided by performing all the processes until the above-described joining process is completed on the
(実施形態9)
本実施形態の気密構造体デバイスの基本構成は実施形態8と略同じであって、図20に示すように、半導体基板10としてシリコン基板を用いており、デバイス本体1の上記一表面側に接合するカバー基板2との外形寸法を同じとし、デバイス本体1の上記他表面側に外部接続用電極18,18を設けてある点などが相違する。なお、実施形態8と同様の構成要素には同一の符号を付して説明を省略する。
(Embodiment 9)
The basic configuration of the hermetic structure device of the present embodiment is substantially the same as that of the eighth embodiment, and as shown in FIG. 20, a silicon substrate is used as the
ところで、可動電極82は、支持部11を介して一方の外部接続用電極18(図20(a)における上側の外部接続用電極18)と電気的に接続され、可動電極82と支持部11と上記一方の外部接続用電極18が同電位となっている。ここで、上記一方の外部接続用電極18は、半導体基板10の上記他表面側に形成した保護絶縁膜84に設けたコンタクトホール84bを通して支持部11と電気的に接続されている。
By the way, the
これに対し、固定電極24は、第1のカバー基板2の上記一表面側に形成され固定電極24に電気的に接続された金属配線からなる接続配線25と、島部17上に形成され接続配線25に電気的に接続された導体部15と、島部17と、半導体基板10の上記他表面側において島部17とを介して他方の外部接続用電極18(図20(a)における下側の外部接続用電極18)と電気的に接続され、同電位となっている。ここで、上記他方の外部接続用電極18は、半導体基板10の上記他表面側に形成した保護絶縁膜84に設けたコンタクトホール84aを通して島部17と電気的に接続されている。しかして、島部17は、固定電極24と上記他方の外部接続用電極18とを電気的に接続する配線の一部を構成している。
On the other hand, the fixed
なお、上記各実施形態では、デバイス本体1の上記一表面側においてカバー基板2に覆われずに露出した適宜部位にパッシベーション膜などを設けてもよい。また、気密構造体デバイスは、静電容量型の加速度センサや圧力センサに限らず、例えば、静電容量型のジャイロセンサ、ピエゾ抵抗型の加速度センサや圧力センサ、赤外線センサなどでもよく、また、センサ以外のものでもよい。
In each of the above-described embodiments, a passivation film or the like may be provided on an appropriate portion exposed without being covered with the
1 デバイス本体
2 第1のカバー基板
3 第2のカバー基板
4 気密空間
11 支持部
12 重り部(機能部)
13 撓み部(機能部)
11b スリット
11c 分離溝
15 導体部
16 固定子
17 島部
18 外部接続用電極
19 絶縁分離部
24 固定電極(機能部)
25 接続配線
31 接続配線
61 補助シール部
82 可動電極(機能部)
DESCRIPTION OF
13 Deflection part (function part)
25
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